JP5915778B2 - Ｌｃ複合部品 - Google Patents

Description

この発明は、複数の絶縁層を積層して構成されている多層基板に、コイルとチップ型容量素子とを設けて構成されているＬＣ複合部品に関するものである。

ＬＣ複合部品として、多層基板の層間に設けた電極パターンによりコイルとコンデンサとを構成し、それらのコイルとコンデンサとを接続してＬＣフィルタを構成したものが利用されている（特許文献１参照。）。

特開平５−３３５８６６号公報

従来のＬＣ複合部品では、多層基板の内部で発生する磁界が、コイルに近いほど強いため、コンデンサ等の電極パターンがコイル近傍に設けられていると、電極パターンを磁束が迂回してコイルのインダクタンス値が低下してしまう。したがって、コイルの構造を大きく変えずにインダクタンス値を所望の設定にするためには、コイル近傍からコンデンサ等の電極パターンを遠ざけてインダクタンス値の低下を抑制する必要があった。そして、コイル近傍からコンデンサ等の電極パターンを遠ざけるためには、多層基板の面積を大きくする必要があり、ＬＣ複合部品の小型化が困難であった。

そこで、本発明の目的は、所望のインダクタンス値を実現することが容易であり、従来よりも小型化に適した構成のＬＣ複合部品を提供することにある。

この発明のＬＣ複合部品は、複数の絶縁層が積層されている構成の多層基板と、多層基板の積層方向を軸とするコイル状であり、絶縁層の層間に設けられている導体を含んで構成されているパターンコイルと、絶縁層よりも比誘電率が高い誘電体と誘電体を挟んで対向する対向電極とを含む構成であり、少なくとも一部分がパターンコイルのコイル内部に配されているチップ型容量素子と、を備えている。

この構成では、チップ型容量素子の少なくとも一部分がパターンコイルのコイル内部に配されているので、チップ型容量素子を配置するためのスペースを抑制でき、ＬＣ複合部品を小型化できる。また、多層基板の絶縁層よりも比誘電率が高い誘電体を含んでチップ型容量素子を構成することにより、チップ型容量素子を小型化でき、チップ型容量素子をパターンコイルのコイル内部に配しても、チップ型容量素子に遮られる磁束が少なく、パターンコイルのインダクタンス値の低下を抑制できる。

上述のＬＣ複合部品において、チップ型容量素子は、多層基板の積層方向に対して対向電極それぞれが並行するように配置されていると好適である。

パターンコイルのコイル内部での磁束の向きは、多層基板の積層方向とおよそ一致する。したがって、チップ型容量素子の対向電極が多層基板の積層方向に対して並行すれば、チップ型容量素子の対向電極の間を磁束が通り抜ける。このことによっても、チップ型容量素子に遮られる磁束を少なくして、パターンコイルのインダクタンス値の低下を抑制できる。

上述のＬＣ複合部品において、多層基板の積層方向に沿う方向を向く一方主面は、外部基板に対向する実装面であり、多層基板の積層方向でのチップ型容量素子の中心は、多層基板の積層方向でのパターンコイルの中心から実装面側にオフセットされていると好適である。

ＬＣ複合部品を実装する外部基板は、通常、ＬＣ複合部品と対向する領域に、グランド電極や実装電極などが形成される。これにより、ＬＣ複合部品を外部基板に実装する状態では、パターンコイルから発生する磁界が、実装面側に近いほど弱くなる。したがって、多層基板の積層方向でのチップ型容量素子の中心を、多層基板の積層方向でのパターンコイルの中心から実装面側にオフセットさせる、言い換えれば、多層基板の積層方向でのパターンコイルの中心から実装面側にずらして配置することにより、チップ型容量素子に遮られる磁束を少なくして、パターンコイルにおけるインダクタンス値の低下を抑制できる。

上述のＬＣ複合部品において、チップ型容量素子は、多層基板の積層方向を向く実装電極を備え、多層基板は、チップ型容量素子に対する多層基板の積層方向の上下それぞれに、チップ型容量素子に接続される配線の一部として実装電極から多層基板の積層方向に沿って延伸するビアホール導体を備え、実装電極はビアホール導体間に接続されていると好適である。

この構成では、多層基板の積層方向から視て、チップ型容量素子の実装電極と、チップ型容量素子に接続されるビアホール導体とが重なることになる。したがって、実装電極をビアホール導体の一部のように使用することができ、多層基板の積層方向から視てパターンコイルのコイル内部に設けられる電極の面積を抑制できる。これにより、電極に遮られる磁束を少なくして、パターンコイルのインダクタンス値の低下を抑制できる。

上述のＬＣ複合部品において、前記パターンコイルを第１のパターンコイルとして、第１のパターンコイルに対して多層基板の積層方向と直交する方向に隣接しており、多層基板の積層方向を軸とするコイル状である第２のパターンコイルを備え、第１のパターンコイルのコイル内部での磁束の方向と第２のパターンコイルのコイル内部での磁束の方向とが同方向であり、第１のパターンコイルと第２のパターンコイルとが隣接する方向でのチップ型容量素子の中心は、第１のパターンコイルの中心から第２のパターンコイル側にオフセットされていると好適である。

この構成では、第１のパターンコイルのコイル内部での磁束の方向と第２のパターンコイルのコイル内部での磁束の方向とが同方向であるので、第１のパターンコイルのコイル内部では、第２のパターンコイルに近い位置ほど磁界が弱くなる。したがって、チップ型容量素子を、第１のパターンコイルの中心から第２のパターンコイル側にオフセットさせることにより、チップ型容量素子に遮られる磁束を少なくして、第１のパターンコイルにおけるインダクタンス値の低下を抑制できる。

上述のＬＣ複合部品において、前記パターンコイルを第１のパターンコイルとして、第１のパターンコイルに対して多層基板の積層方向と直交する方向に隣接しており、多層基板の積層方向を軸とするコイル状である第２のパターンコイルを備え、第１のパターンコイルのコイル内部での磁束の方向と第２のパターンコイルのコイル内部での磁束の方向とが逆方向であり、第１のパターンコイルと第２のパターンコイルとが隣接する方向でのチップ型容量素子の中心は、第１のパターンコイルの中心から第２のパターンコイル側とは反対側にオフセットされていると好適である。

この構成では、第１のパターンコイルのコイル内部での磁束の方向と第２のパターンコイルのコイル内部での磁束の方向とが逆方向であるので、第１のパターンコイルのコイル内部では、第２のパターンコイルに近い位置ほど磁界が強くなる。したがって、チップ型容量素子を、第１のパターンコイルの中心から第２のパターンコイル側とは反対側にオフセットさせることにより、チップ型容量素子に遮られる磁束を少なくして、第１のパターンコイルにおけるインダクタンス値の低下を抑制できる。

上述のＬＣ複合部品において、パターンコイルとチップ型容量素子とを接続してフィルタ回路を構成していてもよい。

上述のＬＣ複合部品において、チップ型容量素子はチップコンデンサであってもよい。

上述のＬＣ複合部品において、チップ型容量素子はチップバリスタであってもよい。

上述のＬＣ複合部品において、絶縁層の層間で前記パターンコイルに対向して延びる導体からなり,前記チップ型容量素子を介して前記パターンコイルに接続される第１のインダクタをさらに備える、と好適である。

この構成では、第１のインダクタとパターンコイルとの間に磁界結合が生じ、この磁界結合により、パターンコイルによるインダクタンスを調整することが可能になる。

上述のＬＣ複合部品において、第１の信号入出力端子と第２の信号入出力端子とグランド接続端子とをさらに備え、前記パターンコイルは、前記第１の信号入出力端子と第２の信号入出力端子との間に接続され、前記チップ型容量素子は、前記パターンコイルと前記第２の信号入出力端子との接続点に一端が接続され、前記第１のインダクタは、前記チップ型容量素子の他端と前記グランド接続端子との間に接続される、と好適である。

この構成では、チップ型容量素子と第１のインダクタとの直列共振により、フィルタ特性に減衰極を設けることができる。

上述のＬＣ複合部品において、前記第１のインダクタと前記パターンコイルとが対向する領域において、前記第１のインダクタを流れる電流の方向と、前記パターンコイルを流れる電流の方向とが、同じ方向であってもよい。この場合には、第１のインダクタとパターンコイルとが、正の結合係数で同相の磁界結合をすることになる。

上述のＬＣ複合部品において、前記第１のインダクタと前記パターンコイルとが対向する領域において、前記第１のインダクタを流れる電流の方向と、前記パターンコイルを流れる電流の方向とが、反対の方向であってもよい。この場合には、第１のインダクタとパターンコイルとが、負の結合係数で逆相の磁界結合をすることになる。

上述のＬＣ複合部品において、絶縁層の層間で前記パターンコイルに対向して延びる導体からなり,前記第１のインダクタと並列に接続される第２のインダクタをさらに備える、と好適である。

この構成では、第１のインダクタと第２のインダクタとのそれぞれで、パターンコイルとの磁界結合を調整することができ、パターンコイルによるインダクタンスをより精緻に調整することが可能になる。

上述のＬＣ複合部品において、前記第２のインダクタと前記パターンコイルとが対向する領域において、前記第２のインダクタを流れる電流の方向と、前記パターンコイルを流れる電流の方向とが、同じ方向であってもよい。この場合には、第２のインダクタとパターンコイルとが、正の結合係数で同相の磁界結合をすることになる。

上述のＬＣ複合部品において、前記第２のインダクタと前記パターンコイルとが対向する領域において、前記第２のインダクタを流れる電流の方向と、前記パターンコイルを流れる電流の方向とが、反対の方向であってもよい。この場合には、第２のインダクタとパターンコイルとが、負の結合係数で逆相の磁界結合をすることになる。

この発明のＬＣ複合部品によれば、パターンコイルのコイル内部にチップ型容量素子を配置するため、ＬＣ複合部品を小型化できる。また、絶縁層よりも比誘電率の高い誘電層を用いてチップ型容量素子を構成することにより、チップ型容量素子が小型になるので、チップ型容量素子をパターンコイルのコイル内部に配しても、パターンコイルのインダクタンス値の低下を抑制できる。したがって、ＬＣ複合部品を小型に構成しても、所望のインダクタンス値を実現することが容易である。

本発明の第１の実施形態に係るＬＣ複合部品の斜視図および分解斜視図である。 本発明の第１の実施形態に係るＬＣ複合部品の分解平面図である。 本発明の第１の実施形態に係るＬＣ複合部品の等価回路図である。 本発明の第１の実施形態に係るＬＣ複合部品の製造方法を示す側面断面図である。 本発明の第２の実施形態に係るＬＣ複合部品の側面断面図である。 本発明の第２の実施形態に係るＬＣ複合部品の積み図である。 本発明の第２の実施形態に係るＬＣ複合部品の等価回路図である。 本発明の第３の実施形態に係るＬＣ複合部品について説明する模式図である。 本発明の第４の実施形態に係るＬＣ複合部品の斜視図および等価回路図である。 本発明の第５の実施形態に係るＬＣ複合部品を備える複合基板の斜視図および等価回路図である。 本発明の第６の実施形態に係るＬＣ複合部品の等価回路図および分解斜視図である。 本発明の第６の実施形態に係るＬＣ複合部品の分解平面図である。 接続導体の他の引き回し例を示す分解平面図である。 ＬＣ複合部品のフィルタ特性を例示する図である。

以下、第１の実施形態に係るＬＣ複合部品について説明する。ここで示すＬＣ複合部品は、高周波信号を利用する機器において、外部接続端子に接続してノイズを除去するフィルタとして利用されるものである。

図１（Ａ）は、第１の実施形態に係るＬＣ複合部品１の斜視図である。

ＬＣ複合部品１は、多層基板２とパターンコイル３とチップ型容量素子４とを備えている。多層基板２は、六面体であり、ここでは液晶ポリマーなどの熱可塑性の高い樹脂により構成されている。チップ型容量素子４は、ここではチップコンデンサである。パターンコイル３とチップ型容量素子４とは、多層基板２の内部に設けられている。なお、多層基板は、他の熱可塑性樹脂や、低温焼結セラミックス等により構成されていてもよい。

図１（Ｂ）は、ＬＣ複合部品１の分解斜視図である。図２は、ＬＣ複合部品１の各層を天面側から平面視した分解平面図である。

多層基板２は、樹脂シート１１，１２，１３，１４，１５を備えている。多層基板２は、樹脂シート１１〜１５を、天面から底面にかけて順に積層して構成されている。

樹脂シート１１は、絶縁層２１を備えている。絶縁層２１は、樹脂からなり、積層方向から平面視した外形が矩形状である。

樹脂シート１２は、絶縁層２２と、配線層３２と、ビアホール導体４２と、を備えている。絶縁層２２は、樹脂からなり、積層方向から平面視した外形が矩形状で、開口部２２Ａが設けられている。開口部２２Ａは、平面視して矩形状であり、絶縁層２２を天面から底面にかけて貫通している。配線層３２は、絶縁層２２の天面に積層されている。ビアホール導体４２は、絶縁層２２を天面から底面にかけて貫通している。

樹脂シート１３は、絶縁層２３と、配線層３３と、ビアホール導体４３と、を備えている。絶縁層２３は、樹脂からなり、積層方向から平面視した外形が矩形状で、開口部２３Ａが設けられている。開口部２３Ａは、平面視して矩形状であり、絶縁層２３を天面から底面にかけて貫通している。配線層３３は、絶縁層２３の天面に積層されている。ビアホール導体４３は、絶縁層２３を天面から底面にかけて貫通している。

樹脂シート１４は、絶縁層２４と、配線層３４と、ビアホール導体４４と、を備えている。絶縁層２４は、樹脂からなり、積層方向から平面視した外形が矩形状である。配線層３４は、絶縁層２４の底面に積層されている。ビアホール導体４４は、絶縁層２４を天面から底面にかけて貫通している。

樹脂シート１５は、絶縁層２５と、配線層３５と、ビアホール導体４５と、を備えている。絶縁層２５は、樹脂からなり、積層方向から平面視した外形が矩形状である。配線層３５は、絶縁層２５の底面に積層されている。ビアホール導体４５は、絶縁層２５を天面から底面にかけて貫通している。

パターンコイル３は、コイル導体３２Ａとコイル導体３３Ａとを備えており、インダクタンスを有している。コイル導体３２Ａは、樹脂シート１２の配線層３２に設けられており、開口部２２Ａの周りを回るように延伸している。コイル導体３３Ａは、樹脂シート１３の配線層３３に設けられており、開口部２３Ａの周りを回るように延伸している。コイル導体３２Ａとコイル導体３３Ａとは、多層基板２の積層方向を軸とするコイル状となるように、ビアホール導体４２を介して接続されている。

チップ型容量素子４は、樹脂シート１２，１３の厚みの合計と略等しい厚みであり、開口部２２Ａ，２３Ａが構成するキャビティに収容されている。開口部２２Ａ，２３Ａは、コイル導体３２Ａ，３３Ａの内側に配置されているため、チップ型容量素子４は、パターンコイル３のコイル内部に配置されている。

このチップ型容量素子４は、セラミック素体５と、複数の対向電極６と、実装電極７Ａ，７Ｂと、を備えており、キャパシタンスを有している。セラミック素体５は、多層基板２を構成する絶縁層２１〜２５よりも比誘電率が高い複数の誘電層を、多層基板２の積層方向に対して直交する方向に積層してなる。複数の対向電極６は、セラミック素体５の内部で誘電層を挟んで対向するように設けられている。即ち、対向電極６は、多層基板２の積層方向に対して並行するように配置されている。実装電極７Ａ，７Ｂは、セラミック素体５の両端部付近の外面に設けられており、それぞれ、複数の対向電極６に対して一つ置きに交互に接続されている。より具体的には、実装電極７Ａ，７Ｂは、それぞれ、セラミック素体５の積層方向に直交するとともに多層基板２の積層方向にも直交する方向の端面を経由して、多層基板２の積層方向を向く両面間に亘って設けられている。

また、樹脂シート１２の配線層３２には、接続導体３２Ｂが設けられている。接続導体３２Ｂは、チップ型容量素子４の実装電極７Ｂとパターンコイル３のコイル導体３２Ａとを接続する電極である。

また、樹脂シート１４の配線層３４には、接続導体３４Ａ，３４Ｂ，３４Ｃが設けられている。接続導体３４Ａは、樹脂シート１４のビアホール導体４４および樹脂シート１３のビアホール導体４３を介して、チップ型容量素子４の実装電極７Ａが接続される電極である。接続導体３４Ｂは、樹脂シート１４のビアホール導体４４および樹脂シート１３のビアホール導体４３を介して、チップ型容量素子４の実装電極７Ｂが接続される電極である。接続導体３４Ｃは、樹脂シート１４のビアホール導体４４および樹脂シート１３のビアホール導体４３を介して、パターンコイル３のコイル導体３３Ａが接続される電極である。

また、樹脂シート１５の配線層３５には、実装電極３５Ａ，３５Ｂ，３５Ｃが設けられている。実装電極３５Ａは、樹脂シート１５のビアホール導体４５を介して、樹脂シート１４の接続導体３４Ａに接続される電極であり、図示していない外部基板の電極に接続される。即ち、実装電極３５Ａは、接続導体３４Ａを介してチップ型容量素子４の実装電極７Ａに接続されている。

実装電極３５Ｂは、樹脂シート１５のビアホール導体４５を介して、樹脂シート１４の接続導体３４Ｂに接続される電極であり、図示していない外部基板の電極に接続される。即ち、実装電極３５Ｂは、接続導体３４Ｂを介してチップ型容量素子４の実装電極７Ｂに接続されている。

実装電極３５Ｃは、樹脂シート１５のビアホール導体４５を介して、樹脂シート１４の接続導体３４Ｃに接続される電極であり、図示していない外部基板の電極に接続される。即ち、実装電極３５Ｃは、接続導体３４Ｃを介してパターンコイル３のコイル導体３３Ａに接続されている。

図３は、ＬＣ複合部品１の等価回路図である。

パターンコイル３とチップ型容量素子４とは、直列に接続されている。また、パターンコイル３は、実装電極３５Ｂと実装電極３５Ｃとの間に接続されている。チップ型容量素子４は、実装電極３５Ｂと実装電極３５Ａとの間に接続されている。このＬＣ複合部品１は、フィルタ回路を構成しており、例えば、実装電極３５Ａをグランド接続端子として用い、実装電極３５Ｂ，３５Ｃを信号入出力端子として用いることにより、低域通過フィルタ（ＬＰＦ）として機能することになる。

図４は、ＬＣ複合部品１の製造方法の一例を説明するための側面断面図である。ここでは、単一のＬＣ複合部品１となる部分のみを図中に示している。ただし、実際には、広大な樹脂シートに多数のＬＣ複合部品１となる部分を設け、複数のＬＣ複合部品１を一度に形成したのち、各ＬＣ複合部品１を切り出すことにより、ＬＣ複合部品１は製造される。

まず、図４（Ａ）に示す第１の工程で、絶縁層のみを備える樹脂シート１１を用意するとともに、絶縁層の片面全面に金属膜が貼り付けられている樹脂シート１２〜１５を用意する。金属膜としては、例えば銅箔などの金属箔が用いられる。

次に、図４（Ｂ）に示す第２の工程で、樹脂シート１２〜１５の金属膜をエッチング等によりパターン化して、配線層３２〜３５を形成する。また、樹脂シート１２，１３の絶縁層をパンチング等により開口させ、開口部２２Ａ，２３Ａを形成する。また、樹脂シート１２〜１５の絶縁層にレーザー等により、金属膜は貫通しないが絶縁層は貫通する貫通孔を形成し、その貫通孔の内部に導電性ペーストなどの導電材を設け、ビアホール導体４２〜４５を形成する。

次に、図４（Ｃ）に示す第３の工程で、樹脂シート１４の配線層３４を底面側に向けた状態で、樹脂シート１４の天面側にチップ型容量素子４を配置し、樹脂シート１４に対してチップ型容量素子４を熱圧着させる。これにより、チップ型容量素子４の実装電極７Ａ，７Ｂが樹脂シート１４のビアホール導体４４に接合される。

次に、図４（Ｄ）に示す第４の工程で、樹脂シート１２の配線層３２を天面側に向け、樹脂シート１３の配線層３３を天面側に向け、樹脂シート１４の配線層３４を底面側に向け、樹脂シート１５の配線層３５を底面側に向けた状態で、樹脂シート１１〜１５を重ね合わせる。

次に、図４（Ｅ）に示す第５の工程で、樹脂シート１１〜１５を熱圧着させる。これにより、樹脂シート１１〜１５を互いに接合させ、ＬＣ複合部品１を製造する。

以上の説明で示したようにして、本実施形態に係るＬＣ複合部品１は、チップ型容量素子４がパターンコイル３のコイル内部に配される。したがって、ＬＣ複合部品１において、チップ型容量素子４を配置するためのスペースを抑制できる。これにより、チップ型容量素子４をパターンコイル３のコイル外に配置する場合よりも、ＬＣ複合部品１を全体として小型に構成することができる。また、多層基板２に熱可塑性樹脂を用いることで、加熱圧着と同時に熱可塑性樹脂を流動させることができるため、多層基板２内の開口部２２Ａ，２３Ａによるキャビティ部の隙間を埋め、チップ型容量素子４等の内蔵部品をしっかり固定することができる。また、チップ型容量素子４の割れやすいセラミック素体を多層基板２の樹脂で覆うことにより、チップ型容量素子４のセラミック素体が衝撃により割れにくくなる。

なお、チップ型容量素子４がパターンコイル３のコイル内部に配されていることにより、パターンコイル３の磁束がチップ型容量素子４に妨げられて、パターンコイル３におけるインダクタンス値の低下が生じるおそれがある。

しかしながら、ここでは、多層基板２よりも比誘電率が高い誘電層からなるセラミック素体５を含めてチップ型容量素子４を構成しており、チップ型容量素子４を多層基板２と同程度の比誘電率の誘電層で構成する場合と比べると、チップ型容量素子４を小型に構成することができる。そのため、パターンコイル３のコイル内部に配されるチップ型容量素子４により遮られる磁束は少ないものになる。

なお、多層基板２の配線層にパターンによる対向電極を配置し、多層基板２全体を比誘電率の高い層で構成する場合にも、小型の容量素子を構成することができるが、その場合には、パターンコイル３も比誘電率の高い多層基板２に形成されることになり、インダクタンス値などの特性が劣化してしまうおそれがある。したがって、本実施形態のように、高い比誘電率を得たい容量素子は比誘電率が高い誘電層で構成し、パターンコイル部は比誘電率がそれよりも比較的低い層で構成することによって、高いインダクタンス値と、高い容量値を両立させながら、ＬＣ複合部品１を小型に構成することができる。

また、チップ型容量素子４は、多層基板２の積層方向に対してセラミック素体５の積層方向が直交するように、即ち、多層基板２の積層方向に対向電極６が並行するように配置されている。すると、パターンコイル３のコイル内部での磁束の向きが、多層基板２の積層方向とおよそ一致するので、パターンコイル３の磁束は、対向電極６にほとんど衝突すること無く、チップ型容量素子４のセラミック素体５を通り抜けることになる。なお、必ずしも多層基板２の積層方向に対向電極６が並行するように配置されなくてもよく、多層基板２の平面方向に対向電極６が並行するように配置されてもよい。ただし、上記の観点から、多層基板２の積層方向に対向電極６が並行するように配置されていることが好ましい。

また、パターンコイル３のコイル内部で、樹脂シート１４のビアホール導体４４は、多層基板２の積層方向からみて、チップ型容量素子４の実装電極７Ａ，７Ｂと重なるように設けられている。このため、チップ型容量素子４の実装電極７Ａ，７Ｂとビアホール導体とがずれて配置される場合に比べると、ビアホール導体４４に遮られる磁束は少ないものになる。

さらには、この構成のＬＣ複合部品１は、底面が外部基板への実装面となる。通常、外部基板においてＬＣ複合部品１に対向する領域には、グランド電極や実装電極などが形成される。したがって、ＬＣ複合部品１を外部基板に実装している状態では、ＬＣ複合部品１のパターンコイル３から発生する磁界は、天面側に比べて底面側で弱くなる。

このＬＣ複合部品１では、多層基板２の積層方向において、図４（Ｅ）に示すように、パターンコイル３の中心は、樹脂シート１２の厚み方向の中心付近であり、チップ型容量素子４の中心は、樹脂シート１２と樹脂シート１３との界面付近となる。即ち、多層基板２の積層方向において、チップ型容量素子４の中心は、パターンコイル３の中心から底面側にオフセットされている。したがって、チップ型容量素子４は、パターンコイル３の磁界が弱い領域に配置されている。これによって、磁界が強い天面側における磁界のループを妨げることがない。

これらのことにより、パターンコイル３のインダクタンス値の低下は抑制される。したがって、チップ型容量素子４をパターンコイル３のコイル内部に配してＬＣ複合部品１を小型に構成しても、パターンコイル３において所望のインダクタンス値を実現することが容易である。

次に、本発明の第２の実施形態に係るＬＣ複合部品５１について説明する。

図５は、ＬＣ複合部品５１の側面断面図である。図６は、ＬＣ複合部品５１の各層を天面側から平面視した分解平面図である。

ＬＣ複合部品５１は、多層基板５２とパターンコイル５３Ａ，５３Ｂとチップ型容量素子５４Ａ，５４Ｂとを備えている。チップ型容量素子５４Ａ，５４Ｂは、ここではチップコンデンサである。パターンコイル５３Ａ，５３Ｂとチップ型容量素子５４Ａ，５４Ｂとは、多層基板５２の内部に設けられている。

多層基板５２は、絶縁層７１，７２，７３，７４，７５，７６，７７，７８，７９を備えている。多層基板５２は、絶縁層７１〜７９を天面から底面にかけて順に積層して構成されている。

絶縁層７１は、樹脂からなり、積層方向から平面視した外形が矩形状であり、天面に配線層８１が積層され、天面から底面にかけて貫通するようにビアホール導体９１が設けられている。絶縁層７２は、樹脂からなり、積層方向から平面視した外形が矩形状であり、天面に配線層８２が積層され、天面から底面にかけて貫通するようにビアホール導体９２が設けられている。絶縁層７３は、樹脂からなり、積層方向から平面視した外形が矩形状であり、天面に配線層８３が積層され、天面から底面にかけて貫通するようにビアホール導体９３が設けられている。絶縁層７４は、樹脂からなり、積層方向から平面視した外形が矩形状であり、底面に配線層８４が積層され、天面から底面にかけて貫通するようにビアホール導体９４と開口部７４Ａ，７４Ｂとが設けられている。絶縁層７５は、樹脂からなり、積層方向から平面視した外形が矩形状であり、底面に配線層８５が積層され、天面から底面にかけて貫通するようにビアホール導体９５と開口部７５Ａ，７５Ｂとが設けられている。絶縁層７６は、樹脂からなり、積層方向から平面視した外形が矩形状であり、底面に配線層８６が積層され、天面から底面にかけて貫通するようにビアホール導体９６と開口部７６Ａ，７６Ｂとが設けられている。絶縁層７７は、樹脂からなり、積層方向から平面視した外形が矩形状であり、底面に配線層８７が積層され、天面から底面にかけて貫通するようにビアホール導体９７と開口部７７Ａ，７７Ｂとが設けられている。絶縁層７８は、樹脂からなり、積層方向から平面視した外形が矩形状であり、底面に配線層８８が積層され、天面から底面にかけて貫通するようにビアホール導体９８が設けられている。絶縁層７９は、樹脂からなり、積層方向から平面視した外形が矩形状であり、底面に配線層８９が積層され、天面から底面にかけて貫通するようにビアホール導体９９が設けられている。

パターンコイル５３Ａは、コイル導体８１Ａ，８２Ａ，８３Ａ，８４Ａ，８５Ａ，８６Ａ，８７Ａ，８８Ａを備えており、インダクタンスを有している。パターンコイル５３Ｂは、コイル導体８１Ｂ，８２Ｂ，８３Ｂ，８４Ｂ，８５Ｂ，８６Ｂ，８７Ｂ，８８Ｂを備えており、インダクタンスを有している。

コイル導体８１Ａ，８１Ｂは、配線層８１に設けられており、絶縁層７１の天面に貼り付けられている。コイル導体８２Ａ，８２Ｂは、配線層８２に設けられており、絶縁層７２の天面に貼り付けられている。コイル導体８３Ａ，８３Ｂは、配線層８３に設けられており、絶縁層７３の天面に貼り付けられている。コイル導体８４Ａ，８４Ｂは、配線層８４に設けられており、絶縁層７４の底面に貼り付けられている。コイル導体８５Ａ，８５Ｂは、配線層８５に設けられており、絶縁層７５の底面に貼り付けられている。コイル導体８６Ａ，８６Ｂは、配線層８６に設けられており、絶縁層７６の底面に貼り付けられている。コイル導体８７Ａ，８７Ｂは、配線層８７に設けられており、絶縁層７７の底面に貼り付けられている。コイル導体８８Ａ，８８Ｂは、配線層８８に設けられており、絶縁層７８の底面に貼り付けられている。

開口部７４Ａ，７５Ａ，７６Ａ，７７Ａは、多層基板５２の積層方向から視て、互いに重なるように設けられている。コイル導体８１Ａ，８２Ａ，８３Ａ，８４Ａ，８５Ａ，８６Ａ，８７Ａ，８８Ａは、多層基板５２の積層方向から視て、開口部７４Ａ，７５Ａ，７６Ａ，７７Ａの周りを回るように延伸している。そして、コイル導体８１Ａ，８２Ａ，８３Ａ，８４Ａ，８５Ａ，８６Ａ，８７Ａ，８８Ａは、多層基板５２の積層方向を軸とするコイル状となるように、ビアホール導体９１，９２，９３，９４，９５，９６，９７，９８を介して接続されている。

また、開口部７４Ｂ，７５Ｂ，７６Ｂ，７７Ｂは、多層基板５２の積層方向から視て、互いに重なるように設けられている。コイル導体８１Ｂ，８２Ｂ，８３Ｂ，８４Ｂ，８５Ｂ，８６Ｂ，８７Ｂ，８８Ｂは、多層基板５２の積層方向から視て、開口部７４Ｂ，７５Ｂ，７６Ｂ，７７Ｂの周りを回るように延伸している。そして、コイル導体８１Ｂ，８２Ｂ，８３Ｂ，８４Ｂ，８５Ｂ，８６Ｂ，８７Ｂ，８８Ｂは、多層基板５２の積層方向を軸とするコイル状となるように、ビアホール導体９１，９２，９３，９４，９５，９６，９７，９８を介して接続されている。

チップ型容量素子５４Ａは、絶縁層７４，７５，７６，７７の合計の厚みと略等しい厚みであり、開口部７４Ａ，７５Ａ，７６Ａ，７７Ａが構成するキャビティに収容されている。開口部７４Ａ，７５Ａ，７６Ａ，７７Ａは、コイル導体８１Ａ，８２Ａ，８３Ａ，８４Ａ，８５Ａ，８６Ａ，８７Ａ，８８Ａの内側に配置されているため、チップ型容量素子５４Ａは、パターンコイル５３Ａのコイル内部に配置されている。

チップ型容量素子５４Ｂは、絶縁層７４，７５，７６，７７の合計の厚みと略等しい厚みであり、開口部７４Ｂ，７５Ｂ，７６Ｂ，７７Ｂが構成するキャビティに収容されている。開口部７４Ｂ，７５Ｂ，７６Ｂ，７７Ｂは、コイル導体８１Ｂ，８２Ｂ，８３Ｂ，８４Ｂ，８５Ｂ，８６Ｂ，８７Ｂ，８８Ｂの内側に配置されているため、チップ型容量素子５４Ｂは、パターンコイル５３Ｂのコイル内部に配置されている。

また、図５に示すように、チップ型容量素子５４Ａ，５４Ｂは、それぞれ、セラミック素体５５と、複数の対向電極５６と、実装電極５７Ａ，５７Ｂと、を備えており、キャパシタンスを有している。セラミック素体５５は、多層基板５２を構成する絶縁層よりも比誘電率が高い誘電層を、多層基板５２の積層方向に対して直交する方向に積層してなる。複数の対向電極５６は、セラミック素体５５の内部で誘電層を挟んで対向するように設けられており、特許請求の範囲に記載の対向電極に相当している。即ち、対向電極５６は、多層基板５２の積層方向に対して並行するように配置されている。実装電極５７Ａ，５７Ｂは、セラミック素体５５の両端部付近の外面に設けており、それぞれ、複数の対向電極５６に対して一つ置きに交互に接続されている。より具体的には、実装電極５７Ａ，５７Ｂは、それぞれ、セラミック素体５５の積層方向に直交するとともに多層基板５２の積層方向にも直交する方向の端面を経由して、多層基板５２の積層方向を向く両面間に亘って設けられている。

また、図６に示すように、配線層８１には、接続導体８１Ｃ，８１Ｄが設けられている。配線層８２には、接続導体８２Ｃ，８２Ｄが設けられている。配線層８３には、接続導体８３Ｃ，８３Ｄが設けられている。配線層８８には、接続導体８８Ｃ，８８Ｄ，８８Ｅ，８８Ｆが設けられている。配線層８９には、実装電極８９Ａ，８９Ｂ，８９Ｃ，８９Ｄ，８９Ｅが設けられている。

接続導体８１Ｃ，８２Ｃ，８３Ｃは、ビアホール導体９１，９２，９３を介して、図５に示すチップ型容量素子５４Ａの実装電極５７Ａとパターンコイル５３Ａのコイル導体８１Ａとを接続する電極である。接続導体８１Ｄ，８２Ｄ，８３Ｄは、ビアホール導体９１，９２，９３を介して、チップ型容量素子５４Ｂの実装電極５７Ａとパターンコイル５３Ｂのコイル導体８１Ｂとを接続する電極である。

接続導体８８Ｃは、ビアホール導体９８を介してチップ型容量素子５４Ａの実装電極５７Ａに接続される電極である。接続導体８８Ｄは、ビアホール導体９８を介してチップ型容量素子５４Ｂの実装電極５７Ａに接続される電極である。接続導体８８Ｅは、ビアホール導体９８を介してチップ型容量素子５４Ａの実装電極５７Ｂに接続される電極である。接続導体８８Ｆは、ビアホール導体９８を介してチップ型容量素子５４Ｂの実装電極５７Ｂに接続される電極である。

実装電極８９Ａは、ビアホール導体９９を介して、コイル導体８８Ａに接続される電極であり、図示していない外部基板の電極に接続される。実装電極８９Ｂは、ビアホール導体９９を介して、コイル導体８８Ｂに接続される電極であり、図示していない外部基板の電極に接続される。実装電極８９Ｃは、ビアホール導体９９を介して、接続導体８８Ｃに接続される電極であり、図示していない外部基板の電極に接続される。即ち、実装電極８９Ｃは、チップ型容量素子５４Ａの実装電極５７Ａに接続される。実装電極８９Ｄは、ビアホール導体９９を介して、接続導体８８Ｄに接続される電極であり、図示していない外部基板の電極に接続される。即ち、実装電極８９Ｄは、接続導体８８Ｄを介して、チップ型容量素子５４Ｂの実装電極５７Ａに接続される。実装電極８９Ｅは、ビアホール導体９９を介して、接続導体８８Ｅ，８８Ｆに接続される電極であり、図示していない外部基板の電極に接続される。即ち、実装電極８９Ｅは、接続導体８８Ｅ，８８Ｆを介して、チップ型容量素子５４Ａの実装電極５７Ｂとチップ型容量素子５４Ｂの実装電極５７Ｂとに接続される。

図７は、ＬＣ複合部品５１の等価回路図である。

パターンコイル５３Ａとチップ型容量素子５４Ａとチップ型容量素子５４Ｂとパターンコイル５３Ｂとは、直列に接続されている。また、パターンコイル５３Ａは、実装電極８９Ａと実装電極８９Ｃとの間に接続されている。チップ型容量素子５４Ａは、実装電極８９Ｃと実装電極８９Ｅとの間に接続されている。チップ型容量素子５４Ｂは、実装電極８９Ｄと実装電極８９Ｅとの間に接続されている。パターンコイル５３Ｂは、実装電極８９Ｄと実装電極８９Ｂとの間に接続されている。このＬＣ複合部品５１は、フィルタ回路を構成しており、例えば、実装電極８９Ｅをグランド接続端子として用い、実装電極８９Ａ，８９Ｂ，８９Ｃ，８９Ｄを信号入出力端子として用いることにより、２系統の低域通過フィルタ（ＬＰＦ）として機能することになる。

以上の説明で示したように、本実施形態に係るＬＣ複合部品５１は、チップ型容量素子５４Ａがパターンコイル５３Ａのコイル内部に配され、チップ型容量素子５４Ｂがパターンコイル５３Ｂのコイル内部に配されているので、チップ型容量素子５４Ａ，５４Ｂを配置するためのスペースを抑制できる。したがって、チップ型容量素子５４Ａ，５４Ｂをパターンコイル５３Ａ，５３Ｂのコイル外に配置する場合よりも、ＬＣ複合部品５１を全体として小型に構成することができる。

また、ここでは、多層基板５２よりも比誘電率が高いセラミック素体５５でチップ型容量素子５４Ａ，５４Ｂを構成しており、多層基板５２と同程度の比誘電率の誘電体層を用いる場合と比べると、チップ型容量素子５４Ａ，５４Ｂを小型に構成することができる。そのため、パターンコイル５３Ａ，５３Ｂのコイル内部に配されるチップ型容量素子５４Ａ，５４Ｂにより遮られる磁束は少ないものになる。

また、チップ型容量素子５４Ａ，５４Ｂは、多層基板５２の積層方向に対してセラミック素体５５の積層方向が直交し、多層基板５２の積層方向に対向電極５６が並行するように配置されている。パターンコイル５３Ａ，５３Ｂのコイル内部での磁束の向きは、多層基板５２の積層方向とおよそ一致するので、パターンコイル５３Ａ，５３Ｂの磁束は、チップ型容量素子５４Ａ，５４Ｂのセラミック素体５５を通り抜けることになる。

また、多層基板５２の積層方向からみて、パターンコイル５３Ａ，５３Ｂのコイル内部で、ビアホール導体９１，９２，９３，９８，９９は、チップ型容量素子５４Ａ，５４Ｂの実装電極５７Ａ，５７Ｂと重なるように設けられている。このため、チップ型容量素子５４Ａ，５４Ｂの実装電極５７Ａ，５７Ｂとビアホール導体９１，９２，９３，９８，９９とがずれて配置される場合に比べると、ビアホール導体９１，９２，９３，９８，９９に遮られる磁束は少ないものになる。

さらには、この構成のＬＣ複合部品５１は、底面が外部基板への実装面となる。通常、外部基板においてＬＣ複合部品５１に対向する領域には、グランド電極や実装電極などが形成される。したがって、ＬＣ複合部品５１を外部基板に実装している状態では、ＬＣ複合部品５１のパターンコイル５３Ａ，５３Ｂから発生する磁界は、天面側に比べて底面側で弱くなる。

このＬＣ複合部品５１では、多層基板５２の積層方向において、図５に示すように、チップ型容量素子５４Ａ，５４Ｂの中心は、パターンコイル５３Ａ，５３Ｂの中心から底面側にオフセットされている。したがって、チップ型容量素子５４Ａ，５４Ｂは、パターンコイル５３Ａ，５３Ｂの磁界が弱い領域に配置されている。これによって、磁界が強い天面側における磁界のループを妨げることがない。

これらのことにより、パターンコイル５３Ａ，５３Ｂのインダクタンス値の低下は抑制される。したがって、チップ型容量素子５４Ａ，５４Ｂをパターンコイル５３Ａ，５３Ｂのコイル内部に配してＬＣ複合部品５１を小型に構成しても、パターンコイル５３Ａ，５３Ｂにおいて所望のインダクタンス値を実現することが容易である。

次に、本発明の第３の実施形態に係るＬＣ複合部品について説明する。

図８（Ａ）は、本発明の第３の実施形態に係るＬＣ複合部品１０１の模式的な断面図である。図８（Ａ）では、パターンコイルを模式的にワイヤコイルとして表示している。

ＬＣ複合部品１０１は、多層基板１０２と、パターンコイル１０３Ａ，１０３Ｂと、チップ型容量素子１０４Ａ，１０４Ｂとを備えている。チップ型容量素子１０４Ａ，１０４Ｂは、ここではチップコンデンサである。

パターンコイル１０３Ａとパターンコイル１０３Ｂとは、多層基板１０２の積層方向を軸とするコイル状であり、多層基板１０２の積層方向と直交する方向に互いに隣接している。また、パターンコイル１０３Ａとパターンコイル１０３Ｂとは、コイル内部での磁束の方向が、いずれも多層基板１０２の底面側から天面側を向く方向である。

このような構成では、隣接するパターンコイル１０３Ａとパターンコイル１０３Ｂとで、コイル内部での磁束の方向が同方向であるため、パターンコイル１０３Ａ，１０３Ｂそれぞれのコイル内部での磁界分布に偏りが生じ、隣接するパターンコイルとの距離が近い位置ほど磁界が弱くなる。

そこで、ＬＣ複合部品１０１では、パターンコイル１０３Ａとパターンコイル１０３Ｂとが隣接する方向において、チップ型容量素子１０４Ａの中心を、パターンコイル１０３Ａの中心よりも、隣接するパターンコイル１０３Ｂ側にオフセットさせている。また、チップ型容量素子１０４Ｂの中心を、パターンコイル１０３Ｂの中心よりも、隣接するパターンコイル１０３Ａ側にオフセットさせている。

したがって、チップ型容量素子１０４Ａ，１０４Ｂに遮られる磁束は、チップ型容量素子１０４Ａ，１０４Ｂを互いに離して配置する場合よりも少なくなり、パターンコイル１０３Ａ，１０３Ｂにおけるインダクタンス値の低下を抑制できる。

図８（Ｂ）は、第３の実施形態の変形例に係るＬＣ複合部品１５１の模式的な断面図である。図８（Ｂ）では、パターンコイルを模式的にワイヤコイルとして表示している。

ＬＣ複合部品１５１は、多層基板１５２と、パターンコイル１５３Ａ，１５３Ｂと、チップ型容量素子１５４Ａ，１５４Ｂとを備えている。チップ型容量素子１５４Ａ，１５４Ｂは、ここではチップコンデンサである。

パターンコイル１５３Ａとパターンコイル１５３Ｂとは、多層基板１５２の積層方向を軸とするコイル状であり、多層基板１５２の積層方向と直交する方向に互いに隣接している。また、パターンコイル１５３Ａとパターンコイル１５３Ｂとは、コイル内部での磁束の方向が、互いに逆向きである。具体的には、パターンコイル１５３Ａのコイル内部での磁束の方向は、多層基板１５２の底面側から天面側を向く方向であり、パターンコイル１５３Ｂのコイル内部での磁束の方向は、多層基板１５２の天面側から底面側を向く方向である。

このような構成では、隣接するパターンコイル１５３Ａとパターンコイル１５３Ｂとで、コイル内部での磁束の方向が逆方向であるため、パターンコイル１５３Ａ，１５３Ｂそれぞれのコイル内部での磁界分布に偏りが生じ、隣接するパターンコイル１５３Ａ，１５３Ｂとの距離が近い位置ほど磁界が強くなる。

そこで、ＬＣ複合部品１５１では、パターンコイル１５３Ａとパターンコイル１５３Ｂとが隣接する方向において、チップ型容量素子１５４Ａの中心を、パターンコイル１５３Ａの中心よりも、隣接するパターンコイル１５３Ｂとは反対側にオフセットさせている。また、チップ型容量素子１５４Ｂの中心を、パターンコイル１５３Ｂの中心よりも、隣接するパターンコイル１５３Ａとは反対側にオフセットされている。

したがって、チップ型容量素子１５４Ａ，１５４Ｂに遮られる磁束は、チップ型容量素子１５４Ａ，１５４Ｂを互いに近づけて配置する場合よりも少なくなり、パターンコイル１５３Ａ，１５３Ｂにおけるインダクタンス値の低下を抑制できる。

次に、第４の実施形態に係るＬＣ複合部品について説明する。ここで示すＬＣ複合部品は、フィルタ機能だけでなく、外部接続端子から伝わる静電気等の大電力をグランドに逃がすＥＳＤ保護機能も有するものである。

図９（Ａ）は、第４の実施形態に係るＬＣ複合部品２０１の斜視図である。

ＬＣ複合部品２０１は、多層基板２とパターンコイル３とチップ型容量素子２０４とを備えている。多層基板２およびパターンコイル３は第１の実施形態と同じ構成である。チップ型容量素子２０４は、ここではチップバリスタであり、図１（Ｂ）で説明したチップ型容量素子４と同様の構成であるが、セラミック素体５が半導体セラミクスで構成されるものである。なお、この半導体セラミクスは、高い比誘電率を有している。チップバリスタであるチップ型容量素子２０４は、バリスタ電圧を超える電圧が印加されると抵抗値が急激に低下する性質を有しており、また、バリスタ電圧未満の電圧が印加される状態では、チップコンデンサと同様に高いキャパシタンス値を有している。このチップ型容量素子４は、パターンコイル３の内部に配置されている。

図９（Ｂ）は、ＬＣ複合部品２０１の等価回路図である。

ＬＣ複合部品２０１は、第１の実施形態と同じ構成の実装電極３５Ａ，３５Ｂ，３５Ｃを備えている。ＬＣ複合部品２０１を構成しているパターンコイル３は、実装電極３５Ｂと実装電極３５Ｃとの間に直列に接続されている。また、チップ型容量素子２０４は、実装電極３５Ｂと実装電極３５Ａとの間に直列に接続されている。そして、実装電極３５Ａは、グランド接続端子として用いられている。実装電極３５Ｂは、制御ＩＣ２１２に接続されて信号入出力端子として用いられている。実装電極３５Ｃは、イヤホンジャックや、スピーカー、マイク、ＵＳＢ機器などの外付け機器２１１に図示していないコネクタを介して接続され、信号入出力端子として用いられている。

このＬＣ複合部品２０１は、チップバリスタであるチップ型容量素子２０４に、バリスタ電圧未満の電圧が印加される際には、低域通過フィルタ（ＬＰＦ）として機能する。また、チップ型容量素子２０４に、バリスタ電圧以上の電圧が印加される際には、実装電極３５Ｂと実装電極３５Ａとの間の抵抗値が低くなって電流をグランドに逃がすようになり、静電破壊保護回路として機能する。したがって、このＬＣ複合部品２０１を、外付け機器２１１と制御ＩＣ２１２との接続ラインに設けることで、外付け機器２１１と制御ＩＣ２１２との間を伝送される信号のノイズ除去や、外付け機器２１１と制御ＩＣ２１２との間での静電破壊保護を図ることができる。

この本実施形態に係るＬＣ複合部品２０１においても、チップ型容量素子２０４はパターンコイル３のコイル内部に配されるので、ＬＣ複合部品２０１において、チップ型容量素子２０４を配置するためのスペースを抑制できる。これにより、チップ型容量素子２０４をパターンコイル３のコイル外に配置する場合よりも、ＬＣ複合部品２０１を全体として小型に構成することができる。

また、多層基板２よりも高い比誘電率を有するチップ型容量素子２０４を構成することにより、チップ型容量素子２０４を小型に構成することができる。そのため、パターンコイル３のコイル内部に配されるチップ型容量素子２０４により遮られる磁束は少ないものになり、高いインダクタンス値と、高い容量値を両立させながら、ＬＣ複合部品２０１を小型に構成することができる。

また、チップ型容量素子２０４は、パターンコイル３の磁束が対向電極にほとんど衝突すること無く、チップ型容量素子２０４を通り抜けるように、多層基板２の積層方向に対して対向電極が並行するように配置される。このことによっても、ＬＣ複合部品２０１で高いインダクタンス値を得ることができる。

これらのことにより、パターンコイル３のインダクタンス値の低下は抑制される。したがって、チップ型容量素子２０４をパターンコイル３のコイル内部に配してＬＣ複合部品２０１を小型に構成しても、パターンコイル３において所望のインダクタンス値を実現することが容易である。

次に、第５の実施形態に係るＬＣ複合部品について説明する。ここで示すＬＣ複合部品は、制御ＩＣを実装する基板に一体化して設けられる。

図１０（Ａ）は、第５の実施形態に係るＬＣ複合部品２５０の斜視図である。

ＬＣ複合部品２５０は、多層基板２５２と制御ＩＣ２１２と外付け機器であるイヤホンジャック２５３とを備えている。制御ＩＣ２１２は、表面実装型の部品であり、多層基板２５２の一方主面に表面実装されている。イヤホンジャック２５３は、イヤホンが接続される表面実装型の部品であり、多層基板２５２の一方主面に表面実装されている。イヤホンジャック２５３には、イヤホンのイヤホン端子が挿入される挿入孔が設けられている。

多層基板２５２は、制御ＩＣ２１２とイヤホンジャック２５３とを表面実装しており、また、合計５層の絶縁体層を積層して構成されており、ＬＣ部２５１を内蔵している。ＬＣ部２５１は、パターンコイル３と、チップバリスタであるチップ型容量素子２０４とを備えている。なお、チップバリスタではなくチップコンデンサを設けてＬＣ部２５１は構成されていてもよい。制御ＩＣ２１２とイヤホンジャック２５３とＬＣ部２５１とは、多層基板２５２の内部に設けられている内部配線（不図示）を介して互いに接続されている。

図１０（Ｂ）は、ＬＣ複合部品２５０の回路図である。パターンコイル３は、イヤホンジャック２５３と制御ＩＣ２１２との間に直列に接続されている。チップ型容量素子２０４は、制御ＩＣ２１２とグランドとの間に直列に接続されている。

このＬＣ複合部品２５０では、チップバリスタであるチップ型容量素子２０４にバリスタ電圧未満の電圧が印加される際には、チップ型容量素子２０４とパターンコイル３とが低域通過フィルタ（ＬＰＦ）として機能する。また、チップ型容量素子２０４にバリスタ電圧以上の電圧が印加される際には、チップ型容量素子２０４の抵抗値が低くなって電流をグランドに逃がすようになる。したがって、このＬＣ複合部品２５０は、外付け機器であるイヤホンジャック２５３と制御ＩＣ２１２との間の接続ラインにおいて伝送信号のノイズ除去や静電破壊保護を図ることができる。

また、ＬＣ複合部品２５０においても、チップ型容量素子２０４はパターンコイル３のコイル内部に配される。これにより、チップ型容量素子２０４をパターンコイル３のコイル外に配置する場合よりも、ＬＣ複合部品２５０を全体として小型に構成することができる。

また、チップ型容量素子２０４は、多層基板２５２よりも高い比誘電率を有する。このため、パターンコイル３のコイル内部に配されるチップ型容量素子２０４により遮られる磁束は少ないものになり、高いインダクタンス値と、高い容量値を両立させながら、ＬＣ複合部品２５０を小型に構成することができる。

また、チップ型容量素子２０４は、パターンコイル３の磁束が対向電極にほとんど衝突すること無く、チップ型容量素子２０４を通り抜けるように、多層基板２５２の積層方向に対して対向電極が並行するように配置される。このことによっても、ＬＣ複合部品２５０で高いインダクタンス値を得ることができる。

これらのことにより、パターンコイル３のインダクタンス値の低下は抑制される。したがって、チップ型容量素子２０４をパターンコイル３のコイル内部に配してＬＣ複合部品２５０を小型に構成しても、パターンコイル３において所望のインダクタンス値を実現することが容易である。

次に、第６の実施形態に係るＬＣ複合部品について説明する。以下、第１の実施形態に係るＬＣ複合部品と同様な構成には同じ符号を付している。

図１１（Ａ）は、第６の実施形態に係るＬＣ複合部品３０１の等価回路図である。ＬＣ複合部品３０１は、パターンコイル３およびチップ型容量素子４に加えて、第１のインダクタ３０５Ａと、第２のインダクタ３０５Ｂと、を備えている。第１のインダクタ３０５Ａと第２のインダクタ３０５Ｂとは、互いに並列に接続され、チップ型容量素子４と実装電極３５Ａとの間に接続されている。ＬＣ複合部品３０１において、実装電極３５Ａをグランド接続端子として用い、実装電極３５Ｃを第１の信号入出力端子として用い、実装電極３５Ｂを第２の信号入出力端子として用いることで、パターンコイル３とチップ型容量素子４とからなるフィルタ回路のフィルタ特性において、第１および第２のインダクタ３０５Ａ，３０５Ｂとチップ型容量素子４との直列共振による減衰極が設定されることになる。

図１１（Ｂ）は、ＬＣ複合部品３０１の分解斜視図である。

ＬＣ複合部品３０１は、多層基板３０２を備えている。多層基板３０２は、樹脂シート１１，１２，１３，１４，１５を天面から底面にかけて積層してなる。パターンコイル３は、樹脂シート１２，１３に掛けて設けられている。第１および第２のインダクタ３０５Ａ，３０５Ｂは、樹脂シート１４に設けられる接続導体３０６Ａ，３０６Ｂにより構成されている。

図１２は、多層基板３０２を天面側から平面視した分解平面図である。

樹脂シート１１は、平板状の絶縁層２１を備えている。樹脂シート１２は、開口部２２Ａが形成された絶縁層２２とコイル導体３３２とビアホール導体３４２Ａ，３４２Ｂとを備えている。樹脂シート１３は、開口部２３Ａが形成された絶縁層２３とコイル導体３３３とビアホール導体３４３Ａ，３４３Ｂとを備えている。樹脂シート１４は、平板状の絶縁層２４と、接続導体３０６Ａ，３０６Ｂ，３０６Ｃ，３０６Ｄと、パッド導体３０７Ａ，３０７Ｂ，３０７Ｃ，３０７Ｄ，３０７Ｅ，３０７Ｆと、ビアホール導体３４４Ａ，３４４Ｂ，３４４Ｃ，３４４Ｄと、を備えている。樹脂シート１５は、平板状の絶縁層２５と、実装電極３５Ａ，３５Ｂ，３５Ｃ，３５Ｄと、ビアホール導体３４５と、を備えている。

コイル導体３３２とコイル導体３３３とは、ビアホール導体３４２Ａにより接続されて、前述のパターンコイル３を構成している。パターンコイル３の一端は、ビアホール導体３４２Ｂとビアホール導体３４３Ｂとビアホール導体３４４Ｂとを介して、樹脂シート１４の接続導体３０６Ｄに接続される。パターンコイル３の他端は、ビアホール導体３４３Ａとビアホール導体３４４Ａとを介して、樹脂シート１４のパッド導体３０７Ｃに接続される。パッド導体３０７Ｃは樹脂シート１５のビアホール導体３４５を介して、実装電極３５Ｃに接続される。

チップ型容量素子４は、樹脂シート１２，１３の開口部２２Ａ，２３Ａ内に設けられ、樹脂シート１４のビアホール導体３４４Ｃ，３４４Ｄを介して、パッド導体３０７Ｅ，３０７Ｆに接続される。パッド導体３０７Ｅは、接続導体３０６Ａ，３０６Ｂを介してパッド導体３０７Ｄ，３０７Ａに接続される。パッド導体３０７Ｄ，３０７Ａは、それぞれ樹脂シート１５のビアホール導体３４５を介して実装電極３５Ｄ，３５Ａに接続される。

パッド導体３０７Ｆは、接続導体３０６Ｃを介してパッド導体３０７Ｂに接続される。パッド導体３０７Ｂは、樹脂シート１５のビアホール導体３４５を介して実装電極３５Ｂに接続される。また、パッド導体３０７Ｆは、接続導体３０６Ｄを介してビアホール導体３４４Ｂに接続され、ビアホール導体３４２Ｂ，３４３Ｂ，３４４Ｂを介してパターンコイル３に接続される。

本実施形態に係るＬＣ複合部品３０１においても、チップ型容量素子４を、多層基板３０２よりも高い比誘電率で構成し、チップ型容量素子４の対向電極にパターンコイル３の磁束がほとんど衝突すること無く通り抜けるように配置することにより、パターンコイル３の高いインダクタンス値と、チップ型容量素子４の高い容量値とを両立させながら、ＬＣ複合部品３０１を小型に構成することができる。

また、本実施形態に係るＬＣ複合部品３０１においては、樹脂シート１４の接続導体３０６Ａ，３０６Ｂにより構成される第１および第２のインダクタ３０５Ａ，３０５Ｂを利用してフィルタ特性に減衰極を設け、第１および第２のインダクタ３０５Ａ，３０５Ｂとパターンコイル３との結合状態を調整することで、減衰極の調整を可能にしている。

具体的には、接続導体３０６Ａは、樹脂シート１４において樹脂シート１３のコイル導体３３３と一部領域で対向し、コイル導体３３３において電流が流れる方向と同じ方向に電流が流れるように引き回されており、これにより、第１のインダクタ３０５Ａをパターンコイル３と同相で（正の結合係数で）磁界結合させている。また、接続導体３０６Ｂは、樹脂シート１４において樹脂シート１３のコイル導体３３３と一部領域で対向し、コイル導体３３３において電流が流れる方向と反対方向に電流が流れるようにするように引き回されており、これにより、第２のインダクタ３０５Ｂをパターンコイル３と逆相で（負の結合係数で）磁界結合させている。

このように、接続導体３０６Ａ，３０６Ｂが構成する第１および第２のインダクタンスと、パターンコイル３とを、それぞれ磁界結合させることにより、これらの結合状態の制御によって、ＬＣ複合部品３０１のフィルタ特性などを精緻に調整することが可能になる。

ここで、本実施形態に係るＬＣ複合部品３０１において、接続導体の様々な引き回し例と、フィルタ特性との関係を例示する。

図１３（Ａ）は、本実施形態に係るＬＣ複合部品の変形例に係る樹脂シート１４Ａを示す平面図である。図１３（Ｂ）は、本実施形態に係るＬＣ複合部品の変形例に係る樹脂シート１４Ｂを示す平面図である。図１３（Ｃ）は、本実施形態に係るＬＣ複合部品の変形例に係る樹脂シート１４Ｃを示す平面図である。

図１３（Ａ）に示す樹脂シート１４Ａにおいては、接続導体３０６Ａ，３０６Ｂのうち接続導体３０６Ａを省き、パターンコイル３と逆相で磁界結合する第２のインダクタ３０５Ｂのみを構成するようにしている。

図１３（Ｂ）に示す樹脂シート１４Ｂにおいては、接続導体３０６Ａ，３０６Ｂのうち接続導体３０６Ｂを省き、パターンコイル３と同相で磁界結合する第１のインダクタ３０５Ａのみを構成するようにしている。

図１３（Ｃ）に示す樹脂シート１４Ｃにおいては、接続導体３０６Ａ，３０６Ｂのいずれも省かずに設けているが、接続導体３０６Ａの引き回しを、コイル導体３３３において電流が流れる方向と逆の方向に電流が流れるように変更し、これにより、第１のインダクタ３０５Ａをパターンコイル３と逆相で（負の結合係数で）磁界結合させている。

図１４は、樹脂シート１４Ａ乃至樹脂シート１４Ｃのそれぞれを用いた各変形例におけるフィルタ特性を例示する図であり、インダクタとチップ型容量素子とによる減衰極近傍の周波数における挿入損失について示している。図１４に示すように、第１のインダクタ３０５Ａや第２のインダクタ３０５Ｂのパターンコイル３との結合状態を適宜調整（変更）することにより、ＬＣ複合部品におけるフィルタ特性、特に減衰極を大きく調整することができるので、第１のインダクタ３０５Ａや第２のインダクタ３０５Ｂの引き回しを適切に設定することにより、所望のフィルタ特性を得ることが容易となる。

なお、本実施形態においては、チップ型容量素子としてチップコンデンサを用いる例を示したが、チップ型容量素子はチップバリスタ等であってもよい。また、多層基板を他の回路素子を共に実装する複合基板としてＬＣ複合部品を構成してもよい。また、第２の実施形態乃至第６の実施形態において、本実施形態と同様にパターンコイルと磁界結合する第１のインダクタや第２のインダクタを設けるようにしてもよい。

１，５１，１０１，１５１，２０１，２５０，３０１…ＬＣ複合部品
２，５２，１０２，１５２，２５２，３０２…多層基板
３，５３Ａ，５３Ｂ，１０３Ａ，１０３Ｂ，１５３Ａ，１５３Ｂ…パターンコイル
４，５４Ａ，５４Ｂ，１０４Ａ，１０４Ｂ，１５４Ａ，１５４Ｂ，２０４…チップ型容量素子
５，５５…セラミック素体
６，５６…コンデンサ電極
７Ａ，７Ｂ，５７Ａ，５７Ｂ…実装電極
１１，１２，１３，１４，１５…樹脂シート
２１，２２，２３，２４，２５，７１，７２，７３，７４，７５，７６，７７，７８，７９…絶縁層
２２Ａ，２３Ａ，７４Ａ，７５Ａ，７６Ａ，７７Ａ，７４Ｂ，７５Ｂ，７６Ｂ，７７Ｂ…開口部
３２，３３，３４，３５，８１，８２，８３，８４，８５，８６，８７，８８，８９…配線層
３２Ａ，３３Ａ，８１Ａ，８２Ａ，８３Ａ，８４Ａ，８５Ａ，８６Ａ，８７Ａ，８８Ａ，８１Ｂ，８２Ｂ，８３Ｂ，８４Ｂ，８５Ｂ，８６Ｂ，８７Ｂ，８８Ｂ…コイル導体
３２Ｂ，３４Ａ，３４Ｂ，３４Ｃ，８１Ｃ，８２Ｃ，８３Ｃ，８１Ｄ，８２Ｄ，８３Ｄ，８８Ｃ，８８Ｄ，８８Ｅ，８８Ｆ，８９Ａ，８９Ｂ，８９Ｃ，８９Ｄ，８９Ｅ，３０６Ａ，３０６Ｂ，３０６Ｃ，３０６Ｄ…接続導体
３５Ａ，３５Ｂ，３５Ｃ，３５Ｄ…実装電極
４２，４３，４４，４５，９１，９２，９３，９４，９５，９６，９７，９８，９９…ビアホール導体
２１１…外付け機器
２１２…制御ＩＣ
２５１…ＬＣ部
２５３…イヤホンジャック

Claims (18)

1. 複数の絶縁層が積層されている構成の多層基板と、
   前記多層基板の積層方向を軸とするコイル状であり、前記絶縁層の層間に設けられている導体を含んで構成されているパターンコイルと、
   前記絶縁層よりも比誘電率が高い誘電体と前記誘電体を挟んで対向する対向電極とを含む構成であり、少なくとも一部分が前記パターンコイルのコイル内部に配されているチップ型容量素子と、
   を備え、
   前記チップ型容量素子は、前記多層基板の積層方向を向く実装電極を備え、
   前記多層基板は、前記チップ型容量素子に対する前記多層基板の積層方向の上下それぞれに、前記チップ型容量素子に接続される配線の一部として前記実装電極から前記多層基板の積層方向に沿って延伸するビアホール導体を備え、
   前記実装電極は前記ビアホール導体間に接続される、
   ＬＣ複合部品。
2. 前記パターンコイルを第１のパターンコイルとして、前記第１のパターンコイルに対して前記多層基板の積層方向と直交する方向に隣接しており、前記多層基板の積層方向を軸とするコイル状である第２のパターンコイルを備え、
   前記第１のパターンコイルのコイル内部での磁束の方向と前記第２のパターンコイルのコイル内部での磁束の方向とが同方向であり、
   前記第１のパターンコイルと前記第２のパターンコイルとが隣接する方向での前記チップ型容量素子の中心は、前記第１のパターンコイルの中心から前記第２のパターンコイル側にオフセットされている、
   請求項１に記載のＬＣ複合部品。
3. 前記パターンコイルを第１のパターンコイルとして、前記第１のパターンコイルに対して前記多層基板の積層方向と直交する方向に隣接しており、前記多層基板の積層方向を軸とするコイル状である第２のパターンコイルを備え、
   前記第１のパターンコイルのコイル内部での磁束の方向と前記第２のパターンコイルのコイル内部での磁束の方向とが逆方向であり、
   前記第１のパターンコイルと前記第２のパターンコイルとが隣接する方向での前記チップ型容量素子の中心は、前記第１のパターンコイルの中心から前記第２のパターンコイル側とは反対側にオフセットされている、
   請求項１に記載のＬＣ複合部品。
4. 複数の絶縁層が積層されている構成の多層基板と、
   前記多層基板の積層方向を軸とするコイル状であり、前記絶縁層の層間に設けられている導体を含んで構成されているパターンコイルと、
   前記絶縁層よりも比誘電率が高い誘電体と前記誘電体を挟んで対向する対向電極とを含む構成であり、少なくとも一部分が前記パターンコイルのコイル内部に配されているチップ型容量素子と、
   を備え、
   前記パターンコイルを第１のパターンコイルとして、前記第１のパターンコイルに対して前記多層基板の積層方向と直交する方向に隣接しており、前記多層基板の積層方向を軸とするコイル状である第２のパターンコイルを備え、
   前記第１のパターンコイルのコイル内部での磁束の方向と前記第２のパターンコイルのコイル内部での磁束の方向とが同方向であり、
   前記第１のパターンコイルと前記第２のパターンコイルとが隣接する方向での前記チップ型容量素子の中心は、前記第１のパターンコイルの中心から前記第２のパターンコイル側にオフセットされている、
   ＬＣ複合部品。
5. 複数の絶縁層が積層されている構成の多層基板と、
   前記多層基板の積層方向を軸とするコイル状であり、前記絶縁層の層間に設けられている導体を含んで構成されているパターンコイルと、
   前記絶縁層よりも比誘電率が高い誘電体と前記誘電体を挟んで対向する対向電極とを含む構成であり、少なくとも一部分が前記パターンコイルのコイル内部に配されているチップ型容量素子と、
   を備え、
   前記パターンコイルを第１のパターンコイルとして、前記第１のパターンコイルに対して前記多層基板の積層方向と直交する方向に隣接しており、前記多層基板の積層方向を軸とするコイル状である第２のパターンコイルを備え、
   前記第１のパターンコイルのコイル内部での磁束の方向と前記第２のパターンコイルのコイル内部での磁束の方向とが逆方向であり、
   前記第１のパターンコイルと前記第２のパターンコイルとが隣接する方向での前記チップ型容量素子の中心は、前記第１のパターンコイルの中心から前記第２のパターンコイル側とは反対側にオフセットされている、
   ＬＣ複合部品。
6. 絶縁層の層間で前記パターンコイルに対向して延びる導体からなり,前記チップ型容量素子を介して前記パターンコイルに接続される第１のインダクタを更に備える、
   請求項１〜３のいずれかに記載のＬＣ複合部品。
7. 複数の絶縁層が積層されている構成の多層基板と、
   前記多層基板の積層方向を軸とするコイル状であり、前記絶縁層の層間に設けられている導体を含んで構成されているパターンコイルと、
   前記絶縁層よりも比誘電率が高い誘電体と前記誘電体を挟んで対向する対向電極とを含む構成であり、少なくとも一部分が前記パターンコイルのコイル内部に配されているチップ型容量素子と、
   絶縁層の層間で前記パターンコイルに対向して延びる導体からなり,前記チップ型容量素子を介して前記パターンコイルに接続される第１のインダクタと、
   を備える、
   ＬＣ複合部品。
8. 第１の信号入出力端子と第２の信号入出力端子とグランド接続端子とをさらに備え、
   前記パターンコイルは、前記第１の信号入出力端子と第２の信号入出力端子との間に接続され、
   前記チップ型容量素子は、前記パターンコイルと前記第２の信号入出力端子との接続点に一端が接続され、
   前記第１のインダクタは、前記チップ型容量素子の他端と前記グランド接続端子との間に接続される、
   請求項６または請求項７に記載のＬＣ複合部品。
9. 前記第１のインダクタと前記パターンコイルとが対向する領域において、前記第１のインダクタを流れる電流の方向と、前記パターンコイルを流れる電流の方向とが、同じ方向である、
   請求項６〜８のいずれかに記載のＬＣ複合部品。
10. 前記第１のインダクタと前記パターンコイルとが対向する領域において、前記第１のインダクタを流れる電流の方向と、前記パターンコイルを流れる電流の方向とが、反対の方向である、
    請求項６〜８のいずれかに記載のＬＣ複合部品。
11. 絶縁層の層間で前記パターンコイルに対向して延びる導体からなり,前記第１のインダクタと並列に接続される第２のインダクタ、
    をさらに備える請求項６〜１０のいずれかに記載のＬＣ複合部品。
12. 前記第２のインダクタと前記パターンコイルとが対向する領域において、前記第２のインダクタを流れる電流の方向と、前記パターンコイルを流れる電流の方向とが、同じ方向である、
    請求項１１に記載のＬＣ複合部品。
13. 前記第２のインダクタと前記パターンコイルとが対向する領域において、前記第２のインダクタを流れる電流の方向と、前記パターンコイルを流れる電流の方向とが、反対の方向である、
    請求項１１に記載のＬＣ複合部品。
14. 前記多層基板の積層方向に沿う方向を向く一方主面は、外部基板に対向する実装面であり、
    前記多層基板の積層方向での前記チップ型容量素子の中心は、前記多層基板の積層方向での前記パターンコイルの中心から前記実装面側にオフセットされている、
    請求項１〜１３のいずれかに記載のＬＣ複合部品。
15. 前記チップ型容量素子は、前記多層基板の積層方向に対して前記対向電極それぞれが並行するように配置されている、請求項１〜１４のいずれかに記載のＬＣ複合部品。
16. 前記パターンコイルと前記チップ型容量素子とを接続してフィルタ回路を構成している、請求項１〜１５のいずれかに記載のＬＣ複合部品。
17. 前記チップ型容量素子は、チップコンデンサである、請求項１〜１６のいずれかに記載のＬＣ複合部品。
18. 前記チップ型容量素子は、チップバリスタである、請求項１〜１６のいずれかに記載のＬＣ複合部品。

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