JP2008054122A - 積層チップ部品 - Google Patents
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Abstract
【課題】 小チップ化においても内部に形成する素子数を増すことに有利があり、機能素子としての性能を良好に得ることができる積層チップ部品を提供すること
【解決手段】 セラミック材料の絶縁膜aと導体パターンbを適宜な順に積層してチップ体1を形成する。絶縁膜aはa1からa9までの9層とし、上下の最外層a1,a9には導体パターンを形成しないが、内側の絶縁膜層a2から絶縁膜層a8にはそれぞれ導体パターンbを形成し、それらは容量素子および誘導素子とし、相互の接続によりローパスフィルタの構成にする。絶縁膜層a3上では、容量素子の電極となる導体パターンb31の周囲に、導体パターンb32を引き回す形態に形成し、当該引き回し導体パターンb32が誘導素子となる。誘導素子を容量素子の電極と同一平面に追加させて形成でき、これは減衰特性における共振点調整用の誘導素子となり、減衰特性の調整が容易に行える。
【選択図】 図3
【解決手段】 セラミック材料の絶縁膜aと導体パターンbを適宜な順に積層してチップ体1を形成する。絶縁膜aはa1からa9までの9層とし、上下の最外層a1,a9には導体パターンを形成しないが、内側の絶縁膜層a2から絶縁膜層a8にはそれぞれ導体パターンbを形成し、それらは容量素子および誘導素子とし、相互の接続によりローパスフィルタの構成にする。絶縁膜層a3上では、容量素子の電極となる導体パターンb31の周囲に、導体パターンb32を引き回す形態に形成し、当該引き回し導体パターンb32が誘導素子となる。誘導素子を容量素子の電極と同一平面に追加させて形成でき、これは減衰特性における共振点調整用の誘導素子となり、減衰特性の調整が容易に行える。
【選択図】 図3
Description
本発明は、積層チップ部品に関するもので、より具体的には、セラミック材料の絶縁膜と導体パターンを適宜な順に積層してなるチップ体について、容量素子および誘導素子をなす導体パターンの配置構成の改良に関する。
周知のように、チップ部品と呼ばれる電子部品は、表面実装に使用するためリード端子を配置して小片形状に小型化しており、チップ体の表面に形成した電極を、基板表面へ接触させて直接にはんだ付けすることになる。チップ部品としては、セラミック材料の絶縁膜と導体パターンを適宜な順に積層することによりチップ体を形成し、当該チップ体の内部に導体パターンによる電極体を内蔵し、これはコンデンサ(容量素子)やインダクタ(誘導素子)など、単体の機能素子として構成することもあるが、例えば特許文献1,2などに見られるように、チップ体には容量素子および誘導素子を適宜に内蔵させてローパスフィルタ等に構成することが行われている。
図1は積層チップ部品の従来の一例であり、各層を分離して示す斜視図である。そして、図2は図1に示す積層チップ部品の電気的な構成を説明する等価回路図である。
この積層チップ部品は、チップ体1の内部に容量素子および誘導素子を内蔵し、それら相互の接続によりローパスフィルタとして動作する構成になっている。チップ体1は、絶縁膜aをa1からa8までの8層とし、上下の最外層a1,a8には導体パターンを形成しないが、第2の絶縁膜層a2から第7の絶縁膜層a7についてそれぞれ導体パターンbを形成している。
絶縁膜層a2上には、容量素子C2の電極となる導体パターンb21を長方形状に形成し、導体パターンb21は一方端の出力電極側の縁部に達している。絶縁膜層a3上には、容量素子C1,C2の電極となる導体パターンb31を中央部に長方形状に形成し、導体パターンb31は側方の接地電極側の縁部に達している。絶縁膜層a4上には、容量素子C0,C1の電極となる導体パターンb41を長方形状に形成し、導体パターンb41は他方端の入力電極側の縁部に達している。絶縁膜層a5上には、容量素子C0の電極となる導体パターンb51を長方形状に形成し、導体パターンb51は一方端の出力電極側の縁部に達している。絶縁膜層a6上には、誘導素子L0のコイル部となる導体パターンb61を形成し、導体パターンb61は他方端の入力電極側の縁部から略J字状に引き回して先端が導体により上層a7の導体パターンb71と接続させている。つまり、絶縁膜層a7上には、誘導素子L0のコイル部となる導体パターンb71を形成し、導体パターンb71は一方端の出力電極側の縁部から略L字状に引き回して先端が導体により下層a6の導体パターンb61と接続させている。
チップ体1の内部のローパスフィルタは、図2に示すようにπ型の構成であり、入出力間に容量素子C0と誘導素子L0を並列に接続するとともに、入力側および出力側それぞれに容量素子C1,C2を接続し、これら容量素子C1,C2の他端は接地電極へ引き出して接地する構成になっている。
特開平7−336176号公報
特開平11−103229号公報
近年は、携帯電話機などの電子機器の薄型,軽量,高機能化により、これを構成する電子部品について小型化,高性能化,高周波化の要求が高いレベルで求められている。すなわち、積層チップ部品について小チップ化を進めたいが、その場合でも機能素子としての性能が低下したのでは回路素子には使用できないという問題となり、積層チップ部品は小型であることと、機能素子として高性能であることが強く求められる。
上記した図1,2のローパスフィルタの例で言うと、絶縁膜層が8層の構成において減衰が15dB程度であり、これは20dB程度は減衰を得たい。そこで減衰を大きく得るには、フィルタ回路を多段の構成にする必要があるが、多段の回路にすることは内部に形成する素子の数が増えるので、必然的にチップサイズが大きくなってしまい、相反する問題になっている。
この発明は上記した課題を解決するもので、その目的は、小チップ化においても内部に形成する素子数を増すとともに、機能素子としての性能を良好に得ることができる積層チップ部品を提供することにある。
上述した目的を達成するために、本発明に係る積層チップ部品は、セラミック材料の絶縁膜と導体パターンを適宜な順に積層することによりチップ体を形成し、当該チップ体について少なくとも容量素子をなす膜層および誘導素子をなす膜層を有するものであって、容量素子の電極となる導体パターンの周囲に、導体パターンを引き回す形態に形成し、当該引き回し導体パターンが誘導素子の1つとなる構成にした。
また、引き回し導体パターンは、容量素子の電極となる2つの膜層それぞれに設け、積層方向について重畳させる設定としたり、積層方向について高周波的に螺旋状に連なる設定とするとよい。また、容量素子の電極となる導体パターンは、長手方向について階段状に幅が狭くなる凸形状に形成し、対向する互いを逆向きに重畳させる設定とすることもできる。また、チップ体の内部にある容量素子および誘導素子は、互いの接続をローパスフィルタとなる接続にすることができる。
したがって本発明では、容量素子の電極となる導体パターンの周囲に、導体パターンを引き回す形態に形成し、当該引き回し導体パターンが誘導素子の1つとなる。これは例えばローパスフィルタの構成とするものでは、減衰特性における共振点調整用の誘導素子にすることができ、このため、減衰特性の調整が容易に行える。
この場合、容量素子の電極と同一平面に誘導素子を形成することから、チップ体について積層数を増すことなく内部に形成する素子数を増すことができる。
本発明に係る積層チップ部品では、容量素子の電極と同一平面に誘導素子を形成することから、チップ体について積層数を増すことなく内部に形成する素子数を増すことができる。これは例えばローパスフィルタの構成とするものでは、減衰特性における共振点調整用の誘導素子にすることができ、このため、減衰特性の調整が容易に行える。
したがって、小チップ化においても内部に形成する素子数を増すことに有利があり、追加形成した素子は特性改善のための調整用とすることができる。その結果、機能素子としての性能を良好に得ることができる。
図3は本発明の好適な一実施の形態を示している。本形態において積層チップ部品は、セラミック材料の絶縁膜aと導体パターンbを適宜な順に積層することによりチップ体1を形成し、当該チップ体1について少なくとも容量素子をなす膜層および誘導素子をなす膜層を有し、それら素子の相互の接続によりローパスフィルタの構成にしている。
チップ体1は図4に示すように、略矩形状の小片に形成するが、そのチップ体1の対向2面に、入力電極2および出力電極3をそれぞれ設けるとともに、側面には接地電極4,5を設ける構成を採る。チップ体1の内部のローパスフィルタは、図5に示すように、基本的にはπ型の構成であり、入出力間に容量素子C0と誘導素子L0を並列に接続するとともに、入力側および出力側それぞれに容量素子C1,C2を接続し、これら容量素子C1,C2の他端は直接に接地電極4,5へ引き出すのではなく、共振点調整用の誘導素子L1へ接続させ、これを介して接地する構成になっている。
チップ体1の形成は印刷積層法では、セラミック材料からなる絶縁ペーストと、導体材料からなる導体ペーストとを交互にスクリーン印刷していくもので、それらペーストは1回刷り出す(塗る)と厚みが例えば3〜5μmになり、これを塗っては乾燥させて積み重ねていく。チップ部品の製造では、ワークとしては生産性の面から複数個分の大きさのワーク積層体を製作し、そのワーク積層体を十分に乾燥させた後に各単体に切断して焼成する。
セラミック材料には、例えばガラスを添加して低温焼結化した誘電体セラミックスを使用する。例えば、ホウケイ酸ガラスをアルミナに体積で70:30の比率に混合した誘電体材料を使用し、これにビヒクルとしてエチルセルロースとテレピネールと分散剤,可塑剤を混合したものを配合して混練し、印刷用の絶縁ぺーストとすることができる。セラミック材料としては、他にも例えばフェライト等の磁性セラミックスを使用してもよい。
導体ペーストには銀ペーストを使用し、上記したビヒクルに混合する。また、導体ペーストは銀パラジウムでもよい。
具体的には、絶縁膜aは図3に示すa1からa9までの9層とし、上下の最外層a1,a9には導体パターンを形成しないが、第2の絶縁膜層a2から第8の絶縁膜層a8についてそれぞれ導体パターンbを形成している。
絶縁膜層a2上には、容量素子C1の電極となる導体パターンb21を中央部に長方形状に形成するとともに、引き回し導体パターンb22を形成し、引き回し導体パターンb22は入力電極2側の縁部に達していて導体パターンb21の近接側の角部へ引き回して接続させている。
絶縁膜層a3上には、容量素子C1,C2の電極となる導体パターンb31を中央部に長方形状に形成するとともに、引き回し導体パターンb32を形成し、引き回し導体パターンb32は接地電極5側の縁部に達していて導体パターンb31の周囲を略一周して接続させている。
絶縁膜層a4上には、容量素子C2の電極となる導体パターンb41を中央部に長方形状に形成するとともに、引き回し導体パターンb42を形成し、これらは絶縁膜層a2上の導体パターンb21,引き回し導体パターンb22を逆向きにした形態になっている。つまり、引き回し導体パターンb42は出力電極3側の縁部に達していて導体パターンb41の近接側の角部へ引き回して接続させている。
絶縁膜層a5上には、誘導素子L0のコイル部となる導体パターンb51を形成し、導体パターンb51は入力電極2側の縁部から略J字状に引き回して先端が導体により上層a6の導体パターンb61と接続させている。つまり、絶縁膜層a6上には、誘導素子L0のコイル部となる導体パターンb61を形成し、導体パターンb61は出力電極3側の縁部から略L字状に引き回して先端が導体により下層a5の導体パターンb51と接続させている。
絶縁膜層a7上には、容量素子C0の電極となる導体パターンb71を中央部に形成している。この導体パターンb71は長手方向について階段状に幅が狭くなる凸形状に形成し、細幅の頂部が出力電極3側の縁部に達している。
絶縁膜層a8上には、容量素子C0の電極となる導体パターンb81を中央部に形成し、これは下層a7の導体パターンb71とは逆向きに重畳させる設定になっている。つまり導体パターンb81は、長手方向について階段状に幅が狭くなる凸形状に形成するが、細幅の頂部が入力電極2側の縁部に達している。
絶縁膜層a2上の引き回し導体パターンb22および絶縁膜層a4上の引き回し導体パターンb42は、図6(a),(c)に示すように、長手方向に短く引き回して形成しており、当該引き回し部位は絶縁膜層a3上の引き回し導体パターンb32の該当部位と重畳させる設定になっている。このため、上下の導体パターン間では重畳している部位が誘導性の結合を生じ、インダクタンスを増大させて得ることができ、引き回し導体パターンb22,b42のようにたとえ長さが短くても重畳部位は誘導素子として機能させることができる。
絶縁膜層a3上の引き回し導体パターンb32は、容量素子C1,C2の共通の電極となる導体パターンb31の周囲に引き回す形態に形成するので、これはもちろん誘導素子の1つとなる。そして、絶縁膜層a3上の引き回し導体パターンb32は、積層方向について見ると、図7に示すように、高周波的には引き回し導体パターンb22,b42と螺旋状に連なる設定となっており、このため、インダクタンスを増大させて得ることができる。したがって、引き回し導体パターンb22,b32,b42は、図5に示す誘導素子L1として機能する。
また、これら引き回し導体パターンb22,b32,b42は、長さを適宜に変更でき、任意に形成が行える。したがって、誘導素子L1のインダクタンス値を適宜に設定でき、減衰特性における共振点を容易に調整することができる。
容量素子C0の電極は、長手方向について階段状に幅が狭くなる凸形状に形成し、これら導体パターンb71(図8(a))および導体パターンb81(図8(b))とは、対向する互いを逆向きに重畳させる設定になっているので(図8(c))、重なり面積を見ると、両者に位置ズレがあったとしてもその影響が現れにくい相互関係になる。つまり、導体パターンb71と導体パターンb81とは、対向して重なり合う中央部位が電極として有効な領域となり、この有効領域の両側にある階段部位がズレ量に対するマージンとなるため、対向する位置関係にズレがあっても、ズレ量が階段部位の幅までは中央の有効領域分の面積が保たれる。したがって、導体パターンの形成や積層において位置ズレがあっても容量素子C0の電極の相互間には影響が少なくなり、容量値を適正に確保することができる。その結果、減衰特性について共振点のばらつきを防ぐことができ、周波数特性を安定に得ることができる。
ところで、本発明に係る積層チップ部品にあっては、チップ体1における各部について上記した構成に限定されるものではなく、適宜に変更することができる。図9は、本発明に係る積層チップ部品について導体パターンの一部を変更した他例であり、各層を分離して示す斜視図である。
図9に示す積層チップ部品では、絶縁膜aを8層とし、膜層はa1,a2,a3,a4,a2,a5,a6,a9という順に積層して、図5に示す等価回路となるローパスフィルタを構成している。つまりこの場合、絶縁膜層a4の上側に絶縁膜層a2を設け、これら両者によって容量素子C0を構成している。他の各部は上記した図3に示す例と同一になっており、同一の符号を付して説明は省略する。
本発明に係るローパスフィルタの構成、つまり図5に示す等価回路について数値解析を行ったところ、図10に示すような減衰特性を得た。図10には、図2に示した従来例の等価回路における減衰特性も併せてプロットしてある。同図から明らかなように、従来例のローパスフィルタの構成では減衰を15dB程度しか得られなかったが、本発明に係るローパスフィルタの構成では20dB程度を得ることができ、周波数特性を良好に得られることを確認した。
このように、本発明に係る積層チップ部品では、容量素子C1,C2の電極となる導体パターンb31の周囲に、導体パターンb32を引き回す形態に形成し、当該引き回し導体パターンb32が誘導素子L1となる。これはローパスフィルタの構成において、減衰特性における共振点調整用の誘導素子L1となるため、減衰特性の調整が容易に行える。
この場合、容量素子の電極と同一平面に誘導素子を形成することから、チップ体1について積層数を増すことなく内部に形成する素子数を増すことができる。したがって、小チップ化においても内部に形成する素子数を増すことに有利があり、追加形成した素子は特性改善のための調整用とすることができ、その結果、機能素子としての性能を良好に得ることができる。
1 チップ体
2 入力電極
3 出力電極
4,5 接地電極
a 絶縁膜
a1 第1の絶縁膜層
a2 第2の絶縁膜層
a3 第3の絶縁膜層
a4 第4の絶縁膜層
a5 第5の絶縁膜層
a6 第6の絶縁膜層
a7 第7の絶縁膜層
a8 第8の絶縁膜層
a9 第9の絶縁膜層
b 導体パターン
b21,b22,b31,b32,b41,b42,b51,b61,b71,b81 導体パターン
C0,C1,C2 容量素子
L0,L1 誘導素子
2 入力電極
3 出力電極
4,5 接地電極
a 絶縁膜
a1 第1の絶縁膜層
a2 第2の絶縁膜層
a3 第3の絶縁膜層
a4 第4の絶縁膜層
a5 第5の絶縁膜層
a6 第6の絶縁膜層
a7 第7の絶縁膜層
a8 第8の絶縁膜層
a9 第9の絶縁膜層
b 導体パターン
b21,b22,b31,b32,b41,b42,b51,b61,b71,b81 導体パターン
C0,C1,C2 容量素子
L0,L1 誘導素子
Claims (5)
- セラミック材料の絶縁膜と導体パターンを適宜な順に積層することによりチップ体を形成し、当該チップ体について少なくとも容量素子をなす膜層および誘導素子をなす膜層を有する積層チップ部品であって、
前記容量素子の電極となる前記導体パターンの周囲に、導体パターンを引き回す形態に形成し、当該引き回し導体パターンが前記誘導素子の1つとなることを特徴とする積層チップ部品。 - 前記引き回し導体パターンは、前記容量素子の電極となる2つの膜層それぞれに設け、積層方向について重畳させる設定とすることを特徴とする請求項1に記載の積層チップ部品。
- 前記引き回し導体パターンは、前記容量素子の電極となる2つの膜層それぞれに設け、積層方向について高周波的に螺旋状に連なる設定とすることを特徴とする請求項1あるいは2の何れかに記載の積層チップ部品。
- 前記容量素子の電極となる前記導体パターンは、長手方向について階段状に幅が狭くなる凸形状に形成し、対向する互いを逆向きに重畳させる設定とすることを特徴とする請求項1から3の何れかに記載の積層チップ部品。
- 前記チップ体の内部にある前記容量素子および前記誘導素子は、互いの接続をローパスフィルタとなる接続にすることを特徴とする請求項1から4の何れかに記載の積層チップ部品。
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Application Number | Priority Date | Filing Date | Title |
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JP2006229498A JP2008054122A (ja) | 2006-08-25 | 2006-08-25 | 積層チップ部品 |
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2006
- 2006-08-25 JP JP2006229498A patent/JP2008054122A/ja active Pending
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