JP2000082788A

JP2000082788A - マイクロストリップ線路、スパイラルインダクタ、電子装置およびその製造方法

Info

Publication number: JP2000082788A
Application number: JP11281085A
Authority: JP
Inventors: Tadayoshi Nakatsuka; 忠良中塚
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-10-01
Filing date: 1999-10-01
Publication date: 2000-03-21

Abstract

(57)【要約】【課題】マイクロ波増幅装置の小型化及び低コスト化
を実現できるようにする。【解決手段】ＦＥＴ１０１は入力整合回路１０６及び
出力整合回路１０７によって入力側及び出力側の回路又
は伝送線路との整合を行っている。入力整合回路１０６
はスパイラル状の入力側インダクタ１０２及び入力側Ｄ
Ｃ遮断用結合キャパシタ１０４により構成され、入力側
ＤＣ遮断用結合キャパシタ１０４は入力側インダクタ１
０２の中心部に形成されている。出力整合回路１０７は
スパイラル状の出力側インダクタ１０３及び出力側ＤＣ
遮断用結合キャパシタ１０５により構成され、出力側Ｄ
Ｃ遮断用結合キャパシタ１０５は出力側インダクタ１０
３の中心部に形成されている。入力整合回路１０６及び
出力整合回路１０７をそれぞれ単一のインダクタにより
構成するため、誘電率が１２０であるチタン酸ストロン
チウムよりなるスパイラルインダクタを用いた１／４波
長線路１０８により電源を高インピーダンス化してい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロストリッ
プ線路、スパイラルインダクタ、マイクロ波増幅回路及
びマイクロ波増幅装置に関し、特に、マイクロ波増幅装
置の小型化及び高性能化を図る技術に関する。

【０００２】

【従来の技術】携帯用の通信用無線機器の急速な普及に
伴い、通信用無線機器の小型化及び低コスト化に対する
要求が強まってきており、従来集積化が困難であったマ
イクロ波増幅装置においても小型化及び低コスト化は重
要な課題である。

【０００３】以下、マイクロ波増幅回路の一例である集
積化マイクロ波ＩＣ（以下、ＭＭＩＣと呼ぶ。）の従来
例について図面を参照しながら説明する。

【０００４】図６は従来のＭＭＩＣ増幅器の回路図を示
している。図６に示すように、電界効果トランジスタ
（以下、ＦＥＴと呼ぶ。）６０１は、入力整合回路６２
０及び出力整合回路６２１によって入力側及び出力側の
回路又は伝送線路との整合を行っており、通常は５０Ω
の特性インピーダンスに対して整合されている。入力整
合回路６２０及び出力整合回路６２１は、いずれも複数
のインダクタの組み合わせにより構成されており、入力
整合回路６２０は直列インダクタ６０２と並列インダク
タ６０３との組み合わせよりなり、出力整合回路６２１
は並列インダクタ６０４と直列インダクタ６０５との組
み合わせよりなる。

【０００５】ＦＥＴ６０１をＤＣ的に外部と分離するた
め、ＦＥＴ６０１の入力側には入力側ＤＣ遮断用結合キ
ャパシタ６０６が挿入され、ＦＥＴ６０１の出力側には
出力側ＤＣ遮断用結合キャパシタ６０７が挿入されてい
る。ＦＥＴ６０１の電流はゲート電圧制御端子６１４か
らゲート電圧を制御することにより調整されており、高
周波信号への影響を抑えるためバイアス抵抗６０８が挿
入されている。尚、図６において、６１１は入力端子、
６１２は出力端子、６１３は電源端子、６１５は接地端
子である。

【０００６】図７は、図６に示したＭＭＩＣ増幅装置の
半導体チップパターンを示している。図７においては、
図６と同一の部材については同一の符号を付すことによ
り説明は省略する。半導体チップ６００としては高周波
特性に優れるＧａＡｓ基板が用いられており、該半導体
チップ６００上に、前述したＦＥＴ６０１、直列及び並
列インダクタ６０２〜６０５、入力側及び出力側のＤＣ
遮断用結合キャパシタ６０６，６０７並びにバイアス抵
抗６０８が形成されている。

【０００７】

【発明が解決しようとする課題】ところで、従来のＭＭ
ＩＣ増幅器においては、入力整合回路６２０及び出力整
合回路６２１を構成する直列及び並列インダクタ６０２
〜６０５や入力側及び出力側のＤＣ遮断用結合キャパシ
タ６０６，６０７が半導体チップ６００上において大き
な面積を占めるため、半導体チップ６００の面積が大き
くなり、その結果、マイクロ波増幅装置を構成するパッ
ケージサイズの大型化及び価格の上昇を招くという問題
を有していた。

【０００８】前記に鑑み、本発明は、マイクロ波増幅装
置の小型化及び低コスト化を実現できるようにすること
を目的とする。

【０００９】

【課題を解決するための手段】前記の目的を達成するた
め、本発明に係るマイクロストリップ線路は、絶縁体上
に形成された接地電極と、該接地電極上に形成された誘
電体薄膜と、該誘電体薄膜上に形成された線状の金属薄
膜とからなるマイクロストリップ線路を対象とし、前記
誘電体薄膜は誘電率が５０以上である高誘電体よりな
り、前記金属薄膜の抵抗成分によって特性インピーダン
スが制御される構成である。

【００１０】本発明に係るスパイラルインダクタは、絶
縁体上に形成された接地電極と、該接地電極上に形成さ
れた誘電率が５０以上である高誘電体よりなる誘電体薄
膜と、該誘電体薄膜上に形成された線状の金属薄膜とか
らなり、前記金属薄膜の抵抗成分によって特性インピー
ダンスが制御されるスパイラル状のマイクロストリップ
線路によって構成されており、該マイクロストリップ線
路のスパイラル部の隣り合う線路同士の間の前記誘電体
薄膜は除去されている構成である。

【００１１】本発明に係るスパイラルインダクタにおい
て、スパイラルインダクタの中心部付近に形成されてお
り、前記高誘電体よりなる層間膜を有するＭＩＭキャパ
シタを備え、両端子間が直流的に分離されていることが
好ましい。

【００１２】本発明に係るマイクロ波増幅回路は、電源
端子と、ソース電極が前記電源端子に接続されており電
流の増幅を行なう電界効果型トランジスタと、前記電源
端子と前記ソース電極との間に直列に単一で接続された
本発明に係るスパイラルインダクタとからなる構成であ
る。

【００１３】本発明に係るマイクロ波増幅装置は、入力
端子と、出力端子と、電源端子と、ソース電極が前記電
源端子に接続されており電流の増幅を行なう電界効果型
トランジスタと、前記電源端子と前記ソース電極との間
に直列に単一で接続された本発明に係るスパイラルイン
ダクタと、単一のインダクタからなり前記入力端子と前
記電界効果型トランジスタとのインピーダンス整合を行
なう入力側整合回路と、単一のインダクタからなり前記
出力端子と前記電界効果型トランジスタとのインピーダ
ンス整合を行なう出力側整合回路とが１つの半導体基板
上に形成されている構成である。

【００１４】

【作用】本発明に係るマイクロストリップ線路による
と、誘電体薄膜は誘電率が５０以上である高誘電体より
なるため、同一周波数における電気長が著しく長くなる
ので、同一周波数におけるマイクロストリップ線路の線
路長を大きく短縮することができる。この場合、マイク
ロストリップ線路の線路長が短縮されることに伴う抵抗
値の減少は、金属薄膜の抵抗成分によってマイクロスト
リップ線路の特性インピーダンスを制御することによっ
て補われる。

【００１５】本発明に係るスパイラルインダクタによる
と、マイクロストリップ線路のスパイラル部の隣り合う
線路同士の間の誘電体薄膜が除去されているため、線間
容量による自己共振周波数の低下が防止されているの
で、同一周波数におけるインダクタンス値を増大するこ
とができる。

【００１６】本発明に係るスパイラルインダクタが、ス
パイラルインダクタの中心部付近に高誘電体よりなる層
間膜を有するＭＩＭキャパシタを備えていると、キャパ
シタの占有面積を削減できる。つまり、スパイラルイン
ダクタのインダクタンス値は主として外周部のスパイラ
ル部により定まるため、中心部のスパイラル部を減らし
てもインダクタンス値は殆ど影響を受けないので、イン
ダクタンス値に影響を与えることなくキャパシタを設け
ることができる。このため、キャパシタの占有面積を削
減できるのである。また、スパイラルインダクタの両端
子間が直流的に分離されているため、該スパイラルイン
ダクタを電界効果型トランジスタの入力側又は出力側に
接続することにより、電界効果型トランジスタを外部と
直流的に分離することができる。

【００１７】本発明に係るマイクロ波増幅回路による
と、電源端子と、電流の増幅を行なう電界効果型トラン
ジスタのソース電極との間に本発明に係るスパイラルイ
ンダクタが直列に単一で接続されているため、電界効果
型トランジスタの電源が高インピーダンス化されている
ので、電界効果型トランジスタとその入力側又は出力側
との整合を行なう入力側整合回路及び出力側整合回路を
それぞれ単一のインダクタにより構成することができ
る。

【００１８】本発明に係るマイクロ波増幅装置による
と、本発明に係るマイクロ波増幅回路を組み込んでいる
ため、電界効果型トランジスタ、本発明に係るスパイラ
ルインダクタ、入力側整合回路及び出力側整合回路を１
つの半導体基板上に形成することができる。

【００１９】

【発明の実施の形態】以下、本発明の一実施形態に係る
マイクロ波増幅回路について図１〜図５を参照しながら
説明する。

【００２０】図１は、本発明の一実施形態に係るマイク
ロ波増幅回路の一例であるＭＭＩＣの回路図を示してい
る。図１に示すように、ＦＥＴ１０１は、入力整合回路
１０６及び出力整合回路１０７によって入力側及び出力
側の回路又は伝送線路との整合を行っており、５０Ωの
特性インピーダンスに対して整合されている。

【００２１】本実施形態においては、入力整合回路１０
６は入力側インダクタ１０２及び入力側ＤＣ遮断用結合
キャパシタ１０４により構成され、出力整合回路１０７
は出力側インダクタ１０３及び出力側ＤＣ遮断用結合キ
ャパシタ１０５により構成されている。そして、入力整
合回路１０６及び出力整合回路１０７をそれぞれ単一の
インダクタにより構成するため、スパイラルインダクタ
を用いた１／４波長線路１０８により電源を高インピー
ダンス化している。ＦＥＴ１０１の電流は、ゲート電圧
制御端子１１３からゲート電圧を制御することにより調
整されており、高周波信号への影響を抑えるため、バイ
アス抵抗１０９が挿入されている。尚、図１において、
１１０は入力端子、１１１は出力端子、１１２は電源端
子、１１３はゲート電圧制御端子、１１４は接地端子で
ある。

【００２２】図２は、前記ＭＭＩＣの回路を実現するチ
ップパターンを示している。図２においては、図１と同
一の部材については同一の符号を付すことにより説明は
省略する。本実施形態のＭＭＩＣは、ＧａＡｓ基板１０
０上に２層配線プロセスを用いて形成されており、ＦＥ
Ｔ１０１としてはＭＥＳＦＥＴが用いられている。

【００２３】図２に示すように、入力側ＤＣ遮断用結合
キャパシタ１０４及び出力側ＤＣ遮断用結合キャパシタ
１０５は入力側インダクタ１０２及び出力側インダクタ
１０３のそれぞれ中心部に形成されており、占有面積の
低減が図られている。一般的にスパイラルインダクタの
インダクタンス値は、主として外周部のスパイラルが支
配的であり、中心部のスパイラル数を減らしても影響は
小さい。

【００２４】入力整合回路１０６、出力整合回路１０７
及び１／４波長線路１０８に用いられる高誘電体にはチ
タン酸ストロンチウム（以下、ＴｉＳｒＯ₃と呼ぶ。）
を用い、白金電極上にＴｉＳｒＯ₃をスパッタ法により
３００ｎｍの厚さに堆積した後、イオンミリング法によ
るパターニングを行なうことにより形成する。ＴｉＳｒ
Ｏ₃の誘電率は１２０である。また、入力側インダクタ
１０２、出力側インダクタ１０３及び１／４波長線路１
０８の各スパイラル部における隣接するマイクロストリ
ップ線路同士の間のＴｉＳｒＯ3 薄膜はイオンミリング
時に除去されており、これにより、線間容量による自己
共振周波数の低下が防止されている。抵抗１０９として
は金属薄膜抵抗が用いられている。

【００２５】図３は、図２におけるＡ−Ａ’線の断面構
造を示している。図３に示すように、ＧａＡｓ基板１０
０上に第１層配線金属３０２を堆積した後、容量形成部
分に白金を蒸着する。その後、第１層配線金属３０２上
にＴｉＳｒＯ₃層３０４を堆積した後、該ＴｉＳｒＯ₃
層３０４上に第２層配線金属３０３を蒸着する。

【００２６】１／４波長線路１０８における第１層配線
金属３０２と第２層配線金属３０３との接続はコンタク
ト部３０５により行なわれている。一方、出力整合回路
１０７においては、中心部の配線金属面積を拡大し、コ
ンタクトを設けることなく、ＴｉＳｒＯ3 層３０４を第
１層配線金属３０２と第２層配線金属３０３とで挟むこ
とによりＭＩＭ（ｍｅｔａｌｉｎｓｕｌａｔｅｒｍ
ｅｔａｌ）キャパシタ１０５を構成している。

【００２７】図４（ａ），（ｂ）は前記ＭＭＩＣの入力
端子１１０の入力インピーダンスを示すスミスチャート
である。

【００２８】図４（ａ）は、入力側インダクタ１０２の
線幅が１０μｍであり、抵抗値が十分に低い場合の結果
を示している。４０１は誘電体としてＴｉＳｒＯ₃（誘
電率１２０）を用いた場合を示し、４０２は誘電体とし
てＧａＡｓ基板（誘電率１２）を用いた場合を示してい
る。図４（ａ）から明らかなように、誘電体としてＴｉ
ＳｒＯ3 を用いることにより同一周波数における電気長
が約１０倍長くなっている。従って、１／４波長線路１
０８の長さを１／１０にすることができる。

【００２９】図４（ｂ）は入力側インダクタ１０２の線
幅を１μｍであり、２０Ωの抵抗成分を持つときの入力
端子１１０の入力インピーダンスを示している。図４
（ｂ）より、６ＧＨｚにおける入力インピーダンスが５
０Ωに整合されており、単一のインダクタにより整合回
路を構成できていることが分かる。出力整合は、出力側
インダクタ１０３を前記と同様の方法により５０Ωに整
合させている。

【００３０】図５は、前記のＭＭＩＣを半導体リードフ
レーム上に実装し、樹脂パッケージに封入した状態を示
している。図５（ａ）において、１００は半導体チッ
プ、５０２はリードフレーム、５０３はＡｕワイヤーで
ある。また、図５（ｂ）において、５０５は封止樹脂、
５０６はＩＣピンである。図５（ａ），（ｂ）に示すよ
うに半導体チップ１００をパッケージに実装することに
より、扱い易くて低コストのＭＭＩＣを提供することが
できる。

【００３１】

【発明の効果】以上説明したように、本発明に係るマイ
クロストリップ線路によると、誘電体薄膜は誘電率が５
０以上である高誘電体よりなるため、同一周波数におけ
る電気長が著しく長くなるので、同一周波数におけるマ
イクロストリップ線路の線路長を大きく短縮することが
でき、これにより、基板の面積を縮小することができ
る。従って、本発明に係るマイクロストリップ線路を用
いるマイクロ波増幅装置の小型化及び低コスト化を実現
できる。

【００３２】本発明に係るスパイラルインダクタによる
と、誘電体薄膜は誘電率が５０以上である高誘電体より
なるため同一周波数における電気長が著しく長くなるの
で、同一周波数におけるマイクロストリップ線路の線路
長を大きく短縮できる共に、マイクロストリップ線路の
スパイラル部の隣り合う線路同士の間の誘電体薄膜が除
去されているため線間容量による自己共振周波数の低下
が防止され、同一周波数におけるインダクタンス値を増
大できるので、基板上の占有面積を縮小することができ
る。従って、本発明に係るスパイラルインダクタを用い
るマイクロ波増幅装置の小型化及び低コスト化を実現で
きる。

【００３３】本発明に係るスパイラルインダクタが、ス
パイラルインダクタの中心部付近に高誘電体よりなる層
間膜を有するＭＩＭキャパシタを備えていると、インダ
クタンス値に影響を与えることなくキャパシタを設ける
ことができるため、キャパシタの占有面積を削減でき
る。従って、本発明に係るスパイラルインダクタを用い
るマイクロ波増幅装置の一層の小型化及び低コスト化を
実現できる。

【００３４】本発明に係るマイクロ波増幅回路による
と、電源端子と電流の増幅を行なう電界効果型トランジ
スタのソース電極との間に本発明に係るスパイラルイン
ダクタが直列に単一で接続されているため、電界効果型
トランジスタの電源が高インピーダンス化されているの
で、電界効果型トランジスタとその入力側又は出力側と
の整合を行なう入力側整合回路及び出力側整合回路をそ
れぞれ単一のインダクタにより構成することができる。
従って、本発明に係るマイクロ波増幅回路によると、電
源端子側に１つのスパイラルインダクタを設けることに
より、入力側整合回路及び出力側整合回路をそれぞれ単
一のインダクタにより構成することができるので、該マ
イクロ波増幅回路を組み込んだマイクロ波増幅装置の小
型化及び低コスト化を実現できる。

【００３５】本発明に係るマイクロ波増幅装置による
と、本発明に係るマイクロ波増幅回路を組み込んでいる
ため、電界効果型トランジスタ、本発明に係るスパイラ
ルインダクタ、入力側整合回路及び出力側整合回路を１
つの半導体基板上に形成できるので、大幅な小型化及び
低コスト化を実現することが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るＭＭＩＣの回路図で
ある。

【図２】本発明の一実施形態に係るＭＭＩＣのチップパ
ターン図である。

【図３】図２のＡ−Ａ´線の断面図である。

【図４】本発明の一実施形態に係るＭＭＩＣの入力イン
ピーダンス特性を示す図であって、（ａ）は配線抵抗値
が低い場合の特性を示し、（ｂ）は配線抵抗値を最適化
した場合の特性を示している。

【図５】（ａ）は本発明の一実施形態に係るＭＭＩＣの
実装状態を示す平面図であり、（ｂ）は本発明の一実施
形態に係るＭＭＩＣのパッケージの外観図である。

【図６】従来のＭＭＩＣの回路図である。

【図７】従来のＭＭＩＣのチップパターン図である。

【符号の説明】

１００ＧａＡｓ基板１０１電界効果型トランジスタ１０２入力側インダクタ１０３出力側インダクタ１０４入力側ＤＣ遮断用結合キャパシタ１０５出力側ＤＣ遮断用結合キャパシタ１０６入力整合回路１０７出力整合回路１０８１／４波長線路（マイクロストリップ線路、ス
パイラルインダクタ）１０９バイアス抵抗１１０入力端子１１１出力端子１１２電源端子１１３ゲート電圧制御端子３０２第１層配線金属３０３第２層配線金属３０４高誘電体薄膜３０５コンタクト部４０１ＴｉＳｒＯ₃を用いた場合の入力インピーダン
ス４０２ＧａＡｓ基板を用いた場合の入力インピーダン
ス４０３配線金属抵抗が２０Ωの場合の入力インピーダ
ンス５０２リードフレーム５０３Ａｕワイヤー５０５封止樹脂５０６ＩＣピン６００ＧａＡｓ基板６０１電界効果型トランジスタ６０２直列インダクタ６０３並列インダクタ６０４並列インダクタ６０５直列インダクタ６０６入力側ＤＣ遮断用結合キャパシタ６０７出力側ＤＣ遮断用結合キャパシタ６０８バイアス抵抗６１４ゲート電圧制御端子６２０入力整合回路６２１出力整合回路

Claims

【特許請求の範囲】

【請求項１】基板上の白金電極と、前記白金電極上の誘電体薄膜と、前記誘電体薄膜上に形成された線状の金属薄膜とを設け
たマイクロストリップ線路。
【請求項２】基板上の下部電極と、前記下部電極を囲むように設けられた前記基板上の電極
と、前記電極および前記下部電極上の誘電体薄膜と、前記電極上方に設けられたスパイラル部およびスパイラ
ル中心付近の前記下部電極上方に設けられた金属面積拡
大部とを有する前記誘電体薄膜上のスパイラル状金属薄
膜とを設けたスパイラルインダクタ。
【請求項３】前記スパイラル状金属薄膜の前記スパイ
ラル部と前記金属面積拡大部との間に前記誘電体薄膜の
除去部を設けた請求項２記載のスパイラルインダクタ。
【請求項４】基板と、前記基板上の下部電極および電極と、前記下部電極および前記電極上の誘電体薄膜と、前記誘電体薄膜上に設けられたスパイラル部および前記
スパイラル部の中心付近の金属面積拡大部とを有するス
パイラル状金属薄膜と、前記スパイラル状金属薄膜の前記スパイラル部と前記金
属面積拡大部との間に設けられた前記誘電体薄膜の除去
部と、前記基板上に配置されたトランジスタとを設けた電子装
置。
【請求項５】前記スパイラル状金属薄膜の一端を端子
とした請求項４記載の電子装置。
【請求項６】前記基板をリードフレームに載置した請
求項４記載の電子装置。
【請求項７】前記基板と前記リードフレームとをワイ
ヤー接続した請求項４記載の電子装置。
【請求項８】前記基板と前記リードフレームとを樹脂
パッケージに封入した請求項６記載の電子装置。
【請求項９】基板上に第１層配線金属より形成された
下部電極および電極を設ける工程と、前記下部電極上および前記電極上に誘電体薄膜を設ける
工程と、前記誘電体薄膜上に第２層配線金属を設ける工程とを備
えた電子装置の製造方法。
【請求項１０】前記第１層配線金属上の少なくとも前
記誘電体薄膜の容量形成部に白金電極を設ける工程を備
えた請求項９記載の電子装置の製造方法。
【請求項１１】前記誘電体薄膜を設ける工程は、スパ
ッタ法によりチタン酸ストロンチウムを設ける工程であ
る請求項９記載の電子装置の製造方法。
【請求項１２】前記第２層配線金属を設ける工程は、
前記第２層配線金属をスパイラル状に設け、その中心部
付近の配線金属面積を拡大する工程を含む請求項９記載
の電子装置の製造方法。
【請求項１３】前記第２層配線金属間に前記誘電体薄
膜の除去部を設ける工程を備えた請求項９記載の電子装
置の製造方法。
【請求項１４】前記誘電体薄膜をイオンミリングでパ
ターニングする工程を備えた請求項９記載の電子装置の
製造方法。
【請求項１５】基板上の第１層配線金属を設ける工程
と、前記第１層配線金属上に誘電体薄膜を設ける工程と、前記誘電体薄膜をパターニングする工程と、前記誘電体薄膜上に第２層配線金属を設ける工程とを備
えた電子装置の製造方法。
【請求項１６】前記第１層配線金属上の少なくとも前
記誘電体薄膜の容量形成部に白金電極を設ける工程を備
えた請求項１５記載の電子装置の製造方法。
【請求項１７】前記誘電体薄膜をパターニングする工
程は、イオンミリングで前記誘電体薄膜の除去部を設け
ることにより前記誘電体薄膜をパターニングする工程を
含む請求項１５記載の電子装置の製造方法。
【請求項１８】前記第２層配線金属を設ける工程は、
前記第２層配線金属をスパイラル状に設ける工程を含む
請求項１５記載の電子装置の製造方法。
【請求項１９】前記第２層配線金属のスパイラル間の
前記誘電体薄膜を除去する工程を備えた請求項１８記載
の電子装置の製造方法。