JP6620885B2 - 複合部品内蔵回路基板、及び、複合部品 - Google Patents

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Description

本発明は、複合部品内蔵回路基板及び複合部品に関し、特には、所望の回路特性を得るための技術に関する。
従来、表面実装型の部品として、ハイパスフィルタやローパスフィルタ等のＬＣ回路を構成する部品が知られている（例えば、特許文献１及び２参照）。これらの表面実装型の部品は、インダクタを構成するパターン導体（コイル導体）やコンデンサを構成するパターン導体（コンデンサ導体）によって形成されたＬＣ回路をセラミック素体に内蔵し、セラミック素体の側面に入出力端子やグランド端子を備える。
また、近年、携帯電話端末等の携帯端末機器には、例えば、当該携帯端末機器の小型化、薄型化、さらには多機能化による部品点数の増加に伴い、部品の小型化及び高密度実装化が要求されている。そこで、プリント配線板等の基板に表面実装型の部品を内蔵した部品内蔵回路基板が提案されている。
特開２００３−１９８３０７号公報 特開２００３−１００５２４号公報
しかしながら、表面実装型の部品を基板に内蔵する場合、部品に設けられた回路と基板に設けられた回路との間に生じる寄生インダクタンス成分により、所望の回路特性が得られない場合がある。このような寄生インダクタンス成分は、特に、表面実装型の部品を内蔵した基板が高周波回路部品として使用される場合に、所望の高周波特性を得られない大きな要因となり得る。
また、一般的な基板では、当該基板の主面に沿って設けられたパターン導体と当該主面に垂直な方向に設けられたビア導体（層間接続導体）との接続信頼性が不安定になりやすい。このため、基板に部品を内蔵すると、パターン導体とビア導体との接続部分に加わる応力が増大して接続信頼性が低下することにより、所望の回路特性を得られない場合がある。
そこで、本発明は、所望の回路特性を得ることができる、複合部品内蔵回路基板及び複合部品を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る複合部品内蔵回路基板は、上面側に信号処理回路を含む第１機能ブロックが設けられ、下面側に前記第１機能ブロックとは異なる機能ブロックであり、グランドを含む第２機能ブロックが設けられる回路基板と、前記回路基板に内蔵され、かつ、第１回路素子及び第２回路素子を有する複合回路が１チップ化された複合部品と、を有し、前記複合部品は、さらに、上面に設けられ、前記複合回路に接続されるとともに前記第１機能ブロックに接続される第１端子電極と、下面に設けられ、前記複合回路に接続されるとともに前記第２機能ブロックに接続される第２端子電極とを有し、前記第１端子電極は、前記信号処理回路から信号が入力される入力端子または当該信号処理回路に信号を出力する出力端子であり、前記第２端子電極は、前記グランドに接続されるグランド端子であり、前記複合部品の前記上面には、グランド端子を含まず、記複合部品の前記下面には、前記信号処理回路から信号が入力される入力端子および当該信号処理回路に信号を出力する出力端子を含まず、前記第１回路素子及び前記第２回路素子のそれぞれは、受動素子であり、前記複合部品は、さらに、複数の第１基材層を上下方向に積層してなる積層素体と、前記積層素体に内蔵され、前記第１回路素子及び前記第２回路素子を構成するパターン導体とを有し、前記第１回路素子と前記第２回路素子とは、前記第１端子電極と前記第２端子電極との間にこの順に直列接続されていて、当該第１回路素子を構成する前記パターン導体は前記複合部品の前記上面寄りに偏在し、当該第２回路素子を構成する前記パターン導体は前記複合部品の前記下面寄りに偏在する。
このように、複合部品の上面の第１端子電極が回路基板の上面側の第１機能ブロックに接続され、複合部品の下面の第２端子電極が回路基板の下面側の第２機能ブロックに接続されている。これにより、回路基板内部で必要となる配線の配線長を短縮化できる。つまり、回路基板に必要な回路構成を、最短の配線長（いわゆる配線引き回し）で実現することが可能となる。よって、回路基板内での余分な配線引き回しを抑制することにより回路基板における配線の寄生インダクタンス成分を抑制することができるので、所望の回路特性を得ることができる。
また、回路基板の上面側のみに、信号処理回路を含む第１機能ブロックを構成する能動素子を設けることが可能となる。これにより、複合部品内蔵回路基板を作製する際の工程数の増加を抑制することができる。
また、第１端子電極及び第２端子電極を上下別々の面に設けているので、その大型化が可能であり、第１端子電極及び第２端子電極と回路基板との電気的な接続の信頼性の低下を抑制することができるとともに、寄生インダクタンス成分を抑制することができる。
また、前記第１回路素子及び前記第２回路素子のそれぞれは、受動素子であり、前記複合部品は、複数の第１基材層を上下方向に積層してなる積層素体と、前記積層素体に内蔵され、前記第１回路素子及び前記第２回路素子を構成するパターン導体とを有する。
これにより、複合部品の小型化を図ることができるため、この複合部品を内蔵することによって回路基板にかかる応力を抑制できる。よって、回路基板に生じるクラック等を抑制しつつ、所望の回路特性を得ることができる。
また、前記第１回路素子と前記第２回路素子とは、前記第１端子電極と前記第２端子電極との間にこの順に直列接続されていて、当該第１回路素子を構成するパターン導体は前記複合部品の上面寄りに偏在し、当該第２回路素子を構成するパターン導体は前記複合部品の下面寄りに偏在する。
これにより、複合部品内での余分な配線引き回しを抑制することができるので、複合部品における配線の寄生インダクタンス成分を抑制して所望の回路特性を得ることができる。
また、前記第１端子電極と前記第２端子電極とは、前記回路基板の平面視において、少なくとも一部が重なって配置されていることにしてもよい。
これにより、複合部品に生じ得る反りを抑制することができる。一般的に、回路基板に内蔵される部品の反りは、回路基板にかかる応力を増大させる要因となる。このため、複合部品の反りを抑制して回路基板にかかる応力を抑制することにより、回路基板に生じるクラック等を抑制しつつ、所望の回路特性を得ることができる。
また、前記複合部品は、複数の前記第１端子電極を有することにしてもよい。
これにより、複合部品によって構成される複合回路と第１機能ブロックとを、回路基板内の複数の配線経路で接続することができる。このため、複合部品内蔵回路基板に設けられる第１機能ブロックを構成する配線及び回路素子等の自由度を高めることができる。
また、前記第２端子電極は、前記複合部品の下面の略全面に設けられていることにしてもよい。
これにより、第２端子電極と回路基板との電気的な接続を強固にすることが可能となる。つまり、第２端子電極のグランドを強化（安定化）することができるため、所望の回路特性を得ることができる。
また、前記回路基板は、上下方向に積層された複数の第２基材層を有する多層基板であり、前記第２機能ブロックは、前記回路基板の内層に設けられたグランドパターン導体であることにしてもよい。
これにより、第２端子電極とグランドパターン導体との間の配線引き回しを抑制することができるので、配線の寄生インダクタンス成分を抑制して所望の回路特性を得ることができる。
また、前記信号処理回路は、前記回路基板の上面に実装される電子部品により構成されることにしてもよい。
このため、電子部品を有する複合部品内蔵回路基板の省スペース化を図ることができる。
また、前記複合回路は、前記第１回路素子及び前記第２回路素子のうち一方の回路素子がコンデンサかつ他方の回路素子がインダクタのＬＣ複合回路であることにしてもよい。
これにより、ローパスフィルタ、バンドパスフィルタ、ハイパスフィルタ等のＬＣフィルタ、あるいは、これらの組み合わせのダイプレクサ等を構成する複合部品を内蔵する複合部品内蔵回路基板を得ることができる。
また、前記コンデンサを形成する一対の対向電極のうち一方の対向電極は、前記第１端子電極または前記第２端子電極によって構成されることにしてもよい。
これにより、複合部品の薄型化（低背化）、さらには複合部品内蔵回路基板の薄型化を図ることができる。
また、前記複合部品は、主にセラミックを基材とすることにしてもよい。
これにより、複合部品を焼成により形成された焼結体として得ることができる。
また、前記回路基板は、主に樹脂を基材とすることにしてもよい。
これにより、例えば樹脂として熱可塑性樹脂を用いた場合、熱硬化前の樹脂材料中に複合部品を配置して熱処理することにより、複合部品を内蔵する回路基板（すなわち複合部品内蔵回路基板）を作製することができる。
また、前記複合部品よりも上面側に前記第１機能ブロックが設けられ、前記複合部品よりも下面側に前記第２機能ブロックが設けられてもよい。
これにより、回路基板内での余分な配線引き回しを抑制することができるので、回路基板における配線の寄生インダクタンス成分を抑制して所望の回路特性を得ることができる。
また、本発明は、複合部品としても実現できる。つまり、本発明の一態様に係る複合部品は、複数の第１基材層を上下方向に積層してなる積層素体と、前記積層素体に１チップ化された回路であって、当該積層素体に内蔵されたパターン導体によって構成された受動素子である第１回路素子及び第２回路素子を有する複合回路と、前記積層素体の上面に設けられ、信号処理回路に接続される第１端子電極と、前記積層素体の下面に設けられ、グランドに接続される第２端子電極とを有し、前記積層素体の前記上面は、グランドに接続される電極を含まず、前記積層素体の前記下面は、前記信号処理回路に接続される電極を含まず、前記第１回路素子と前記第２回路素子とは、前記第１端子電極と前記第２端子電極との間にこの順に直列接続されていて、当該第１回路素子を構成する前記パターン導体は前記積層素体の前記上面寄りに偏在し、当該第２回路素子を構成する前記パターン導体は前記積層素体の前記下面寄りに偏在する。
本発明に係る複合部品内蔵回路基板等によれば、所望の回路特性を得ることができる。
図１は、実施の形態に係る複合部品内蔵回路基板を有するモジュール部品の斜視図である。 図２は、実施の形態に係る複合部品内蔵回路基板の断面構造を概念的に示す図である。 図３は、実施の形態に係る複合部品によって構成される回路構成を示す回路図である。 図４は、実施の形態に係る複合部品の外観斜視図である。 図５Ａは、実施の形態に係る複合部品及びその周囲の導体を上側から見たときの斜視図である。 図５Ｂは、実施の形態に係る複合部品及びその周囲の導体を下側から見たときの斜視図である。 図６は、実施の形態に係る複合部品の断面構造を概念的に示す図である。 図７は、変形例１に係る複合部品によって構成される回路構成を示す回路図である。 図８は、変形例１に係る複合部品の断面構造を概念的に示す図である。 図９は、変形例２に係る複合部品内蔵回路基板の断面構造を概念的に示す図である。 図１０は、変形例２に係る複合部品によって構成される回路構成を示す回路図である。 図１１は、変形例２に係る複合部品の断面構造を概念的に示す図である。 図１２は、変形例３に係る複合部品内蔵回路基板の断面構造を概念的に示す図である。 図１３は、変形例３に係る複合部品によって構成される回路構成を示す回路図である。 図１４は、変形例４に係る複合部品内蔵回路基板の断面構造を概念的に示す図である。 図１５は、変形例４に係る複合部品によって構成される回路構成を示す回路図である。 図１６は、変形例４に係る複合部品の外観斜視図である。 図１７は、変形例４に係る複合部品の断面構造を概念的に示す図である。
以下、図面を参照しながら、本発明の実施の形態に係る複合部品内蔵回路基板について説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、製造プロセス、及び、製造プロセスの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさまたは大きさの比は、必ずしも厳密ではない。
（実施の形態）
図１は、実施の形態に係る複合部品内蔵回路基板２を有するモジュール部品１の斜視図である。
同図では、複合部品内蔵回路基板２の厚さ方向をＺ軸方向、Ｚ軸方向に垂直かつ互いに直交する方向をそれぞれＸ軸方向及びＹ軸方向として説明し、Ｚ軸方向プラス側を複合部品内蔵回路基板２の天面（上面）側として説明する。しかし、実際の使用態様においては、複合部品内蔵回路基板２の厚さ方向が上下方向とはならない場合もある。このため、実際の使用態様においては、複合部品内蔵回路基板２の天面側は上面側には限定されない。
モジュール部品１は、携帯端末機器の受信回路等の所定の回路を形成する。図１に示すように、モジュール部品１は、複合部品１０及びこれを内蔵する回路基板２０を有する複合部品内蔵回路基板２と、複合部品内蔵回路基板２に実装された各種の電子部品３とを備える。
電子部品３は、本実施の形態では、信号処理回路を含む半導体集積回路素子であるＲＦＩＣ（Radio Frequency Integrated Circuit）３１、及び、整合回路等を構成するチップ部品３２、３３を含む。本実施の形態では、これらの電子部品３は、複合部品内蔵回路基板２の上面に配置される。なお、電子部品３の搭載面は、これに限らず、例えば回路基板２０の下面であってもかまわない。
以下、複合部品内蔵回路基板２の詳細な構成について、さらに図２を用いて説明する。
図２は、実施の形態に係る複合部品内蔵回路基板２の断面構造を概念的に示す図である。具体的には、図２は、図１のII−II線における複合部品内蔵回路基板２の断面図である。
なお、図２では、複合部品内蔵回路基板２とともにモジュール部品１を構成する電子部品３についても併せて示している。また、図２では、簡明のため、厳密には別断面にある構成要素を同一図面内に示して説明している場合がある。また、電子部品３については側面視で示している。これらの事項は以降の断面図においても同様である。
複合部品１０は、後述する複合回路が１チップ化された部品であり、第１端子電極１２１が設けられた一方主面を上面側にし、第２端子電極１２２が設けられた他方主面を下面側にして、回路基板２０に内蔵されている。本実施の形態では、第１端子電極１２１としては、複合回路の入力端子Ｐ１を構成する第１端子電極１２１と、複合回路の出力端子Ｐ２を構成する第１端子電極１２１とが設けられている。つまり、複合部品１０は、複数の第１端子電極１２１（ここでは２つの第１端子電極１２１）を有する。また、第２端子電極１２２としては、複合回路のグランド端子ＰＧＮＤを構成する第２端子電極１２２が設けられている。
なお、複合部品１０の詳細については、この複合部品１０によって構成される複合回路の構成と併せて後述する。
回路基板２０は、図１及び図２に示すように、上面側に第１機能ブロック（本実施の形態では電子部品３）が設けられ、下面側に当該第１機能ブロックとは異なる第２機能ブロック（本実施の形態では後述するグランドパターン導体２３１）が設けられる基板である。ここで、機能ブロックが異なるとは、例えば機能ブロックに含まれる構成が異なることで果される機能が異なることを意味する。本実施の形態では、電子部品３（第１機能ブロック）は信号処理回路及び整合回路を含むかまたはその一部であり、グランドパターン導体２３１（第２機能ブロック）はグランドを含む。つまり、機能ブロックには、能動素子または受動素子等の回路素子だけでなく、単なる電極または配線も含まれる。信号処理回路、整合回路は第１機能ブロックの一例であり、グランドは第２機能ブロックの一例である。
本実施の形態では、回路基板２０は、上下方向（Ｚ軸と平行な方向）に積層された複数の第２基材層を有する多層基板である。本実施の形態では、図２に示すように、回路基板２０は、複数の第２基材層として５層の熱可塑性樹脂層２１１〜２１５を上下方向（Ｚ軸と平行な方向）に積層してなる積層樹脂素体２１と、熱可塑性樹脂層２１１〜２１５に配置された各種導体とを有する。各種導体には、熱可塑性樹脂層２１１〜２１５の主面に沿って（ＸＹ平面に沿って）形成されたパターン導体２２１と、熱可塑性樹脂層２１１〜２１５を厚み方向（Ｚ軸方向）に貫通して形成されたビア導体２２２とが含まれる。
本実施の形態では、積層樹脂素体２１を構成する熱可塑性樹脂層２１１〜２１５のうち、熱可塑性樹脂層２１３内に複合部品１０が設けられている。つまり、複合部品１０は、厚み方向両側（Ｚ軸方向両側）から熱可塑性樹脂層２１２と熱可塑性樹脂層２１４とで挟み込まれ、厚み方向に直交する方向から熱可塑性樹脂層２１３で挟み込まれるようにして、回路基板２０に内蔵されている。すなわち、複合部品１０よりも上面側に第１機能ブロックが設けられ、複合部品１０よりも下面側に第２機能ブロックが設けられている。
なお、複合部品１０は、回路基板２０に内蔵されていればよく、例えば、熱可塑性樹脂層２１１〜２１５のうち、最上層の熱可塑性樹脂層２１１及び最下層の熱可塑性樹脂層２１５を除くいずれの熱可塑性樹脂層２１２〜２１４内に設けられていてもかまわない。よって、複合部品１０が設けられる層は、複合部品１０と第１機能ブロック（本実施の形態では電子部品３）、ならびに、複合部品１０と第２機能ブロック（本実施の形態ではグランドパターン導体）を電気的に接続するパターン導体２２１及びビア導体２２２のレイアウト等に応じて、適宜決定されるものとする。
また、回路基板２０の上面には、電子部品３を実装するための表面電極２２３が配置されている。なお、回路基板２０の下面に、複合部品内蔵回路基板２を例えばマザーボードに実装するための表面電極が配置されていてもよい。
また、回路基板２０の下面側には、グランドパターン導体２３１が設けられる。グランドパターン導体２３１は、具体的には、回路基板２０内部において複合部品１０より下面側に設けられ、より具体的には、回路基板２０の厚さ方向の中央より下面側に設けられる。なお、グランドパターン導体２３１は、複合部品１０より下面側に設けられていればよく、回路基板２０の厚さ方向の中央より上面側であってもかまわない。
本実施の形態では、グランドパターン導体２３１は、回路基板２０の内層に設けられ、具体的には熱可塑性樹脂層２１４と熱可塑性樹脂層２１５との界面に設けられている。また、グランドパターン導体２３１は、厚み方向に見て（Ｚ軸と平行に見て）、回路基板２０の略全体に配置されている、いわゆるベタパターン電極である。ここで、略全体とは、完全に全体であることを意味するだけでなく、実質的に全体であることも意味する。すなわち、グランドパターン導体２３１は、例えば、厚み方向に見て、グランド電位と異なるビア導体２２２を避けるように局所的に配置されていない部分があってもかまわない。
なお、グランドパターン導体２３１は、回路基板２０の内層に限らず、回路基板２０の下面（すなわち熱可塑性樹脂層２１５の下面）に設けられていてもかまわない。
このような回路基板２０の材質は特に限定されないが、本実施の形態では、回路基板２０は主に樹脂を基材とする。具体的には、回路基板２０の積層樹脂素体２１を構成する熱可塑性樹脂層２１１〜２１４としては、ポリイミドまたは液晶ポリマ等の熱可塑性樹脂が用いられ得る。また、パターン導体２２１、表面電極２２３、及び、グランドパターン導体２３１としては、例えば、銅を主成分とする金属または合金が用いられ得る。なお、表面電極２２３には、例えば、ニッケル、パラジウムまたは金によるめっきが施されていてもよい。また、ビア導体２２２としては、例えば、錫を主成分とする金属または合金が用いられ得る。
次に、複合部品１０の詳細な構成について、さらに図３〜図６を用いて説明する。
複合部品１０は、第１回路素子及び第２回路素子を有する複合回路を構成し、本実施の形態では、複合回路として図３に示すローパスフィルタを構成する。ここで、複合回路とは、第１回路素子と第２回路素子とが互いに接続されており、所定の機能を果たす回路である。図３は、複合部品１０によって構成される回路構成を示す回路図である。
同図に示すように、複合回路（ここではローパスフィルタ）は、入力端子Ｐ１と出力端子Ｐ２との間に互いに直列接続されたインダクタＬ１、Ｌ２と、インダクタＬ１とインダクタＬ２との接続ノードをグランド端子ＰＧＮＤにシャントするコンデンサＣ１とを有する。ここで、「シャントする」とは、グランド端子に接続することを指す。このため、任意のノードをグランド端子にシャントする回路素子が設けられている場合、当該任意のノードと当該グランド端子とは当該回路素子を介して接続される。
ここで、インダクタＬ１、Ｌ２のそれぞれは、複合回路（本実施の形態ではローパスフィルタ）の第１回路素子に相当し、コンデンサＣ１は複合回路の第２回路素子に相当する。つまり、複合回路は、第１回路素子及び第２回路素子のそれぞれが受動素子の回路であり、特定的には、第１回路素子及び第２回路素子のうち一方の回路素子（ここでは第２回路素子）がコンデンサかつ他方の回路素子（ここでは第１回路素子）がインダクタのＬＣ複合回路である。
このような複合回路は、入力端子Ｐ１から入力された例えば高周波信号に含まれる周波数成分のうち、インダクタＬ１、Ｌ２及びコンデンサＣ１の定数によって規定される遮断周波数より高い周波数成分を逓減させて、出力端子Ｐ２から信号処理回路に出力する。
また、複合部品１０は、図４に示す外部構造を有する。図４は、複合部品１０の外観斜視図である。
第１端子電極１２１は、複合部品１０の上面に設けられた平面電極であって、複合回路（本実施の形態ではローパスフィルタ）に接続されるとともに、第１機能ブロック（本実施の形態では電子部品３）に接続される。本実施の形態では、第１端子電極１２１は、後述する積層セラミック素体１１の上面に設けられている。
一方、第２端子電極１２２は、複合部品１０の下面に設けられた平面電極であって、当該複合回路に接続されるとともに第２機能ブロック（本実施の形態ではグランドパターン導体２３１）に接続される第２端子電極１２２とを有する。本実施の形態では、第２端子電極１２２は、積層セラミック素体１１の下面に設けられている。また、第２端子電極１２２は、複合部品１０の下面の略全面に設けられている。ここで、略全面とは、完全に全面であることだけでなく、実質的に全面であることも含まれる。すなわち、第２端子電極１２２は、複合部品１０の下面の周縁部を除いた領域のみに設けられてもよい。
これら第１端子電極１２１及び第２端子電極１２２のそれぞれは、一般的な複合部品の上面または下面から側面にわたって設けられる折り返し電極（端面電極）とは異なり、複合部品１０の上面または下面のみに設けられている。具体的には、第１端子電極１２１は、複合部品１０の上面の面内のみに設けられ、第２端子電極１２２は、複合部品１０の下面の面内のみに設けられており、いわゆるＬＧＡ（Land Grid Array）型の端子構造を有する。
このように、第１端子電極１２１及び第２端子電極１２２を平面電極とすることにより、寄生インダクタンス成分が増大する要因となる電極サイズの大型化を抑制しつつ、第１端子電極１２１及び第２端子電極１２２と回路基板２０との電気的な接続を確保するための電極サイズを確保することができる。よって、当該接続の信頼性の低下を抑制することで、所望の回路特性を得ることができる。
なお、第１端子電極１２１及び第２端子電極１２２のそれぞれは、平面電極に限らず、折り返し電極であってもかまわない。
図５Ａは、複合部品１０及びその周囲の導体（パターン導体２２１及びビア導体２２２）を上側から見たときの斜視図である。図５Ｂは、複合部品１０及びその周囲の導体（パターン導体２２１及びビア導体２２２）を下側から見たときの斜視図である。
これらの図に示すように、第１端子電極１２１及び第２端子電極１２２は、回路基板２０のビア導体２２２と直接接続されている。本実施の形態では、複合部品１０が回路基板２０の熱可塑性樹脂層２１３内に設けられていることから、第１端子電極１２１は熱可塑性樹脂層２１２を貫通する１つのビア導体２２２と直接接続され、第２端子電極１２２は熱可塑性樹脂層２１４を貫通する３つのビア導体２２２と直接接続されている。具体的には、第１端子電極１２１は、ビア導体２２２及びパターン導体２２１を介して電子部品３に接続され、第２端子電極１２２は、ビア導体２２２を介してグランドパターン導体２３１に接続されている。
このように、複合部品１０の上面に設けられた第１端子電極１２１は、パターン導体２２１またはビア導体２２２を介して回路基板２０の上側に設けられた電子部品３に接続される。一方、複合部品１０の下面に設けられた第２端子電極１２２は、ビア導体２２２を介して回路基板２０の下側に設けられたグランドパターン導体２３１に接続される。
このとき、寄生インダクタンス成分を抑制する観点から、第１端子電極１２１と電子部品３とを接続する配線（すなわちパターン導体２２１及びビア導体２２２の長さ）及び第２端子電極１２２とグランドパターン導体２３１とを接続する配線は、配線長が短くなるように設けられることが好ましい。例えば、第１端子電極１２１から電子部品３に至る配線経路は、上層へと延びるビア導体２２２のみを含むことが好ましい。なお、これらの配線の配置態様については、これに限定されず、回路基板２０内の他の配線とのレイアウト等を勘案して適宜決定されるものとする。
第１端子電極１２１と第２端子電極１２２とは、平面視において（Ｚ軸方向と平行に見て）、少なくとも一部が重なって配置されており、本実施の形態では、第１端子電極１２１の全体が第２端子電極１２２に重なって配置されている。
また、入力端子Ｐ１を構成する第１端子電極１２１と出力端子Ｐ２を構成する第１端子電極１２１とは、平面視において（Ｚ軸方向と平行に見て）、複合部品１０の対称な位置に配置されている。なお、これらの第１端子電極１２１の配置位置はこれに限らず、平面視において、複合部品１０の対称と異なる位置に配置されていてもよい。
また、第１端子電極１２１及び第２端子電極１２２は、複合部品１０によって構成される複合回路（本実施の形態ではローパスフィルタ）の電気的な特性の観点から、小面積化を図ることが好ましい。ただし、過剰な小面積化は、ビア導体２２２と第１端子電極１２１及び第２端子電極１２２との接続信頼性を招くおそれがある。また、グランド端子ＰＧＮＤを構成する第２端子電極１２２は、複合部品１０のグランドを強化する観点から、大面積化して多くのビア導体２２２と接続することが好ましい。このため、第１端子電極１２１及び第２端子電極１２２の面積は、上記の電気的な特性及び接続信頼性を勘案して、適宜決定されるものとする。
次いで、複合部品１０の内部構造について説明する。図６は、複合部品１０の断面構造を概念的に示す図である。具体的には、図６は、図４のVI−VI線における複合部品１０の断面図である。
複合部品１０は、複数の第１基材層を上下方向（Ｚ軸と平行な方向）に積層してなる積層素体である積層セラミック素体１１を有する。つまり、複合部品１０は、主にセラミックを基材とする。具体的には、同図に示すように、積層セラミック素体１１は、複数の第１基材層として６層の磁性体セラミック層１１１〜１１６を積層してなる。
この積層セラミック素体１１は、複合回路の第１回路素子及び第２回路素子を構成する各種導体を内蔵する。本実施の形態では、この各種導体には、積層セラミック素体１１の主面に沿って設けられたパターン導体であるコイル導体１３１及びコンデンサ導体１３２と、積層方向に設けられたビア導体（不図示）とが含まれる。
コイル導体１３１は、複合回路の第１回路素子を構成するパターン導体であり、本実施の形態では、インダクタＬ１、Ｌ２のそれぞれを構成する。コイル導体１３１は、例えば、積層セラミック素体１１の主面に垂直に見て略環状のパターン導体であり、端部がビア導体よって別層のコイル導体に接続されることにより、インダクタＬ１、Ｌ２のそれぞれを構成する。なお、コイル導体１３１の形状は特に限定されず、積層セラミック素体１１の積層方向に見て、例えば複数回巻回されたスパイラル形状であってもかまわない。
ここで、インダクタＬ１、Ｌ２は、コンデンサＣ１を介さずに第１端子電極１２１に接続されている。具体的には、インダクタＬ１とコンデンサＣ１とは、第１端子電極１２１と第２端子電極１２２との間にこの順に直列接続されている。同様に、インダクタＬ２及びコンデンサＣ１は、第１端子電極１２１と第２端子電極１２２との間にこの順に直列接続されている。そして、インダクタＬ１、Ｌ２を構成するコイル導体１３１は複合部品１０の上面寄りに偏在する。
具体的には、インダクタＬ１を構成する１以上のコイル導体１３１（ここでは４層のコイル導体１３１）は、積層セラミック素体１１の上面寄りに偏在し、本実施の形態では、６層の磁性体セラミック層１１１〜１１６のうち上面寄りの５層の磁性体セラミック層１１１〜１１５の界面に設けられている。また、インダクタＬ１を構成する最上層のコイル導体１３１は、ビア導体（不図示）を介して入力端子Ｐ１を構成する第１端子電極１２１に接続されている。一方、インダクタＬ１を構成する最下層のコイル導体１３１は、複合回路の配線を構成するパターン導体及びビア導体（いずれも不図示）等を介して、コンデンサＣ１を構成する上層のコンデンサ導体１３２、及び、インダクタＬ２を構成する最下層のコイル導体１３１に接続されている。
インダクタＬ２を構成する１以上のコイル導体１３１は、インダクタＬ１を構成する１以上のコイル導体１３１と同層に設けられている。また、インダクタＬ２を構成する最上層のコイル導体１３１は、ビア導体（不図示）を介して出力端子Ｐ２を構成する第１端子電極１２１に接続されている。一方、インダクタＬ２を構成する最下層のコイル導体１３１は、パターン導体及びビア導体（いずれも不図示）等を介して、コンデンサＣ１を構成する上層のコンデンサ導体１３２、及び、インダクタＬ１を構成する最下層のコイル導体１３１に接続されている。
ここで、偏在するとは、偏って設けられることを意味する。例えば、インダクタＬ１を構成する１以上のコイル導体１３１が上面寄りに偏在するとは、当該１以上のコイル導体１３１全体（ここでは４層のコイル導体１３１）の重心が積層セラミック素体１１の上下方向の中心よりも上面側に位置することを意味する。このため、インダクタＬ１を構成する一部のコイル導体１３１が積層セラミック素体１１の上下方向の中心よりも下面側に位置してもかまわない。例えば、インダクタＬ１を構成するコイル導体１３１全体の重心は、各コイル導体１３１の長さ、幅または厚み等から求められ得る。
コンデンサ導体１３２は、複合回路の第２回路素子を構成するパターン導体であり、本実施の形態では、第２端子電極１２２とともにコンデンサＣ１を構成する。すなわち、本実施の形態では、コンデンサＣ１を形成する一対の対向電極のうち一方の対向電極は第２端子電極１２２によって構成され、他方の対向電極がコンデンサ導体１３２によって構成される。このように、コンデンサＣ１は、インダクタＬ１、Ｌ２を介さずに第２端子電極１２２に接続され、コンデンサＣ１を構成するコンデンサ導体１３２は複合部品１０の下面寄りに偏在する。なお、コンデンサＣ１を構成する一対の対向電極は、第２端子電極１２２とは別体の一対のコンデンサ導体１３２であってもよい。
例えば、コンデンサ導体１３２は、積層セラミック素体１１の主面に垂直に見て、第２端子電極１２２と同等のサイズかつ同等の形状に構成され、全体が第２端子電極１２２に重なるように配置された略矩形状のパターン導体である。
このような複合部品１０において、積層セラミック素体１１を構成する磁性体セラミック層１１１〜１１６としては、例えば、磁性フェライトセラミックが用いられ、具体的には、酸化鉄を主成分とし、亜鉛、ニッケル及び銅のうち少なくとも１つ以上を含むフェライトが用いられる。
また、インダクタＬ１、Ｌ２及びコンデンサＣ１を構成するパターン導体、ならびに、第１端子電極１２１及び第２端子電極１２２としては、例えば、銅を主成分とする金属または合金が用いられる。なお、第１端子電極１２１及び第２端子電極１２２としては、例えば、ニッケル、パラジウムまたは金によるめっきが施されていてもよい。
また、積層セラミック素体１１を構成する磁性体セラミック層１１１〜１１６としては、焼成温度が銀の融点以下であるＬＴＣＣセラミックス（Low Temperature Co-fired Ceramics）を用いてもよい。これにより、複合部品１０のパターン導体及びビア導体を、銀を用いて構成することが可能になる。
抵抗率の低い銀を用いてパターン導体及びビア導体を構成することで、損失が少なく電力効率などの回路特性に優れた複合部品１０が形成される。また、パターン導体及びビア導体に銀を用いることで、例えば大気などの酸化性雰囲気下で複合部品１０を焼成できる。
なお、当該各種導体の材料、厚み、幅、導体間のピッチあるいは導体間に介在する部材（すなわち磁性体セラミック層）等は、複合部品１０によって構成される複合回路に要求される遮断周波数やＱ値などの各種の電気的特性を勘案して適宜決定されるものとする。
以上のように構成された複合部品内蔵回路基板２は、例えば次のようにして製造することができる。
まず、磁性体セラミック層１１１〜１１６となるセラミックグリーンシートを準備する。セラミックグリーンシートは、具体的には、磁性体セラミック粉末を含んだスラリーをシート成形することによって作製される。
次いで、セラミックグリーンシートに、貫通孔（ビアホール）を形成する。そして、当該貫通孔内に導体ペーストを充填してビア導体を形成するとともに、主面上の特定の位置に銀を主成分とする導体ペーストを印刷してコイル導体１３１及びコンデンサ導体１３２となる導体ペースト形成する。
次いで、導体ペーストが配置されたセラミックグリーンシートを、位置合わせをして積層、圧着し、未焼成の積層体ブロックに一体化する。さらに、当該未焼成積層体ブロックに対して、第１端子電極１２１及び第２端子電極１２２となる導体を転写した後、一括して焼成する。
これにより、焼結体ブロックとしての複合部品１０が形成される。
次いで、熱可塑性樹脂層２１１〜２１５となる熱可塑性樹脂シートを準備する。熱可塑性樹脂シートは、具体的には、熱硬化前のポリイミド材料または液晶ポリマ材料をシート成形することによって作製される。
次いで、熱可塑性樹脂層２１３となる熱可塑性樹脂シートに、複合部品１０を配置するための貫通孔を形成する。また、他の熱可塑性樹脂シートに、貫通孔（ビアホール）を形成し、当該貫通孔内に導体ペーストを充填して、ビア導体２２２を形成する。また、熱可塑性樹脂シートの上面の特定の位置に金属箔を配置してパターン導体２２１、表面電極２２３、グランドパターン導体２３１を形成する。ここで、貫通孔は、例えばレーザー加工により形成されてもよく、導体ペーストは錫を含んだ材料であってもよい。また、金属箔は銅または銅合金の箔であってもよい。
次いで、複合部品１０と、導体ペースト及び金属箔が配置された熱可塑性樹脂シートとを、位置合わせをして積層、圧着し、さらに熱処理をすることで一体化することにより、複合部品内蔵回路基板２を形成する。つまり、加熱処理及び加圧処理により、熱可塑性樹脂シートを構成する熱可塑性樹脂が軟化して流動し、熱可塑性樹脂シートと複合部品１０とが密に接合される。同時に、熱可塑性樹脂シートのビア導体（未焼結）の焼結によってビア導体が金属化するとともに、ビア導体と金属箔とが接続され、ビア導体と複合部品１０の第１端子電極１２１及び第２端子電極１２２とが接続される。
具体的には、熱可塑性樹脂層２１２を構成する樹脂が、磁性体セラミック層１１１の表面の微細な凹凸（ポーラス構造）にかみ込むことにより、アンカー構造が形成される。これにより、熱可塑性樹脂層２１２と磁性体セラミック層１１１との間に、機械的に強固な接合が生じる。このことは、熱可塑性樹脂層２１４と磁性体セラミック層１１６との間でも同様である。
また、一体化により、例えば、ビア導体２２２と第１端子電極１２１との間で、銀と錫との金属間化合物が形成され、ビア導体２２２とパターン導体２２１との間で、銅と錫との金属間化合物が形成される。これにより、パターン導体２２１、ビア導体２２２及び第１端子電極１２１の相互間に、機械的及び電気的に強固な接合が生じる。このことは、パターン導体２２１、ビア導体２２２及び第２端子電極１２２との相互間についても同様である。
このような製造工程により、機械的強度（異種材料間での剥離耐性）を高めつつ、所望の回路特性を有する複合部品内蔵回路基板２が得られる。
その後、回路基板２０の表面電極２２３に、電子部品３をリフローはんだ付けなどにより実装することにより、図１等に示されるモジュール部品１が完成する。
以上説明したように、本実施の形態に係る複合部品内蔵回路基板２によれば、複合部品１０の上面の第１端子電極１２１が回路基板２０の上面側の第１機能ブロック（本実施の形態では電子部品３）に接続され、複合部品１０の下面の第２端子電極１２２が回路基板２０の下面側の第２機能ブロック（本実施の形態ではグランドパターン導体２３１）に接続されている。これにより、回路基板２０内部で必要となる配線（本実施の形態では、モジュール部品１の機能を果たすために必要となる配線）の配線長を短縮化できる。つまり、回路基板２０に必要な回路構成を、最短の配線長で実現することが可能となる。よって、回路基板２０内での余分な配線引き回しを抑制することにより回路基板２０における配線の寄生インダクタンス成分を抑制することができるので、所望の回路特性を得ることができる。
また、第１端子電極１２１及び第２端子電極１２２を上下別々の面に設けているので、その大型化が可能であり、第１端子電極１２１及び第２端子電極１２２と回路基板２０との電気的な接続の信頼性の低下を抑制することができるとともに、寄生インダクタンス成分を抑制することができる。
また、本実施の形態に係る複合部品内蔵回路基板２によれば、複合部品１０は、複数の第１基材層（本実施の形態では、６層の磁性体セラミック層１１１〜１１６）を積層してなり、第１回路素子（本実施の形態ではインダクタＬ１、Ｌ２）及び第２回路素子（本実施の形態ではコンデンサＣ１）はパターン導体（本実施の形態では、コイル導体１３１及びコンデンサ導体１３２）によって構成されている。これにより、複合部品１０の小型化を図ることができるため、この複合部品１０を内蔵することによって回路基板２０にかかる応力を抑制できる。よって、回路基板２０に生じるクラック等を抑制しつつ、所望の回路特性を得ることができる。
また、本実施の形態に係る複合部品内蔵回路基板２によれば、第１回路素子を構成するパターン導体（本実施の形態ではコイル導体１３１）は複合部品１０の上面寄りに偏在し、第２回路素子を構成するパターン導体（本実施の形態ではコンデンサ導体１３２）は複合部品１０の下面寄りに偏在する。これにより、複合部品１０内での余分な配線引き回しを抑制することができるので、複合部品１０における配線の寄生インダクタンス成分を抑制して所望の回路特性を得ることができる。
特に、複合部品１０内での余分な配線の削減は、第１回路素子または第２回路素子がコンデンサの場合に有用である。具体的には、第１回路素子または第２回路素子がコンデンサの場合、このコンデンサと余分な配線による寄生インダクタンス成分とで不要な共振が生じ得る。この場合、例えば所望の通過帯域内に当該共振による不要なトラップ（減衰極）が生じることにより、所望の回路特性が得られない場合がある。そこで、余分な配線を削減して寄生インダクタンス成分を抑制することにより、不要な共振を抑制して、所望の回路特性を得ることができる。
また、本実施の形態に係る複合部品内蔵回路基板２によれば、複合部品１０よりも上面側に第１機能ブロックが設けられ、複合部品１０よりも下面側に第２機能ブロックが設けられている。これにより、回路基板２０内での余分な配線引き回しを抑制することができるので、回路基板２０における配線の寄生インダクタンス成分を抑制して所望の回路特性を得ることができる。
また、本実施の形態に係る複合部品内蔵回路基板２によれば、第１端子電極１２１と第２端子電極１２２とは、平面視において、少なくとも一部が重なって配置されていることにより、複合部品１０に生じ得る反りを抑制することができる。一般的に、回路基板に内蔵される部品の反りは、回路基板にかかる応力を増大させる要因となる。このため、複合部品１０の反りを抑制して回路基板２０にかかる応力を抑制することにより、回路基板２０に生じるクラック等を抑制しつつ、所望の回路特性を得ることができる。
また、本実施の形態に係る複合部品内蔵回路基板２によれば、複合部品１０が複数の第１端子電極１２１を有することにより、複合部品１０によって構成される複合回路と第１機能ブロックとを、回路基板２０内の複数の配線経路で接続することができる。このため、複合部品内蔵回路基板２に設けられる第１機能ブロック（本実施の形態では電子部品３）を構成する配線及び回路素子等の自由度を高めることができる。
また、本実施の形態に係る複合部品内蔵回路基板２によれば、第１端子電極１２１は入力端子Ｐ１または出力端子Ｐ２であり、第２端子電極１２２はグランド端子ＰＧＮＤである。これにより、回路基板２０の上面側のみに、信号処理回路を含む第１機能ブロック（本実施の形態では電子部品３）等の能動素子を設けることが可能となる。これにより、複合部品内蔵回路基板２を作製する際の工程数の増加を抑制することができる。
また、本実施の形態に係る複合部品内蔵回路基板２によれば、第２端子電極１２２が複合部品１０の下面の略全面に設けられていることにより、第２端子電極１２２と回路基板２０との電気的な接続を強固にすることが可能となる。つまり、第２端子電極１２２のグランドを強化（安定化）することができるため、所望の回路特性を得ることができる。
また、本実施の形態に係る複合部品内蔵回路基板２によれば、回路基板２０は複数の第２基材層（本実施の形態では、５層の熱可塑性樹脂層２１１〜２１５）を有する多層基板であり、第２機能ブロックは内層のグランドパターン導体２３１である。これにより、第２端子電極１２２とグランドパターン導体２３１との間の配線引き回しを抑制することができるので、配線の寄生インダクタンス成分を抑制して所望の回路特性を得ることができる。このことは、複合部品内蔵回路基板２が高周波モジュール部品等に用いられる場合に、高周波特性の改善に寄与するため、特に有用である。
また、本実施の形態に係る複合部品内蔵回路基板２によれば、信号処理回路は回路基板２０の上面に実装される電子部品３（特にはＲＦＩＣ３１）により構成される。このため、電子部品３を有する複合部品内蔵回路基板２（すなわち、本実施の形態のモジュール部品１）の省スペース化を図ることができる。このことは、省スペース化及び高密度実装化が要求される携帯端末機器等に搭載されるモジュール部品１として、特に有用である。
また、本実施の形態に係る複合部品内蔵回路基板２によれば、複合回路がＬＣ複合回路であることにより、ローパスフィルタ、バンドパスフィルタ、ハイパスフィルタ等のＬＣフィルタ、あるいは、これらの組み合わせのダイプレクサ等を構成する複合部品を内蔵する複合部品内蔵回路基板２を得ることができる。
また、本実施の形態に係る複合部品内蔵回路基板２によれば、コンデンサＣ１を形成する一対の対向電極のうち一方の対向電極は、第１端子電極１２１または第２端子電極１２２（本実施の形態では第２端子電極１２２）によって構成される。これにより、複合部品１０の薄型化（低背化）、さらには複合部品内蔵回路基板２の薄型化を図ることができる。
また、本実施の形態に係る複合部品内蔵回路基板２によれば、複合部品１０は、主にセラミックを基材とする。これにより、複合部品１０を焼成により形成された焼結体として得ることができる。
また、本実施の形態に係る複合部品内蔵回路基板２によれば、回路基板２０は、主に樹脂を基材とする。これにより、例えば樹脂として熱可塑性樹脂を用いた場合、熱硬化前の樹脂材料中に複合部品１０を配置して熱処理することにより、複合部品１０を内蔵する回路基板２０（すなわち複合部品内蔵回路基板２）を作製することができる。
（変形例１）
なお、複合部品及びこれによって構成される複合回路の構成は、上記実施の形態に限定されない。そこで、実施の形態の変形例１に係る複合部品１０Ａの構成を、図７及び図８を用いて説明する。実施の形態の変形例１に係る複合部品１０Ａは、複合回路として、図７に示す２段のローパスフィルタを構成する。図７は、実施の形態の変形例１に係る複合部品１０Ａによって構成される回路構成を示す回路図である。
同図に示すように、複合回路（ここではローパスフィルタ）は、入力端子Ｐ１と出力端子Ｐ２との間に直列接続されたインダクタＬ１１、Ｌ１２と、インダクタＬ１１、Ｌ１２の出力端子Ｐ２側のノードをそれぞれグランド端子ＰＧＮＤ１、ＰＧＮＤ２にシャントするコンデンサＣ１１、Ｃ１２とを有する。ここで、インダクタＬ１１、Ｌ１２のそれぞれは、複合回路（本実施の形態ではローパスフィルタ）の第１回路素子に相当し、コンデンサＣ１１、Ｃ１２のそれぞれは複合回路の第２回路素子に相当する。
このような複合回路は、入力端子Ｐ１から入力された例えば高周波信号に含まれる周波数成分のうち、インダクタＬ１１及びコンデンサＣ１１の定数によって規定される第１遮断周波数、ならびに、インダクタＬ１２及びコンデンサＣ１２の定数によって規定される第２遮断周波数より高い周波数成分を逓減させて、出力端子Ｐ２から信号処理回路に出力する。
図８は、実施の形態の変形例１に係る複合部品１０Ａの断面構造を概念的に示す図である。具体的には、図８は、図４のVI−VI線に相当する断面における複合部品１０Ａの断面図である。
同図に示すように、複合部品１０Ａは、図６に示す複合部品１０に比べて、回路構成の違いに伴い、コンデンサＣ１１を構成するコンデンサ導体１３２、及び、コンデンサＣ１２を構成するコンデンサ導体１３２が設けられている。ここで、コンデンサＣ１２を構成するコンデンサ導体１３２は、ビア導体（不図示）を介してインダクタＬ１２を構成する最上層のコイル導体１３１、及び、出力端子Ｐ２を構成する第１端子電極１２１に接続されている。
また、本変形例では、第２端子電極１２２が複数（ここでは２つ）設けられている。具体的には、コンデンサＣ１１を形成する一対の対向電極のうち一方の対向電極を構成する第２端子電極１２２と、コンデンサＣ１２を形成する一対の対向電極のうち一方の対向電極を構成する第２端子電極１２２とが、別体に設けられている。また、２つの第２端子電極１２２は、それぞれグランド端子ＰＧＮＤ１、ＰＧＮＤ２を構成する。
なお、本変形例では、２つの第２端子電極１２２は同電位のＰＧＮＤ１、ＰＧＮＤ２を構成するため、これらを共通化して１つの電極として設けることもできる。第２端子電極１２２を共通化して１つの電極として設けた場合、第２端子電極１２２に接続されるビア導体２２２の数を増やすことできるため、第２端子電極１２２のグランドを強化することができる。一方、この場合、第２端子電極１２２の寄生インダクタンス成分が増大するという別の問題が生じ得る。このため、第２端子電極１２２を共通化するか否かは、複合部品１０Ａに要求される高周波特性等の回路特性を勘案して適宜決定されるものとする。
以上のように構成された複合部品１０Ａを有する複合部品内蔵回路基板であっても、実施の形態と同様の効果が奏される。すなわち、余分な配線引き回しを抑制することにより、配線の寄生インダクタンス成分を抑制することができるので、所望の回路特性を得ることができる。
（変形例２）
また、複合部品内蔵回路基板の複合部品によって構成される複合回路は、ハイパスフィルタであってもよい。そこで、実施の形態の変形例２に係る複合部品内蔵回路基板２Ｂ及び複合部品１０Ｂの構成を、図９〜図１１を用いて説明する。
図９は、実施の形態の変形例２に係る複合部品内蔵回路基板２Ｂの断面構造を概念的に示す図である。具体的には、図９は、図１のII−II線に相当する断面における複合部品内蔵回路基板２Ｂの断面図である。なお、図９では、複合部品内蔵回路基板２Ｂとともにモジュール部品１Ｂを構成する半導体集積回路素子であるＲＦＩＣ３１及びスイッチＩＣ３４についても併せて示している。
スイッチＩＣ３４は、複合部品１０Ｂの入力端子Ｐ１を構成する第１端子電極１２１に接続される、例えば高周波スイッチＩＣである。
本変形例に係る複合部品１０Ｂは、複合回路として図１０に示すハイパスフィルタを構成する。図１０は、実施の形態の変形例２に係る複合部品１０Ｂによって構成される回路構成を示す回路図である。
同図に示すように、複合回路（ここではハイパスフィルタ）は、入力端子Ｐ１と出力端子Ｐ２との間に直列接続されたコンデンサＣ２１、Ｃ２２と、コンデンサＣ２１とコンデンサＣ２２との接続ノードをグランド端子ＰＧＮＤにシャントするインダクタＬ２１とを有する。ここで、コンデンサＣ２１、Ｃ２２のそれぞれは、複合回路（本実施の形態ではハイパスフィルタ）の第１回路素子に相当し、インダクタＬ２１は複合回路の第２回路素子に相当する。
このような複合回路は、入力端子Ｐ１から入力された例えば高周波信号に含まれる周波数成分のうち、コンデンサＣ２１、Ｃ２２及びインダクタＬ２１の定数によって規定される遮断周波数より低い周波数成分を逓減させて、出力端子Ｐ２から信号処理回路に出力する。
図１１は、実施の形態の変形例２に係る複合部品１０Ｂの断面構造を概念的に示す図である。具体的には、図１１は、図４のVI−VI線に相当する断面における複合部品１０Ｂの断面図である。
同図に示すように、複合部品１０Ｂは、図６に示す複合部品１０に比べて、積層セラミック素体１１に代わり積層セラミック素体１１Ｂを有するとともに、回路構成の違いに伴い、コイル導体１３１及びコンデンサ導体１３２の積層方向における位置が異なる。
積層セラミック素体１１Ｂは、複数の第１基材層として、３層の誘電体層１５１〜１５３及び５層の磁性体セラミック層１１１〜１１５を積層してなる。
誘電体層１５１〜１５３は、例えば、材料として、非磁性フェライトセラミックやアルミナ及びガラスを主成分とする絶縁性ガラスセラミックが用いられる非磁性体セラミック層である。なお、誘電体層１５１〜１５３は、樹脂を主成分とする熱可塑性樹脂層であってもよい。
コイル導体１３１は、本変形例では、複合部品１０Ｂの下面寄りに偏在する。これは、コイル導体１３１によって構成されるインダクタＬ２１が、コンデンサＣ２１、Ｃ２２を介さずに第２端子電極１２２によって構成されるグランド端子ＰＧＮＤに接続されることによる。
コンデンサ導体１３２は、本変形例では、複合部品１０Ｂの上面寄りに偏在する。これは、コンデンサ導体１３２によって構成されるコンデンサＣ２１、Ｃ２２が、インダクタＬ２１を介さずに第１端子電極１２１によって構成される入力端子Ｐ１または出力端子Ｐ２に接続されることによる。具体的には、コンデンサＣ２１とインダクタＬ２１とは、第１端子電極１２１と第２端子電極１２２との間にこの順に直列接続されている。同様に、コンデンサＣ２２とインダクタＬ２１とは、第１端子電極１２１と第２端子電極１２２との間にこの順に直列接続されている。
ここで、本変形例では、コンデンサ導体１３２は、誘電体層１５１〜１５３による積層構造の内層に設けられている。これにより、コンデンサ導体１３２を磁性体セラミック層による積層構造の内層に設けた場合に比べて、所望のキャパシタンス値を得るためのコンデンサ導体１３２の面積を小さくすることができる。
以上のように構成された複合部品１０Ｂを有する複合部品内蔵回路基板２Ｂであっても、実施の形態と同様の効果が奏される。すなわち、余分な配線引き回しを抑制することにより、配線の寄生インダクタンス成分を抑制することができるので、所望の回路特性を得ることができる。
（変形例３）
また、複合部品内蔵回路基板の複合部品によって構成される複合回路は、バンドパスフィルタであってもよい。そこで、実施の形態の変形例３に係る複合部品内蔵回路基板２Ｃ及び複合部品１０Ｃの構成を、図１２及び図１３を用いて説明する。
図１２は、実施の形態の変形例３に係る複合部品内蔵回路基板２Ｃの断面構造を概念的に示す図である。具体的には、図１２は、図１のII−II線に相当する断面における複合部品内蔵回路基板２Ｃの断面図である。なお、図１２では、複合部品内蔵回路基板２Ｃとともにモジュール部品１Ｃを構成する電子部品であるＲＦＩＣ３１についても併せて示している。
同図に示す複合部品内蔵回路基板２Ｃでは、回路基板２０の上面に、アンテナ（不図示）に接続される配線を構成するアンテナ接続配線２２５が設けられている。アンテナ接続配線２２５は、本変形例における第１機能ブロックに相当し、ビア導体２２２及びパターン導体２２１を介して複合部品１０Ｃの入力端子Ｐ１を構成する第１端子電極１２１に接続されるパターン導体である。
本変形例に係る複合部品１０Ｃは、複合回路として図１３に示すバンドパスフィルタを構成する。図１３は、実施の形態の変形例３に係る複合部品１０Ｃによって構成される回路構成を示す回路図である。
同図に示すように、複合回路（ここではバンドパスフィルタ）は、入力端子Ｐ１と出力端子Ｐ２との間に、並列接続されたコンデンサＣ３１及びインダクタＬ３１、ならびに、並列接続されたコンデンサＣ３２及びインダクタＬ３２を有する。また、並列接続されたコンデンサ及びインダクタからなるＬＣ並列共振フィルタの間のノードがグランド端子ＰＧＮＤにシャントされている。ここで、並列接続されたコンデンサ及びインダクタは、一方が複合回路（本変形例ではハイパスフィルタ）の第１回路素子に相当し、他方が複合回路の第２回路素子に相当する。
このような複合回路は、入力端子Ｐ１から入力された例えば高周波信号に含まれる周波数成分のうち、コンデンサＣ３１及びインダクタＬ３１の定数によって規定される第１減衰極付近の周波数帯域、及び、コンデンサＣ３２及びインダクタＬ３２の定数によって規定される第２減衰極付近の周波数帯域の周波数成分を逓減させて、出力端子Ｐ２から信号処理回路に出力する。
なお、バンドパスフィルタを構成するＬＣ並列共振フィルタの段数は、２段に限らず、複合部品１０Ｃに要求される通過帯域等に応じて適宜決定されるものとする。
以上のように構成された複合部品１０Ｃを有する複合部品内蔵回路基板２Ｃであっても、実施の形態と同様の効果が奏される。すなわち、余分な配線引き回しを抑制することにより、配線の寄生インダクタンス成分を抑制することができるので、所望の回路特性を得ることができる。
（変形例４）
また、複合部品内蔵回路基板の複合部品によって構成される複合回路は、ダイプレクサであってもよい。そこで、実施の形態の変形例４に係る複合部品内蔵回路基板２Ｄ及び複合部品１０Ｄの構成を、図１４〜図１７を用いて説明する。
図１４は、実施の形態の変形例４に係る複合部品内蔵回路基板２Ｄの断面構造を概念的に示す図である。具体的には、図１４は、図１のII−II線に相当する断面における複合部品内蔵回路基板２Ｄの断面図である。なお、図１４では、複合部品内蔵回路基板２Ｄとともにモジュール部品１Ｄを構成する各種の電子部品についても併せて示している。この各種の電子部品には、ＬＢ（Low Band）用の信号処理回路を構成するＬＢ用ＲＦＩＣ３１ａ、ＨＢ（High Band）用の信号処理回路を構成するＨＢ用ＲＦＩＣ３１ｂ、ＬＢ用のバンドパスフィルタを構成するＬＢ用ＳＡＷ（Surface Acoustic Wave：弾性表面波）フィルタ３５ａ、及び、ＨＢ用のバンドパスフィルタを構成するＨＢ用ＳＡＷフィルタ３５ｂが含まれる。なお、ＬＢ用ＲＦＩＣ３１ａとＨＢ用ＲＦＩＣ３１ｂとは、Ｙ軸方向に並んで配置されているものとする。
同図に示す複合部品内蔵回路基板２Ｄは、４層の熱可塑性樹脂層２１１〜２１４を上下方向に積層してなる積層樹脂素体２１Ｄを有し、複合部品１０Ｄが熱可塑性樹脂層２１２内に設けられている。このため、各種の電子部品と複合部品１０Ｄとが、パターン導体２２１を介さずにビア導体２２２により接続されている。
また、複合部品内蔵回路基板２Ｄでは、回路基板２０の内層に、アンテナ（図１５のアンテナＡＮＴ）に接続される配線を構成するアンテナ接続配線２２５が設けられている。アンテナ接続配線２２５は、本変形例における第２機能ブロックに相当し、ビア導体２２２を介して複合部品１０Ｄの入力端子Ｐ１を構成する第２端子電極１２２に接続されるパターン導体である。
本変形例に係る複合部品１０Ｄは、複合回路として図１５に示すダイプレクサを構成する。図１５は、実施の形態の変形例４に係る複合部品１０Ｄによって構成される回路構成を示す回路図である。なお、同図には、複合部品内蔵回路基板２Ｄ及びこれに実装された各種の電子部品によって構成されるモジュール部品１Ｄの回路構成（受信回路）についても併せて示されている。
同図に示すように、複合回路（ここではダイプレクサ）は、アンテナＡＮＴに接続される入力端子Ｐ１とＬＢ用の出力端子Ｐ２との間に設けられるローパスフィルタと、入力端子Ｐ１とＨＢ用の出力端子Ｐ３との間に設けられるハイパスフィルタとが組み合わせられることにより構成される。ローパスフィルタは、入力端子Ｐ１とＬＢ用の出力端子Ｐ２との間に直列接続されたインダクタＬ４１と、インダクタＬ４１の出力端子Ｐ２側のノードをグランド端子ＰＧＮＤにシャントするコンデンサＣ４１とを有する。ハイパスフィルタは、入力端子Ｐ１とＨＢ用の出力端子Ｐ３との間で直列接続されたコンデンサＣ４２と、コンデンサＣ４２の出力端子Ｐ３側のノードをグランド端子ＰＧＮＤにシャントするインダクタＬ４２とを有する。
ここで、コンデンサＣ４１及びインダクタＬ４２は、複合回路（本変形例ではダイプレクサ）の第１回路素子に相当し、インダクタＬ４１及びコンデンサＣ４２は、複合回路の第２回路素子に相当する。
このような複合回路は、入力端子Ｐ１から入力された例えば高周波信号に含まれる周波数成分のうち、インダクタＬ４１及びコンデンサＣ４１の定数によって規定される第１遮断周波数より高い周波数成分を逓減させて、出力端子Ｐ２からＬＢ用の信号処理回路に出力する。また、コンデンサＣ４２及びインダクタＬ４２の定数によって規定される第２遮断周波数より低い周波数成分を逓減させて、出力端子Ｐ３からＨＢ用の信号処理回路に出力する。
図１６は、複合部品１０Ｄの外観斜視図である。
同図に示すように、複合部品１０Ｄは、平面視において、第１端子電極１２１と第２端子電極１２２が重なるように配置され、具体的には、略一致するように配置されている。これにより、複合部品１０Ｄに生じ得る反りを一層抑制することができる。
図１７は、実施の形態の変形例４に係る複合部品１０Ｄの断面構造を概念的に示す図である。具体的には、図１７は、図４のVI−VI線に相当する断面における複合部品１０Ｄの断面図である。
同図に示すように、複合部品１０Ｄは、図６に示す複合部品１０に比べて、積層セラミック素体１１に代わり積層セラミック素体１１Ｄを有するとともに、回路構成の違いに伴い、コイル導体１３１及びコンデンサ導体１３２の積層方向における位置が異なる。
積層セラミック素体１１Ｄは、複数の第１基材層として、８層の誘電体層１５１〜１５８を積層してなる。
本変形例では、コンデンサＣ４１を構成するコンデンサ導体１３２及びインダクタＬ４２を構成するコイル導体１３１が、複合部品１０Ｄの下面寄りに偏在し、インダクタＬ４１を構成するコイル導体１３１及びコンデンサＣ４２を構成するコンデンサ導体１３２が、複合部品１０Ｄの上面寄りに偏在する。これは、コンデンサＣ４１及びインダクタＬ４２が、それぞれインダクタＬ４１及びコンデンサＣ４２を介さずに第２端子電極１２２によって構成されるグランド端子ＰＧＮＤに接続されることによる。
以上のように構成された複合部品１０Ｄを有する複合部品内蔵回路基板２Ｄであっても、実施の形態と同様の効果が奏される。すなわち、余分な配線引き回しを抑制することにより、配線の寄生インダクタンス成分を抑制することができるので、所望の回路特性を得ることができる。
（その他の変形例）
以上、本発明の実施の形態及び変形例に係る複合部品内蔵回路基板について説明したが、本発明は、個々の実施の形態及び変形例には限定されない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態及びその変形例に施したものや、異なる実施の形態及びその変形例における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。
また、本発明は上述した複合部品内蔵回路基板として実現できるだけでなく、例えば、回路基板に内蔵される内蔵用の複合部品としても実現できる。つまり、複合部品は、複数の第１基材層を上下方向に積層してなる積層素体と、前記積層素体に１チップ化された回路であって、当該積層素体に内蔵されたパターン導体によって構成された受動素子である第１回路素子及び第２回路素子を有する複合回路と、前記積層素体の上面に設けられた平面電極であって、前記複合回路の一部に接続された第１端子電極と、前記積層素体の下面に設けられた平面電極であって、前記複合回路の他部に接続された第２端子電極とを有する。
さらに、上記の複合部品は内蔵の用途に限定されない。例えば、複合部品は下面でプリント配線板に実装され、上面でフレキシブル配線板やフレキシブルケーブルに接続されていてもよい。
なお、本発明では、複合部品の各層の厚みや形状、導体の位置や大きさなどの各種の寸法値は、特には限定されない。また、複合部品の各層を構成するセラミック材料の成分及び成分の配合比、透磁率などの物性値、複合部品内の導体等に用いられる材料の成分及び成分の配合比、導電率などの物性値も特には限定されない。これらの数値は、複合部品に要求されるインダクタンス値や直流重畳特性などの各種の電気的特性を勘案して適宜決定されるものとする。
同様に、多層基板の各層の厚みや形状、導体の位置や大きさなどの各種の寸法値は、特には限定されない。また、多層基板の各層を構成する樹脂材料の成分及び成分の配合比、多層基板内の導体等に用いられる材料の成分及び成分の配合比、導電率などの物性値も特には限定されない。これらの数値は、複合部品内蔵回路基板によって形成される回路（例えば、受信回路）に要求される高周波特性等の回路特性を勘案して適宜決定されるものとする。
また、回路基板の積層素体を構成する基材層の層数、及び、複合部品の積層素体を構成する磁性体セラミック層の層数は、上記の説明した層数に限られない。
また、複合部品は、積層素体（上記説明では積層セラミック素体）を有する構成に限らない。つまり、複合部品は多層部品に限らず、例えば、シリコン基板等の半導体基板に形成された複合回路が１チップ化されたＩＣ等であってもかまわない。すなわち、第１回路素子及び第２回路素子は、受動素子に限らず、ダイオードまたはトランジスタ等の能動素子であってもかまわない。
また、第１回路素子を構成するパターン導体、及び、第２回路素子を構成するパターン導体の配置態様は上述の態様に限定されない。例えば、第１回路素子を構成するパターン導体が複合部品の下面寄りに偏在し、第２回路素子を構成するパターン導体が複合部品の上面寄りに偏在してもかまわない。
また、第１端子電極１２１と第２端子電極１２２とは、回路基板の平面視において、重ならないように配置されていてもかまわない。
また、複合部品は１つの第１端子電極１２１のみを有してもよく、例えば、当該第１端子電極１２１が入力端子であり、第２端子電極１２２が出力端子であってもかまわない。
また、モジュール部品は送信回路を構成してもよく、ＲＦＩＣに接続される第１端子電極１２１はＲＦＩＣによって構成される信号処理回路から信号が入力される入力端子であってもかまわない。
また、回路基板は、複数の第２基材層（上記説明では熱可塑性樹脂層）を有する多層基板に限らず、単層の基板であってもかまわない。
また、第２機能ブロックは、グランドパターン導体またはアンテナパターン導体等の導体に限らず、例えば電子部品であってもかまわない。
また、複合回路は、ＬＣ複合回路に限らず、例えば、第１回路素子及び第２回路素子がいずれもインダクタであってもかまわない。このような複合回路としては、例えば、バランまたはカプラ等が挙げられる。
また、複合部品の主な基材はセラミックに限定されず、樹脂であってもかまわない。また、回路基板の主な基材は樹脂に限定されない。また、複合部品と回路基板とが、樹脂等の同種材料を主な基材としてもかまわない。
また、複合部品内蔵回路基板は、回路基板に設けられる第１機能ブロック及び第２機能ブロックを有する構成であってもかまわない。つまり、上記説明したモジュール部品全体が複合内蔵回路基板であってもかまわない。
また、上記実施の形態及び変形例で示した回路基板は、当該回路基板よりもさらに大きい基板の一部であって、当該基板には、上記実施の形態及び変形例で示した構成以外の多数の電子部品及びパターン導体等が搭載または内蔵されていてもかまわない。
本発明は、複合部品内蔵回路基板及び複合部品として、携帯電話端末等の携帯端末機器に広く利用できる。
１、１Ｂ〜１Ｄ モジュール部品
２、２Ｂ〜２Ｄ 複合部品内蔵回路基板
３ 電子部品
１０、１０Ａ〜１０Ｄ 複合部品
１１、１１Ｂ、１１Ｄ 積層セラミック素体
２０ 回路基板
２１、２１Ｄ 積層樹脂素体
３１ ＲＦＩＣ
３１ａ ＬＢ用ＲＦＩＣ
３１ｂ ＨＢ用ＲＦＩＣ
３２ チップ部品
３４ スイッチＩＣ
３５ａ ＬＢ用ＳＡＷフィルタ
３５ｂ ＨＢ用ＳＡＷフィルタ
１１１〜１１６ 磁性体セラミック層
１２１ 第１端子電極
１２２ 第２端子電極
１３１ コイル導体
１３２ コンデンサ導体
１５１〜１５８ 誘電体層
２１１〜２１５ 熱可塑性樹脂層
２２１ パターン導体
２２２ ビア導体
２２３ 表面電極
２２５ アンテナ接続配線
２３１ グランドパターン導体

Claims (12)

  1. 上面側に信号処理回路を含む第１機能ブロックが設けられ、下面側に前記第１機能ブロックとは異なる機能ブロックであり、グランドを含む第２機能ブロックが設けられる回路基板と、
    前記回路基板に内蔵され、かつ、第１回路素子及び第２回路素子を有する複合回路が１チップ化された複合部品と、を有し、
    前記複合部品は、さらに、
    上面に設けられ、前記複合回路に接続されるとともに前記第１機能ブロックに接続される第１端子電極と、
    下面に設けられ、前記複合回路に接続されるとともに前記第２機能ブロックに接続される第２端子電極とを有し、
    前記第１端子電極は、前記信号処理回路から信号が入力される入力端子または当該信号処理回路に信号を出力する出力端子であり、
    前記第２端子電極は、前記グランドに接続されるグランド端子であり、
    前記複合部品の前記上面には、グランド端子を含まず、
    前記複合部品の前記下面には、前記信号処理回路から信号が入力される入力端子および当該信号処理回路に信号を出力する出力端子を含まず、
    前記第１回路素子及び前記第２回路素子のそれぞれは、受動素子であり、
    前記複合部品は、さらに、
    複数の第１基材層を上下方向に積層してなる積層素体と、
    前記積層素体に内蔵され、前記第１回路素子及び前記第２回路素子を構成するパターン導体とを有し、
    前記第１回路素子と前記第２回路素子とは、前記第１端子電極と前記第２端子電極との間にこの順に直列接続されていて、当該第１回路素子を構成する前記パターン導体は前記複合部品の前記上面寄りに偏在し、当該第２回路素子を構成する前記パターン導体は前記複合部品の前記下面寄りに偏在する、
    複合部品内蔵回路基板。
  2. 前記第１端子電極と前記第２端子電極とは、前記回路基板の平面視において、少なくとも一部が重なって配置されている、
    請求項１に記載の複合部品内蔵回路基板。
  3. 前記複合部品は、複数の前記第１端子電極を有する、
    請求項１または２に記載の複合部品内蔵回路基板。
  4. 前記第２端子電極は、前記複合部品の下面の略全面に設けられている、
    請求項１に記載の複合部品内蔵回路基板。
  5. 前記回路基板は、上下方向に積層された複数の第２基材層を有する多層基板であり、
    前記第２機能ブロックは、前記回路基板の内層に設けられたグランドパターン導体である、
    請求項１または４に記載の複合部品内蔵回路基板。
  6. 前記信号処理回路は、前記回路基板の上面に実装される電子部品により構成される、
    請求項１、４または５に記載の複合部品内蔵回路基板。
  7. 前記複合回路は、前記第１回路素子及び前記第２回路素子のうち一方の回路素子がコンデンサかつ他方の回路素子がインダクタのＬＣ複合回路である、
    請求項１〜６のいずれか１項に記載の複合部品内蔵回路基板。
  8. 前記コンデンサを形成する一対の対向電極のうち一方の対向電極は、前記第１端子電極または前記第２端子電極によって構成される、
    請求項７に記載の複合部品内蔵回路基板。
  9. 前記複合部品は、主にセラミックを基材とする、
    請求項１〜８のいずれか１項に記載の複合部品内蔵回路基板。
  10. 前記回路基板は、主に樹脂を基材とする、
    請求項１〜９のいずれか１項に記載の複合部品内蔵回路基板。
  11. 前記複合部品よりも上面側に前記第１機能ブロックが設けられ、前記複合部品よりも下面側に前記第２機能ブロックが設けられる、
    請求項１〜１０のいずれか１項に記載の複合部品内蔵回路基板。
  12. 複数の第１基材層を上下方向に積層してなる積層素体と、
    前記積層素体に１チップ化された回路であって、当該積層素体に内蔵されたパターン導体によって構成された受動素子である第１回路素子及び第２回路素子を有する複合回路と、
    前記積層素体の上面に設けられ、信号処理回路に接続される第１端子電極と、
    前記積層素体の下面に設けられ、グランドに接続される第２端子電極とを有し、
    前記積層素体の前記上面は、グランドに接続される電極を含まず、
    前記積層素体の前記下面は、前記信号処理回路に接続される電極を含まず、
    前記第１回路素子と前記第２回路素子とは、前記第１端子電極と前記第２端子電極との間にこの順に直列接続されていて、当該第１回路素子を構成する前記パターン導体は前記積層素体の前記上面寄りに偏在し、当該第２回路素子を構成する前記パターン導体は前記積層素体の前記下面寄りに偏在する、
    複合部品。
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