JP2014086680A - 積層コンデンサおよびその実装構造 - Google Patents

Abstract

【課題】 内部構造と実装構造とを含めて省スペース化と低ＥＳＬ化との両立が図れると共に、部品の高密度実装化に対応し得る積層コンデンサおよびその実装構造を提供する。
【解決手段】 電源ラインに重畳するノイズ電流は、ホット側外部電極５２ａ，５２ｂを通じてコンデンサ内部に流れ込み、各層５４，５５，５６の中心部を貫通する芯状導体５７に接続されたホット側内部電極層５４、およびこれに対向するグランド側内部電極層５５を経由し、グランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄを介して、コンデンサ外部へ流れ出る。この際、グランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄは、芯状導体５７を中心に複数配置されているので、電源ラインからグランドに還流するノイズ電流の経路は複数形成される。
【選択図】 図５

Description

本発明は、電圧が印加されるホット側内部電極層と接地されるグランド側内部電極層とが誘電体層を介して積層されて構成される積層コンデンサ、およびその実装構造に関するものである。

従来、この種の積層コンデンサの実装構造としては、例えば、特許文献１に開示された図１に示す断面構造をしたものがある。

積層コンデンサには３端子コンデンサ１が用いられている。３端子コンデンサ１は、セラミック素体２の両端面に第１外部端子３および第２外部端子４、側面に第３外部端子５が設けられている。セラミック素体２の内部には貫通電極６と内部電極７とが設けられている。貫通電極６は、第１外部端子３および第２外部端子４が両端に接続され、内部電極７は第３外部端子５が接続されている。この３端子コンデンサ１は回路基板１０の表面に実装されており、第１外部端子３および第２外部端子４がそれぞれホット側接続ランド１１および１２に、第３外部端子５がグランド側接続ランド１３に接続されている。

回路基板１０の内部には、ホット側導体パターン１４，１５とグランド側導体パターン１６とが異なる層に形成されており、ホット側導体パターン１４，１５はスルーホール１７，１８を介してホット側接続ランド１１，１２に、グランド側導体パターン１６はスルーホール１９を介してグランド側接続ランド１３に接続されている。ホット側導体パターン１４，１５の他端に接続されたスルーホール２０，２１は、グランド側導体パターン１６に設けられた大径の穴２２を挿通することにより、グランド側導体パターン１６とのショートが防がれている。

３端子コンデンサ１の中を図の右に向かって流れるノイズ電流Ｉａと、図の左に向かって流れるノイズ電流Ｉｂとによってそれぞれ発生する磁界の一部は、互いに打ち消し合う。また、ホット側接続ランド１１の中を流れるノイズ電流Ｉｃと、ホット側導体パターン１４のホット側接続ランド１１と対向する部分の中を流れるノイズ電流Ｉｅ１とによってそれぞれ発生する磁界は、互いに打ち消し合う。また、ノイズ電流Ｉａの残りと、ホット側導体パターン１４のホット側接続ランド１１と対向しない部分の中を流れるノイズ電流Ｉｅ２とによってそれぞれ発生する磁界は、互いに打ち消し合う。

同様に、ホット側接続ランド１２の中を流れるノイズ電流Ｉｄと、ホット側導体パターン１５のホット側接続ランド１２と対向する部分の中を流れるノイズ電流Ｉｆ１とによってそれぞれ発生する磁界は、互いに打ち消し合う。また、ノイズ電流Ｉｄの残りと、ホット側導体パターン１５のホット側接続ランド１２と対向しない部分の中を流れるノイズ電流Ｉｆ２とによってそれぞれ発生する磁界は、互いに打ち消し合う。さらに、ノイズ電流Ｉｅ２の残りとノイズ電流Ｉｆ２の残りとによってそれぞれ発生する磁界は、互いに打ち消し合う。

この結果、３端子コンデンサ１と回路基板１０とのトータルのＥＳＬ（等価直列インダクタンス）を小さくすることができる。従って、図２（ａ）に外観斜視図を示すような２端子積層コンデンサ３１を回路基板１０に多数個並列に実装しなくても、高速ＩＣ（高集積化回路）の電源ラインで使用されるノイズ電流除去用の積層コンデンサのＥＳＬを小さくすることができる。一般的に、２端子積層コンデンサ３１は、セラミック素体３２の両端面に外部接続電極３３ａ，３３ｂを備え、同図（ｂ）の平面図に示す、外部接続電極３３ａに接続される第１内部電極層３４ａと、外部接続電極３３ｂに接続される第２内部電極層３４ｂとが、誘電体層３５を挟んで交互に積層されて、構成されている。

特開２００３−２８２３４８号公報

特許文献１に開示された上記従来の積層コンデンサの実装構造では、３端子コンデンサ１の部品周辺だけで考えた場合、ＥＳＬが上記のように小さくなる。しかし、一方で、３端子コンデンサ１が実装される回路基板１０には、図１のように３端子コンデンサ１の周辺にある程度の占有面積が必要とされ、その下方の内層領域にも占有領域が必要とされる。このため、ＩＣの電源ピンから３端子コンデンサ１までの距離が遠くなり、ＩＣの電源ピンから見たループインピーダンスは高くなり得る。

また、これに加えて、スルーホール２０，２１を層間に挿通するため、グランド側導体パターン１６に大径の穴２２を設けたりして、各層でプレーンをくり抜くようにビアを複数箇所配置する必要がある。このため、上記従来の積層コンデンサの実装構造では、配線パターンのレイアウト設計が容易ではない。

また、一般的に３端子コンデンサ１は、図３（ａ）の平面図に示すように、回路基板の表面に形成されたグランド側ランドパターン４１に第３外部端子５が接続され、ホット側ランドパターン４２ａ，４２ｂに第１外部端子３および第２外部端子４が接続される。回路基板の内層には、例えば、同図（ｂ）に示すように、グランドパターン４３の両側に電源パターン４４ａ，４４ｂが形成される。グランドパターン４３はビア４５を介してグランド側ランドパターン４１に接続され、電源パターン４４ａ，４４ｂは、それぞれビア４６ａ，４６ｂを介してホット側ランドパターン４２ａ，４２ｂに接続される。また、回路基板の内層には、例えば、同図（ｃ）に示すように、電源プレーン４７が一部くり抜かれて形成され、電源プレーン４７がビア４６ａ，４６ｂを介してホット側ランドパターン４２ａ，４２ｂに接続される場合もある。くり抜かれた部分にはグランド側ランドパターン４１に接続するためのビア４５が形成される。

しかし、同図（ｂ）に示すように回路パターンをレイアウトすると、電源パターン４４ａ，４４ｂがグランドパターン４３によって分断された形になる。このため、このレイアウトでは、これら電源パターン４４ａ，４４ｂを別の層でつなぐ必要が生じ、レイアウト設計が容易でなくなる。また、同図（ｃ）に示すように回路パターンをレイアウトすると、ビア４５を通すために電源プレーン４７をくり抜く必要が生じ、特許文献１に開示された上記従来の積層コンデンサの実装構造と同様、やはり、回路パターンのレイアウト設計が容易ではなくなる。また、電源プレーン４７を設けるスペースを回路基板の内層に確保することも、容易ではない。

一方で、近年、スマートフォンに代表されるように、端末の多機能化が進んでいる。そのため、配線の過密化、および電源電流の増加によるノイズの増加が問題となる懸念がある。従って、内層領域を含めて部品実装の占有面積を極力小さくすることと、回路パターン設計の簡易化が求められている。これに合わせ、ノイズ抑制のために電源ラインインピーダンスの低減化、つまり、ＥＳＬの低減化も要求される。また、端末の多機能化によって部品実装の高密度化が進んでおり、コンデンサ等の電子部品から発生する漏れ磁束が、隣接する電子部品に干渉する可能性がある。以上のことから、積層コンデンサの内部構造と実装構造とを含めて、省スペース化と低ＥＳＬ化との両立を図る技術が求められる。同時に、実装したコンデンサ等の電子部品から発生する漏れ磁束を抑制して、高密度に隣接する実装部品の特性を損なわせない技術も求められる。

本発明はこのような課題を解決するためになされたもので、
電圧が印加されるホット側内部電極層と接地されるグランド側内部電極層とが誘電体層を介して積層されて構成され、ホット側内部電極層に接続されてコンデンサ外部に露出するホット側外部電極と、グランド側内部電極層に接続されてコンデンサ外部に露出するグランド側外部電極とを備える積層コンデンサにおいて、
ホット側内部電極層が、各層の中心部を貫通する芯状導体によって接続され、
グランド側内部電極層が、芯状導体を囲んで芯状導体から離れて形成され、
グランド側外部電極が、芯状導体を中心に配置されて形成されている
ことを特徴とする。

本構成によれば、電源ラインに重畳するノイズ電流は、ホット側外部電極を通じてコンデンサ内部に流れ込み、各層の中心部を貫通する芯状導体に接続されたホット側内部電極層、およびこれに対向するグランド側内部電極層を経由し、グランド側外部電極を介して、コンデンサ外部へ流れ出る。この際、グランド側外部電極は、芯状導体を中心に配置されているので、電源ラインからグランドに還流するノイズ電流の経路は芯状導体を中心に複数形成される。従って、従来のように多くのコンデンサを並列接続することなく、電源ラインおよびグランド間にノイズ電流の経路が並列に複数形成される。このため、その合成インダクタンス値は並列に形成される経路数に応じて小さくなって、ＥＳＬの低減化が図られる。

また、このＥＳＬの低減化は、積層コンデンサの構造によって部品単体で行われ、従来のように、積層コンデンサの実装部分における回路基板の構成に依存しないので、内層領域を含めて占有面積を極力小さく、回路基板に積層コンデンサを実装することが可能となる。よって、ＩＣの電源ピンから距離を極端に離すことなく、積層コンデンサを実装することができ、ＩＣの電源ピンから見たループインピーダンスを低減することが可能になる。

また、電源ラインからグランドに還流するノイズ電流は、複数の各経路において、芯状導体を中心に芯状導体から互いに離れる方向に向かう。このため、各経路のノイズ電流によって形成される磁束は互いに弱め合う。また、接地されるグランド側外部電極が芯状導体を中心にコンデンサ周囲に配置されるので、グランド側外部電極によって電磁遮蔽効果が発揮される。また、ノイズ電流はコンデンサ中心の芯状導体およびコンデンサ周囲のグランド側外部電極を通り、離れて対向する外部電極間を通る２端子コンデンサに比較して電流経路が短くなるので、ノイズ電流の発生する総磁束は小さくなる。これらの結果、積層コンデンサから発生する漏れ磁束は抑制されることとなる。

また、本発明は、
ホット側外部電極が、芯状導体に接触してコンデンサ側面の中央部に形成され、
グランド側外部電極が、コンデンサ側面において端部が延出して形成されている
ことを特徴とする。

本構成によれば、一つのコンデンサ側面にホット側外部電極およびグランド側外部電極が露出する。このため、このコンデンサ側面を回路基板表面に向けて積層コンデンサを載置して実装することで、ホット側外部電極およびグランド側外部電極は、回路基板表面に形成された配線パターンによって配線される。

また、本発明は、グランド側外部電極が、芯状導体の中心に対称に複数配置されている、例えば、正方形状に形成された対向するコンデンサ側面の各辺の中心もしくは各辺の等分割箇所またはコンデンサ側面の各角をつなぐ側面周囲に形成されていることを特徴とする。

本構成によれば、芯状導体からその周囲のグランド側外部電極へ向けて流れるノイズ電流は、芯状導体を中心に互いに逆向きに流れる。従って、これら各ノイズ電流によって形成される磁束は、グランド側外部電極が芯状導体の中心に対称に配置されていない場合よりも、効果的に互いに打ち消し合う。このため、ＥＳＬの低減化がさらに図れると共に、積層コンデンサから発生する漏れ磁束がさらに抑制される。

また、本発明は、グランド側外部電極が、芯状導体を囲む側面周囲に形成されていることを特徴とする。

本構成によれば、グランド側外部電極によって奏される電磁遮蔽効果が高まり、積層コンデンサから発生する漏れ磁束が効果的に抑制される。

また、本発明は、
一つのコンデンサ側面にホット側外部電極およびグランド側外部電極が露出する積層コンデンサの実装構造であって、
ホット側外部電極が、回路基板の表面に形成されたホット側ランドパターンに接触し、グランド側外部電極が、ホット側ランドパターンを中心に配置されて回路基板の表面に形成されたグランド側ランドパターンに接触して、積層コンデンサが回路基板に表面実装され、
ホット側外部電極が、ホット側ランドパターンに接触してホット側ランドパターン直下の回路基板に形成されたホット側ビアを介して、回路基板の内層に形成された電源パターンに接続され、
グランド側外部電極が、グランド側ランドパターンに接触してグランド側ランドパターン直下の回路基板に形成されたグランド側ビアを介して、回路基板の内層に形成されたグランドパターンに接続される
ことを特徴とする。

本構成によれば、電源ラインに重畳するノイズ電流は、電源パターンからホット側ビアおよびホット側ランドパターンを介してホット側外部電極に流れ込み、積層コンデンサ内部に入る。また、積層コンデンサ内部に入ってグランド側外部電極から流れ出るノイズ電流は、グランド側ランドパターンおよびグランド側ビアを介してグランドパターンに還流する。このため、ホット側ビアとグランド側ビアとには逆の向きにノイズ電流が流れ、これら各ノイズ電流によって形成される磁束は、互いに打ち消し合う。このため、ホット側ビアおよびグランド側ビアの有するＥＳＬが見掛け上小さくなり、実装構造を含めるとインダクタンス値はより小さくなる。

また、積層コンデンサを配線するために回路基板に形成される回路パターンやビアは、積層コンデンサが占有する回路基板表面の下方領域内にほぼ収まる。従って、ＩＣの電源ピンから積層コンデンサまでの距離を極力短くでき、ＩＣの電源ピンから見たループインピーダンスは低減される。また、従来のように、各層でプレーンをくり抜くようにビアを複数箇所配置したり、電源プレーンを設けるスペースを回路基板の内層に確保する必要もなく、積層コンデンサを配線でき、回路パターンのレイアウト設計は容易になる。

また、本発明は、上記の積層コンデンサの実装構造において、電源パターンが、グランドパターンと同じ層においてグランドパターンに囲まれてグランドパターンから離れて形成されていることを特徴とする。

本構成によれば、回路基板の内層に形成される電源パターンは、従来のようにグランドパターンによって分断されず、一箇所だけに配置される。このため、従来のように、分断された電源パターンを別の層でつなげる必要がなくなり、回路パターンのレイアウト設計は容易になる。

本発明によれば、積層コンデンサの内部構造と実装構造とを含めて、省スペース化と低ＥＳＬ化との両立が図れると共に、回路パターンのレイアウト設計が簡易化される。さらに、実装した積層コンデンサから発生される漏れ磁束が抑制されて、高密度に隣接する実装部品の特性が損なわれなくなる。

従来の積層コンデンサの実装構造を示す断面図である。 （ａ）は、従来の２端子積層コンデンサの外観斜視図、（ｂ）は、その積層構造を示す平面図である。 （ａ）は、従来の３端子コンデンサが実装される回路基板の表面に形成されるランドパターンの平面図、（ｂ）は、その回路基板の内部に形成される第１の内層パターン例を示す平面図、（ｃ）は、第２の内層パターン例を示す平面図である。 （ａ）は、本発明の一実施の形態による積層コンデンサの外観斜視図、（ｂ）は、その平面図である。 （ａ）〜（ｅ）は、図４に示す一実施の形態による積層コンデンサを構成する各層の平面図である。 図４に示す一実施の形態による積層コンデンサのインダクタンス値の周波数特性の計算結果を、従来の２端子コンデンサと比較して示すグラフである。 図４に示す一実施の形態による積層コンデンサのインピーダンスの周波数特性の計算結果を、従来の２端子コンデンサと比較して示すグラフである。 （ａ）は従来の２端子コンデンサから発生する漏れ磁束、（ｂ）は一実施の形態による積層コンデンサから発生する漏れ磁束、（ｃ）は第３の変形例による積層コンデンサから発生する漏れ磁束、（ｄ）は漏れ磁束の観測面、（ｅ）は漏れ磁束の磁界分布の磁界強度を示す図である。 図４に示す一実施の形態による積層コンデンサの実装構造を示す断面図である。 （ａ）は、図４に示す一実施の形態による積層コンデンサが実装される回路基板の表面に形成されるランドパターンの平面図、（ｂ）は、その回路基板の内部に形成される内層パターンを示す平面図である。 （ａ）は一実施形態の第１の変形例による積層コンデンサの外観斜視図、（ｂ）はその平面図、（ｃ）はその内部に積層されるグランド側内部電極層の平面図である。 （ａ）は一実施形態の第２の変形例による積層コンデンサの外観斜視図、（ｂ）はその平面図、（ｃ）はその内部に積層されるグランド側内部電極層の平面図である。 （ａ）は一実施形態の第３の変形例による積層コンデンサの外観斜視図、（ｂ）はその平面図、（ｃ）はその内部に積層されるグランド側内部電極層の平面図である。

次に、本発明の一実施の形態による積層コンデンサおよびその実装構造について説明する。

図４は、本実施形態による積層セラミック・チップ・多端子コンデンサ５１を示し、同図（ａ）はその外観斜視図、同図（ｂ）はその平面図である。

多端子コンデンサ５１は、直方体状をしており、図の上下で対向するコンデンサ側面５１ａ，５１ｂが正方形状、コンデンサ側面５１ａ，５１ｂ間にあって周囲を囲むコンデンサ側面５１ｃ，５１ｄ，５１ｅ，５１ｆが長方形状をしている。コンデンサ側面５１ａ，５１ｂの各中央部には、電圧が印加されるホット側外部電極５２ａ，５２ｂ（５２ａ：図９参照）が円形状に設けられている。また、コンデンサ側面５１ｃ，５１ｄ，５１ｅ，５１ｆには、対向するコンデンサ側面５１ａ，５１ｂの上下の各辺の中心をつなぐグランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄが帯状に４箇所設けられている。グランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄは、正方形状に形成されたコンデンサ側面５１ａ，５１ｂの各辺の中心からホット側外部電極５２ａ，５２ｂへ向けて、ホット側外部電極５２ａ，５２ｂを中心に端部５３ａ１，５３ｂ１，５３ｃ１，５３ｄ１が延出して形成されており、接地される。

図５（ａ）〜（ｅ）は、多端子コンデンサ５１を構成する各層の平面図である。

多端子コンデンサ５１は、同図（ｄ）に示す電圧が印加されるホット側内部電極層５４と、同図（ｂ）に示す接地されるグランド側内部電極層５５とが、同図（ａ），（ｃ），（ｅ）に示すセラミック体から成る誘電体層５６を介して、積層されて構成されている。つまり、多端子コンデンサ５１は、同図（ａ）に示す誘電体層５６、同図（ｂ）に示すグランド側内部電極層５５、同図（ｃ）に示す誘電体層５６、および同図（ｄ）に示すホット側内部電極層５４がこの順に積み重ねられ、その後、同図（ｅ）に示す誘電体層５６が再び積まれて、グランド側内部電極層５５、誘電体層５６、およびホット側内部電極層５４の積み重ねが繰り返されて、構成されている。

ホット側内部電極層５４は、コンデンサ側面５１ａ，５１ｂの正方形状より一回り小さな正方形状をしており、グランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄとの間に距離が確保されて、これらとの接触が避けられている。また、グランド側内部電極層５５は、正方形状の四隅が面取りされた八角形状をしており、正方形状の各辺の中央部のみがコンデンサ側面５１ｃ，５１ｄ，５１ｅ，５１ｆに露出してグランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄと接触するように形成されている。従って、グランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄは、グランド側内部電極層５５に接続されて、コンデンサ外部に露出している。

また、ホット側内部電極層５４は、各層５４，５５，５６の中心部を貫通する芯状導体５７によって接続されている。ホット側外部電極５２ａ，５２ｂは、この芯状導体５７によってホット側内部電極層５４に接続されて、コンデンサ側面５１ａ，５１ｂの中央部においてコンデンサ外部に露出している。また、グランド側内部電極層５５は、同図（ｂ）に示すように、芯状導体５７を囲んで芯状導体５７から離れて形成され、ホット側内部電極層５４との接触が避けられている。グランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄは、この芯状導体５７の中心に対称に複数配置されて形成されている。

このような本実施の形態による多端子コンデンサ５１によれば、電源ラインに重畳するノイズ電流は、ホット側外部電極５２ａ，５２ｂを通じてコンデンサ内部に流れ込み、各層５４，５５，５６の中心部を貫通する芯状導体５７に接続されたホット側内部電極層５４、およびこれに対向するグランド側内部電極層５５を経由し、グランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄを介して、コンデンサ外部へ流れ出る。この際、グランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄは、芯状導体５７を中心に複数配置されているので、電源ラインからグランドに還流するノイズ電流の経路は芯状導体５７を中心に複数形成される。従って、従来のように多くのコンデンサ３１（図２参照）を並列接続することなく、電源ラインおよびグランド間にノイズ電流の経路が並列に複数形成される。このため、その合成インダクタンス値は並列に形成される経路数に応じて小さくなって、ＥＳＬの低減化が図られる。

また、このＥＳＬの低減化は、多端子コンデンサ５１の構造によって部品単体で行われ、従来のように、コンデンサ１の実装部分における回路基板１０の構成（図１参照）に依存しないので、内層領域を含めて占有面積を極力小さく、回路基板に多端子コンデンサ５１を実装することが可能となる。よって、ＩＣの電源ピンから距離を極端に離すことなく、多端子コンデンサ５１を実装することができ、ＩＣの電源ピンから見たループインピーダンスを低減することが可能になる。

また、電源ラインからグランドに還流するノイズ電流は、複数の各経路において、芯状導体５７を中心に芯状導体５７から互いに離れる方向に向かう。このため、各経路のノイズ電流によって形成される磁束は互いに弱め合う。また、接地されるグランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄが芯状導体５７を中心にコンデンサ周囲に配置されるので、グランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄによって電磁遮蔽効果が発揮される。また、ノイズ電流はコンデンサ中心の芯状導体５７およびコンデンサ周囲のグランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄを通り、図２に示すように離れて対向する外部接続電極３３ａ，３３ｂ間を通る２端子コンデンサ３１に比較して電流経路が短くなるので、ノイズ電流の発生する総磁束は小さくなる。これらの結果、多端子コンデンサ５１から発生する漏れ磁束は抑制されることとなる。

また、本実施の形態による多端子コンデンサ５１によれば、一つのコンデンサ側面５１ａまたは５１ｂに、ホット側外部電極５２ａまたは５２ｂおよびグランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄが露出する。このため、このコンデンサ側面５１ａまたは５１ｂを回路基板表面に向けて多端子コンデンサ５１を載置して実装することで、ホット側外部電極５２ａまたは５２ｂおよびグランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄは、回路基板表面に形成された配線パターンによって配線される。

また、本実施の形態による多端子コンデンサ５１では、グランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄが、芯状導体５７の中心に対称に配置されている。このため、芯状導体５７からその周囲のグランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄへ向けて流れるノイズ電流は、芯状導体５７を中心に互いに逆向きに流れる。従って、これら各ノイズ電流によって形成される磁束は、グランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄが芯状導体５７の中心に対称に配置されていない場合よりも、効果的に互いに打ち消し合う。このため、ＥＳＬの低減化がさらに図れると共に、多端子コンデンサ５１から発生する漏れ磁束がさらに抑制される。

図６は、本実施の形態による多端子コンデンサ５１のインダクタンス値の周波数特性の計算結果を、従来の２端子コンデンサと比較して示すグラフである。同グラフの横軸は周波数[ＭＨｚ]、縦軸はインダクタンス値[ｐＨ]を表す。また、図７は、本実施の形態による多端子コンデンサ５１のインピーダンスの周波数特性の計算結果を、従来の２端子コンデンサと比較して示すグラフである。同グラフの横軸は周波数[ＭＨｚ]、縦軸はインピーダンス[Ω]を表す。これら各グラフで、比較に用いた２端子コンデンサは、１．０[ｍｍ]×０．５[ｍｍ]のサイズの図２に示すような積層セラミック・チップ・コンデンサである。また、従来品の特性は点線、本実施品の特性は実線で示している。

これら各グラフから、本実施の形態による多端子コンデンサ５１のインダクタンス値およびインピーダンスは、共に、従来の２端子コンデンサと比較して低減されていることが確認される。特に、図６に示すように、インダクタンス値は従来の２端子コンデンサの１／８となっていることが確認される。なお、一般に、２端子コンデンサと比較したインダクタンス値は、３端子コンデンサでは１／１０、長さＬと幅Ｗが逆になったＬＷ逆転コンデンサでは１／３程度であり、本実施品はこれらの中間程度に位置する。

図８（ａ）は従来の２端子コンデンサ３１から発生する漏れ磁束、同図（ｂ）は本実施の形態による多端子コンデンサ５１から発生する漏れ磁束、同図（ｃ）は後述する本実施形態の変形例による多端子コンデンサ５１Ｃから発生する漏れ磁束の計算結果を示す。これらの漏れ磁束は、同図（ｄ）に示すようにコンデンサ３１，５１，５１Ｃを２分する観測面７１におけるものであり、ノイズ電流周波数を１[ＧＨｚ]としたときの計算結果である。同図（ｅ）は、同図（ａ）〜（ｃ）に示す磁界分布の各分布領域についての磁界強度[Ａ／ｍ]を示す。最下段に示す黒色に最も近い分布領域は磁界強度が1.0000×10^−２と最も低く、黒色が薄くなって白色に近づくのに連れて磁界強度は増し、最上段に示す白色に最も近い分布領域は2.5000×10⁺²と最も高い。

同図（ａ）および（ｂ）に示すように、コンデンサ３１，５１の周囲から離れるのに従って磁界分布の各領域の色は順に濃くなって黒色に近づいており、部品から離れるのに従って磁界強度が弱まっていることが分かる。しかし、同図（ｂ）に示す本実施の形態による多端子コンデンサ５１では、同図（ａ）に示す従来の２端子コンデンサ３１に比べて、部品周囲の領域の色が濃くて黒色に近く、部品から発生する漏れ磁束の強度が弱いことが分かる。この計算結果から、本実施の形態による多端子コンデンサ５１では、発生する漏れ磁束が抑制されることを確認することができる。

図９は、図４に示す本実施の形態による多端子コンデンサ５１の実装構造を示す断面図であり、図１０（ａ）は、多端子コンデンサ５１が実装される回路基板６０の表面に形成されるランドパターンの平面図である。なお、図９および図１０において図４および図５と同一部分には同一符号を付してその説明は省略する。

多端子コンデンサ５１は、回路基板６０に半田等で表面実装されており、ホット側外部電極５２ａが回路基板６０の表面に形成されたホット側ランドパターン６１に接触し、グランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄが回路基板６０の表面に形成されたグランド側ランドパターン６２ａ，６２ｂ，６２ｃ，６２ｄに接触している。グランド側ランドパターン６２ａ，６２ｂ，６２ｃ，６２ｄはホット側ランドパターン６１を中心に複数配置されている。

図１０（ｂ）は、回路基板６０の内層に形成された電源パターン６４およびグランドパターン６６の平面図である。電源パターン６４は正方形状をし、グランドパターン６６は、この電源パターン６４を囲む正方形状をして、電源パターン６４とその余白を含む正方形部分が中抜きになっている。つまり、電源パターン６４は、グランドパターン６６と同じ層においてグランドパターン６６に囲まれて、グランドパターン６６から離れて形成されている。

また、ホット側ビア６３は、ホット側ランドパターン６１に接触してホット側ランドパターン６１の直下、グランド側ビア６５は、グランド側ランドパターン６２ａ，６２ｂ，６２ｃ，６２ｄに接触してグランド側ランドパターン６２ａ，６２ｂ，６２ｃ，６２ｄの直下の回路基板６０に形成されている。従って、ホット側外部電極５２ａは、ホット側ビア６３を介して、回路基板６０の内層に形成された電源パターン６４に接続され、グランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄは、グランド側ビア６５を介して、回路基板６０の内層に形成されたグランドパターン６６に接続されている。

このような本実施の形態による多端子コンデンサ５１の実装構造によれば、電源ラインに重畳するノイズ電流は、図９の矢印Ａに示すように、電源パターン６４からホット側ビア６３およびホット側ランドパターン６１を介してホット側外部電極５２ａに流れ込み、多端子コンデンサ５１の内部に入る。また、多端子コンデンサ５１の内部に入ってグランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄから流れ出るノイズ電流は、矢印Ｂに示すように、グランド側ランドパターン６２ａ，６２ｂ，６２ｃ，６２ｄおよびグランド側ビア６５を介してグランドパターン６６に還流する。このため、ホット側ビア６３とグランド側ビア６５とには逆の向きにノイズ電流が流れ、これら各ノイズ電流によって形成される磁束は、互いに打ち消し合う。このため、ホット側ビア６３およびグランド側ビア６５の有するＥＳＬが見掛け上小さくなり、実装構造を含めるとインダクタンス値はより小さくなる。

また、多端子コンデンサ５１を配線するために回路基板６０に形成される回路パターン６１，６２ａ，６２ｂ，６２ｃ，６２ｄやビア６３，６５は、多端子コンデンサ５１が占有する回路基板６０の表面の下方領域内にほぼ収まる。従って、ＩＣの電源ピンから多端子コンデンサ５１までの距離を極力短くでき、ＩＣの電源ピンから見たループインピーダンスは低減される。また、従来のように、各層でプレーンをくり抜くようにビアを複数箇所配置したり、電源プレーンを設けるスペースを回路基板６０の内層に確保する必要もなく、回路基板６０の内層から電源パターン６４にビア６３を通すだけで多端子コンデンサ５１を配線でき、回路パターンのレイアウト設計は容易になる。また、回路基板６０の内層に形成される電源パターン６４は、従来のようにグランドパターン６６によって分断されず、一箇所だけに配置される。このため、従来のように、分断された電源パターンを別の層でつなげる必要がなくなり、この点からも、回路パターンのレイアウト設計は容易になる。

なお、上述した本実施形態による多端子コンデンサ５１では、コンデンサ側面５１ａ，５１ｂを正方形状とし、グランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄを各辺の中央部に設ける場合について、説明した。しかし、コンデンサ側面５１ａ，５１ｂは正方形状に限られることはなく、その他の多角形状や円形状などであってもよい。また、グランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄは、各辺の中央部ではなく、正方形の各角などに設けてもよく、また、その個数も４個に限られることはない。また、芯状導体５７も円柱状に限らず、四角柱状などをしていてもよい。

図１１は、本実施形態の第１の変形例による多端子コンデンサ５１Ａを示し、同図（ａ）はその外観斜視図、同図（ｂ）はその平面図、同図（ｃ）はその内部に積層されるグランド側内部電極層５５ａの平面図である。なお、同図において図４と同一または相当する部分には同一符号を付してその説明は省略する。この多端子コンデンサ５１Ａは、対向するコンデンサ側面５１ａ，５１ｂの各角をつなぐ側面周囲にグランド側外部電極５３ｅ，５３ｆ，５３ｇ，５３ｈが帯状に形成されている。これらグランド側外部電極５３ｅ，５３ｆ，５３ｇ，５３ｈは、コンデンサ内部でグランド側内部電極層５５ａの各角に接続されている。グランド側内部電極層５５ａは、図５（ｂ）に示すような八角形状ではなく、正方形の辺中央部が正方形の中央部側に後退した同図（ｃ）に示す形状となる。

図１２は、本実施形態の第２の変形例による多端子コンデンサ５１Ｂを示し、同図（ａ）はその外観斜視図、同図（ｂ）はその平面図、同図（ｃ）はその内部に積層されるグランド側内部電極層５５ｂの平面図である。なお、同図において図４と同一または相当する部分には同一符号を付してその説明は省略する。この多端子コンデンサ５１Ｂは、対向するコンデンサ側面５１ａ，５１ｂの各辺の３分割箇所をつなぐ側面周囲にグランド側外部電極５３ｍ，５３ｎ，５３ｏ，５３ｐ，５３ｑ，５３ｒ，５３ｓ，５３ｔがスリット状に形成されている。これらグランド側外部電極５３ｍ〜５３ｔは、コンデンサ内部でグランド側内部電極層５５ｂの各辺に接続されている。グランド側内部電極層５５ｂは、グランド側外部電極５３ｍ〜５３ｔに接しない正方形の辺部が正方形の中央部側に後退した同図（ｃ）に示す形状となる。

図１３は、本実施形態の第３の変形例による多端子コンデンサ５１Ｃを示し、同図（ａ）はその外観斜視図、同図（ｂ）はその平面図、同図（ｃ）はその内部に積層されるグランド側内部電極層５５ｃの平面図である。なお、同図において図４と同一または相当する部分には同一符号を付してその説明は省略する。この多端子コンデンサ５１Ｃは、芯状導体５７の周りを囲む側面全周囲にグランド側外部電極５３ｖが形成されている。このグランド側外部電極５３ｖは、コンデンサ内部でグランド側内部電極層５５ｃの各辺に接続されている。グランド側内部電極層５５ｃは正方形の同図（ｃ）に示す形状となり、その４辺でグランド側外部電極５３ｖに接触する。

また、本実施の形態、並びに第１および第２の変形例における各グランド側外部電極を適宜組み合わせる等して、グランド側外部電極を構成するようにしてもよい。

第３の変形例による多端子コンデンサ５１Ｃにおいても、グランド側外部電極５３ｖが芯状導体５７を中心に配置されているので、電源ラインからグランドに還流するノイズ電流の経路は芯状導体５７を中心に複数形成される。従って、多端子コンデンサ５１Ｃの合成インダクタンス値は小さくなってＥＳＬの低減化が図られ、本実施の形態の多端子コンデンサ５１と同様な作用効果が奏される。また、グランド側外部電極５３ｖは芯状導体５７の周りを囲む側面全周囲に形成されているので、グランド側外部電極５３ｖによって奏される電磁遮蔽効果が高まり、多端子コンデンサ５１Ｃから発生する漏れ磁束は効果的に抑制される。

このことは、図８（ｃ）に示す磁界分布の計算結果に現れている。つまり、同図（ｃ）に示す第３の変形例による多端子コンデンサ５１Ｃの磁界分布では、同図（ｂ）に示す本実施の形態による多端子コンデンサ５１に比べて、部品周囲の領域の色がさらに濃くて黒色に近く、部品から発生する漏れ磁束の強度がさらに弱まっていることが分かる。この第３の変形例による多端子コンデンサ５１Ｃの漏れ磁束は、同図（ａ）に示す従来の２端子コンデンサ３１に比べて１／８程度となっている。

また、第１，第２，および第３の変形例による多端子コンデンサ５１Ａ，５１Ｂ，および５１Ｃによっても、図９に示す本実施の形態の多端子コンデンサ５１の実装構造と同様に回路基板６０に実装されることで、ホット側ビア６３とグランド側ビア６５とには逆の向きにノイズ電流が流れ、各ノイズ電流によって形成される磁束は互いに打ち消し合う。このため、第１，第２，および第３の変形例による多端子コンデンサ１Ａ，５１Ｂ，および５１Ｃによっても、多端子コンデンサ５１の実装構造と同様な作用効果が奏される。

本実施形態による多端子コンデンサ５１およびその実装構造は、スマートフォンに代表される端末の多機能化に伴う、配線の過密化、および電源電流の増加によるノイズの増加、並びに部品の高密度実装化に対応し得る積層コンデンサおよびその実装構造として、利用可能性を有する。

５１…多端子コンデンサ（積層コンデンサ）
５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ，５１ｆ…コンデンサ側面
５２ａ，５２ｂ…ホット側外部電極
５３ａ，５３ｂ，５３ｃ，５３ｄ…グランド側外部電極
５３ａ１，５３ｂ１，５３ｃ１，５３ｄ１…グランド側外部電極５３ａ，５３ｂ，５３ｃ，５３ｄの端部
５４…ホット側内部電極層
５５…グランド側内部電極層
５６…誘電体層
５７…芯状導体
６０…回路基板
６１…ホット側ランドパターン
６２ａ，６２ｂ，６２ｃ，６２ｄ…グランド側ランドパターン
６３…ホット側ビア
６４…電源パターン
６５…グランド側ビア
６６…グランドパターン

Claims (7)

1. 電圧が印加されるホット側内部電極層と接地されるグランド側内部電極層とが誘電体層を介して積層されて構成され、前記ホット側内部電極層に接続されてコンデンサ外部に露出するホット側外部電極と、前記グランド側内部電極層に接続されてコンデンサ外部に露出するグランド側外部電極とを備える積層コンデンサにおいて、
   前記ホット側内部電極層は、各前記層の中心部を貫通する芯状導体によって接続され、
   前記グランド側内部電極層は、前記芯状導体を囲んで前記芯状導体から離れて形成され、
   前記グランド側外部電極は、前記芯状導体を中心に配置されて形成されている
   ことを特徴とする積層コンデンサ。
2. 前記ホット側外部電極は、前記芯状導体に接触してコンデンサ側面の中央部に形成され、
   前記グランド側外部電極は、前記コンデンサ側面において端部が延出して形成されている
   ことを特徴とする請求項１に記載の積層コンデンサ。
3. 前記グランド側外部電極は、前記芯状導体の中心に対称に複数配置されている
   ことを特徴とする請求項１または請求項２に記載の積層コンデンサ。
4. 前記コンデンサ側面は正方形状に形成され、
   前記グランド側外部電極は、対向する前記コンデンサ側面の各辺の中心もしくは各辺の等分割箇所または前記コンデンサ側面の各角をつなぐ側面周囲に形成されていることを特徴とする請求項３に記載の積層コンデンサ。
5. 前記グランド側外部電極は、前記芯状導体を囲む側面周囲に形成されている
   ことを特徴とする請求項１または請求項２に記載の積層コンデンサ。
6. 請求項２から請求項５のいずれか１項に記載の積層コンデンサの実装構造であって、
   前記ホット側外部電極が、回路基板の表面に形成されたホット側ランドパターンに接触し、前記グランド側外部電極が、前記ホット側ランドパターンを中心に配置されて前記回路基板の表面に形成されたグランド側ランドパターンに接触して、前記積層コンデンサが前記回路基板に表面実装され、
   前記ホット側外部電極は、前記ホット側ランドパターンに接触して前記ホット側ランドパターン直下の前記回路基板に形成されたホット側ビアを介して、前記回路基板の内層に形成された電源パターンに接続され、
   前記グランド側外部電極は、前記グランド側ランドパターンに接触して前記グランド側ランドパターン直下の前記回路基板に形成されたグランド側ビアを介して、前記回路基板の内層に形成されたグランドパターンに接続される
   ことを特徴とする積層コンデンサの実装構造。
7. 前記電源パターンは、前記グランドパターンと同じ層において前記グランドパターンに囲まれて前記グランドパターンから離れて形成されていることを特徴とする請求項６に記載の積層コンデンサの実装構造。

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