KR20150080679A - 적층형 전자부품 및 그 제조방법 - Google Patents

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KR20150080679A KR1020140000067A KR20140000067A KR20150080679A KR 20150080679 A KR20150080679 A KR 20150080679A KR 1020140000067 A KR1020140000067 A KR 1020140000067A KR 20140000067 A KR20140000067 A KR 20140000067A KR 20150080679 A KR20150080679 A KR 20150080679A
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Abstract

본 발명은 적층형 전자부품 및 그 제조방법에 관한 것으로, 보다 상사하게는 고전류에서도 코일 주변이 자화되는 것을 방지하여 직류중첩특성을 향상시킬 수 있으며, 과전압으로부터 회로를 보호하기 위한 ESD 보호 기능을 동시에 가지는 적층형 전자부품 및 그 제조방법에 관한 것이다.

Description

적층형 전자부품 및 그 제조방법{Multilayered electronic component and manufacturing method thereof}
본 발명은 적층형 전자부품 및 그 제조방법에 관한 것이다.
전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.
최근 전자기기의 소형화 및 고성능화가 요구되면서 소비 전력이 증가하고 있다. 이러한 소비 전력의 증가에 따라 전자기기의 전원 회로에 사용되는 PMIC(Power Management Integrated Circuit) 또는 DC-DC 컨버터(DC-DC Converter)는 스위칭 주파수(Switching Frequency)가 고주파화되고, 출력 전류가 증가하고 있으며, 이에 PMIC 또는 DC-DC 컨버터의 출력 전류 안정화에 사용되는 파워 인덕터(Power Inductor)의 사용이 증가되고 있는 추세이다.
이러한 흐름 속에서 PMIC 또는 DC-DC 컨버터 회로에서 사용되는 파워 인덕터로서 적층형 인덕터의 사용이 증대되고 있다.
그러나 적층형 인덕터의 자성체 재료로 주로 사용되는 페라이트는 투자율과 전기저항이 높은 반면 포화자속밀도가 낮아 고전류가 인가되면 자기포화되는 경향이 있으며, 자성체의 자화에 의해 인덕턴스 값의 저하가 커져 용량 특성을 저해하는 문제점이 있다.
이 때문에 종래의 적층형 인덕터의 경우에는 비자성체층을 층간에 삽입하여 코일 주변에 형성되는 자속을 차단하고, 코일 주변이 자화되는 것을 방지하여 직류중첩특성을 확보하고 있다.
한편, 스위칭 주파수(Switching Frequency)의 고주파화 및 외부에서 유입되는 과전압에 의해 정전기 방전(ElectroStaticDischarge, ESD)이 발생하고, 이것에 의해 내부 회로 등이 파손되는 경우가 증가하고 있다. 이러한 과전압으로부터 회로를 보호하기 위하여 다이오드, 배리스터 등의 수동 소자의 사용이 불가피하게 된다. 그러나, ESD 보호를 위한 별도의 수동 소자를 적용하게 되면 제조 비용이 상승할 뿐만 아니라 실장 면적이 넓어져 전자 기기의 소형화에 한계가 발생하는 문제점이 있었다.
한국공개특허 제2012-0031754호
본 발명의 일 실시형태는 고전류에서도 코일 주변이 자화되는 것을 방지하여 직류중첩특성을 향상시킬 수 있으며, 과전압으로부터 회로를 보호하기 위한 ESD 보호 기능을 동시에 가지는 적층형 전자부품 및 그 제조방법에 관한 것이다.
본 발명의 일 실시형태는 비자성체 층이 복수의 자성체 층 사이에 적층되어 형성된 세라믹 본체; 상기 복수의 자성체 층 상에 형성된 복수의 내부 코일 패턴이 전기적으로 접속되어 상기 세라믹 본체 내부에 형성된 내부 코일부; 상기 비자성체 층 상에 형성된 ESD 보호 도체 패턴; 및 상기 세라믹 본체의 단면에 형성되며, 상기 내부 코일부 및 상기 ESD 보호 도체 패턴과 접속하는 외부전극;을 포함하는 적층형 전자부품을 제공한다.
상기 ESD 보호 도체 패턴은 제 1 ESD 보호 도체 패턴 및 제 2 ESD 보호 도체 패턴을 포함하며, 상기 제 1 및 제 2 ESD 보호 도체 패턴은 상기 비자성체 층을 사이에 두고, 상기 세라믹 본체의 대향하는 양 단면으로 교대로 인출될 수 있다.
상기 제 1 및 제 2 ESD 보호 도체 패턴은 상기 비자성체 층을 사이에 두고 일부 중첩 영역을 형성할 수 있다.
상기 ESD 보호 도체 패턴은 제 1 ESD 보호 도체 패턴 및 제 2 ESD 보호 도체 패턴을 포함하며, 상기 제 1 및 제 2 ESD 보호 도체 패턴은 하나의 비자성체 층 상에서 상기 세라믹 본체의 대향하는 양 단면으로 교대로 인출될 수 있다.
상기 ESD 보호 도체 패턴은 상기 내부 코일부의 내부에 형성될 수 있다.
상기 외부전극은, 상기 세라믹 본체의 서로 대향하는 양 단면에 형성되어 상기 내부 코일부와 접속하는 제 1 외부전극 및 상기 제 1 외부전극이 형성된 세라믹 본체의 양 단면과 직교하는 방향의 세라믹 본체의 서로 대향하는 양 단면에 형성되어 상기 ESD 보호 도체 패턴과 접속하는 제 2 외부전극을 포함할 수 있다.
상기 ESD 보호 도체 패턴으로부터의 정전 용량은 1pF 이하일 수 있다.
상기 ESD 보호 도체 패턴은 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 및 백금(Pt)으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
상기 내부 코일부는 상기 비자성체 층 상에 형성된 내부 코일 패턴을 포함하여 형성될 수 있다.
상기 비자성체 층은 SiO2, B2O3, TiO2, Al2O3, ZnO, K20 및 Li2O 로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 글래스(glass)를 포함할 수 있다.
본 발명의 다른 일 실시형태는 비자성체 층이 복수의 자성체 층 사이에 적층되어 형성된 세라믹 본체; 상기 복수의 자성체 층 상에 형성된 복수의 내부 코일 패턴이 전기적으로 접속되어 상기 세라믹 본체 내부에 형성된 내부 코일부; 상기 비자성체 층 상에 형성된 ESD 보호 도체 패턴; 및 상기 세라믹 본체의 단면에 형성되며, 상기 내부 코일부 및 상기 ESD 보호 도체 패턴과 접속하는 외부전극;을 포함하며, 상기 ESD 보호 도체 패턴은 연속 적층된 상기 비자성체 층 상에 형성되며, 상기 세라믹 본체의 대향하는 양 단면으로 교대로 인출되도록 형성되는 적층형 전자부품을 제공한다.
상기 연속 적층된 비자성체 층 상에 형성된 ESD 보호 도체 패턴은 상기 비자성체 층을 사이에 두고 일부 중첩 영역을 형성할 수 있다.
상기 ESD 보호 도체 패턴은 상기 내부 코일부의 내부에 형성될 수 있다.
상기 외부전극은, 상기 세라믹 본체의 서로 대향하는 양 단면에 형성되어 상기 내부 코일부와 접속하는 제 1 외부전극 및 상기 제 1 외부전극이 형성된 세라믹 본체의 양 단면과 직교하는 방향의 세라믹 본체의 서로 대향하는 양 단면에 형성되어 상기 ESD 보호 도체 패턴과 접속하는 제 2 외부전극을 포함할 수 있다.
상기 ESD 보호 도체 패턴으로부터의 정전 용량은 1pF 이하일 수 있다.
상기 ESD 보호 도체 패턴은 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 및 백금(Pt)으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
본 발명의 다른 일 실시형태는 복수의 자성체 시트 및 비자성체 시트를 마련하는 단계; 상기 자성체 시트 상에 내부 코일 패턴을 형성하는 단계; 상기 비자성체 시트 상에 ESD 보호 도체 패턴을 형성하는 단계; 상기 내부 코일 패턴이 형성된 자성체 시트 및 ESD 보호 도체 패턴이 형성된 비자성체 시트를 적층하여, 내부에 ESD 보호 도체 패턴을 포함하는 내부 코일부가 형성된 세라믹 본체를 형성하는 단계; 상기 세라믹 본체의 단면에 상기 내부 코일부 및 ESD 보호 도체 패턴과 접속하는 외부전극을 형성하는 단계;를 포함하는 적층형 전자부품의 제조방법을 제공한다.
연속 적층된 상기 비자성체 시트 상에 형성된 상기 ESD 보호 도체 패턴은 상기 세라믹 본체의 대향하는 양 단면으로 교대로 인출되도록 형성할 수 있다.
상기 ESD 보호 도체 패턴은 하나의 비자성체 시트 상에 상기 세라믹 본체의 대향하는 양 단면으로 교대로 인출되도록 형성할 수 있다.
상기 ESD 보호 도체 패턴을 형성하는 비자성체 시트의 두께는 5㎛ 내지 50㎛일 수 있다.
상기 외부전극은, 상기 세라믹 본체의 서로 대향하는 양 단면에 형성되어 상기 내부 코일부와 접속하는 제 1 외부전극 및 상기 제 1 외부전극이 형성된 세라믹 본체의 양 단면과 직교하는 방향의 세라믹 본체의 서로 대향하는 양 단면에 형성되어 상기 ESD 보호 도체 패턴과 접속하는 제 2 외부전극을 포함하여 형성할 수 있다.
본 발명의 일 실시형태에 따르면, 코일 주변에 흐르는 자속을 차단함으로써 고전류에서 코일 주변이 자화되어 인덕턴스(L) 값을 변화시키는 것을 방지하여 용량 특성을 개선할 수 있다.
또한, 본 발명의 일 실시형태에 따른 적층형 전자부품은 내부에 과전압으로부터 회로를 보호하기 위한 ESD 보호부가 형성되어 별도의 ESD 보호 소자 없이도 ESD 보호 기능을 동시에 나타낼 수 있다. 이에 따라 부품의 실장 면적을 줄이고, 제조 비용을 절감할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자부품의 사시도이다.
도 2는 도 1의 A-A'선에 의한 단면도이다.
도 3은 본 발명의 다른 일 실시형태에 따른 적층형 전자부품의 사시도이다.
도 4는 도 3의 B-B'선에 의한 단면도이다.
도 5는 본 발명의 일 실시형태에 따른 적층형 전자부품의 분해 사시도이다.
도 6은 본 발명의 일 실시형태에 따른 적층형 전자부품의 분해 사시도이다.
도 7은 본 발명의 일 실시형태에 따른 적층형 전자부품의 분해 사시도이다.
도 8은 본 발명의 일 실시형태에 따른 적층형 전자부품의 분해 사시도이다.
도 9는 본 발명의 일 실시형태에 따른 ESD 보호 도체 패턴을 나타내는 도면이다.
도 10은 본 발명의 일 실시형태에 따른 ESD 보호 도체 패턴을 나타내는 도면이다.
도 11은 본 발명의 일 실시형태에 따른 ESD 보호 도체 패턴을 나타내는 도면이다.
도 12는 본 발명의 일 실시형태에 따른 적층형 전자부품의 세라믹 본체의 사시도이다.
도 13은 본 발명의 일 실시형태에 따른 적층형 전자부품의 제조방법을 나타내는 공정도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
적층형 전자부품
이하에서는 본 발명의 일 실시형태에 따른 적층형 전자부품을 설명하되, 특히 적층형 인덕터(inductor)로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자부품의 사시도이고, 도 2는 도 1의 A-A'선에 의한 단면도이며, 도 3은 본 발명의 다른 일 실시형태에 따른 적층형 전자부품의 사시도이고, 도 4는 도 3의 B-B'선에 의한 단면도이며, 도 5 내지 도 8은 본 발명의 일 실시형태에 따른 적층형 전자부품의 분해 사시도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시형태의 적층형 전자부품(100)은 복수의 자성체 층(111)과 상기 복수의 자성체 층(111) 사이에 비자성체 층(112)이 적층되어 형성된 세라믹 본체(110), 상기 세라믹 본체(110) 내부에 형성된 내부 코일부(120), 상기 비자성체 층(112) 상에 형성된 ESD 보호 도체 패턴(150) 및 상기 세라믹 본체(110)의 단면에 형성되는 외부전극(130)을 포함한다.
상기 세라믹 본체(110)를 형성하는 복수의 자성체 층(111) 및 비자성체 층(112)은 소결된 상태로서, 인접하는 자성체 층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
세라믹 본체(110)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다.
상기 자성체 층(111)은 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.
상기 비자성체 층(112)은 SiO2, B2O3, TiO2, Al2O3, ZnO, K20 및 Li2O 로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 글래스(glass)를 포함할 수 있다.
도 5를 참조하면, 복수의 자성체 시트(111') 상에 형성된 내부 코일 패턴(121)이 비아 전극(도시 생략)에 의해 전기적으로 접속되어 내부 코일부(120)를 형성할 수 있다. 또한, 복수의 자성체 시트(111') 사이에 적층되는 비자성체 시트(112') 상에 형성된 내부 코일 패턴(121)을 포함하여 내부 코일부(120)가 형성될 수 있다.
상기 내부 코일 패턴(121)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다. 상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
내부 코일부(120)의 상부 및 하부에는 복수의 자성체 시트(111')가 더 적층되어 상부 및 하부 커버층을 형성할 수 있다.
내부 코일 패턴(121)이 형성된 복수의 자성체 시트(111') 사이에는 ESD 보호 도체 패턴(150)이 형성된 비자성체 시트(112')가 적층될 수 있다.
ESD 보호 도체 패턴(150)이 형성된 비자성체 시트(112')의 두께는 5㎛ 내지 50㎛일 수 있다.
ESD 보호 도체 패턴(150)은 세라믹 본체(110)의 대향하는 양 단면으로 각각 교대로 인출되는 제 1 ESD 보호 도체 패턴(151) 및 제 2 ESD 보호 도체 패턴(152)을 포함할 수 있다.
제 1 및 제 2 ESD 보호 도체 패턴(151, 152)은 연속 적층된 비자성체 시트(112') 상에 각각 형성되어 비자성체 층(112)을 사이에 두고 이웃하게 형성될 수 있다.
도 6을 참조하면, 제 1 및 제 2 ESD 보호 도체 패턴(151, 152)을 한 쌍으로 하는 복수의 ESD 보호부가 이격되는 위치에 형성될 수 있다.
도 7을 참조하면, 제 1 및 제 2 ESD 보호 도체 패턴(151, 152)이 연속적으로 한 쌍 이상 적층될 수 있다.
도 8을 참조하면, 제 1 및 제 2 ESD 보호 도체 패턴(151, 152)은 내부 코일부의 인출부와 같은 방향으로 노출될 수 있다.
도 9를 참조하면, 제 1 ESD 보호 도체 패턴(151) 및 제 2 ESD 보호 도체 패턴(152)은 비자성체 시트(112')를 사이에 두고 일 단부가 서로 겹치는 중첩 영역(155)이 형성될 수 있다. 상기 중첩 영역(155)의 면적은 ESD 보호부의 정전 용량에 의한 신호의 지연 및 왜곡이 발생하지 않는 범위 내에서 조절할 수 있다.
도 10 및 도 11을 참조하면, 제 1 및 제 2 ESD 보호 도체 패턴(151, 152)은 하나의 비자성체 시트(112') 상에 형성될 수도 있다.
도 10에 도시된 바와 같이 하나의 비자성체 시트(112') 상에서 제 1 및 제 2 ESD 보호 도체 패턴(151, 152)은 서로 마주보는 위치에 형성될 수도 있고, 도 11에 도시된 바와 같이 하나의 비자성체 시트(112') 상에서 제 1 및 제 2 ESD 보호 도체 패턴(151, 152)은 서로 엇갈리게 형성될 수도 있다.
이때, 제 1 및 제 2 ESD 보호 도체 패턴(151, 152)은 0.1㎛ 내지 500㎛의 간격을 두고 형성될 수 있다.
상기 ESD 보호 도체 패턴(150)은 비자성체 시트(112') 상에 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다. 상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
상기 ESD 보호 도체 패턴(150)으로부터의 정전 용량은 1pF 이하일 수 있다. ESD 보호 도체 패턴(150)으로 형성되는 ESD 보호부의 정전 용량이 1pF를 초과할 경우 신호의 지연 및 왜곡이 발생할 수 있다. 따라서, ESD 보호 도체 패턴(150)의 형상 및 중첩 영역(155)의 면적을 조절하여 정전 용량을 1pF 이하로 하는 것이 바람직하다.
본 발명의 ESD 보호 도체 패턴(150)의 형상은 도면에 도시한 형상에 한정되는 것이 아니며, ESD 보호부의 정전 용량에 의한 신호의 지연 및 왜곡이 발생하지 않는 형상이라면 특별히 제한이 없다.
도 12는 본 발명의 일 실시형태에 따른 적층형 전자부품의 세라믹 본체의 사시도이다.
도 12를 참조하면, 상기 내부 코일부(120)의 인출부(123)는 세라믹 본체(110)의 서로 대향하는 양 단면으로 노출되고, 제 1 및 제 2 ESD 보호 도체 패턴(151, 152)은 상기 내부 코일부(120)의 인출부(123)가 노출된 세라믹 본체(110)의 양 단면과 직교하는 방향의 서로 대향하는 양 단면으로 각각 노출될 수 있다.
예를 들어, 내부 코일부(120)의 인출부(123)는 세라믹 본체(110)의 길이 방향(L)의 양 단면으로 노출되고, 제 1 및 제 2 ESD 보호 도체 패턴(151, 152)은 세라믹 본체(110)의 폭 방향(W)의 양 단면으로 노출될 수 있다.
내부 코일부(120)의 인출부(123)와 제 1 및 제 2 ESD 보호 도체 패턴(151, 152)이 서로 직교하는 방향으로 인출될 경우 외부전극(130)은 상기 세라믹 본체(110)의 서로 대향하는 양 단면에 형성되어 상기 내부 코일부(120)의 인출부(123)와 접속하는 제 1 외부전극(131) 및 상기 제 1 외부전극(131)이 형성된 세라믹 본체(110)의 양 단면과 직교하는 방향의 세라믹 본체(110)의 서로 대향하는 양 단면에 형성되어 상기 ESD 보호 도체 패턴(151, 152)과 접속하는 제 2 외부전극(132)을 포함하여 형성될 수 있다.
상기 제 1 외부전극(131)은 상기 세라믹 본체(110)의 두께 방향(T)의 양 단면 및/또는 폭 방향(W)의 양 단면으로 연장되어 형성될 수 있으며, 상기 제 2 외부전극(132)은 상기 세라믹 본체(110)의 두께 방향(T)의 양 단면으로 연장되어 형성될 수 있다.
외부전극(130)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
이와 같은 본 발명의 일 실시형태에 따르면 내부 코일부(120)가 형성된 부분에 비자성체 층(112)을 형성하여 코일 주변에 흐르는 자속을 차단함으로써 직류중첩특성을 개선할 수 있으며, 나아가 비자성체 층(112) 상에 형성된 ESD 보호 도체 패턴(150)에 의해 ESD 보호 기능을 동시에 구현할 수 있다.
적층형 전자부품의 제조방법
도 10은 본 발명의 일 실시형태에 따른 적층형 전자부품의 제조방법을 나타내는 공정도이다.
도 10을 참조하면 먼저, 복수의 자성체 시트(111') 및 비자성체 시트(112')를 마련할 수 있다.
자성체 시트(111') 제조에 사용되는 자성체는 특별히 제한되지 않으며 예를 들면, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트 분말을 사용할 수 있다.
상기 자성체 및 유기물을 혼합하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수의 자성체 시트(111')를 마련할 수 있다.
비자성체 시트(112')의 제조에 사용되는 비자성체는 SiO2, B2O3, TiO2, Al2O3, ZnO, K20 및 Li2O 로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 글래스(glass)일 수 있다.
상기 글래스(glass)와 바인더(binder), 가소제 및 용매 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법 등의 방법으로 사용하여 수 ㎛의 두께를 갖는 시트형으로 제작할 수 있다.
다음으로, 상기 자성체 시트(111') 상에 내부 코일 패턴(121)을 형성하고, 상기 비자성체 시트(112') 상에 ESD 보호 도체 패턴(150)을 형성할 수 있다.
상기 내부 코일 패턴(121)은 도전성 금속을 포함하는 도전성 페이스트를 자성체 시트(111') 상에 인쇄 공법 등으로 도포하여 형성할 수 있다.
상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
자성체 시트(111')뿐만 아니라 비자성체 시트(112') 상에도 내부 코일 패턴(121)을 형성하여 함께 적층할 수 있다.
상기 ESD 보호 도체 패턴(150)을 형성하는 비자성체 시트(112')의 두께는 5㎛ 내지 50㎛일 수 있다.
상기 ESD 보호 도체 패턴(150)은 도전성 금속을 포함하는 도전성 페이스트를 비자성체 시트(112') 상에 인쇄 공법 등으로 도포하여 형성할 수 있다.
상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
ESD 보호 도체 패턴(150)은 제 1 ESD 보호 도체 패턴(151) 및 제 2 ESD 보호 도체 패턴(152)을 포함할 수 있다.
제 1 및 제 2 ESD 보호 도체 패턴(151, 152)은 각각의 비자성체 시트(112') 상에 따로 형성할 수도 있고, 하나의 비자성체 시트(112') 상에 형성할 수도 있다.
제 1 ESD 보호 도체 패턴(151) 및 제 2 ESD 보호 도체 패턴(152)은 세라믹 본체(110)의 대향하는 양 단면으로 각각 교대로 인출되도록 형성할 수 있다.
각각의 비자성체 시트(112') 상에 따로 형성되는 제 1 및 제 2 ESD 보호 도체 패턴(152)은 비자성체 시트(112')를 사이에 두고 일 단부가 서로 겹치는 중첩 영역(155)을 형성할 수 있다. 상기 중첩 영역(155)의 면적은 ESD 보호부의 정전 용량에 의한 신호의 지연 및 왜곡이 발생하지 않는 범위 내에서 조절할 수 있다.
하나의 비자성체 시트(112') 상 형성되는 제 1 및 제 2 ESD 보호 도체 패턴(151, 152)은 서로 마주보는 위치에 형성할 수도 있고, 서로 엇갈리게 형성할 수도 있다. 이때, 제 1 및 제 2 ESD 보호 도체 패턴(151, 152)은 0.1㎛ 내지 500㎛의 간격을 두고 형성할 수 있다.
ESD 보호 도체 패턴(150)의 형상은 도면에 도시한 형상에 한정되는 것이 아니며, ESD 보호부의 정전 용량에 의한 신호의 지연 및 왜곡이 발생하지 않는 형상이라면 특별히 제한이 없다.
다음으로, 내부 코일 패턴(121)이 형성된 자성체 시트(111') 및 ESD 보호 도체 패턴(150)이 형성된 비자성체 시트(112')를 적층하여, 내부에 ESD 보호 도체 패턴(150)을 포함하는 내부 코일부(120)가 형성된 세라믹 본체(110)를 형성할 수 있다.
내부 코일 패턴(121)이 인쇄된 각 자성체 시트(111')와 비자성체 시트(112')의 소정의 위치에는 비아(via) 전극을 형성하고, 상기 비아 전극을 통해 각 내부 코일 패턴(121)이 전기적으로 상호 연결되어 하나의 내부 코일부(120)를 형성할 수 있다.
내부 코일 패턴(121)이 형성된 복수의 자성체 시트(111') 사이에 ESD 보호 도체 패턴(150)이 형성된 비자성체 시트(112')를 적층하여 내부 코일부(120)의 내부에 ESD 보호 도체 패턴(150)을 포함하도록 형성할 수 있다.
상기 제 1 및 제 2 ESD 보호 도체 패턴(151, 152)을 각각의 비자성체 시트(112') 상에 따로 형성한 경우, 제 1 및 제 2 ESD 보호 도체 패턴(151, 152)이 형성된 비자성체 시트(112')를 연속 적층하여 제 1 및 제 2 ESD 보호 도체 패턴(151, 152)이 비자성체 층(112)을 사이에 두고 세라믹 본체(110)의 대향하는 양 단면으로 교대로 인출되도록 형성할 수 있다.
상기 내부 코일부(120)의 인출부(123)와 제 1 및 제 2 ESD 보호 도체 패턴(151, 152)은 같은 방향으로 노출되도록 형성할 수도 있고, 내부 코일부(120)의 인출부(123)는 세라믹 본체(110)의 서로 대향하는 양 단면으로 노출되도록 형성하고, 제 1 및 제 2 ESD 보호 도체 패턴(151, 152)은 상기 내부 코일부(120)의 인출부(123)가 노출된 세라믹 본체(110)의 양 단면과 직교하는 방향의 서로 대향하는 양 단면으로 각각 노출되도록 형성할 수도 있다.
다음으로, 상기 세라믹 본체(110)의 단면에 상기 내부 코일부(120) 및 ESD 보호 도체 패턴(150)과 접속하는 외부전극(130)을 형성할 수 있다.
내부 코일부(120)의 인출부(123)와 제 1 및 제 2 ESD 보호 도체 패턴(151, 152)이 서로 직교하는 방향으로 인출될 경우 외부전극(130)은 상기 세라믹 본체(110)의 서로 대향하는 양 단면에 형성되어 상기 내부 코일부(120)의 인출부(123)와 접속하는 제 1 외부전극(131) 및 상기 제 1 외부전극(131)이 형성된 세라믹 본체(110)의 양 단면과 직교하는 방향의 세라믹 본체(110)의 서로 대향하는 양 단면에 형성되어 상기 ESD 보호 도체 패턴(151, 152)과 접속하는 제 2 외부전극(132)을 포함하여 형성할 수 있다.
외부전극(130)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
외부전극(130)을 형성하는 방법은 외부 전극의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.
본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석되지 아니한다.
100 : 적층형 전자부품 130 : 외부전극
110 : 세라믹 본체 131 : 제 1 외부전극
111 : 자성체 층 132 : 제 2 외부전극
112 : 비자성체 층 150, 151, 152 : ESD 보호 도체 패턴
120 : 내부 코일부 155 : 중첩 영역
121 : 내부 코일 패턴
123 : 내부 코일부 인출부

Claims (21)

  1. 비자성체 층이 복수의 자성체 층 사이에 적층되어 형성된 세라믹 본체;
    상기 복수의 자성체 층 상에 형성된 복수의 내부 코일 패턴이 전기적으로 접속되어 상기 세라믹 본체 내부에 형성된 내부 코일부;
    상기 비자성체 층 상에 형성된 ESD 보호 도체 패턴; 및
    상기 세라믹 본체의 단면에 형성되며, 상기 내부 코일부 및 상기 ESD 보호 도체 패턴과 접속하는 외부전극;
    을 포함하는 적층형 전자부품.
  2. 제 1항에 있어서,
    상기 ESD 보호 도체 패턴은 제 1 ESD 보호 도체 패턴 및 제 2 ESD 보호 도체 패턴을 포함하며,
    상기 제 1 및 제 2 ESD 보호 도체 패턴은 상기 비자성체 층을 사이에 두고, 상기 세라믹 본체의 대향하는 양 단면으로 교대로 인출되는 적층형 전자부품.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 ESD 보호 도체 패턴은 상기 비자성체 층을 사이에 두고 일부 중첩 영역을 형성하는 적층형 전자부품.
  4. 제 1항에 있어서,
    상기 ESD 보호 도체 패턴은 제 1 ESD 보호 도체 패턴 및 제 2 ESD 보호 도체 패턴을 포함하며,
    상기 제 1 및 제 2 ESD 보호 도체 패턴은 하나의 비자성체 층 상에서 상기 세라믹 본체의 대향하는 양 단면으로 교대로 인출되는 적층형 전자부품.
  5. 제 1항에 있어서,
    상기 ESD 보호 도체 패턴은 상기 내부 코일부의 내부에 형성되는 적층형 전자부품.
  6. 제 1항에 있어서,
    상기 외부전극은,
    상기 세라믹 본체의 서로 대향하는 양 단면에 형성되어 상기 내부 코일부와 접속하는 제 1 외부전극 및 상기 제 1 외부전극이 형성된 세라믹 본체의 양 단면과 직교하는 방향의 세라믹 본체의 서로 대향하는 양 단면에 형성되어 상기 ESD 보호 도체 패턴과 접속하는 제 2 외부전극을 포함하는 적층형 전자부품.
  7. 제 1항에 있어서,
    상기 ESD 보호 도체 패턴으로부터의 정전 용량은 1pF 이하인 적층형 전자부품.
  8. 제 1항에 있어서,
    상기 ESD 보호 도체 패턴은 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 및 백금(Pt)으로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 적층형 전자부품.
  9. 제 1항에 있어서,
    상기 내부 코일부는 상기 비자성체 층 상에 형성된 내부 코일 패턴을 포함하여 형성되는 적층형 전자부품.
  10. 제 1항에 있어서,
    상기 비자성체 층은 SiO2, B2O3, TiO2, Al2O3, ZnO, K20 및 Li2O 로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 글래스(glass)를 포함하는 적층형 전자부품.
  11. 비자성체 층이 복수의 자성체 층 사이에 적층되어 형성된 세라믹 본체;
    상기 복수의 자성체 층 상에 형성된 복수의 내부 코일 패턴이 전기적으로 접속되어 상기 세라믹 본체 내부에 형성된 내부 코일부;
    상기 비자성체 층 상에 형성된 ESD 보호 도체 패턴; 및
    상기 세라믹 본체의 단면에 형성되며, 상기 내부 코일부 및 상기 ESD 보호 도체 패턴과 접속하는 외부전극;을 포함하며,
    상기 ESD 보호 도체 패턴은 연속 적층된 상기 비자성체 층 상에 형성되며, 상기 세라믹 본체의 대향하는 양 단면으로 교대로 인출되도록 형성되는 적층형 전자부품.
  12. 제 11항에 있어서,
    상기 연속 적층된 비자성체 층 상에 형성된 ESD 보호 도체 패턴은 상기 비자성체 층을 사이에 두고 일부 중첩 영역을 형성하는 적층형 전자부품.
  13. 제 11항에 있어서,
    상기 ESD 보호 도체 패턴은 상기 내부 코일부의 내부에 형성되는 적층형 전자부품.
  14. 제 11항에 있어서,
    상기 외부전극은,
    상기 세라믹 본체의 서로 대향하는 양 단면에 형성되어 상기 내부 코일부와 접속하는 제 1 외부전극 및 상기 제 1 외부전극이 형성된 세라믹 본체의 양 단면과 직교하는 방향의 세라믹 본체의 서로 대향하는 양 단면에 형성되어 상기 ESD 보호 도체 패턴과 접속하는 제 2 외부전극을 포함하는 적층형 전자부품.
  15. 제 11항에 있어서,
    상기 ESD 보호 도체 패턴으로부터의 정전 용량은 1pF 이하인 적층형 전자부품.
  16. 제 11항에 있어서,
    상기 ESD 보호 도체 패턴은 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 및 백금(Pt)으로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 적층형 전자부품.
  17. 복수의 자성체 시트 및 비자성체 시트를 마련하는 단계;
    상기 자성체 시트 상에 내부 코일 패턴을 형성하는 단계;
    상기 비자성체 시트 상에 ESD 보호 도체 패턴을 형성하는 단계;
    상기 내부 코일 패턴이 형성된 자성체 시트 및 ESD 보호 도체 패턴이 형성된 비자성체 시트를 적층하여, 내부에 ESD 보호 도체 패턴을 포함하는 내부 코일부가 형성된 세라믹 본체를 형성하는 단계;
    상기 세라믹 본체의 단면에 상기 내부 코일부 및 ESD 보호 도체 패턴과 접속하는 외부전극을 형성하는 단계;
    를 포함하는 적층형 전자부품의 제조방법.
  18. 제 17항에 있어서,
    연속 적층된 상기 비자성체 시트 상에 형성된 상기 ESD 보호 도체 패턴은 상기 세라믹 본체의 대향하는 양 단면으로 교대로 인출되도록 형성하는 적층형 전자부품의 제조방법.
  19. 제 17항에 있어서,
    상기 ESD 보호 도체 패턴은 하나의 비자성체 시트 상에 상기 세라믹 본체의 대향하는 양 단면으로 교대로 인출되도록 형성하는 적층형 전자부품의 제조방법.
  20. 제 17항에 있어서,
    상기 ESD 보호 도체 패턴을 형성하는 비자성체 시트의 두께는 5㎛ 내지 50㎛인 적층형 전자부품의 제조방법.
  21. 제 17항에 있어서,
    상기 외부전극은,
    상기 세라믹 본체의 서로 대향하는 양 단면에 형성되어 상기 내부 코일부와 접속하는 제 1 외부전극 및 상기 제 1 외부전극이 형성된 세라믹 본체의 양 단면과 직교하는 방향의 세라믹 본체의 서로 대향하는 양 단면에 형성되어 상기 ESD 보호 도체 패턴과 접속하는 제 2 외부전극을 포함하여 형성하는 적층형 전자부품의 제조방법.
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