JPH0645109A - 積層型チップバリスタ - Google Patents
積層型チップバリスタInfo
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- JPH0645109A JPH0645109A JP4194006A JP19400692A JPH0645109A JP H0645109 A JPH0645109 A JP H0645109A JP 4194006 A JP4194006 A JP 4194006A JP 19400692 A JP19400692 A JP 19400692A JP H0645109 A JPH0645109 A JP H0645109A
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- Japan
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- sintered body
- electrodes
- chip varistor
- varistor
- electrode
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Abstract
(57)【要約】 （修正有）
【目的】 実装スペースの縮小，部品点数の削減を図
り、プリント基板に実装する際の方向性を不要にでき、
生産性を向上できる積層型チップバリスタを提供する。 【構成】 セラミック焼結体１１内に第１内部電極１
５，１６及び第２内部電極１８，１９を埋設し、上記各
第１内部電極１５，１６をそれぞれ焼結体１１の一端面
１１ａ，及び他端面１１ｂに導出し、この両端面１１
ａ，１１ｂに上記各第１内部電極１５，１６に接続され
る入力，出力電極１２，１３を形成する。また上記焼結
体１１の表面に両入力，出力電極１２，１３に接続され
る抵抗体２０を配設する。そして、上記各第２内部電極
１８，１９をそれぞれ焼結体１１の側面１１ｃ，１１ｄ
の両端部に導出し、この両端部に上記各第２内部電極１
８，１９に接続される第１，第２グランド電極１４ａ，
１４ｂを形成し、これにより積層型チップバリスタ１０
を構成する。
り、プリント基板に実装する際の方向性を不要にでき、
生産性を向上できる積層型チップバリスタを提供する。 【構成】 セラミック焼結体１１内に第１内部電極１
５，１６及び第２内部電極１８，１９を埋設し、上記各
第１内部電極１５，１６をそれぞれ焼結体１１の一端面
１１ａ，及び他端面１１ｂに導出し、この両端面１１
ａ，１１ｂに上記各第１内部電極１５，１６に接続され
る入力，出力電極１２，１３を形成する。また上記焼結
体１１の表面に両入力，出力電極１２，１３に接続され
る抵抗体２０を配設する。そして、上記各第２内部電極
１８，１９をそれぞれ焼結体１１の側面１１ｃ，１１ｄ
の両端部に導出し、この両端部に上記各第２内部電極１
８，１９に接続される第１，第２グランド電極１４ａ，
１４ｂを形成し、これにより積層型チップバリスタ１０
を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、電圧非直線抵抗体とし
て機能するバリスタ素子と抵抗素子とを一体化してなる
積層型のチップバリスタに関し、特に実装スペースの縮
小，及び部品点数の削減を図りながら、プリント基板に
実装する際の方向を自由にでき、ひいては別工程による
表示マークの形成を省略でき、製造工程を簡略化できる
ようにした構造に関する。
て機能するバリスタ素子と抵抗素子とを一体化してなる
積層型のチップバリスタに関し、特に実装スペースの縮
小，及び部品点数の削減を図りながら、プリント基板に
実装する際の方向を自由にでき、ひいては別工程による
表示マークの形成を省略でき、製造工程を簡略化できる
ようにした構造に関する。
【０００２】
【従来の技術】ＩＣやＬＳＩ等においては、静電気サー
ジ等の侵入によって誤動作や破壊が生じるおそれがあ
る。このような静電気等の侵入を防止するために、従
来、図１５に示すように、低電圧で電流吸収能力を持つ
積層型チップバリスタ（例えば、特公昭58-23921号公報
参照) をＩＣ回路に並列接続してＩＣを保護するように
している。このＩＣを保護するには、積層型バリスタの
制限電圧を15V 以下にする必要があることから、例えば
ＺｎＯを主成分としたバリスタでは、グレインサイズを
10μm 以上に大きくしたり，あるいは内部電極間のセラ
ミック層の厚さを10μm 以下に設定して低いバリスタ電
圧を得ている。しかし、グレインサイズを大きくした
り，厚さを小さくすると漏れ電流が大きくなったり，バ
リスタ電圧がばらついたりし易く、信頼性に劣るという
問題がある。
ジ等の侵入によって誤動作や破壊が生じるおそれがあ
る。このような静電気等の侵入を防止するために、従
来、図１５に示すように、低電圧で電流吸収能力を持つ
積層型チップバリスタ（例えば、特公昭58-23921号公報
参照) をＩＣ回路に並列接続してＩＣを保護するように
している。このＩＣを保護するには、積層型バリスタの
制限電圧を15V 以下にする必要があることから、例えば
ＺｎＯを主成分としたバリスタでは、グレインサイズを
10μm 以上に大きくしたり，あるいは内部電極間のセラ
ミック層の厚さを10μm 以下に設定して低いバリスタ電
圧を得ている。しかし、グレインサイズを大きくした
り，厚さを小さくすると漏れ電流が大きくなったり，バ
リスタ電圧がばらついたりし易く、信頼性に劣るという
問題がある。
【０００３】このような問題を解消する手段として、従
来、図１６に示すように、積層型バリスタとＩＣとの間
に抵抗体を直列接続して回路を構成したものがある。こ
のように抵抗体を付加することによって、比較的高いバ
リスタ電圧を持つ積層型バリスタを使用することがで
き、例えばグレインサイズが３μm 程度で、かつ厚さ20
μm 以上のセラミック層からなる積層型バリスタを構成
できる。その結果、漏れ電流を小さくできるとともに、
バリスタ電圧を均一化でき、信頼性を向上できる。
来、図１６に示すように、積層型バリスタとＩＣとの間
に抵抗体を直列接続して回路を構成したものがある。こ
のように抵抗体を付加することによって、比較的高いバ
リスタ電圧を持つ積層型バリスタを使用することがで
き、例えばグレインサイズが３μm 程度で、かつ厚さ20
μm 以上のセラミック層からなる積層型バリスタを構成
できる。その結果、漏れ電流を小さくできるとともに、
バリスタ電圧を均一化でき、信頼性を向上できる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の積層型バリスタに抵抗体を直列接続する場合、プリ
ント基板に２つの素子を別々に実装することから、実装
スペースが拡大し、高密度実装に対応できないという問
題があり、また部品点数が増える分だけ実装コストが上
昇するという問題がある。
来の積層型バリスタに抵抗体を直列接続する場合、プリ
ント基板に２つの素子を別々に実装することから、実装
スペースが拡大し、高密度実装に対応できないという問
題があり、また部品点数が増える分だけ実装コストが上
昇するという問題がある。
【０００５】ここで、本件出願人は、図１４に示すよう
に、バリスタ素子と抵抗体とを一体化してなる積層型の
複合チップバリスタを提案した。この積層型チップバリ
スタ１は以下の構造を有している。セラミック焼結体２
の左, 右端面にそれぞれ入力電極３，出力電極４を形成
するとともに、両側面の中央部にグランド電極５を形成
する。また上記焼結体２内に、図示しない一対の内部電
極を埋設し、一方の内部電極を上記入力電極３に、他方
の内部電極をグランド電極５にそれぞれ接続する。そし
て上記焼結体２の表面に抵抗膜６を形成し、この抵抗膜
６の両端を入力，出力電極３，４に接続して構成されて
いる。このチップバリスタ１によれば、１つの部品でバ
リスタ機能と抵抗機能とを得ることができ、実装スペー
スを縮小できるとともに、部品点数を削減でき、上述の
問題を解消できる。
に、バリスタ素子と抵抗体とを一体化してなる積層型の
複合チップバリスタを提案した。この積層型チップバリ
スタ１は以下の構造を有している。セラミック焼結体２
の左, 右端面にそれぞれ入力電極３，出力電極４を形成
するとともに、両側面の中央部にグランド電極５を形成
する。また上記焼結体２内に、図示しない一対の内部電
極を埋設し、一方の内部電極を上記入力電極３に、他方
の内部電極をグランド電極５にそれぞれ接続する。そし
て上記焼結体２の表面に抵抗膜６を形成し、この抵抗膜
６の両端を入力，出力電極３，４に接続して構成されて
いる。このチップバリスタ１によれば、１つの部品でバ
リスタ機能と抵抗機能とを得ることができ、実装スペー
スを縮小できるとともに、部品点数を削減でき、上述の
問題を解消できる。
【０００６】ところで、上記積層型チップバリスタ１を
回路基板等に実装する場合、図１２の等価回路に示すよ
うに、入力，出力電極３，４及びグランド電極５でＬ字
型の回路が構成されており、各電極３〜５の接続方向が
決まっている。例えば、図１３に示すように、入力，出
力電極３，４の接続方向を逆方向に接続すると、高エネ
ルギーのサージ電流が抵抗膜６に流れることから該抵抗
膜６が焼損し易く、信号回路をオープンにしてしまうと
いう問題が生じる。従って、上記チップバリスタ１に接
続方向を識別できる表示マークを別途形成する必要があ
り、それだけ製造工数が増えることから、この点での改
善が要請されている。
回路基板等に実装する場合、図１２の等価回路に示すよ
うに、入力，出力電極３，４及びグランド電極５でＬ字
型の回路が構成されており、各電極３〜５の接続方向が
決まっている。例えば、図１３に示すように、入力，出
力電極３，４の接続方向を逆方向に接続すると、高エネ
ルギーのサージ電流が抵抗膜６に流れることから該抵抗
膜６が焼損し易く、信号回路をオープンにしてしまうと
いう問題が生じる。従って、上記チップバリスタ１に接
続方向を識別できる表示マークを別途形成する必要があ
り、それだけ製造工数が増えることから、この点での改
善が要請されている。
【０００７】本発明の目的は、実装スペースの縮小，及
び部品点数の削減を図りながら、接続方向の表示マーク
を不要にして製造工程を簡略化できる積層型チップバリ
スタを提供することにある。
び部品点数の削減を図りながら、接続方向の表示マーク
を不要にして製造工程を簡略化できる積層型チップバリ
スタを提供することにある。
【０００８】
【課題を解決するための手段】そこで請求項１の発明
は、セラミック焼結体内に少なくとも一対の第１，第２
内部電極からなる対向電極を２組埋設し、各組の第１内
部電極をそれぞれ焼結体の一端面，他端面に導出し、焼
結体の一端面，他端面に上記各第１内部電極の導出端が
接続される入力，出力電極を形成するとともに、上記焼
結体の表面，又は内部に上記入力，出力電極に接続され
る抵抗体を配設し、上記各組の第２内部電極の両端を焼
結体の一側面及び他側面に導出し、焼結体の各側面に上
記各組の第２内部電極の導出端が接続される第１，第２
グランド電極を形成したことを特徴とする積層型チップ
バリスタである。
は、セラミック焼結体内に少なくとも一対の第１，第２
内部電極からなる対向電極を２組埋設し、各組の第１内
部電極をそれぞれ焼結体の一端面，他端面に導出し、焼
結体の一端面，他端面に上記各第１内部電極の導出端が
接続される入力，出力電極を形成するとともに、上記焼
結体の表面，又は内部に上記入力，出力電極に接続され
る抵抗体を配設し、上記各組の第２内部電極の両端を焼
結体の一側面及び他側面に導出し、焼結体の各側面に上
記各組の第２内部電極の導出端が接続される第１，第２
グランド電極を形成したことを特徴とする積層型チップ
バリスタである。
【０００９】また、請求項２の発明は、セラミック焼結
体内に少なくとも一対の内部電極を埋設するとともに、
各内部電極をそれぞれ焼結体の一端面，他端面に導出
し、該焼結体の両端面に上記各内部電極の導出端が接続
される外部電極を形成し、上記焼結体の表面，又は内部
に一対の抵抗体を配設し、該各抵抗体の一端部をそれぞ
れ上記外部電極に接続するとともに、他端部をそれぞれ
上記焼結体の側面の両端部に導出し、該焼結体の両端部
に上記抵抗体が接続される第１，第２側面電極を形成し
たことを特徴とする積層型チップバリスタである。
体内に少なくとも一対の内部電極を埋設するとともに、
各内部電極をそれぞれ焼結体の一端面，他端面に導出
し、該焼結体の両端面に上記各内部電極の導出端が接続
される外部電極を形成し、上記焼結体の表面，又は内部
に一対の抵抗体を配設し、該各抵抗体の一端部をそれぞ
れ上記外部電極に接続するとともに、他端部をそれぞれ
上記焼結体の側面の両端部に導出し、該焼結体の両端部
に上記抵抗体が接続される第１，第２側面電極を形成し
たことを特徴とする積層型チップバリスタである。
【００１０】
【作用】請求項１の発明に係る積層型チップバリスタに
よれば、焼結体内に電圧非直線特性を発現する一対の第
１，第２内部電極を２組埋設し、この各第１内部電極を
それぞれ入力，出力電極に接続するとともに、各第２内
部電極をそれぞれ焼結体の両端部に形成された第１，第
２グランド電極に接続したので、左右対称のバリスタ素
子を構成でき、かつこの両バリスタ素子に抵抗機能を一
体化した素子を構成できる。その結果、上記チップバリ
スタを左, 右いずれの方向に向けても上述のＬ字型回路
を構成できることから、従来の別工程による表示マーク
を不要にでき、それだけ製造工程を省略でき、ひいては
生産性を向上できる。また、単体の素子でバリスタ機能
と抵抗機能とを得ることができることから、実装スペー
スを縮小できるとともに、部品点数を削減して実装コス
トを低減できる。
よれば、焼結体内に電圧非直線特性を発現する一対の第
１，第２内部電極を２組埋設し、この各第１内部電極を
それぞれ入力，出力電極に接続するとともに、各第２内
部電極をそれぞれ焼結体の両端部に形成された第１，第
２グランド電極に接続したので、左右対称のバリスタ素
子を構成でき、かつこの両バリスタ素子に抵抗機能を一
体化した素子を構成できる。その結果、上記チップバリ
スタを左, 右いずれの方向に向けても上述のＬ字型回路
を構成できることから、従来の別工程による表示マーク
を不要にでき、それだけ製造工程を省略でき、ひいては
生産性を向上できる。また、単体の素子でバリスタ機能
と抵抗機能とを得ることができることから、実装スペー
スを縮小できるとともに、部品点数を削減して実装コス
トを低減できる。
【００１１】また、請求項２の発明に係る積層型チップ
バリスタによれば、焼結体に一対の内部電極を埋設する
とともに、一対の抵抗体を配設し、上記各内部電極をそ
れぞれ外部電極に接続し、この両外部電極に上記各抵抗
体の一端部を接続するとともに、他端部を焼結体の両端
部に形成された第１，第２端面電極に接続したので、上
記何れか一方の外部電極を入力側に、他方をグランド側
に接続するとともに、上記いずれか一方の端面電極を出
力側に接続することによって、バリスタ素子に左右対象
の抵抗機能を一体化した素子を構成できる。その結果、
左, 右いずれの方向に向けても上述のＬ字型回路を構成
できることから、この場合も表示マークを不要にでき、
製造工程を省略できる。
バリスタによれば、焼結体に一対の内部電極を埋設する
とともに、一対の抵抗体を配設し、上記各内部電極をそ
れぞれ外部電極に接続し、この両外部電極に上記各抵抗
体の一端部を接続するとともに、他端部を焼結体の両端
部に形成された第１，第２端面電極に接続したので、上
記何れか一方の外部電極を入力側に、他方をグランド側
に接続するとともに、上記いずれか一方の端面電極を出
力側に接続することによって、バリスタ素子に左右対象
の抵抗機能を一体化した素子を構成できる。その結果、
左, 右いずれの方向に向けても上述のＬ字型回路を構成
できることから、この場合も表示マークを不要にでき、
製造工程を省略できる。
【００１２】
【実施例】以下、本発明の実施例を図について説明す
る。図１ないし図５は、請求項１の発明に係る第一実施
例による積層型チップバリスタを説明するための図であ
る。図１は斜視図、図２(a) は図１のIIａ−IIａ線断面
図、図２(b) は図１のIIｂ−IIｂ線断面図、図３は分解
斜視図、図４は平面図、図５は等価回路図である。図に
おいて、１０は本実施例の積層型チップバリスタであ
り、これはＺｎＯを主成分とする直方体状のセラミック
焼結体１１によって構成されている。この焼結体１１内
の上部にはセラミック層１７を挟んで対向する２対の第
１内部電極１５と第２内部電極１８とからなる１組の対
向電極が埋設されている。また下部にも同じくセラミッ
ク層１７を挟んで対向する第１内部電極１６と第２内部
電極１９とからなる１組の対向電極が埋設されている。
この各組の内部電極１５，１８により、及び１６，１９
により挟まれたセラミック層１７部分が電圧非直線特性
を発現するバリスタ部となっており、これにより左右対
称のバリスタ部が形成されている。
る。図１ないし図５は、請求項１の発明に係る第一実施
例による積層型チップバリスタを説明するための図であ
る。図１は斜視図、図２(a) は図１のIIａ−IIａ線断面
図、図２(b) は図１のIIｂ−IIｂ線断面図、図３は分解
斜視図、図４は平面図、図５は等価回路図である。図に
おいて、１０は本実施例の積層型チップバリスタであ
り、これはＺｎＯを主成分とする直方体状のセラミック
焼結体１１によって構成されている。この焼結体１１内
の上部にはセラミック層１７を挟んで対向する２対の第
１内部電極１５と第２内部電極１８とからなる１組の対
向電極が埋設されている。また下部にも同じくセラミッ
ク層１７を挟んで対向する第１内部電極１６と第２内部
電極１９とからなる１組の対向電極が埋設されている。
この各組の内部電極１５，１８により、及び１６，１９
により挟まれたセラミック層１７部分が電圧非直線特性
を発現するバリスタ部となっており、これにより左右対
称のバリスタ部が形成されている。
【００１３】上記上側の組の第１内部電極１５，１５の
一端は焼結体１１の左端面１１ａに露出しており、残り
は焼結体１１内に封入されている。また下側の組の第１
内部電極１６，１６の一端は焼結体１１の右端面１１ｂ
に露出しており、残りは焼結体１１内に封入されてい
る。また、上記焼結体１１の左，右端面１１ａ，１１ｂ
にはそれぞれ入力用，出力用の外部電極１２，１３が形
成されており、この各電極１２，１３にはそれぞれ上記
第１内部電極１５，１６の一端が接続されている。
一端は焼結体１１の左端面１１ａに露出しており、残り
は焼結体１１内に封入されている。また下側の組の第１
内部電極１６，１６の一端は焼結体１１の右端面１１ｂ
に露出しており、残りは焼結体１１内に封入されてい
る。また、上記焼結体１１の左，右端面１１ａ，１１ｂ
にはそれぞれ入力用，出力用の外部電極１２，１３が形
成されており、この各電極１２，１３にはそれぞれ上記
第１内部電極１５，１６の一端が接続されている。
【００１４】また、上記焼結体１１の上面には、これの
左，右端面１１ａ，１１ｂ方向に延びる帯状の抵抗膜２
０が形成されており、この抵抗膜２０の両端は上記入力
用，出力用外部電極１２，１３に接続されている。
左，右端面１１ａ，１１ｂ方向に延びる帯状の抵抗膜２
０が形成されており、この抵抗膜２０の両端は上記入力
用，出力用外部電極１２，１３に接続されている。
【００１５】図３に示すように、上側の第２内部電極１
８の図示左側部には一対の引出電極２１が接続形成され
ており、この両引出電極２１は上記焼結体１１の両側面
１１ｃ，１１ｄに露出されている。また下側の第２内部
電極１９の図示右側部には一対の引出電極２２が接続形
成されており、この両引出電極２２は上記焼結体１１の
両側面１１ｃ，１１ｄに露出されている。
８の図示左側部には一対の引出電極２１が接続形成され
ており、この両引出電極２１は上記焼結体１１の両側面
１１ｃ，１１ｄに露出されている。また下側の第２内部
電極１９の図示右側部には一対の引出電極２２が接続形
成されており、この両引出電極２２は上記焼結体１１の
両側面１１ｃ，１１ｄに露出されている。
【００１６】そして、上記焼結体１１の両側面１１ｃ，
１１ｄの左, 及び右側面にはそれぞれ第１，第２グラン
ド電極１４ａ，１４ｂが形成されている。この第１グラ
ンド電極１４ａは上記上側の第２内部電極１８の引出電
極２１に接続されており、第２グランド電極１４ｂは下
側の第２内部電極１９の引出電極２２に接続されてい
る。
１１ｄの左, 及び右側面にはそれぞれ第１，第２グラン
ド電極１４ａ，１４ｂが形成されている。この第１グラ
ンド電極１４ａは上記上側の第２内部電極１８の引出電
極２１に接続されており、第２グランド電極１４ｂは下
側の第２内部電極１９の引出電極２２に接続されてい
る。
【００１７】次に、本実施例の作用効果について説明す
る。本実施例の積層型チップバリスタ１０は、電源部，
あるいは信号ラインから侵入する静電気サージ等を吸収
してＩＣやＬＳＩ等の破壊を防止する機能を有してい
る。このチップバリスタ１０を回路基板に接続するに
は、図４に示すように、プリント基板上の信号ラインの
入力部ランドＡに入力電極１２を、ＩＣへの出力部ラン
ドＢに出力電極１３をそれぞれ半田付け接続するととも
に、グラウンドラインランドＣに第１グランド電極１４
ａを半田付け接続する。この場合、第２グランド電極１
４ｂはフリーとなりどこへも接続されない。また、上記
チップバリスタ１０を左右逆に接続すると、符号１３が
入力電極，１２が出力電極となり、第２グランド電極１
４ｂがグラウンドラインに接続され、第１グランド電極
１４ａがフリーとなる。
る。本実施例の積層型チップバリスタ１０は、電源部，
あるいは信号ラインから侵入する静電気サージ等を吸収
してＩＣやＬＳＩ等の破壊を防止する機能を有してい
る。このチップバリスタ１０を回路基板に接続するに
は、図４に示すように、プリント基板上の信号ラインの
入力部ランドＡに入力電極１２を、ＩＣへの出力部ラン
ドＢに出力電極１３をそれぞれ半田付け接続するととも
に、グラウンドラインランドＣに第１グランド電極１４
ａを半田付け接続する。この場合、第２グランド電極１
４ｂはフリーとなりどこへも接続されない。また、上記
チップバリスタ１０を左右逆に接続すると、符号１３が
入力電極，１２が出力電極となり、第２グランド電極１
４ｂがグラウンドラインに接続され、第１グランド電極
１４ａがフリーとなる。
【００１８】このように本実施例によれば、焼結体１１
内の上部に第１，第２内部電極１５，１８を埋設すると
ともに、下部に第１，第２内部電極１６，１９を埋設
し、上記各第１内部電極１５をそれぞれ入力用，出力用
外部電極１２，１３に接続し、上記各第２内部電極１
８，１９をそれぞれ第１，第２グランド電極１４ａ，１
４ｂに接続したので、左右対称のバリスタ素子を構成で
きるとともに、この両バリスタ素子に抵抗素子を一体化
した複合素子を構成でき、その結果、接続時における方
向を自由にできることから、従来の表示マークを別途形
成する必要はなく、製造工程を省略でき、ひいては生産
性を向上できる。
内の上部に第１，第２内部電極１５，１８を埋設すると
ともに、下部に第１，第２内部電極１６，１９を埋設
し、上記各第１内部電極１５をそれぞれ入力用，出力用
外部電極１２，１３に接続し、上記各第２内部電極１
８，１９をそれぞれ第１，第２グランド電極１４ａ，１
４ｂに接続したので、左右対称のバリスタ素子を構成で
きるとともに、この両バリスタ素子に抵抗素子を一体化
した複合素子を構成でき、その結果、接続時における方
向を自由にできることから、従来の表示マークを別途形
成する必要はなく、製造工程を省略でき、ひいては生産
性を向上できる。
【００１９】また、接続方向を自由にしたことから、グ
ランド電極を形成したり，特性を選別したり，あるいは
テーピングしたりする際、チップバリスタ１０の向きを
選別する必要がなく、この点からも生産性を向上でき
る。さらに、単一のバリスタ素子に抵抗を一体化したの
で、実装時のスペースを縮小できるとともに、部品点数
を削減してコストを低減できる。
ランド電極を形成したり，特性を選別したり，あるいは
テーピングしたりする際、チップバリスタ１０の向きを
選別する必要がなく、この点からも生産性を向上でき
る。さらに、単一のバリスタ素子に抵抗を一体化したの
で、実装時のスペースを縮小できるとともに、部品点数
を削減してコストを低減できる。
【００２０】図６及び図７は、上記実施例の変形例によ
る積層型チップバリスタを示す図であり、図中、図１，
図２と同一符号は同一又は相当部分を示す。この積層型
チップバリスタ１０は、抵抗膜２０を焼結体１１に内蔵
した例である。即ち、焼結体１１内の上部に帯状の抵抗
膜２０を埋設し、この抵抗膜２０の両端部を導出電極２
５を介して左, 右端面１１ａ，１１ｂに導出し、該導出
電極２５を入力用，出力用外部電極１２，１３に接続し
て構成されている。この例においても、接続方向を自由
にでき、上記実施例と同様の効果が得られる。
る積層型チップバリスタを示す図であり、図中、図１，
図２と同一符号は同一又は相当部分を示す。この積層型
チップバリスタ１０は、抵抗膜２０を焼結体１１に内蔵
した例である。即ち、焼結体１１内の上部に帯状の抵抗
膜２０を埋設し、この抵抗膜２０の両端部を導出電極２
５を介して左, 右端面１１ａ，１１ｂに導出し、該導出
電極２５を入力用，出力用外部電極１２，１３に接続し
て構成されている。この例においても、接続方向を自由
にでき、上記実施例と同様の効果が得られる。
【００２１】図８ないし図１１は、請求項２の発明に係
る第２実施例による積層型チップバリスタを説明するた
めの図である。図において、３０は本実施例の積層型チ
ップバリスタであり、これはセラミック焼結体３１内に
２対の第１，第２内部電極３２，３３を埋設し、この第
１内部電極３２の一端を上記焼結体３１の一端面３１ａ
に露出し、第２内部電極３３の一端を焼結体３１の他端
面３１ｂに露出して構成されている。この各対の内部電
極３２，３３で挟まれたセラミック層３４部分が電圧非
直線特性を発現するバリスタ部となっている。
る第２実施例による積層型チップバリスタを説明するた
めの図である。図において、３０は本実施例の積層型チ
ップバリスタであり、これはセラミック焼結体３１内に
２対の第１，第２内部電極３２，３３を埋設し、この第
１内部電極３２の一端を上記焼結体３１の一端面３１ａ
に露出し、第２内部電極３３の一端を焼結体３１の他端
面３１ｂに露出して構成されている。この各対の内部電
極３２，３３で挟まれたセラミック層３４部分が電圧非
直線特性を発現するバリスタ部となっている。
【００２２】上記焼結体３１の左, 右端面３１ａ，３１
ｂには外部電極３５，３６が形成されており、この外部
電極３５，３６は上記各内部電極３２，３３に接続され
ている。
ｂには外部電極３５，３６が形成されており、この外部
電極３５，３６は上記各内部電極３２，３３に接続され
ている。
【００２３】また、上記焼結体３１内には、一対の抵抗
膜３７，３８が埋設されており、この各抵抗膜３７，３
８は焼結体１１内に封入されている。この各抵抗膜３
７，３８の外端部には引出電極３９が接続形成されてお
り、この引出電極３９は上記外部電極３５，３６に接続
されている。また、上記各抵抗膜３７，３８の内端部に
は引出電極４０が接続形成されており、この引出電極４
０は上記焼結体３１の両側面３１ｃ，３１ｄの左, 右両
端部に露出されている。
膜３７，３８が埋設されており、この各抵抗膜３７，３
８は焼結体１１内に封入されている。この各抵抗膜３
７，３８の外端部には引出電極３９が接続形成されてお
り、この引出電極３９は上記外部電極３５，３６に接続
されている。また、上記各抵抗膜３７，３８の内端部に
は引出電極４０が接続形成されており、この引出電極４
０は上記焼結体３１の両側面３１ｃ，３１ｄの左, 右両
端部に露出されている。
【００２４】そして、上記焼結体３１の両側面３１ｃ，
３１ｄの左, 右両端部には第１，第２側面電極４１，４
２が形成されており、この各側面電極４１，４２は上記
引出電極４０を介して各抵抗膜３７，３８に接続されて
いる。
３１ｄの左, 右両端部には第１，第２側面電極４１，４
２が形成されており、この各側面電極４１，４２は上記
引出電極４０を介して各抵抗膜３７，３８に接続されて
いる。
【００２５】本実施例の積層型チップバリスタ３０を回
路基板に接続するには、図１０に示すように、プリント
基板上の信号ラインの入力部ランドＡに一方の外部電極
３５を、グラウンドラインランドＣに他方の外部電極３
６をそれぞれ接続するとともに、ＩＣへの出力部ランド
Ｂに第１側面電極４１を半田付け接続する。この場合、
第２側面電極４２はフリーとなる。また上記チップバリ
スタ３０を左右逆に接続すると、符号３６が入力部ラン
ドＡ，３５がグラウンドラインランドＣに接続されるこ
ととなり、これにより第２側面電極４２がＩＣへの出力
部ランドＢに接続される。
路基板に接続するには、図１０に示すように、プリント
基板上の信号ラインの入力部ランドＡに一方の外部電極
３５を、グラウンドラインランドＣに他方の外部電極３
６をそれぞれ接続するとともに、ＩＣへの出力部ランド
Ｂに第１側面電極４１を半田付け接続する。この場合、
第２側面電極４２はフリーとなる。また上記チップバリ
スタ３０を左右逆に接続すると、符号３６が入力部ラン
ドＡ，３５がグラウンドラインランドＣに接続されるこ
ととなり、これにより第２側面電極４２がＩＣへの出力
部ランドＢに接続される。
【００２６】本実施例によれば、焼結体３１内に第１，
第２内部電極３２，３３を埋設するとともに、一対の抵
抗膜３７，３８を埋設し、この各抵抗膜３７，３８の外
端部，及び上記第１，第２内部電極３２，３３の一端部
をそれぞれ外部電極３５，３６に接続し、上記抵抗膜３
７，３８の内端部を第１，第２側面電極４１，４２に接
続したので、左右対象の抵抗素子を構成できるととも
に、この両抵抗素子にバリスタ素子を一体化した複合素
子を構成できる。その結果、接続時における方向性を不
要にできることから、生産性を向上でき、上記実施例と
同様の効果が得られる。
第２内部電極３２，３３を埋設するとともに、一対の抵
抗膜３７，３８を埋設し、この各抵抗膜３７，３８の外
端部，及び上記第１，第２内部電極３２，３３の一端部
をそれぞれ外部電極３５，３６に接続し、上記抵抗膜３
７，３８の内端部を第１，第２側面電極４１，４２に接
続したので、左右対象の抵抗素子を構成できるととも
に、この両抵抗素子にバリスタ素子を一体化した複合素
子を構成できる。その結果、接続時における方向性を不
要にできることから、生産性を向上でき、上記実施例と
同様の効果が得られる。
【００２７】
【発明の効果】以上のように請求項１の発明に係る積層
型チップバリスタによれば、焼結体内に一対の第１，第
２内部電極からなる対向電極を２組埋設し、この各第１
内部電極をそれぞれ入力，出力電極に接続するととも
に、各第２内部電極をそれぞれ焼結体の両側面に形成さ
れた第１，第２グランド電極に接続したので、また請求
項２の発明では、焼結体に一対の内部電極を埋設すると
ともに、一対の抵抗体を配設し、この各内部電極をそれ
ぞれ外部電極に接続し、この両外部電極に上記各抵抗体
の一端部を接続するとともに、他端部を焼結体の両側面
に形成された第１，第２側面電極に接続したので、上記
チップバリスタを左, 右いずれの方向に向けてもＬ字型
回路を構成できることから、従来の別工程による表示マ
ークを不要にでき、それだけ製造工程を省略でき、ひい
ては生産性を向上できる効果がある。また実装スペース
を縮小できるとともに、部品点数を削減して実装コスト
を低減できる効果がある。
型チップバリスタによれば、焼結体内に一対の第１，第
２内部電極からなる対向電極を２組埋設し、この各第１
内部電極をそれぞれ入力，出力電極に接続するととも
に、各第２内部電極をそれぞれ焼結体の両側面に形成さ
れた第１，第２グランド電極に接続したので、また請求
項２の発明では、焼結体に一対の内部電極を埋設すると
ともに、一対の抵抗体を配設し、この各内部電極をそれ
ぞれ外部電極に接続し、この両外部電極に上記各抵抗体
の一端部を接続するとともに、他端部を焼結体の両側面
に形成された第１，第２側面電極に接続したので、上記
チップバリスタを左, 右いずれの方向に向けてもＬ字型
回路を構成できることから、従来の別工程による表示マ
ークを不要にでき、それだけ製造工程を省略でき、ひい
ては生産性を向上できる効果がある。また実装スペース
を縮小できるとともに、部品点数を削減して実装コスト
を低減できる効果がある。
【図１】請求項１の発明に係る第１実施例による積層型
チップバリスタを説明するための斜視図である。
チップバリスタを説明するための斜視図である。
【図２】上記第１実施例の積層型チップバリスタの断面
図である。
図である。
【図３】上記第１実施例の積層型チップバリスタの分解
斜視図である。
斜視図である。
【図４】上記第１実施例の積層型チップバリスタの実装
状態を示す平面図である。
状態を示す平面図である。
【図５】上記第１実施例の積層型チップバリスタの等価
回路図である。
回路図である。
【図６】上記第１実施例の変形例による積層型バリスタ
を示す断面図である。
を示す断面図である。
【図７】上記変形例による積層型チップバリスタの斜視
図である。
図である。
【図８】請求項２の発明に係る第２実施例による積層型
チップバリスタを説明するための断面図である。
チップバリスタを説明するための断面図である。
【図９】上記第２実施例の積層型チップバリスタの断面
平面図である。
平面図である。
【図１０】上記第２実施例の積層型チップバリスタの実
装状態を示す平面図である。
装状態を示す平面図である。
【図１１】上記第２実施例の積層型チップバリスタの等
価回路図である。
価回路図である。
【図１２】本発明の成立過程を説明するための等価回路
図である。
図である。
【図１３】本発明の成立過程を説明するための問題点を
示す等価回路図である。
示す等価回路図である。
【図１４】本発明の成立過程を説明するための積層型チ
ップバリスタの斜視図である。
ップバリスタの斜視図である。
【図１５】従来の積層型チップバリスタの等価回路図で
ある。
ある。
【図１６】従来の積層型チップバリスタに抵抗体を付加
した等価回路図である。
した等価回路図である。
１０，３０ 積層型チップバリスタ １１，３１ セラミック焼結体 １１ａ，３１ａ 焼結体の一端面 １１ｂ，３１ｂ 焼結体の他端面 １１ｃ，１１ｄ，３１ｃ，３１ｄ 焼結体の側面 １２，１３ 入力，出力電極 １４ａ，１４ｂ 第１，第２グランド電極 １５，１６ 第１内部電極 １８，１９ 第２内部電極 ２０，３７，３８ 抵抗膜 ３２，３３ 内部電極 ３５，３６ 外部電極 ４１，４２ 第１，第２側面電極
Claims (2)
- 【請求項１】 セラミック焼結体内に少なくとも一対の
第１，第２内部電極からなる対向電極を２組埋設し、各
組の第１内部電極をそれぞれ焼結体の一端面，他端面に
導出し、該焼結体の一端面，他端面に上記各第１内部電
極の導出端が接続される入力，出力電極を形成するとと
もに、上記焼結体の表面，又は内部に上記入力，出力電
極に接続される抵抗体を配設し、上記各組の第２内部電
極の両端を焼結体の一側面及び他側面に導出し、焼結体
の各側面に上記各組の第２内部電極の導出端が接続され
る第１，第２グランド電極を形成したことを特徴とする
積層型チップバリスタ。 - 【請求項２】 セラミック焼結体内に少なくとも一対の
内部電極を埋設するとともに、各内部電極をそれぞれ焼
結体の一端面，他端面に導出し、該焼結体の両端面に上
記各内部電極の導出端が接続される外部電極を形成し、
上記焼結体の表面，又は内部に一対の抵抗体を配設し、
該各抵抗体の一端部をそれぞれ上記外部電極に接続する
とともに、他端部をそれぞれ上記焼結体の側面の両端部
に導出し、該焼結体の両端部に上記各抵抗体の他端部が
接続される第１，第２側面電極を形成したことを特徴と
する積層型チップバリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04194006A JP3097332B2 (ja) | 1992-07-21 | 1992-07-21 | 積層型チップバリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04194006A JP3097332B2 (ja) | 1992-07-21 | 1992-07-21 | 積層型チップバリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645109A true JPH0645109A (ja) | 1994-02-18 |
| JP3097332B2 JP3097332B2 (ja) | 2000-10-10 |
Family
ID=16317406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04194006A Expired - Fee Related JP3097332B2 (ja) | 1992-07-21 | 1992-07-21 | 積層型チップバリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097332B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470115B1 (ko) * | 2003-07-30 | 2005-02-04 | 주식회사 이노칩테크놀로지 | 다양한 등가인덕턴스 값을 갖는 적층 칩 소자 |
| US7012501B2 (en) * | 2001-09-10 | 2006-03-14 | Epcos Ag | Electrical multi-layer component |
| WO2006085492A1 (ja) * | 2005-02-09 | 2006-08-17 | Matsushita Electric Industrial Co., Ltd. | 静電気保護機能付きチップ部品 |
| KR100672235B1 (ko) * | 2004-09-21 | 2007-01-22 | 주식회사 아모텍 | 바리스터 및 그 제조 방법 |
| KR100732785B1 (ko) * | 2006-01-13 | 2007-06-27 | 삼화콘덴서공업주식회사 | 필터 어레이 소자 및 그 제조방법 |
| JP2007312207A (ja) * | 2006-05-19 | 2007-11-29 | Tdk Corp | フィルタ回路及びフィルタ素子 |
| EP2073222A3 (en) * | 2007-12-20 | 2010-04-28 | TDK Corporation | Varistor |
| JP2010186902A (ja) * | 2009-02-13 | 2010-08-26 | Murata Mfg Co Ltd | セラミック電子部品 |
| JP2011521515A (ja) * | 2008-04-16 | 2011-07-21 | エプコス アーゲー | 多層コンポーネント |
| JP2012033616A (ja) * | 2010-07-29 | 2012-02-16 | Tdk Corp | チップバリスタ |
| CN110070970A (zh) * | 2013-04-04 | 2019-07-30 | 罗姆股份有限公司 | 芯片构件、电路组件及电子设备 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5163096B2 (ja) * | 2007-12-20 | 2013-03-13 | Ｔｄｋ株式会社 | バリスタ |
-
1992
- 1992-07-21 JP JP04194006A patent/JP3097332B2/ja not_active Expired - Fee Related
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7012501B2 (en) * | 2001-09-10 | 2006-03-14 | Epcos Ag | Electrical multi-layer component |
| KR100470115B1 (ko) * | 2003-07-30 | 2005-02-04 | 주식회사 이노칩테크놀로지 | 다양한 등가인덕턴스 값을 갖는 적층 칩 소자 |
| KR100672235B1 (ko) * | 2004-09-21 | 2007-01-22 | 주식회사 아모텍 | 바리스터 및 그 제조 방법 |
| WO2006085492A1 (ja) * | 2005-02-09 | 2006-08-17 | Matsushita Electric Industrial Co., Ltd. | 静電気保護機能付きチップ部品 |
| KR100732785B1 (ko) * | 2006-01-13 | 2007-06-27 | 삼화콘덴서공업주식회사 | 필터 어레이 소자 및 그 제조방법 |
| US7646578B2 (en) | 2006-05-19 | 2010-01-12 | Tdk Corporation | Filter circuit and filter device |
| JP2007312207A (ja) * | 2006-05-19 | 2007-11-29 | Tdk Corp | フィルタ回路及びフィルタ素子 |
| EP2073222A3 (en) * | 2007-12-20 | 2010-04-28 | TDK Corporation | Varistor |
| US8044761B2 (en) | 2007-12-20 | 2011-10-25 | Tdk Corporation | Varistor |
| JP2011521515A (ja) * | 2008-04-16 | 2011-07-21 | エプコス アーゲー | 多層コンポーネント |
| US8717120B2 (en) | 2008-04-16 | 2014-05-06 | Epcos Ag | Multi-layered component |
| JP2010186902A (ja) * | 2009-02-13 | 2010-08-26 | Murata Mfg Co Ltd | セラミック電子部品 |
| JP2012033616A (ja) * | 2010-07-29 | 2012-02-16 | Tdk Corp | チップバリスタ |
| CN110070970A (zh) * | 2013-04-04 | 2019-07-30 | 罗姆股份有限公司 | 芯片构件、电路组件及电子设备 |
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| JP3097332B2 (ja) | 2000-10-10 |
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