JPH01133301A - ３端子バリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子回路に過電圧が加わるのを防止するため
のサージ対策として採用される電圧非直線抵抗体（以下
、バリスタという）に関し、特にｉ）バリスタの実装面
積を縮小でき、しかもコストを低減できるようにした３
端子バリスタに関する。

〔従来の技術〕

一般に、ＩＣ，ＬＳＩ等の半導体素子が多数採用される
電子機器では、該機器の回路や半導体素子に規定値を越
えた過電圧が加わるのを防止する、いわゆるサージ対策
が不可欠になっている。このようなサージ電圧吸収素子
として、従来からディスクタイプのバリスタが採用され
ている。このバリスタはバリスタ基板の両生面に電極膜
を形成し、該画電極膜に外部回路接続用の端子を接続し
て構成されている。

例えば第７図に示すような標準回路において、上記ディ
スクタイプのバリスタを用いて電子機器を保護したい場
合、この電子機器の三相電源５４７１間に３個のバリス
タＺ＋　、Ｚｔ、Ｚｓを並列接続するようにしていた。

〔発明が解決しようとする問題点〕

ところで、近年、上記電子機器の小形化、薄形化が要請
されるなかで、該機器を構成する電子部品等についても
小型化力く要求されており、しかもこの小型化とともに
コストの低減が要求さ・れている、しかしながら上記従
来のバリスタでは、３個のバリスタをそれぞれライン間
に接続することからそれだけ実装面積が拡大し、しかも
部品点数が・　増大することから、その分コスト高とな
り、上記要求に十分応えられていないという問題点があ
る。

本発明の目的は、実装面積を縮小でき、しかもコストを
低減でき、上記小型化、薄形化の要請に応えられる３端
子バリスタを提供することにある。

〔問題点を解決するための手段〕

本発明は、バリスタ基板の一主面に、第１電橿膜及び第
２電極膜を形成し、他主面に、上記第１電極膜の一部及
び、第２電極膜と該基板を挟んで対向する第３電極膜を
形成し、上記第１電極膜の残部と該基板を挟んで対向す
る第４電極膜を形成するとともに、該第４電極膜と上記
第２電極膜とを導通接続し、さらに上記第１．第３電極
膜及び第２又は第４１を極膜のそれぞれに外部導出用端
子を接続したことを特徴とする３＠子バリスタである。

〔作用〕

本発明に係る３端子バリスタによれば、バリスタ基板を
挟んで対向する各電極膜間で３つのバリスタ機能を得る
ことができる。つまり、第１電極膜の一部と第３電極膜
とで第１のバリスタを構成でき、第１電極膜の残部と第
４’を極膜とで第２のバリスタを構成でき、さらに第２
電極膜と第３電極膜の残部とで第３のバリスタを構成で
きるので、１つの素子で３つのバリスタ機能を有するこ
とができる。その結果、従来の３個のバリスタを別個に
接続する場合に比べて、実装面積を縮小でき、かつ部品
点数は１個で済むから、部品点数を削減できる分コスト
を低減でき、上述した要請に応えられる。

また、実装にあたっては、上記第１．第３電極膜及び第
２又は第４電極膜のそれぞれに接続された３本の外部導
出用端子をラインに接続するだけでよく、ラインへの接
続個所数を従来の６個から３個に削減でき、この点から
も実装コストを低減できる。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図ないし第４図は本発明の一実施例による３端子バ
リスタを説明するための図である。

図において、１は本実施例の３端子バリスタである。こ
れは、ＺｎＯ又は５ｒＴｉＯ，を主成分とするバリスタ
用セラミクス材料を焼結して生成された矩形板状のバリ
ス−タ基板２の両生面２ａ。

２ｂに、それぞれＡｇ等を焼き付けてなる第１〜第４電
極膜３．４．５．６をギャップを設けて形成し、この第
１〜第３を極膜３．　４．　５のそれぞれに金属製の外
部導出用端子７を接続するとともに、上記バリスタ基板
２部分を絶縁性樹脂８で外装して構成されている。

以下、上記３端子バリスタ１の構成を詳細に説明する。

上記バリスタ基板２の一主面２ａ（第２Ｗ！Ｊ（ａｌ参
照）には、図面左側にて上下方向に延びる第１電極膜３
が形成されており、右側下部には第２電極膜４が形成さ
れている。また、他主面２ｂ（第２図伽）参照）には、
図面下部にて左右方向に延びる第３電極膜５が形成され
ており、左側上部には第４電極膜６が形成されている。

即ち、上記第１電極膜３の下半部及び第２電極膜４と上
記第３電極膜５とが、上記第１電極膜３の残部である上
半部と第４電極膜６とが、それぞれ上記基板２を挟んで
対向している。

これにより、上記第１電極膜３の下半部と第３電極膜５
左半部とで第１のバリスタ２＾が構成されており、第１
電極膜３の上半部と第４電極膜６とで第２のバリスタＺ
Ｂが構成されており、さらには上記第２電極膜４と第３
電極膜５の右半部とで第３のバリスタｚＣが構成されて
いることになる（第３図参照）。

また、上記第２電極膜４及び第４電極膜６には、それぞ
れ両者を導通接続するためのリード電極膜９ａ、９ｂが
接続形成されており、両リード電極膜９ａ、９ｂは上記
バリスタ基板２の右側縁２Ｃを囲んで接続されている。

さらに、上記第１〜第３電極膜３．　４．　５には各端
子７の一端が半田付けされており、他端は上、記バリス
タ基板２の外方に突出されている。そして、この端子７
の突出部分を除いてバリスタ基板２を覆うように樹脂８
がモールドされている。

次に本実施例の作用効果について説明する。

本実施例の３端子バリスタ１は、例えば低電圧電子機器
に発生するサージ電圧の対策用として採用されるわけで
あるが、この場合、三相電源ライン間に上記バリスタ１
の各端子７を接続すればよい、なお、第４図に上記３端
子バリスタ１の等価回路を示す。

このように本実施例によれば、バリスタ基板２の両生面
２ａ、２ｂにそれぞれ第１〜第４′＠極膜３．４，５．
６を形成し、第１電極膜３の下半部と第３ｉｉ極Ｍ５の
左半部とを、第１電極膜３の残り半分と第４電極膜６と
を、第２電極膜４と上記第３電極膜５の残り半分とをそ
れぞれ対向させたので、第１〜第３のバリスタＺＡ−Ｚ
Ｃを構成でき、１つの素子で３つのバリスタ機能を有す
ることができる。その結果、従来の３個のバリスタを別
個に接続する場合に比べて、実装面積を縮小でき、かつ
部品が１つあればよいから、部品点数を削減できる分コ
ストを低減でき、上述した小型化等の要請に応えられる
。なおこの場合、本実施例の３端子バリスタ１は、１枚
のバリスタ基板２に３個分の電極膜を確保する必要があ
ることから、部品形状自体は従来の１個分より大きくな
るが、従来のバリスタを３個実装する場合のスペースと
比べれば、はるかに小さくて済む。

また、本実施例のバリスタｌを実装する場合は、上記第
１〜第３電極膜３．４．５に接続された３本の端子７を
ラインに接続するだけで済み、接続個所数は従来の６個
所から３個所に削減でき、それだけ実装コストを低減で
きるとともに、生産性を向上できる。

第５図は上記実施例の変形例を示し、図中、第１図と同
一符号は同−又は相当部分を示す１本実施例は、円板状
のバリスタ基板２を採用した例であり、該バリスタ基板
２の両生面２ａ、　　２ｂに、それぞれ第１〜第４電極
膜３，４，５．６を形成し、この第１．第３及び第４電
極膜３．　５．　６のそれぞれに端子７を接続するとと
もに、上記バリスタ基板２の図示上端部の側縁２ｃで第
２．第４電極膜４．６を導通接続して構成されている。

この例においても、上記実施例と同様の効果が得られる
。

なお、上記実施例では、第２．第４電極膜４゜６をバリ
スタ基板２の側縁２ｃで導通接続した場合を例にとって
説明したが、本発明は第６図に示すように、画電極膜４
．６のリード電極膜９ａ。

９ｂを上記バリスタ基板２に穿設されたスルーホール１
０に導電膜を形成することにより接続するようにしても
よい。

〔発明の効果〕

以上のように本発明に係る３端子バリスタによれば、バ
リスタ基板の一主面に第１．第２電極膜を形成し、他主
面に、第１電極膜の一部及び第２電極膜と対向する第３
電極膜を、及び上記第１電極膜の残部と対向するととも
に上記第２ｔ８ｉ＋膜と導通接続された第４電極膜をそ
れぞれ形成し、さらに上記第１．第３電極膜及び第２又
は第４電極膜のそれぞれに端子を接続したので、１つの
素子で３つのバリスタ機能を実現できる効果があるとと
もに、実装面積を縮小でき、しかもコストを低減でき、
小型化の要請に応えられる効果がある。

【図面の簡単な説明】

第１図ないし第４図は本発明の一実施例による３ｒａ子
バリスタを説明するためのもので、第１図はその正面図
、第２図＋Ｉｌ＋はバリスタ基板の一主面の正面図、第
２開山）はその他主面側の電極を示す図、第３図はその
バリスタ基板に３つのバリスタを構成した状態を示す正
面図、第４図はその等価回路図、第５図は上記実施例の
変形例を示す正面図、第６図は他の変形例を示す正面図
、第７図は従来の三相電源ラインに採用されるバリスタ
を説明するための等価回路図である。 図において、１は３端子バリスタ、２はバリスタ基板、
２ａは一主面、２ｂは他主面、３．４゜５．６はそれぞ
れ第１〜第４電気膜、７は外部導出用端子である。 第１図 第４図

Claims (1)

【特許請求の範囲】
1. （１）バリスタ基板の一主面に、第１電極膜及び第２電
   極膜を形成し、他主面に、上記第１電極膜の一部及び上
   記第２電極膜と該基板を挟んで対向する第３電極膜を形
   成し、上記第１電極膜の残部と該基板を挟んで対向する
   第４電極膜を形成するとともに、該第４電極膜と上記第
   ２電極膜とを導通接続し、さらに上記第１，第３電極膜
   及び第２又は第４電極膜のそれぞれに外部導出用端子を
   接続したことを特徴とする３端子バリスタ。