JP3118966B2 - 積層型チップバリスタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電圧非直線抵抗体とし
て機能するバリスタ素子と抵抗素子とを一体化してなる
積層型のチップバリスタに関し、特に実装スペースの縮
小，及び部品点数の削減を図りながら、プリント基板に
実装する際の接続方向を容易に識別でき、ひいては製造
工程を簡略化できるようにした構造に関する。

【０００２】

【従来の技術】ＩＣやＬＳＩ等においては、静電気サー
ジ等の侵入によって誤動作や破壊が生じるおそれがあ
る。このような静電気等の侵入を防止するために、従
来、図１０に示すように、低電圧で電流吸収能力を持つ
積層型チップバリスタ（例えば、特公昭58-23921号公報
参照) をＩＣ回路に並列接続してＩＣを保護するように
している。このＩＣを保護するには、積層型バリスタの
制限電圧を15V 以下にする必要があることから、例えば
ＺｎＯを主成分としたバリスタでは、グレインサイズを
10μm 以上に大きくしたり，あるいは内部電極間のセラ
ミック層の厚さを10μm 以下に設定して低いバリスタ電
圧を得ている。しかし、グレインサイズを大きくした
り，厚さを小さくすると漏れ電流が大きくなったり，バ
リスタ電圧がばらついたりし易く、信頼性に劣るという
問題がある。

【０００３】このような問題を解消する手段として、従
来、図１１に示すように、積層型バリスタとＩＣとの間
に抵抗体を直列接続して回路を構成したものがある。こ
の抵抗体を付加することによって、比較的高いバリスタ
電圧を持つ積層型バリスタを使用することができ、例え
ばグレインサイズが３μm 程度で、かつ厚さ20μm 以上
のセラミック層からなる積層型バリスタを構成できる。
その結果、漏れ電流を小さくできるとともに、バリスタ
電圧を均一化でき、信頼性を向上できる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来の積層型バリスタに抵抗体を直列接続する場合、プリ
ント基板に２つの素子を別々に実装することから、実装
スペースが拡大し、高密度実装に対応できないという問
題があり、また部品点数が増える分だけ実装コストが上
昇するという問題がある。

【０００５】ここで、本件出願人は、図９に示すよう
に、バリスタ素子と抵抗体とを一体化してなる積層型の
複合チップバリスタを提案した。この積層型チップバリ
スタ１は以下の構造を有している。セラミック焼結体２
の左, 右端面にそれぞれ入力電極３，出力電極４を形成
するとともに、両側面の中央部にグランド電極５を形成
する。また上記焼結体２内に、図示しない一対の内部電
極を埋設し、この一方の内部電極を上記入力電極２に、
他方の内部電極をグランド電極５にそれぞれ接続する。
そして上記焼結体４の表面に抵抗膜６を形成し、この抵
抗膜６の両端を入力，出力電極３，４に接続して構成さ
れている。このチップバリスタ１によれば、１つの部品
でバリスタ機能と抵抗機能とを得ることができ、実装ス
ペースを縮小できるとともに、部品点数を削減でき、上
述の問題を解消できる。

【０００６】ところで、上記積層型チップバリスタ１を
回路基板等に実装する場合、図７の等価回路図に示すよ
うに、入力，出力電極３，４及びグランド電極５でＬ字
型の回路が構成されており、各電極３〜５の接続方向が
決まっている。例えば、図８に示すように、入力，出力
電極３，４の接続方向を逆方向に接続すると、高エネル
ギーのサージ電流が抵抗膜６に流れることから抵抗膜６
が焼損し、信号回路をオープンにしてしまうという問題
が生じる。従って、上記チップバリスタ１に接続方向を
識別できる表示マークを別途形成する必要があり、それ
だけ製造工数が増えることから、この点での改善が要請
されている。

【０００７】本発明の目的は、実装スペースの縮小，及
び部品点数の削減を図りながら、接続方向の表示マーク
を不要にして製造工程を簡略化できる積層型チップバリ
スタを提供することにある。

【０００８】

【課題を解決するための手段】そこで本発明は、セラミ
ック焼結体の両端面にそれぞれ入力電極，出力電極を形
成するとともに、側面にグランド電極を形成し、上記焼
結体の内部に少なくとも一対の内部電極を埋設し、この
一方の内部電極を上記入力電極に、他方の内部電極を上
記グランド電極にそれぞれ接続し、さらに上記焼結体に
上記両入力，出力電極に接続される抵抗体を配設してな
る積層型チップバリスタであって、上記グランド電極を
上記焼結体の入力電極，又は出力電極のいずれか一方側
に偏位させて形成したことを特徴としている。

【０００９】

【作用】本発明に係る積層型チップバリスタによれば、
グランド電極を入力，出力電極のいずれか一方側に寄せ
て形成したので、グランド電極の形成位置を目視するこ
とによって実装する際の接続方向が容易に識別できる。
その結果、上述の別工程による表示マークを不要にで
き、それだけ製造工程を省略でき、ひいては生産性を向
上できる。また、本発明では、単体の部品でバリスタ機
能と抵抗機能とを得ることができることから、実装スペ
ースを縮小できるとともに、部品点数を削減して実装コ
ストを低減できる。

【００１０】

【実施例】以下、本発明の実施例を図について説明す
る。図１ないし図３は、本発明の一実施例による積層型
チップバリスタを説明するための図である。図１は斜視
図、図２(a) は図１のIIａ−IIａ線断面図、図２(b) は
図１のIIｂ−IIｂ線断面図、図３は分解斜視図である。
図において、１０は本実施例の積層型チップバリスタで
ある。このバリスタ１０は、ＺｎＯを主成分とする直方
体状のセラミック焼結体１１の左, 右端面１１ａ，１１
ｂにそれぞれ入力電極１２，出力電極１３を形成すると
ともに、両側面１１ｃ，１１ｄにグランド電極１４を形
成して構成されている。

【００１１】また、上記焼結体１１の上面には、これの
両端面１１ａ，１１ｂ方向に延びる帯状の抵抗膜２０が
形成されており、この抵抗膜２０の両端は上記入力，出
力電極１２，１３に接続されている。

【００１２】上記焼結体１１内部の上部，下部には、そ
れぞれ板状に延びる第１内部電極１５，１６が２つずつ
埋設されている。この上部の内部電極１５の一端面は焼
結体１１の左側端面１１ａに露出して上記入力電極１２
に接続されており、下部の内部電極１６の一端面は右側
端面１１ｂに露出して上記出力電極１３に接続されてい
る。

【００１３】また、上記焼結体１１の内部には、上記各
第１内部電極１５，１６とセラミック層１７を挟んで対
向する第２内部電極１８，１９が２つずつ埋設されてい
る。この各内部電極１８，１９の周端面は焼結体１１の
内側に位置して封入されており、この各第２内部電極１
８，１９と上記各第１内部電極１５，１６とで挟まれた
セラミック層１７が電圧非直線特性を発現する部分とな
っている。

【００１４】さらに図３に示すように、上記各第２内部
電極１８，１９の図示左, 右両端部には、引出電極２
１，２２が接続形成されており、この各引出電極２１，
２２の端面は上記焼結体１１の両側面１１ｃ，１１ｄの
長手方向両端部に露出している。

【００１５】そして、上記左側の引出電極２１には上記
グランド電極１４が接続されており、これによりこのグ
ランド電極１４は中央部から入力電極１２側に偏位した
位置に形成されていることとなる。

【００１６】次に、本実施例の作用効果について説明す
る。本実施例の積層型チップバリスタ１０は、電源部，
信号ラインから侵入する静電気サージを吸収してＩＣや
ＬＳＩ等の破壊を防止する機能を有している。このチッ
プバリスタ１０を回路基板に接続するには、プリント基
板上の信号ラインの入力部に入力電極１２を、出力部に
出力電極１３をそれぞれ半田付け接続するとともに、ア
ースラインにグランド電極１４を半田付け接続する。こ
の場合、このグランド電極１４に近い方の電極が入力電
極１２となる。

【００１７】このように本実施例によれば、グランド電
極１４を入力電極１２側に寄せて形成したので、目視に
より接続方向を容易に識別できることから、表示マーク
を別途形成する必要はなく、この分だけ製造工程を省略
でき、ひいては生産性を向上できる。また、単一のバリ
スタ素子に抵抗を一体化したので、実装時のスペースを
縮小できるとともに、部品点数を削減してコストを低減
できる。

【００１８】また、本実施例では、焼結体１１の上部，
下部に電圧非直線特性を発現する第１，第２内部電極１
５，１８及び１６，１９を埋設し、この各第２内部電極
１８，１９の引出電極２１，２２を焼結体１１の両側面
１１ｃ，１１ｄの両端部に導出したので、上記焼結体１
１にグランド電極１４を付与する工程において、上記引
出電極２１，２２のいずれかにグランド電極１４を形成
だけで方向性を持たせることができることから、電極を
付与する際の、焼結体１１の向きを揃える作業を不要に
でき、この点からも生産性を向上できる。従って、図１
において、右側の引出電極２２にグランド電極を形成し
た場合は、符号１３が入力電極となり、符号１２が出力
電極となる。さらに、上記積層型チップバリスタ１０を
誤って逆向きに配置した場合、プリント基板のアースラ
インとグランド電極との半田付け位置が合わなくなるこ
とから、半田付け検査時に発見できる。

【００１９】ここで、図２(a) に示すように、上部の内
部電極１８と下部の内部電極１６との間が狭いと浮遊容
量Ｃｓが発生し易くなる。この浮遊容量Ｃｓは出力電極
とグランド電極（図７参照）との間に入ることから、上
記両内部電極１８，１６の距離を充分とることにより、
信号波形への影響を回避できる。

【００２０】なお、上記実施例では、焼結体１１内の上
部，下部にそれぞれ第１，第２内部電極を埋設し、該焼
結体１１の左, 右両端部に引出電極２１，２２を露出さ
せた場合を例にとって説明したが、本発明ではいずれか
一方のみに形成してもよい。また、上記抵抗膜２０を焼
結体１１の表面に形成したが、本発明では抵抗膜を焼結
体１１内に内蔵してもよい。

【００２１】図４及び図５は、それぞれ上記実施例の変
形例による積層型チップバリスタを示す図であり、図
中、図２と同一符号は同一又は相当部分を示す。図４に
示すチップバリスタ１０は、第１，第２内部電極１５，
１８及び１６，１９の配置位置を入れ換えた例である。
つまり、第１内部電極１５，１６の間にセラミック層１
７を挟んで第２内部電極１８，１９を配設して構成され
ている。この構造の場合、内部電極１５と１６との間に
浮遊容量Ｃｓが発生し易く、この浮遊容量Ｃｓは、図５
に示すように、抵抗膜２０に並列に入って高周波ノイズ
を通過させる場合があり、両内部電極間の距離を充分と
る必要がある。

【００２２】また、図５に示す積層型チップバリスタ１
０は、入力，出力電極１２，１３に接続される第１内部
電極１５，１６及びグランド電極１４に接続される第２
内部電極１８，１９をそれぞれ左, 右対象に配設して構
成した例である。この構造の場合、左, 右の電極間距離
ｄを充分とることにより、浮遊容量の発生を抑制でき、
信号及びノイズ吸収効果への影響を回避できる。

【００２３】

【発明の効果】以上のように本発明に係る積層型チップ
バリスタによれば、グランド電極を焼結体の入力，出力
電極の何れか一方側に偏位させて形成したので、実装ス
ペースの縮小，及び部品点数の削減を図りながら、別工
程による表示マークを不要にでき、それだけ製造工程を
簡略化できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例による積層型チップバリスタ
を説明するための斜視図である。

【図２】上記実施例の積層型チップバリスタの断面図で
ある。

【図３】上記実施例の積層型チップバリスタの分解斜視
図である。

【図４】上記実施例の他の例による積層型バリスタを示
す断面図である。

【図５】上記積層型バリスタの等価回路図である。

【図６】上記実施例の変形例による積層型バリスタを示
す断面図である。

【図７】本発明の成立過程を説明するための等価回路図
である。

【図８】本発明の成立過程を説明するための問題点を示
す等価回路図である。

【図９】本発明の成立過程を説明するための積層型チッ
プバリスタの斜視図である。

【図１０】従来の積層型チップバリスタの等価回路図で
ある。

【図１１】従来の積層型チップバリスタに抵抗体を付加
した等価回路図である。

【符号の説明】 １０ 積層型チップバリスタ １１ セラミック焼結体 １１ａ，１１ｂ 焼結体の両端面 １１ｃ，１１ｄ 焼結体の両側面 １２ 入力電極 １３ 出力電極 １４ グランド電極 １５，１６ 第１内部電極（一方側） １８，１９ 第２内部電極（他方側） ２０ 抵抗膜

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 セラミック焼結体の両端面にそれぞれ入
   力電極，出力電極を形成するとともに、側面にグランド
   電極を形成し、上記焼結体の内部に少なくとも一対の内
   部電極を埋設し、この一方の内部電極を上記入力電極
   に、他方の内部電極を上記グランド電極にそれぞれ接続
   し、さらに上記焼結体の表面，又は内部に上記両入力，
   出力電極に接続される抵抗体を配設してなる積層型チッ
   プバリスタであって、上記グランド電極を上記焼結体の
   入力電極，又は出力電極のいずれか一方側に偏位させて
   形成したことを特徴とする積層型チップバリスタ。