KR20170121424A

KR20170121424A - 적층형 커패시터 및 그 실장 기판

Info

Publication number: KR20170121424A
Application number: KR1020160049825A
Authority: KR
Inventors: 박흥길; 박종환
Original assignee: 삼성전기주식회사
Priority date: 2016-04-25
Filing date: 2016-04-25
Publication date: 2017-11-02
Also published as: JP2017199894A; US10128048B2; KR101892802B1; US20170309403A1; JP6904552B2

Abstract

본 발명은, 복수의 유전체층과 복수의 제1 및 제2 내부 전극을 폭 방향으로 적층하여 커패시터 바디를 형성하고, 상기 제1 및 제2 내부 전극은 서로 오버랩 되는 바디부와 상기 커패시터 바디의 실장 면을 통해 노출되며 서로 이격되게 배치되는 리드부를 각각 포함하며, 상기 커패시터 바디의 실장 면에 상기 각각의 리드부와 접속되도록 제1 내지 제3 외부 전극이 배치되고, 상기 제1 내지 제3 외부 전극은, 순서대로 적층되는 제1 내지 제3 전극층의 3중층 구조를 가지며, 상기 제1 및 제2 전극층은 금속 입자와 글라스를 포함하고, 상기 제3 전극층은 도전성 수지를 포함하는 적층형 커패시터 및 그 실장 기판을 제공한다.

Description

적층형 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}

본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.

LSI(large scale integrated circuit)와 같은 전원 회로에는 디커플링 커패시터(Decoupling Capacitor)가 실장된다.

디커플링 커패시터는 커패시터의 충전 및 방전을 통해 LSI의 전원 전압 변동을 억제하고 LSI의 성능을 보증하는 역할을 한다.

최근 LSI의 다기능화와 고집적화에 따라 소비 전류가 증가되고, 구동 주파수의 고주파화에 의해 전원 회로에 급격한 과도 전류가 발생되어 디커플링 커패시터의 고용량화와 ESL(등가직렬인덕턴스; Equivalent Series Inductance)의 저감이 요구된다.

또한, 정보통신장치의 휴대화로 전자 부품의 소형화가 요구되면서 신뢰성 및 내구성이 우수한 고성능의 디커플링 커패시터에 대한 수요가 증가하고 있다.

한편, 최근 자동차의 ECU(electrical control unit)에는 차량 탑재 카메라와 화상 처리 시스템이 다수 탑재되므로, 고도의 정보 처리와 데이터 통신을 수행하기 위해서는 고속화 및 고기능의 LSI가 요구된다.

상기 ECU의 사용환경은 큰 온도변화 및 장시간에 걸친 진동과 충격이 발생하므로, ECU에서 사용되는 전자 부품으로 특히 적층형 커패시터는 열 및 기계적 스트레스에 대한 우수한 내구성과 장기간의 신뢰성이 요구된다.

국내등록특허 제10-1514610호

본 발명의 목적은 저 ESL을 가지면서 내구성과 신뢰성이 우수한 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.

본 발명의 일 측면은, 복수의 유전체층과 복수의 제1 및 제2 내부 전극을 폭 방향으로 적층하여 커패시터 바디를 형성하고, 상기 제1 및 제2 내부 전극은 서로 오버랩 되는 바디부와 상기 커패시터 바디의 실장 면을 통해 노출되며 서로 이격되게 배치되는 리드부를 각각 포함하며, 상기 커패시터 바디의 실장 면에 상기 각각의 리드부와 접속되도록 제1 내지 제3 외부 전극이 배치되고, 상기 제1 내지 제3 외부 전극은, 순서대로 적층되는 제1 내지 제3 전극층의 3중층 구조를 가지며, 상기 제1 및 제2 전극층은 금속 입자와 글라스를 포함하고, 상기 제3 전극층은 도전성 수지를 포함하는 적층형 커패시터 및 그 실장 기판을 제공한다.

본 발명의 일 실시 형태에 따르면, 적층형 커패시터의 ESL을 낮추면서 내구성과 신뢰성을 향상시킬 수 있다.

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 뒤집어 개략적으로 나타낸 사시도이다.
도 2는 도 1의 바디에서 내부 전극의 적층 구조를 나타낸 분리사시도이다.
도 3은 도 1의 바디를 나타낸 사시도이다.
도 4는 도 3에 제1 전극층이 배치된 것을 나타낸 사시도이다.
도 5는 도 4에 제2 전극층이 더 배치된 것을 나타낸 사시도이다.
도 6은 도 5에 제3 전극층이 더 배치된 것을 나타낸 사시도이다.
도 7a는 종래의 적층형 커패시터에서 수분침입경로를 나타낸 단면도이다.
도 7b는 도 1의 I-I'선 단면도이다.
도 8은 본 발명의 다른 실시 형태에 따른 적층형 커패시터를 뒤집어 개략적으로 나타낸 사시도이다.
도 9는 도 8의 바디에 제1 전극층이 배치된 것을 나타낸 사시도이다.
도 10은 도 9에 제2 전극층이 더 배치된 것을 나타낸 사시도이다.
도 11은 도 10에 제3 전극층이 더 배치된 것을 나타낸 사시도이다.
도 12는 도 1의 적층형 커패시터가 기판에 실장되는 모습을 나타낸 사시도이다.
도 13은 도 8의 적층형 커패시터가 기판에 실장되는 모습을 나타낸 사시도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.

본 발명의 실시 예를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.

여기서, 폭 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.

적층형 커패시터

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 뒤집어 개략적으로 나타낸 사시도이고, 도 2는 도 1의 바디에서 내부 전극의 적층 구조를 나타낸 분리사시도이고, 도 3은 도 1의 바디를 나타낸 사시도이고, 도 4는 도 3에 제1 전극층이 배치된 것을 나타낸 사시도이고, 도 5는 도 4에 제2 전극층이 더 배치된 것을 나타낸 사시도이고, 도 6은 도 5에 제3 전극층이 더 배치된 것을 나타낸 사시도이다.

도 1 내지 도 6을 참조하면, 본 실시 형태에 따른 적층형 커패시터(100)는 바디(110)와 제1 내지 제3 외부 전극(140, 160, 150)을 포함한다.

바디(110)는 폭 방향으로 적층되는 복수의 유전체층(111)과, 유전체층(111)을 사이에 두고 폭 방향을 따라 번갈아 배치되는 복수의 제1 및 제2 내부 전극(120, 130)을 포함한다.

바디(110)는 복수의 유전체층(111)과 제1 및 제2 내부 전극(120, 1302)을 폭 방향으로 적층한 다음 소성하여 형성되며, 형상에 특별히 제한은 없지만 도시된 바와 같이 대략적으로 육면체 형상을 가질 수 있다.

이때, 바디(110)는, 서로 대향되는 두께 방향(T)의 제1 및 제2 면과, 상기 제1 및 제2 면을 연결하며 서로 대향되는 길이 방향(L)의 제3 및 제4 면과, 서로 대향되는 폭 방향(W)의 제5 및 제6 면을 가질 수 있다.

이하, 본 실시 형태에서, 적층형 커패시터(100)의 실장 면은 바디(110)의 제1 면으로 도 1에서 바디(110)의 상면으로 정의하여 함께 설명하기로 한다.

유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

이때, 유전체층(111)의 두께는 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.

또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO₃)계 또는 티탄산스트론튬(SrTiO₃)계 분말 또는 티탄산 마그네슘 등을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.

또한, 바디(110)는 마진으로서 폭 방향의 양쪽 최외곽에 커버(112, 113)가 배치될 수 있다.

커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.

이러한 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 바디(110)의 폭 방향의 양쪽 최외곽에 각각 적층하여 마련할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행한다.

제1 및 제2 내부 전극(120, 1302)은 서로 다른 극성을 인가받는 전극으로서, 바디(110) 내부에 배치되며, 유전체층(111)을 사이에 두고 폭 방향으로 번갈아 배치된다.

이때, 제1 및 제2 내부 전극(120, 130)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.

또한, 제1 및 제2 내부 전극(120, 130)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.

이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

또한, 본 실시 형태의 제1 및 제2 내부 전극(120, 130)은 바디(110)의 제3 및 제4 면로부터 일정거리 이격되게 배치될 수 있으며, 이에 이격된 거리만큼 바디(110)에 길이 방향의 마진이 형성될 수 있다.

제1 내부 전극(120)은 폭 방향으로 서로 이웃하게 배치되는 제2 내부 전극(130)의 후술하는 제2 바디부와 중첩되어 용량 형성에 기여하는 제1 바디부(121)와, 제1 바디부(121)에서 연장되어 바디(110)의 제1 면을 통해 각각 노출되는 제1 및 제2 리드부(122, 123)를 포함한다.

이때, 제1 및 제2 리드부(122, 123)는 바디(110)의 길이 방향을 따라 서로 이격되게 배치되고, 제1 및 제3 외부 전극(140, 150)과 각각 접촉되어 전기적으로 접속된다.

제2 내부 전극(130)은 폭 방향으로 서로 이웃하게 배치되는 제1 내부 전극(120)의 제1 바디부(121)와 중첩되어 용량 형성에 기여하는 제2 바디부(131)와, 제2 바디부(131)에서 연장되어 바디(110)의 제1 면을 통해 노출되는 제3 리드부(132)를 포함한다.

또한, 제3 리드부(132)는 바디(110)의 길이 방향을 따라 제1 및 제2 리드부(122, 123) 사이에 배치되고, 제2 외부 전극(160)과 접촉되어 전기적으로 접속된다.

일반적인 적층형 커패시터는 바디의 길이 방향으로 서로 대향되는 양단에 외부 전극이 배치되므로 외부 전극에 교류 인가시 전류의 경로가 길기 때문에 전류 루프가 보다 크게 형성되고, 이는 유도 자기장의 크기를 증가시켜 전자 부품의 인덕턴스를 증가시키는 원인이 될 수 있다.

본 실시 형태에서는 바디(110)의 제1 면에 제1 내지 제3 외부 전극(140, 160, 150)이 모두 배치되므로 전류의 경로를 단축하여 전류 루프를 감소시킴으로써 전자 부품의 인덕턴스를 저감시킬 수 있다.

제1 내지 제3 외부 전극(140, 160, 150)은 바디(110)의 제1 면에 바디(110)의 길이 방향을 따라 서로 이격되게 순차적으로 배치된다.

또한, 제1 및 제3 외부 전극(140, 150)은 바디(110)의 길이 방향의 제3 및 제4 면으로부터 이격되게 배치될 수 있다.

이때, 제1 내지 제3 외부 전극(140, 160, 150)은 바디(110)에서부터 순서대로 적층되는 제1 전극층(141, 161, 151), 제2 전극층(142, 143, 162, 163, 152, 153) 및 제3 전극층(144, 164, 154)을 포함한다.

제1 전극층(141, 161, 151)은 금속 입자와 글라스를 포함하며, 바디(110)의 실장 면인 제1 면에 배치되어 각각 제1, 제3 및 제2 리드부(122, 132, 123)의 노출된 부분과 접촉하여 서로 대응하는 내부 전극과 외부 전극을 전기적으로 연결하는 역할을 한다.

제2 전극층(142, 143, 162, 163, 152, 153)은 금속 입자와 글라스를 포함하며, 바디(110)의 폭 방향의 제5 및 제6 면에서 제1 전극층(141, 161, 151)의 일부를 덮도록 각각 연장된다.

다른 예로서, 제2 전극층(142, 143, 162, 163, 152, 153)은 도전성 수지를 포함하며, 바디(110)의 폭 방향의 제5 및 제6 면에서 제1 전극층(141, 161, 151)의 일부를 덮도록 각각 연장될 수 있다. 이 경우 도전성 수지의 탄성력에 의해 기계적 스트레스로부터 바디를 보호할 수 있다.

또한, 제2 전극층(142, 143, 162, 163, 152, 153)은 바디(110)의 폭 방향의 제5 및 제6 면에서 제2 면의 일부까지 각각 연장될 수 있으며, 이에 제1 내지 제3 외부 전극(140, 160, 150)의 고착 강도를 향상시킬 수 있다.

제3 전극층(144, 164, 154)은 도전성 수지를 포함하고, 제1 전극층(141, 161, 151)과 제2 전극층(142, 143, 162, 163, 152, 153)을 각각 모두 커버하도록 형성된다.

한편, 제3 전극층(144, 164, 154) 상에는 필요시 도금층(145, 165, 155)이 각각 더 형성될 수 있으며, 도금층(145, 165, 155)은 니켈(Ni) 도금층(131b, 132b, 133b)과 니켈(Ni) 도금층(131b, 132b, 133b) 상에 형성되는 주석(Sn) 도금층을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

도 7a를 참조하면, 종래의 적층형 커패시터는, 도금층(2)이 외부 전극(1)의 둘레를 단순히 덮고 있어서, 외부 전극(1)의 밴드의 단부가 위치하는 부분은 수분의 유입에 취약한 문제가 있다. 즉, 이 부분을 통해 바디(10)의 상면으로 노출된 내부 전극(3)으로 수분이 유입되면서 절연 저항 저하 등의 신뢰성 열화 문제가 발생할 수 있다.

그러나, 도 7b를 참조하면, 본 실시예의 외부 전극은 이러한 수분 침입경로를 3중층 형태로 차단함으로써, 수분과 습기에 대한 차폐 효과가 커 내습성이 우수하고, 종래의 적층형 커패시터의 구조에서, 내부 전극의 노출부로 수분이 유입되면서 발생하는 절연 저항 저하 등의 신뢰성 열화 문제를 효과적으로 방지할 수 있다.

또한, 바디의 측면으로 연장되는 제2 전극층에 의해 바디 내부의 발열이 외부로 방열될 수 있어 제품의 신뢰성을 높일 수 있고, 리플 전류의 허용치를 높게 설정할 수 있다.

변형 예

도 8은 본 발명의 다른 실시 형태에 따른 적층형 커패시터를 뒤집어 개략적으로 나타낸 사시도이고, 도 9는 도 8의 바디에 제1 전극층이 배치된 것을 나타낸 사시도이고, 도 10은 도 9에 제2 전극층이 더 배치된 것을 나타낸 사시도이고, 도 11은 도 10에 제3 전극층이 더 배치된 것을 나타낸 사시도이다.

여기서, 앞서 설명한 일 실시 형태와 동일한 부분에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 외부 전극의 구조에 대해 구체적으로 설명한다.

도 8 내지 도 11을 참조하면, 본 실시 형태의 적층형 커패시터(300)는, 제1 내지 제3 외부 전극(340, 360, 350)이 바디(310)의 제1 면에 바디(310)의 길이 방향을 따라 서로 이격되게 순차적으로 배치된다.

이때, 제1 내지 제3 외부 전극(340, 360, 350)은 바디(310)에서부터 순서대로 적층되는 제1 전극층(341, 361, 351), 제2 전극층(342, 362a, 362b, 352) 및 제3 전극층(343, 363, 353)을 포함한다.

제1 전극층(341, 361, 351)은 금속 입자와 글라스를 포함하며, 바디(310)의 실장 면인 제1 면에 배치되어 각각 앞에서 설명한 제1, 제3 및 제2 리드부(122, 132, 123)의 노출된 부분과 접촉하여 서로 대응하는 내부 전극과 외부 전극을 전기적으로 연결하는 역할을 한다.

제2 전극층(342, 362a, 362b, 352)은 금속 입자와 글라스를 포함한다.

제1 및 제3 외부 전극(340, 350)의 경우, 제2 전극층(342, 352)이 바디(310)의 길이 방향의 제3 및 제4 면에서 제1 전극층(341, 351)의 일부까지 연결되어 전기적으로 접속된다. 이때, 제2 전극층(342, 352)은 바디(310)의 길이 방향의 제3 및 제4 면에서 제2 면의 일부까지 각각 연장되어 제1 및 제3 외부 전극(340, 350, 360)의 고착 강도를 향상시킬 수 있다.

제2 외부 전극(360)의 경우, 제2 전극층(362a, 362b)이 바디(310)의 폭 방향의 제5 및 제6 면에서 제1 전극층(361)의 일부까지 각각 연장된다. 이때, 제2 전극층(362a, 362b)은 바디(310)의 폭 방향의 제5 및 제6 면에서 제2 면의 일부까지 각각 연장되어 제2 외부 전극(360)의 고착 강도를 향상시킬 수 있다.

제3 전극층(343, 363, 353)은 도전성 수지를 포함하고, 제1 전극층(341, 361, 351)과 제2 전극층(342, 362a, 362b, 352)을 각각 모두 커버하도록 형성된다.

한편, 제3 전극층(343, 363, 353) 상에는 필요시 도금층(345, 365, 355)이 각각 더 형성될 수 있으며, 도금층(345, 365, 355)은 니켈(Ni) 도금층(131b, 132b, 133b)과 니켈(Ni) 도금층(131b, 132b, 133b) 상에 형성되는 주석(Sn) 도금층을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

본 실시 예와 같이 제2 전극층의 구조를 변경하면, 기판에 실장시 제2 외부 전극과 제1 및 제3 외부 전극에 도포되는 솔더의 거리가 멀어지게 되므로 솔더 브릿지 현상을 방지할 수 있다.

적층형 커패시터의 실장 기판

도 12는 도 1의 적층형 커패시터가 기판에 실장되는 모습을 나타낸 사시도이다.

도 12를 참조하면, 본 실시 형태에 따른 적층형 커패시터의 실장 기판(200)은 적층형 커패시터(100)가 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 내지 제3 전극 패드(221-223)를 포함한다.

이때, 적층형 커패시터(100)는 제1 내지 제3 외부 전극의 도금층(145, 165, 155)이 제1 내지 제3 전극 패드(221-222) 위에 각각 접촉되게 위치한 상태에서 솔더(230)에 의해 부착되어 기판(210)과 전기적으로 연결될 수 있다.

한편, 본 실시 형태는 도 1의 적층형 커패시터를 기판에 실장하는 형태로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니다.

일례로서, 도 13에 도시된 바와 같이, 도 8에 도시된 적층형 커패시터 등도 유사한 구조로 기판에 실장하여 실장 기판을 구성할 수 있다.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100, 300: 적층형 커패시터
110, 310: 세라믹 바디
111: 유전체층
112, 113: 커버
121, 122: 제1 및 제2 내부 전극
140, 160, 150: 제1 내지 제3 외부 전극
200: 실장 기판
210: 기판
221. 223. 222: 제1 내지 제3 전극 패드
230: 솔더

Claims

폭 방향으로 적층되는 복수의 유전체층과, 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 바디; 및
상기 바디의 실장 면에 상기 바디의 길이 방향을 따라 이격되게 배치되는 제1 내지 제3 외부 전극; 을 포함하며,
상기 제1 내부 전극은 제1 바디부와 상기 제1 바디부에서 상기 바디의 실장 면을 통해 노출되도록 연장되는 제1 및 제2 리드부를 포함하며, 상기 제1 및 제2 리드부는 상기 바디의 길이 방향을 따라 서로 이격되게 배치되고 상기 제1 및 제3 외부 전극과 각각 접속되며,
상기 제2 내부 전극은 제1 바디부와 오버랩 되는 제2 바디부와 상기 제2 바디부에서 상기 바디의 실장 면을 통해 노출되도록 연장되는 제3 리드부를 포함하며, 상기 제3 리드부는 상기 제1 및 제2 리드부 사이에 배치되고 상기 제2 외부 전극과 접속되며,
상기 제1 내지 제3 외부 전극은, 순서대로 적층되는 제1 내지 제3 전극층의 3중층 구조를 가지며, 상기 제1 및 제2 전극층은 금속 입자와 글라스를 포함하고, 상기 제3 전극층은 도전성 수지를 포함하는 적층형 커패시터.
제1항에 있어서,
상기 제1 및 제3 외부 전극이 상기 바디의 길이 방향의 양 면으로부터 이격되게 배치되는 적층형 커패시터.
제1항에 있어서,
상기 제1 내지 제3 외부 전극은, 상기 제1 전극층이 상기 바디의 실장 면에서 상기 바디의 폭 방향의 양면의 일부까지 각각 연장되고, 상기 제2 전극층이 상기 바디의 폭 방향의 양면에서 상기 제1 전극층의 일부까지 각각 연장되고, 상기 제3 전극층이 상기 제1 및 제2 전극층을 커버하도록 배치되는 적층형 커패시터.
제3항에 있어서,
상기 제1 내지 제3 외부 전극은, 상기 제2 및 제3 전극층이 상기 바디의 실장 반대 면의 일부까지 연장되는 적층형 커패시터.
제1항에 있어서,
상기 제1 내지 제3 외부 전극은, 상기 제3 전극층 상에 형성되는 도금층을 더 포함하는 적층형 커패시터.
제1항에 있어서,
상기 제1 및 제2 내부 전극이 상기 바디의 길이 방향의 양 면으로부터 이격되게 배치되는 적층형 커패시터.
제1 항에 있어서,
상기 제2 외부 전극은, 상기 제1 전극층이 상기 바디의 실장 면에서 상기 바디의 폭 방향의 양면의 일부까지 각각 연장되고, 상기 제2 전극층이 상기 바디의 폭 방향의 양면에서 상기 제1 전극층의 일부까지 각각 연장되고, 상기 제3 전극층이 상기 제1 및 제2 전극층을 커버하도록 배치되며,
상기 제1 및 제3 외부 전극은, 상기 제1 전극층이 상기 바디의 실장 면에서 상기 바디의 폭 방향의 양면의 일부까지 각각 연장되고, 상기 제2 전극층이 상기 바디의 길이 방향의 양면에서 상기 제1 전극층의 일부까지 각각 연장되고, 상기 제3 전극층이 상기 제1 및 제2 전극층을 커버하도록 배치되는 적층형 커패시터.
제7항에 있어서,
상기 제1 내지 제3 외부 전극은, 상기 제2 및 제3 전극층이 상기 바디의 실장 반대 면의 일부까지 연장되는 적층형 커패시터.
제7항에 있어서,
상기 제1 내지 제3 외부 전극은, 상기 제3 전극층 상에 형성되는 도금층을 더 포함하는 적층형 커패시터.
상부에 제1 내지 제3 전극 패드를 갖는 기판; 및
상기 제1 내지 제3 전극 패드 위에 제1 내지 제3 외부 전극이 각각 배치되어 상기 기판 상에 실장되는 제1항 내지 제9항 중 어느 한 항의 적층형 세라믹 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.