CN1830086A - 复合式层压芯片元件 - Google Patents

复合式层压芯片元件 Download PDF

Info

Publication number
CN1830086A
CN1830086A CNA2004800217963A CN200480021796A CN1830086A CN 1830086 A CN1830086 A CN 1830086A CN A2004800217963 A CNA2004800217963 A CN A2004800217963A CN 200480021796 A CN200480021796 A CN 200480021796A CN 1830086 A CN1830086 A CN 1830086A
Authority
CN
China
Prior art keywords
conductive pattern
pattern layer
layer
laminated chip
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004800217963A
Other languages
English (en)
Other versions
CN1830086B (zh
Inventor
朴寅吉
黄舜夏
金德熙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Moda Innochips Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020030052562A external-priority patent/KR100470116B1/ko
Application filed by Moda Innochips Co Ltd filed Critical Moda Innochips Co Ltd
Priority claimed from PCT/KR2004/001759 external-priority patent/WO2005013367A1/en
Publication of CN1830086A publication Critical patent/CN1830086A/zh
Application granted granted Critical
Publication of CN1830086B publication Critical patent/CN1830086B/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Coils Or Transformers For Communication (AREA)

Abstract

本发明是关于根据期望目的通过结合不同元件的方法制作具有期望电性质的层压芯片元件。更详细说，本发明是关于具有优良高频特性的层压芯片元件，并通过控制层压芯片元件的电容和感应系数至预期值而制作层压芯片元件。本发明制作的层压芯片元件包括至少一块位于第一和第二导电层之上的第一电路板，其中第一和第二导电层相互分离与第一电路板的两端点处于同一方向、至少一块位于第三导电层之上的第二电路板且处于第一电路板的两端点的横面，其中第一和第二导电层的一端点分别与第一和第二外接头相连，第三导电层中至少有一端点与第三外接头相接以及第一和第二电路板层压。另外制作的层压芯片元件也可包括至少一块位于第一导电层之上的第一电路板，第一导电层由第一至第三接点组成，第一和第二接点彼此分隔处于第一电路板两端点的方位，第二接点与第一和第二接点彼此相连以便获得预定的感应系数、至少一块位于第二导电层之上的第二电路板且处于第一电路板两端点的横向，其中第一和第二接点分别与第一和第二外接头相接，第二导电层中至少一端点与第三外接头相连，第一和第二电路板层压。

Description

复合式层压芯片元件
技术领域
本发明涉及根据目标的预期要求通过结合不同元件而制作出期望电性质的层压芯片元件。更为具体地说，本发明是有关具有优良的高频性质的层压芯片元件的制作以及如何控制层压芯片元件的电容和感应系数使其达到预期值。本发明也涉及通过结合变阻器、电阻器以及传感器等无源元件制作层压芯片元件以确保半导体集成电路和主要的电子元件不受过电压和静电环境的影响。
背景技术
在电子电路中，电阻器(R)、电容器(C)以及传感器(L)都是典型的无源元件，它们的性能及作用各不相同。
电阻器在电路中起着控制电流的作用，而其在交流电路中也起着阻抗匹配的作用；电容器则具有阻止直流电的通过而允许交流电通过，另外，电容器也可用于时间常数电路、延时电路以及RC和LC滤波电路中，起着滤除噪音的作用；传感器可以结合电容器做成各种滤波器。此类滤波器可以滤除噪音或有选择性地遮罩某种频率的信号，而其他频率的信号则可以完全通过。
一般来说，由于变阻器可以根据电压的不同来改变电阻，所以其在保护主要电子元件以及使电路免遭过压和静电环境的影响方面被广泛使用。电流在正常状态下并不经过变阻器，但是当过压超过预设值时，如“雷电”瞬间或类似的形式通过变阻器的两个接线端，变阻器的电阻很快下降，因此，绝大部份电流通过变阻器而没有任何电流流通至其他元件从而保护了电路免遭过压的影响。考虑到目前电子仪器微型化的趋势，此类变阻器也趋向于微型化、矩阵化以确保大型集成电路免遭静电和过压的影响。
另外，当过压不存在的正常状态下变阻器还具有电容器的作用。电容器有如此性质：只有当电流或电压在独立的电极之间变化时，才允许信号通过。但是电容器并不仅有电容也有干扰电感。与其相同，传感器也并不是仅有电感，它也存在干扰电容，它也能够阻止导线中电流的变动。由此可见，在预计的频率即自身共振频率之下，元件的功能是可以改变的。
采用结合有电阻器的变阻器可确保电子设备的稳定运行，因为主要的电子元件或电路都能够有效地受到保护而不受过压的影响，并且噪音也将除去。
当过压不再存在时，结合电阻器的变阻器可以发挥结合有电阻器的电容器的作用。另外，结合有传感器的变阻器可以组成π型滤波器(含有电容器和传感器)，其具有除去高频噪音的优异性质。在过压存在于电路中的情况下，带有电阻器的变阻器或带有传感器的变阻器仍具有变阻器的功能，它可以保护电路免遭过流。通常，电阻器、传感器以及电容器等典型的无源元件的适当组合在电路中可以起到很好的阻抗匹配、滤出高频或低频噪音和在某段频率范围内滤选单一信号的作用。
如果将无源元件通过导线连接而形成电子电路中的组合式元件，因电流导线一般会延伸，故串连电感和电阻的大小随着导线的长度而变化。因此通常避免高频电流流动，而由于各个元件的电能损耗，接入损耗也将发生。如上述原因，复合式层压芯片元件可通过组合不同元件而产生。
图35为根据先前技术制作复合式层压芯片元件的流程图，在此是将四个电容器元件组合为一个单一芯片元件。图36和37分别为传统层压芯片元件的剖视图和平面图。根据图35，四个第一导电图案层1410彼此平行地排列在第一电路板1401上，而每个第一导电图案层首尾相对地排列。第一电路板1401中的每个第一导电图案层1410的两个尾端延伸至分别与第一外接头1430和第二外接头相连接，其分别作为输入、输出接头。装配有第二导电图案层1411的第二电路板1402位于第一导电图案层1410之上，第二电路板1402的两个尾端延伸至与第三外接头1432连接，其作为接地端。层叠并压紧芯片之后，将层压板切割成适当的大小，再将其热压，这样每个芯片都被做成了一元件体。如图35(b)所示，必须形成元件体的第一、第二导电图案层1410和1411以便第一、第二导电图案层1410和1411之两端能够暴露于元件体的外表面。所图35(c)所示，在元件体的外表面形成第一、第二、第三外接头1430、1431和1432，以将外接头分别与相应的第一、第二导电层1410和1411的尾端连接之后，芯片元件组装完毕。与此同时，在图中采用虚线(双点虚线)分界表示一个单元元件。
图36为采用图35所示制作程序而得的芯片元件B-B面剖视图，图37为完成后的芯片元件平面图。当施加电压时，电容器是用作储存电荷的电子元件，它一般由两个通过介电质分离而绝缘的电极组成。如图36所示，第一、第二导电图案层1410和1411透过一线路板而彼此分隔；如图37所示，第一导电图案层1410通过一重叠段1440重叠在第二导电图案层1411之上，其电容与重叠段1440的面积成正比而与线路板的厚度成反比。
层压芯片元件可以用如图38的等效电路图来表示。与两端层压芯片不同，图35至38所示的层压芯片有一个特别的内置电极结构，其中在第一和第二导电图案层所流电流横切彼此为90度，其就是所谓的穿心式电容器。
图39分别展示了三端穿心式电容器作为低通滤波器(a)和普通电容器作为低通滤波器(b)的频率特性曲线图。如图所示，与普通电容器相比较，穿心式电容器具有更高的自身共振频率。因为所有的输入输出端以及接地端完全处于单一芯片元件之内，所以可以获得相对于高频噪音之高接入损耗。因此实际上，三端穿心式层压芯片元件在电子电路中被广泛的使用。
然而，传统的层压芯片元件在获得良好的阻抗匹配、除去高/低频噪音和在特定频率范围内选择单一信号等的性能方面并不理想，而且对使用者来说想获得预期值的电容、电阻和电感也不容易。因此，在制作适合要求频率特性的元件方面还存在一定的困难。
另外，因为传统层压芯片元件的制作程序本身就非常复杂和困难，通过组合不同元件制作复合芯片以及将多个单元元件集成为矩阵排列的单一芯片就更加困难和复杂了。
发明内容
为了解决层压芯片元件制造相关技术中存在的问题，本发明的目的之一为制作一种具有良好的频率特性(如去噪音、低接入损耗等等)的层压芯片元件。
本发明的再一目的为制作一种可以根据元件的预期目标获得预期值的电容、电阻和电感的层压芯片元件。
本发明的另一目的为制作一种能够保护主要电子元件如半导体集成电路不受过压和静电环境影响的层压芯片元件。
本发明的又一目的为制作一种层压芯片元件，并通过采用矩阵排列将多个需求元件组合为单一芯片片而无需额外工序的方法从而使其制作程序最简化。
根据本发明之目的，提供一层压芯片元件包括，至少一个形成有第一、第二导电层的第一线路板(第一、第二导电层在第一线路板两个尾端的径向上彼此分隔)以及至少一个具有第三导电层的第二线路板(第三导电层位于第一线路板两尾端的横向上，第一、第二导电层之一端分别与第一、第二外接头连接而至少第三导电层之一端与第三外接头连接)；其中第一、第二线路板彼此层叠。
根据本发明要达到的另一目标，提供一层压芯片元件包括，至少一个形成有第一、第二导电层的第一线路板(第一、第二导电层在第一线路板两个尾端的径向上彼此分隔)以及至少一个具有第三导电层的第二线路板(第三导电层位于第一线路板两尾端的横向上，第一、第二导电层之一端分别与第一、第二外接头连接而第三导电层之第一、第二节的两相对端分别与第三、第四外接头连接)；其中第一、第二线路板彼此层叠。
第一、第二线路板彼此之间可交替层叠。而两块第二线路板之间可层叠而相邻。
根据本发明之又一目的，提供一层压芯片元件包括，至少一个形成有第一导电层之第一线路板，而第一导电层形成于第一线路板两端点径向上，至少一个形成有第二导电层之第二线路板，第二导电层形成于与第一导电层相同之方向，以及至少一个形成有第三导电层之第三线路板，第三导电层形成于第一线路板两末端横向上，其中第一、第二导电层之一端分别与第一、第二外接头连接且至少第三导电层之一端与第三外接头连接。第一至第三线路板层叠。
两个第二线路板可彼此层叠而相邻。较佳，层压芯片元件还应包括，至少一个形成有第二导电层之第二线路板，第二导电层形成于第一导电层径向上，其中第二导电层的一端与第二外接头连接。第一至第三线路板可层叠，而使一或更多个第三线路板能够位于第一和第二线路板之间。
根据本发明之另一目的，提供一层压芯片元件，包括至少一个形成有第一导电层之第一线路板，而第一导电层形成于第一线路板两端点径向上，至少一个形成有第二导电层之第二线路板，第二导电层形成于与第一导电层相同之方向，至少一个形成有第三导电层之第三线路板，第三导电层形成于第一线路板两末端横向上，以及至少一个形成有第四导电层之第四线路板，第四导电层形成于与第三导电层相同之方向，其中第一和第二导电层的两相反末端分别与第一、第二外接头连接，第三、第四导电层的两反相末端分别与第三、第四外接头连接。第一至第四线路板层叠。
第三和第四线路板可位于第一和第二线路板之间。
根据本发明之另一目的，提供一层压芯片元件，包括至少一个形成有第一导电层之第一线路板，而第一导电层形成于第一线路板两端点径向上，至少一个形成有第二导电层之第二线路板，第二导电层形成于与第一导电层相同之方向，以及至少一个形成有第三导电层之第三线路板，第三导电层形成于与第一导电层相同之方向，其中第一和第二导电层的两相反末端分别与第一、第二外接头连接，第三导电层的一端分别与第三外接头连接。第一至第三线路板层叠。
第一层压板由两块第一线路板和镶嵌于两块第一线路板之间的一第三线路板组成，第二层层压板由两块第二线路板和镶嵌于两块第二线路板之间的一第三线路板组成。第一与第二层层压板可以彼此层压。一或更多个第三线路板可位于第一和第二线路板之间。
根据本发明之一目的，提供一层压芯片元件，包括至少一个具有第一导电层之第一线路板，其中第一导电层由第一至第三段所组成，第一、第二段在第一线路板两个尾端的径向上彼此分隔，第三段与第一、第二段分隔并位于第一线路板两末端的横向上；至少一个具第二导电层之第二线路板，其中第二导电层由第四、第五段组成，第四段与第一、第三段部份重叠，第五段与第二、第三段部份重叠，而第一、第二段之一末端分别与第一、第二外接头连接，至少第三段之一端与第三外接头连接，第一、第二线路板层叠。第一和第二线路板可交替彼此层叠。
在先前的层压芯片元件中，导电层间的重叠段面积彼此之间可以不同。
在先前的层压芯片元件中，较佳状况下，电阻图案层位于层压芯片元件上，电阻图案层的两末端分别与第一、第二外接头连接。在此种情况下，可形成两个金属垫片彼此之间相互隔离，而形成电阻图案层以便将两个金属垫片连接起来。另外，在层压线路板之最顶层还可形成一个绝缘图案或层。电阻图案层一般包括电阻材料如镍-铬(Ni-Cr)或氧化钌(RuO2)。或者，芯片元件(据前面介绍)还包括至少一个形成有电阻图案层的电阻器线路板，其中至少有一个电阻器线路板经层叠。
在先前的层压芯片元件中，较佳情况下，在层压芯片元件上必须安装电感图案层，电感图案层的两端点分别与第一、第二外接头连接。更佳状况下，电感图案层应该是螺旋形的，在螺旋型电感图案层的根轴方向上有一个绝缘桥，而一桥图案层从电感图案层的中心端延伸到其外部。在更较佳的情况下，在层压芯片元件上应该有一铁酸盐层，而电阻图案层处于铁酸盐层之上。电感图案层包括诸如银(Ag)、铂(Pt)和钯(Pd)等金属材料，同时，电感图案层也可以包括诸如Ni-Cr和RuO2等电阻材料。可形成两个金属垫片彼此之间相互隔离，形成电感图案层以便将两个金属垫片连接起来。另外，在层压线路板之最顶层还安装有一绝缘图案或层。
据前面介绍，复数个层压芯片元件彼此之间平行摆放而整合制作成矩阵排列，也就是说，在相应的的线路板相对末端的方向上，形成多个导电图案层彼此相互平行，以便于多个单元元件能够集成制作成矩阵排列的层压芯片元件。另外，在相应的线路板相对末端的横向方位上所形成导电图案层，会延伸于各个单元元件之上。在较佳情况下，上述提到的多个层压芯片元件上的某些电感图案层一般位于层压芯片元件的上表面，除此之外的电感图案层位于层压芯片元件的下表面，而且每个电感图案层的两端点均与相应的第一、第二外接头连接。更佳条件下，复数个电感线路板都应进一步层压，在每个电感线路板上至少有一个电感图案层，且其每个电感图案层的两端点均与相应的第一、第二外接头连接。在此条件下，电感图案层可以是蜿蜒迂回形状的。
在先前的层压芯片元件中，较佳情况下，大多数电感线路板需进一步层压，在每个电感线路板之上都有一个电感图案层，且电感图案层通过电感线路板上的贯穿孔彼此串连连接起来，连接后的电感图案层的两端点再分别与第一、第二外接头连接。在更佳的条件下，贯穿孔采用导电材料填满以便将电感图案层相互连接起来。在此条件下，电感线路板包括形成有第一电感图案层的第一电感线路板，其中第一电感图案层的一端点延伸至第一电感线路板之边缘而一贯穿孔存在于第一电感图案层另一端点，形成有第二电感图案层的第二电感线路板，其中第二电感图案层的一端点延伸至第二电感线路板的边缘而一贯穿孔存在于第二电感图案层另一端点，以及形成有第三电感图案层的第三电感线路板，其中第三电感图案层两端上各有一贯穿孔，其中第三电感线路板位于第一、第二线路板之间，贯穿孔内填满导电材料，第一、第二电感图案层的一端分别与第一、第二外接头连接，第一至第三电感图案层通过填充在贯穿孔内的导电材料彼此连接。另外，电感图案层也可以形成于第一、第二外接头的方向上。多个此类层压芯片元件可平行摆放而集成制作为矩阵式的。也就是说，在相应的线路板相对末端的方位上所形成的多个导电层彼此相互平行，以便于多个单元元件能够集成制作成矩阵排列的层压芯片元件。另外，相应的线路板相对末端的横向方位上所形成之导电层延伸于各个单元元件之上。
根据本发明之另一方面，提供一层压芯片元件，包括至少一个具有第一导电层之第一线路板，其中第一导电层由第一至第三段所组成，第一、第二段在第一线路板两个尾端的径向上彼此分隔而连接两者之第三段具有一预先决定之电感，；至少一个具第二导电层之第二线路板，其中第二导电层位于第一线路板两末端的横向上，而第一、第二段分别与第一、第二外接头连接，至少第二导电层之一端与第三外接头连接，第一、第二线路板层叠。较佳，第一和第二线路板可交替彼此层叠，而对应第一线路板上第一导电层之第一、第二段分与其对应之第一、第二外接头相连。
根据本发明之目标，提供一层压芯片元件，包括至少具有第一导电层的第一线路板而第一导电层形成于第一线路板两端点径向上，以及至少一个形成有第二导电层之第二线路板而第二导电层形成于与第一导电层相同之方向；其中第一导电层两端分别与第一、第二外接头连接，第二导电层的一接头连接段与第三外接头连接，第一、第二线路板层压。接头连接段可以是第二导电层的一末端，也可以是第二导电层的中段。另外，接头连接段还是第二导电层的两末端。在此较佳条件下，位于相应的线路板上的第一、第二导电层彼此平行排列，以便单元元件能够集成制作为层压芯片元件，最外两层之第二导电层的接头连接段与第三外接头连接，而其他的第二导电层的接头连接段则与比邻的第二导电层的接头连接段一一对应相接，对任一单元元件，任一第一导电层的两端点与第一、第二外接头相接。一或更多个的第二线路板位于两块第一线路板之间。
在较佳条件下，先前的层压芯片元件的线路板可以包括铁酸盐线路板、陶瓷线路板、变阻器线路板、PTC热敏电阻器线路板或NTC热敏电阻器线路板等，导电图案层可以包括金属材料如Ag、Pt和Pd，其中某些导电图案层可以包括电阻材料如Ni-Cr和RuO2。
为让本发明之上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
结合所附图形以及通过对可选实施例的以下描述，本发明的特性及优点显而易见，附图描述如下：
图1是根据本发明的实施例1而制作层压芯片元件的制作程序图。
图2是根据本发明的实施例1而制作的层压芯片元件的剖视图。
图3是根据本发明的实施例1而制作的层压芯片元件的等效电路图。
图4是根据本发明的实施例1而制作的层压芯片元件的频率特性的曲线图。
图5是根据本发明的实施例2而制作的层压芯片元件的制作程序图。
图6是根据本发明的实施例2而制作的层压芯片元件的剖视图。
图7是根据本发明的实施例3而制作的层压芯片元件的制作程序图。
图8是根据本发明的实施例4而制作的层压芯片元件的制作程序图。
图9是根据本发明的实施例4而制作的层压芯片元件的剖视图。
图10是根据本发明的实施例5而制作的层压芯片元件的制作程序图。
图11是根据本发明的实施例5而制作的层压芯片元件的频率特性的曲线图。
图12是根据本发明的实施例6而制作的层压芯片元件的制作程序图。
图13是根据本发明的实施例6而制作的层压芯片元件的等效电路图。
图14是根据本发明的实施例7而制作的层压芯片元件的制作程序图。
图15是根据本发明的实施例7而制作的层压芯片元件的平面图。
图16是根据本发明的实施例7而制作的层压芯片元件的等效电路图。
图17是根据本发明的实施例7而制作的一修改层压芯片元件的透视图。
图18是根据本发明的实施例7而制作的另一修改层压芯片元件的透视图。
图19是根据本发明的实施例8而制作的层压芯片元件的制作程序图。
图20是根据本发明的实施例9而制作的层压芯片元件的制作程序图。
图21是根据本发明的实施例9而制作的另一修改层压芯片元件的爆炸透视图。
图22是根据本发明的实施例10而制作的层压芯片元件的制作程序图。
图23是根据本发明的实施例10而制作的层压芯片元件的等效电路图。
图24是根据本发明的实施例10以及先前技术而制作的层压芯片元件的频率特性的曲线图。
图25是根据本发明的实施例11而制作的层压芯片元件的制作程序图。
图26是根据本发明的实施例11而制作的层压芯片元件的等效电路图。
图27是根据本发明的实施例11而制作的层压芯片元件的操作示意图。
图28是根据本发明的实施例11以及先前技术而制作的层压芯片元件的频率特性的曲线图。
图29是根据本发明的实施例12而制作的层压芯片元件的制作程序图。
图30是根据本发明的实施例12而制作的层压芯片元件的操作示意图。
图31是根据本发明的实施例12以及先前技术而制作的层压芯片元件的频率特性的曲线图。
图32是根据本发明的实施例13而制作的层压芯片元件的制作程序图。
图33是根据本发明的实施例13而制作的层压芯片元件的操作示意图。
图34是根据本发明的实施例13以及先前技术而制作的层压芯片元件的频率特性的曲线图。
图35是根据先前技术而制作的层压芯片元件的制作程序图。
图36是根据先前技术而制作的层压芯片元件的剖视图。
图37为根据先前技术而制作的层压芯片元件的平面图。
图38是根据先前技术而制作的层压芯片元件的等效电路图。
图39是根据先前技术而制作的层压芯片元件的频率特性的曲线图。
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400：空白电路板
101-102、201-202、301-303、401-404、501-503、601-602、701-703、801-803、901-903、1001a-d、1002、1101-1102、1201-1202、1301-1302、1401-1402：电路板
110-112、210-212、310-312、410-413、510-512、610-611、710-712、1010-812、910-912、1010a-d、1011、1110-1111、1210-1211、1310-1311、1410-1411：导电图案层
212a-b、610a-c、611a-b、1010a1-a3：导电图案层之部份段
130-132、230-233、330-332、430-433、530-532、630-632、730-732、1030-1032、1130-1132、1230-1232、1330-1332、1430-1432：外接头
140、240、340、440、540、640：金属垫片
740：铁酸盐层
840a-840d、940a-940c、：电感电路板
150、250、350、450、550、650：电阻层
750、850a-850d、950a-950c：电感层
160、260、360、460、560、660：绝缘层
770：桥形图案
780：绝缘桥
具体实施方式
在下文中，我们将结合附图对本发明的实施例进行具体地描述：
[实施例1]
图1至图4具体展示了根据本发明实施例1制作的层压芯片元件。
图1为根据本发明实施例1而制作的层压芯片元件的制作程序图，其中多个元件，如四个单元元件，集成制作成为单一芯片元件。
首先，制作能够安装期望元件的绿电路板。如果要制作变阻器，首先得购买用于制作变阻器的初始原料粉末，一般通过商业途径便可购买的到。或可制备初始原料粉末，将ZnO粉末和其他添加剂如Bi2O3、、CoO和MnO以及溶剂如水或乙醇混和，并将它们的混合物用球磨机研磨24小时即可。为了制作绿电路板，首先将PVB基胶合物添加剂与上述提及到的制作变阻器的原料粉末混和得到浆状物，然后将这些混合物溶于甲苯/乙醇基溶剂中，采用球磨机研磨约24小时。通过使用刮浆刀等类似的工具可以将上述浆状物制作成预期厚度的绿电路板100至102(如图1所示)。通过上述描述的同样方法，也可以将用于制作电容器的原材料粉末、PTC热敏电阻器或NTC热敏电阻器制作成具有预期厚度的相应的绿电路板。
导电图案层位于绿电路板上，可以如网板印刷方法将导电涂胶Ag、Pt和Pd等印刷在绿电路板上而形成导电图案层，利用例如先前设计好的具内部电极图案层之网板。这也就是说，第一、第二导电图案层110和111形成在第一电路板上，使得第一、第二导电图案层110和111相互隔离处于电路板101的两相对尾端径向上，而第二电路板102上的第三导电图案层112位于第一电路板101两相对尾端的横向上。第一、第二导电图案层110和111的宽度可以不一样。
当多个单元元件如四个单元元件集成制作为单一芯片元件时，多对第一、第二导电图案层110和111彼此平行摆放，以便于每对第一、第二导电图案层110和111都处于每一单元元件之范围内，而芯片元件用双点划导线将其分开而成单元元件。连接共同电极的第三导电图案层112延伸于单元元件之上。另外，第一导电图案层110的一端点和第二导电图案层的一端点暴露于层压元件的外表面分别连接第一和第二外接头130和131。第三导电图案层112两个相对端点也暴露于层压元件的外表面与第三外接头132连接。或者，第三导电图案层112其中任一端点可选择性地暴露于层压元件的外表面与第三外接头132连接，而不必与外接头连接之导电图案层的另外一端点，也不必暴露于层压元件的外表面。
两个第一电路板101和两个第二电路板102，其每个上面都有相应的导电图案层，他们之间可选择性地相互层压。接下来，层压没有任何导电图案层的空白电路板100，如图1所示。另外，为了获得预期的电容，尽管在本发明实施例中第一、第二电路板101和102相互之间交替地层压，但是多个第一、第二电路板101和102在某些场合下还是以各种方式选择性层压。也就是说，通过控制第一、第二电路板的层压数目，元件的电容可以控制到预期值。
当电路板层压之后，层压板通过加压、加热压紧，而使层压后的电路板彼此之间形成紧密的结合。再后来，将层压板切割成适当的大小。如果层压板沿着双点线进行切割将层压板切成单元元件，每个单元元件便成了单一芯片元件。同样，如果层压板根据给定数目的单元元件进行切割，每个带有数个单元元件的切割层压板将被制作为一单一芯片元件。如图1所示，如果层压板被切割以使四个单元元件位于同一切割板的话，将制作出彼此之间平行排列、拥有四个单元元件的矩阵型单一芯片元件。
实际上，第一、第二电路板101和102可通过在相应的电路板上反复制作多个按照一定的间隔排列第一至第三导电图案层而制备。当第一、第二电路板101和102层叠、压紧之后，如果需要的话将层压板切割为预期的尺寸(例如，图1(a)所示)，此制作程序过程适合于大量生产。
为了从层压板中除去如键合剂等有机物质，将层压板在300℃下焙烧，然后提高温度，在合适的烧结温度(如1100℃)下烧结。
此时，将外接头与各个导电图案层连接以及可选择性地在形成外接头前，形成电阻(图案)层150与金属垫片140，而制成元件。
金属垫片140具有预定的面积，其位于层压板的上表面，也就是说它位于空白电路板之上，其位置与第一、第二外接头130和131相对应。电阻层150是采用电阻涂胶RuO2等而印刷于层压板的上表面而形成的，它与金属垫片140彼此连接。然后再在电阻层150上形成绝缘(图案)层160以保护电阻层150。
此电阻层也可位于一单独电路板上。即，具有电阻层的电阻器电路板经过层压、切割，再将其与第一、第二电路板101和102一起烧结。空白电路板100作为保护层压后的电路板最上表面的保护层，可进一步层压而不是形成绝缘层160。为了简化制作程序，电阻层的制作可以不需要金属垫片140。
当外接头(位于层压板外侧、用以连接层压板中的导电图案层和电阻层)形成后，层压芯片元件也即制作完成。将Ag粘合剂涂附在橡胶圆盘(其圆柱表面附有相应于将形成之接头数目及位置的沟槽)上，通过将橡胶圆盘与层压板的外表面紧密相粘，再旋转橡胶圆盘以刷覆外接头。然后将刷覆后的层压板在合适的温度下烧结。
于连接位于层压板上导电图案层和电阻层的外接头形成之后，通过使用如网板印刷法将例如环氧树脂或玻璃印刷于电阻层的表面而形成一层绝缘保护层。
绝缘层160或/与位于电阻层上之绝缘保护层可保护电阻层不受潮气等侵蚀的影响。
四对第一导电图案层110和第二导电图案层111彼此分隔，位于第一电路板两相对端方向上，他们平行地排放在层压芯片的第一电路板101上，其中每对第一、第二导电图案层分布在每个单元元件的范围之内。第三导电(图案)层112位于第二电路板102之上，处在第一电路板两相对尾端的横向上。电阻层150位于层压电路板的上表面，处于第一电路板两相对端点的方向上。另外，对于每个单元元件来说，与各自的第一、第二导电图案层110和111相连之第一、第二外接头130和131导电图案层为输入和输出端(即讯号电极)，也分别与电阻层150的两个相对端点连接。与第三导电图案层112两个相对端点相连接之第三外接头132导电图案层即为共接头(接地电极)。在此条件下，共接头可以和第三导电图案层112任一接点相接。
与此同时，被双点划线分隔后的部份便具有了单元元件的功能，在第一和第二导电图案层110和111以及第三导电图案层112之间形成了重叠的部份。因为重叠部份的面积彼此不同，所以具有介于第一和第三导电图案层之间重叠部份的电容之电容器C1不同于具有介于第二和第三导电图案层之间重叠部份的电容之电容器C2。因此，本实施例中芯片元件之结构就是电容器C1和C2位于分别连接电阻层150两相对端点的共接头和输入输出接头之间，如图3所示。
值得注意的是若元件中的多个第一、第二电路板101和102彼此之间交替层压，如图1所示，则第一、第二导电图案层110和111以及位于层压后的第一、第二电路板101和102中间的第三导电图案层112不仅仅相互重叠而且与第三导电图案层112和与低、高电路板(即最外电路板)相邻的第一、第二导电图案层110和111相重叠。因此，位于中间电路板上的第一、第二导电图案层110和111的低点和高点之间形成了一电容。
如图2之剖视图所示，在层压芯片元件中，金属垫片140分别装在电阻层150两个端点上。因此，如果准确控制了金属垫片140之间的距离，那么也就准确控制了电阻层150的电阻。当多个单元元件制作成单一芯片时，各个单元元件的电阻即一致。
因为位于输入输出接头电容器的电容彼此之间并不相同，当本实施例中的元件用作低通滤波器时，因为其有两个电容，所以元件有两个相邻的自谐频率(如图4所示)。因此，可除去高频噪音之频率范围加宽。另外，因为层压芯片元件有位于信号线中间(即输入输出接头之间)的串联电阻器，而串联电阻器或作用于限制信号线电流或作为阻抗匹配的串联电阻器，而在数位电路中，其还能阻止方波脉冲信号中的振铃现象的发生。
与此同时，一些导电(图案)层可以采用诸如Ag、Pt和Pd等之类的金属材料以便提高导电性能，而一些导电图案层则可以采用诸如Ni-Cr和RuO2等电阻材料以便达到降低导电性能的目的。因此，可轻松调节电路中的阻抗匹配。
[实施例2]
本实施例2如图5和图6所示。实施例2主要是通过改变导电(图案)层(它与实施例1中的共接头相连接)的形状，以对先前元件的性质进行调变。
图5为根据本发明的实施例而制作的层压芯片元件的制作程序图，其中有四个单元元件被集成制作成单一芯片元件。
装有预期元件的绿电路板采用与实施例1相同的方法制作。
导电图案层位于绿电路板上，可以采用例如网板印刷方法将导电涂胶Ag、Pt和Pd等印刷在绿电路板上，其可利用例如先前设计好具内部电极图案的网板。这也就是说，将第一、第二导电图案层210和211印刷在第一电路板201上，使得第一、第二导电图案层210和211相互隔离处于电路板201的两相对尾端径向上。第三导电图案层212由第一段212a和第二段212b组成，其彼此相互分隔位于第二电路板202之上处于第一电路板201的两相对尾端的横向上。第一导电图案层210和第二导电图案层211的宽度彼此可以不相同。如图5a所示。
当多个单元元件如四个单元元件集成组装为一单一芯片元件时，第一导电图案层210和第二导电图案层211中的多对元件彼此平行摆放，以便每对导电图案层都处于每一单元元件之范围内，而芯片元件用双点划导线将其分开而成单元元件。第三导电图案层212的第一段(部份)212a和第二段212b与共接头(接地电极)连接。另外，第一导电图案层210的一端点和第二导电图案层211的一端点暴露于层压元件的外表面分别连接第一和第二外接头230和231。第一段212a和第二段212b的两相对端点暴露于层压元件的外表面分别与第三外接头232和第四外接头233连接。没有与外接头连接之导电图案层的各部份不必暴露于层压元件的外表面。
如图5(a)所示的本实施例中，第一、第二电路板201和202层压以便两个第二电路板202可以位于两个第一电路板201之间，而空白电路板200可层压于其上。为使其元件具有预期的电容，多个第一电路板201和第二电路板202可以不同方式来结合层压。这也就是说，通过控制第一、第二电路板的层压数目，便可以将元件的电容控制到预期值。
当电路板如上述步骤层压之后，层压板如实施例1所述经历压紧、切割成适当的大小、焙烧和烧结等操作。此时，经由制作外接头于烧结后的层压板，而外接头与各自的导电图案层连接，以及选择性地在制作外接头之前形成电阻(图案)层250与金属垫片240(如同实施例1所描述)，而完成制作元件。
如同实施例1所描述，经由形成位于烧结后层压板最上表面的金属垫片240和电阻层250以及形成位于层压板外表面之外接头(连接层压板中的导电图案层和电阻层)，层压芯片元件制作便完成。然而，与实施例1相反，本实施例中第三导电图案层的第一段212a和第二段212b的两相对尾端分别与第三、第四外接头232和233相接。
本实施例中层压芯片元件的第一、第二导电图案层和电阻层的结构与实施例完全相同，其中第三、第四外接头232和233分别与第三导电图案层的第一、第二段212a和212b的两相对点相接，组成共接头(即接地电极)。
在第一导电图案层210和第三导电图案层212的第一段212a之间的重叠部份不同于第二导电图案层211和第三导电图案层212的第二段212b之间的重叠部份。因此，具有与第一导电图案层210和第一段212a之间的重叠部份之电容的电容器C1不同于具有与第二导电图案层211和第二段212b之间的重叠部份之电容的电容器C2。因此，本实施例中的芯片元件的结构与实施例1相似，而位于电阻层250两相对尾端的电容器C1和C2分别与共接头相接。因为第三导电图案层的第一段212a能够与第一导电图案层210协同工作，而第三导电图案层的第二段212b与第二导电图案层211协同工作；故与第三导电图案层的第一段212a相接的共接头和与第三导电图案层的第二段212b相接的共接头是分离的，所以，在C1和C2之间没有相互干扰的情况下了解频率特性使可能的。
[实施例3]
实施例3如图7所示，除了第一、第二导电图案层位于独立的电路板上之外与实施例1相同。
图7为根据本发明的实施例而制作层压芯片元件的制作程序图，其中将四个单元元件集成制作为一个单一芯片元件。
装有预期元件的绿电路板采用与实施例1相同的方法制作。
导电图案层位于绿色电路板上，可以采用例如网板印刷方法将导电涂胶Ag、Pt和Pd等印刷在绿电路板上，其可利用例如先前设计好具内部电极图案的网板。这也就是说，第一导电图案层310位于第一电路板301之上处于第一电路板301两相对尾端的径向上；第二导电图案层311位于第二电路板302之上与第一导电图案层310处于同一方向；第三导电图案层312位于第三电路板303之上横跨第一导电图案层310。与此同时，使得第一、第二导电图案层310和311的宽度彼此不同。
当将多个单元元件如四个单元元件集成制作为一个单一芯片元件时，第一、第二导电图案层310和311中的多对元件彼此平行摆放，以便每对导电图案层都处于每一单元元件之范围内，而芯片元件用双点划导线将其分开而成单元元件。将与共接头连接之第三导电图案层312延伸分布于整个单元元件上。另外，第一、第二导电图案层310和311的两相对端点暴露于层压元件的外表面分别与第一、第二外接头330和331连接；第三导电图案层312的两相对端点暴露于层压元件的外表面与第三外接头332相接；另外，可选择性地将第三导电图案层312的任何一端暴露于层压元件的外表面与第三外接头332相接。未与相应的外接头相接之导电图案层的各部份可不用暴露于层压元件的外部。
位于各自导电图案层上的第一至第三电路板(301至303)按照第一电路板301、第三电路板303、第二电路板302的顺序层压，然后在将空白电路板300层压与其上。为了使元件获得期望电容值，也可选择性地将多个第一至第三电路板以不同的结合方式进行层压。例如，第一至第三电路板可以按照第一电路板301、第三电路板303、第一电路板301、第二电路板302、第三电路板303和第二电路板302的顺序进行层压。也就是说，可以通过控制第一至第三电路板的层压数目，来控制元件的电容以达到预期值。
当电路板经过如上的层压后，再将层压板进行如实施例1相同的处理，即压紧、切割成适当的大小、焙烧和烧结。此时，经由制作外接头于烧结后的层压板，而外接头与各自的导电图案层连接，以及选择性地在制作外接头之前形成电阻(图案)层350与金属垫片340(如同实施例1所描述)，而完成制作元件。
如实施例1所描述，当层压板上金属垫片340与电阻层350以及位于层压板外表层、用于连接导电图案层和电阻层的外接头形成后，层压芯片元件便制作完毕。
根据上述制作方法，四对第一、第二导电图案层310和311彼此平行地分别位于层压芯片元件的第一、第二电路板301和302之上，其中每对第一、第二导电图案层310和311处于对应单一单元元件范围之内朝着电路板两相对端点的方向延伸；第三导电图案层312位于第三电路板303之上而延电路板两相对端点的横向分布；电阻层350位于层压电路板之上而沿电路板两相对端点径向分布。另外，对于每个单元元件，第一、第二外接头330和331与第一、第二外接头310和311的一端点相接，形成输入输出接头(即信号电极)，其也分别与电阻层350的两相对端点相接。第三外接头332与第三导电图案层312的两相对端点相接，形成共接头(即接地电极)。在此条件下，共接头可以和第三导电图案层312的任何一端点相连接。
在第一导电图案层310和第三导电图案层312之间的重叠部份不同于第二导电图案层311和第三导电图案层312之间的重叠部份。因此，具有与第一导电图案层310和第三导电图案层312之间的重叠部份之电容的电容器C1不同于具有与第二导电图案层311和第三导电图案层312之间的重叠部份之电容的电容器C2。因此，本实施例中的芯片元件的结构为位于电阻层350两相对尾端的电容器C1和C2分别与共接头相接。
尽管本实施例的芯片元件具有与实施例1所制作的层压芯片元件相似的性质，但因为第一导电图案层310和第二导电图案层311分别位于不同的电路板上，所以可决定电容大小的导电图案层重叠段部份能够自由设计。
[实施例4]
本实施例如图8和9所示，除与共接头相连接的导电图案层分别位于单独电路板上，并与第一、第二导电图案层410和411共同协作之外，其他与实施例3相似。
图8为根据本发明的实施例而制作层压芯片元件的制作程序图，其中将四个单元元件集成制作为一个单一芯片元件。
装有预期元件的绿电路板采用与实施例1相同的方法制作。
导电图案层位于绿色电路板上，可以采用例如网板印刷方法将导电涂胶Ag、Pt和Pd等印刷在绿电路板上，其可利用例如先前设计好具内部电极图案的网板。这也就是说，第一导电图案层410位于第一电路板401之上、沿着电路板两相对端点的径向；第二导电图案层411位于第二电路板402之上与第一导电图案层410处于同一方向上；第三导电图案层412位于第三电路板403之上横跨第一导电图案层410；另外，第四导电图案层413位于第四电路板404之上与第三导电图案层412处于同一方向上。为此，制作的第一、第二导电图案层410和411的宽度彼此不同。
当将多个单元元件如四个单元元件集成制作为一个单一芯片元件时，第一、第二导电图案层410和411中的多对元件彼此平行摆放，每对导电图案层都处于每一单元元件之范围内，而芯片元件用双点划导线将其分开而成单元元件。将与与共接头(接地电极)连接之第三、第四导电图案层412和413均分布于整个单元元件上。另外，第一、第二导电图案层410和411的两相对端点暴露于层压元件的外表面分别与第一、第二外接头430和431连接；第三、第四导电图案层412和413的两相对端点暴露于层压元件的外表面并分别与第三、第四外接头432和433相接；未与相应的外接头相接之导电图案层的部份可无须暴露于层压元件的外部。
位于各自导电图案层上的第一至第四电路板(401至404)按照第二电路板402、第三电路板403、第四电路板404、第一电路板401、第一电路板401、第四电路板404、第三电路板403、第二电路板402的顺序层压，然后在将空白电路板400层压与其上。为了使元件获得期望电容值，也可选择性地将多个第一至第四电路板以不同的结合方式进行层压。例如，第一至第四电路板层压以便第三、第四电路板403和404能够位于第一、第二电路板401和402之间。也就是说，可以通过控制第一至第三电路板的层压数目，来控制元件的电容以达到预期值。
当电路板经过如上的层压后，再将层压板进行如实施例1相同的处理，即压紧、切割成适当的大小、焙烧和烧结。此时，经由制作外接头于烧结后的层压板，而外接头与各自的导电图案层连接，以及选择性地在制作外接头之前形成电阻(图案)层450与金属垫片440(如同实施例1所描述)，而完成制作元件。
如实施例1所描述，当层压板上金属垫片440与电阻层450以及位于层压板外表层、用于连接导电图案层和电阻层的外接头形成后，层压芯片元件便制作完毕。与实施例1和3不同的是，在本实施例中第三、第四导电图案层412和413的两相对端点分别与第三、第四外接头432和433连接。
根据上述制作方法，四对第一、第二导电图案层410和411彼此平行地分别位于层压芯片元件的第一、第二电路板401和402之上，其中每对第一、第二导电图案层410和411处于单元元件范围之内朝着电路板两相对端点的方向延伸；第三、第四导电图案层412和413位于第三、第四电路板403和404之上而沿第一或第二导电图案层横向分布；电阻层450位于层压电路板之上而与第一或第二导电图案层同方向分布。另外，对于每个单元元件，第一、第二外接头430和431与第一、第二外接头410和411的一端点相接，形成输入输出接头(即信号电极)，其也分别与电阻层450的两相对端点相接。第三、第四外接头432和433分别与第三、第四导电图案层412和413的两相对端点相接，形成共接头(即接地电极)。
被双点划线分隔后的部份便具有了单元元件的功能。首先如图8所示，将第一至第四电路板层压，第一和第三导电图案层之间以及第二和第四导电图案层之间存在重叠段部份。与此同时，因为重叠段的面积彼此不同，所以具有与介于第一和第三导电图案层之间的重叠部份之电容的电容器C1不同于具有与介于第二和第四导电图案层之间的重叠部份之电容的电容器C2。因此，本实施例中的芯片元件结构就是位于电阻层150两相对尾端的电容器C1和C2分别连接共接头。即使第三电路板402和第四电路板403之间相互替换，同样会得到相同的结果。
除因为第三导电图案层412和第四导电图案层413分别位于不同的电路板上，而造成连接协同第一导电图案层410的第三导电图案层412的共接头与与连接协同第二导电图案层411的第四导电图案层413相连的共接头相互独立外，采用本实施例制作的层压芯片元件具有与实施例3所制作的层压芯片元件相似的性质。如果连接共接头的导电图案层彼此分离独立，那么在C1和C2没有相互干扰之下了解频率特性是可能的。另外，如果在各个电容中电流的方向固定不变的话，那么等效串联电感将会增加。
如实施例1所描述的一样，金属垫片440分别位于存在于层压芯片元件内的电阻层450的两端点，因此，如果精确控制了金属垫片440之间的距离，也就精确控制了电阻层450的电阻。又因为位于输入输出终端的电容器的电容彼此并不相同，所以当元件用作低通滤波器时，元件由于具有两个电容值其也将具有两个相邻的自谐频率。因此，可除去高频噪音之频率范围加宽。
[实施例5]
本实施例如图10和11所示，除导电图案层与共接头相连外，其他均与实施例4相似。
图10为根据本发明的实施例而制作层压芯片元件的制作程序图，其中将四个单元元件集成制作为一个单一芯片元件。
装有预期元件的绿电路板采用与实施例1相同的方法制作。
导电图案层位于绿色电路板上，可以采用例如网板印刷方法将导电涂胶Ag、Pt和Pd等印刷在绿电路板上，其可利用例如先前设计好具内部电极图案的网板。这也就是说，第一导电图案层510位于第一电路板501之上延电路板501两相对端点的径向上；第二导电图案层511位于第二电路板502上与第一导电图案层510处于同一方向上；第三导电图案层512位于第三电路板503之上与第一导电图案层510处于同一方向。为此，制作的第一、第二导电图案层510和511的宽度彼此不同。
当将多个单元元件如四个单元元件集成制作为一个单一芯片元件时，第一、第二导电图案层510和511中的多对元件彼此平行摆放，每对导电图案层都处于每一单元元件之范围内，而芯片元件用双点划导线将其分开而成单元元件。第三、第四导电图案层512和513均与共接头(接地电极)连接并分布于整个单元元件。另外，第一、第二导电图案层510和511的两相对端点暴露于层压元件的外表面分别与第一、第二外接头530和531连接；第三导电图案层512端点彼此连接，同时其最外层的端点延伸于第三电路板503的边缘以便其端点能暴露于层压元件的外表面而与第三外接头532相接。或者，第三导电图案层512最外层的任一端点都可延伸于第三电路板503的边缘以便其端点能暴露于层压元件的外表面而与第三外接头532相接。未与相应的外接头相接之导电图案层的部份可不用暴露于层压元件的外部。
位于各自导电图案层上的第一至第三电路板(501至503)按照第一电路板501、第三电路板503、第一电路板501、第二电路板502、第三电路板503、第二电路板502的顺序层压，然后在将空白电路板500层压与其上，如图10所示。亦即，第一层压板由两个第一电路板501和一个第三电路板位于两个第一电路板501之间而组成；第二层压板由两个第二电路板502和一个第三电路板503位于两个第二电路板502之间而组成，然后第一层压板位于第二层压板之上层压。值得注意的是，位于第一层压板中的电路板上的导电图案层的面积比位于第二层压板中的电路板上的导电图案层的面积要小。为了使元件获得期望电容值，也可选择性地将多个第一至第三电路板以不同的结合方式进行层压。例如，第一至第三电路板层压以便第三电路板503能够介于第一、第二电路板501和502之间。也就是说，可以通过控制第一至第三电路板的层压数目，来控制元件的电容以达到预期值。
当电路板经过如上的层压后，再将层压板进行如实施例1相同的处理，即压紧、切割成适当的大小、焙烧和烧结。此时，经由制作外接头于烧结后的层压板，而外接头与各自的导电图案层连接，以及选择性地在制作外接头之前形成电阻(图案)层550与金属垫片540(如同实施例1所描述)，而完成制作元件。
如实施例1所描述，当烧结层压板上金属垫片540与电阻层550以及位于层压板外表层、用于连接导电图案层和电阻层的外接头形成后，层压芯片元件便制作完毕。
根据上述制作方法，四对第一、第二导电图案层510和511彼此平行地分别位于层压芯片元件的第一、第二电路板501和502之上，其中每对第一、第二导电图案层510和511处于单元元件范围之内沿电路板两相对端点的径向；四个第三导电图案层512彼此平行地位于第三电路板503上与第一或第二导电图案层处于同一方向；电阻层550位于层压电路板之上与第二导电图案层处于同一方向；同时，每对第三导电图案层512和电阻层550也都处于每个单元元件范围内。另外，对于每个单元元件，第一、第二外接头530和531与第一、第二外接头510和511的一端点相接，形成输入输出接头(即信号电极)，其也分别与电阻层550的两相对端点相接。共接头可以与第三导电图案层512最外层的任何端点相接。
本实施例与前面的实施例相似，因为电容器位于共接头与连接电阻层两相对端点的输入输出接头之间，而其具有重叠段部份之间的电容。然而，如图10所示，在第一层压板中的第一导电图案层510与输入终端相连接(第一导电图案层与第三导电图案层之间拥有较小的重叠段部份)，而第二层压板中的第二导电图案层511与输出终端相连接(位于第二导电图案层与第三导电图案层之间拥有较大的重叠接头)。因此，输入终端的电容器C1的电容和等效电感较大，而输出终端的电容器C2的电容和等效电感较小。根据图11可以发现，元件由于具有两个电容值而可具有两个相邻的自谐频率，所以可除去高频噪音之频率范围加宽。
[实施例6]
本实施例如图12和13所示，元件的电容可以通过形成连接同一电路板上的输入、输出以及共接头的导电图案层加以调变。
图12为根据本发明的实施例而制作层压芯片元件的制作程序图，其中将四个单元元件集成制作为一个单一芯片元件。
装有预期元件的绿电路板采用与实施例1相同的方法制作。
导电图案层位于绿色电路板上，可以采用例如网板印刷方法将导电涂胶Ag、Pt和Pd等印刷在绿电路板上，其可利用例如先前设计好具内部电极图案的网板。这也就是说，由第一至第三段(部份)610a至610c组成的第一导电图案层610位于第一电路板601之上，第一、第二段相互分离、位于电路板601两相对端点之径向上，第三段601c位于两者之间并与第一、第二段分离而处于电路板601两相对端点之横向上；第一、第二段601a和601b的一端点和第三段610c的两相对端点与外接头相接。第一、第二导电图案层610和611制作的宽度可彼此不同。
另外，由第四、第五段611a和611b组成的第二导电图案层611系与外接头绝缘，位于第二电路板602之上，所以第四段611a与第一电路板601上的第一导电图案层610的第一、第三段610a和610c部份重叠，以及第五段611b与第一电路板601上的第一导电图案层610的第二、第三段610b和610c部份重叠。
当将多个单元元件如四个单元元件集成组装成一个单一芯片元件时，首先将多套第一导电图案层610的第一、第二段610a和610b以及第二导电图案层611的第四、第五段611a和611b呈平行摆放，所以每套导电图案层之段块都处于每一单元元件之范围内，而芯片元件用双点划导线将其分开而成单元元件。将与共接头连接之第一导电图案层610的第三段610c延伸遍布于整个单元元件上。
本实施例如图12所示，首先将第一、第二电路板601和602层压，其顺序为：第一电路板601、第二电路板602、第二电路板602、第一电路板601，层压后再加上空白电路板600进一步层压。然而，为了使元件获得预期的电容，层压时可以任意改变第一电路板和第二电路板的预期数量也可以采取不同组合进行层压。因此，控制第一、第二电路板601和602的层压数量也就能将元件的电容控制到预期值。
当电路板经过如上的层压后，再将层压板进行如实施例1相同的处理，即压紧、切割成适当的大小、焙烧和烧结。此时，经由制作外接头于烧结后的层压板，而外接头与各自的导电图案层连接，以及选择性地在制作外接头之前形成电阻(图案)层650与金属垫片640(如同实施例1所描述)，而完成制作元件。
如实施例1所描述，当烧结层压板上金属垫片640与电阻层650以及位于层压板外表层、用于连接导电图案层和电阻层的外接头形成后，层压芯片元件便制作完毕。
针对已经将第一电路板601和第二电路板602层压后的层压单元元件，在此提出具体解释。形成第一导电图案层610，要使第一、第二段610a和610b以电路板两相对端点径向彼此分隔，而第三段610c与第一、第二段彼此分隔并位于两者之间并沿着两相对端点的横向延伸；对于每个单元元件，第一、第二段610a和610b的一端点与第一、第二外接头630和631相接，组成输入输出终端，其也可以分别与电阻层650的两相对端点相接。第三段610c的两相对端点与第三外接头632相接形成共电极。在此条件下，共接头可以与第三段610c的任意一端相接。另外，制作有由第四、第五段611a和611b组成的第二导电图案层611的第二电路板602，并使其与外终端隔离，从而使得第二电路板602能够作为漂移层。在位于第二电路板602之上的第二导电图案层611中，第四段611a与第一、第三段610a和610c部份重叠，而第五段611b与第二、第三段610b和610c部份重叠。
第一、第三段610a和610c与第四段611a部份重叠，从而在它们之间变形成两个重叠段部份；而第二、第三段610b和610c与第五段611b部份重叠，从而在它们之间也形成两个重叠段部份。因为重叠段的电容与重叠段部份的面积成正比，在与输入端相接的第一段610a和与共接头相接的第三段610c之间所形成电容器C31和C32串联，而在与输出端相接的第二段610b和与共接头相接的第三段610c之间所形成电容器C41和C42串联。另外，由电阻层650形成的电阻器与输入输出端a和b相接，其结构之等效电路图如图13所示。
根据上述步骤制作的层压芯片元件在输入输出端包括多个电容器，如图13所示。当需要在输入输出端安装多个电容器时，此结构是较佳设计。如前所述，如果通过层压第一、第二电路板601和602而使在各自输入输出端的电容器相互串联，则等效电容将下降。因此，获得相同的电容下通过增加电路板层压板的数量可以降低等效串联电阻与改善频率性质如介入损耗。
由此可见，尽管在实施例1至6中都制作了位于电阻电路板之上的电阻层以控制电阻，但可以层压多个电阻器电路板而电阻层的面积也可以改变。
[实施例7]
本实施例如图14至18所示，除将空白电路板之上的电阻层由电感(图案)层取代外，其他均与实施例3相同。
图14为根据本发明的实施例而制作层压芯片元件的制作程序图，其中将四个单元元件集成制作为一个单一芯片元件。
装有预期元件的绿电路板采用与实施例1相同的方法制作。
导电图案层位于绿色电路板上，可以采用例如网板印刷方法将导电涂胶Ag、Pt和Pd等印刷在绿电路板上，其可利用例如先前设计好具内部电极图案的网板。这也就是说，第一导电图案层710位于第一电路板701之上沿着第一电路板701两相对端点径向延伸；第二导电图案层711位于第二电路板702之上与第一导电图案层710处于同一方向；第三导电图案层712位于第三电路板703之上横跨第一导电图案层710。第一、第二导电图案层710和711的宽度彼此可不同。
当将多个单元元件如四个单元元件集成制作为一个单一芯片元件时，第一、第二导电图案层710和711中的多对元件彼此平行摆放，每对导电图案层都处于每一单元元件之范围内，而芯片元件用双点划导线将其分开而成单元元件。将与共接头连接之第三导电图案层712延伸分布于整个单元元件。另外，第一、第二导电图案层710和711的两相对端点暴露于层压元件的外表面分别与第一、第二外接头730和731连接；第三导电图案层712的两相对端点暴露于层压元件的外表面与第三外接头732相接；另外，可选择性地将第三导电图案层712的任何一端暴露于层压元件的外表面与第三外接头732相接。未与相应的外接头相接之导电图案层的部份可不必暴露于层压元件的外部。
位于各自导电图案层上的第一至第三电路板(701至703)按照第一电路板701、第三电路板703、第二电路板702的顺序层压，然后在将空白电路板700层压与其上。为了使元件获得期望电容值，也可选择性地将多个第一至第三电路板以不同的结合方式进行层压。
当电路板经过上述步骤层压过后，再将层压板进行如实施例1相同的处理，即压紧、切割成适当的大小、焙烧和烧结。
然后，将铁酸盐层740印刷在烧结层压板上部的空白电路板700之上后，再在其上制作电感(图案)层750，呈现例如从电路板两相对端点中任一端点所衍出的螺旋状，如图14(c)所示。为了将螺旋电感层750的中心端点延伸至电路板另一相对端点，形成绝缘桥780连接螺旋电感层750中心端点和横跨螺旋电感层750的电路板的另一端点相连接，如图14(d)所示。然后，为将螺旋电感层750中心端点与电路板的另一端点相连接需在绝缘桥780上装一桥形图案770，如图14(e)所示。图15为螺旋电感层的平面图，为了确保电感层750与外终端的连接，在电感层750形成之前，必须在电感层750两端点与第一、第二外终端相应的连接处装上金属垫片(图中未标出)。
此处的螺旋电感层也可以位于单独的电路板之上。亦即，当经由装一电感层于电路板上以制作电感电路板(由铁酸盐形成)后，将电感电路板与第一至第三电路板一起层压，然后再压紧、切割和烧结。可在层压板的上表面加上绝缘(图案)层760以保护电感层750，或者用一空白电路板放于其上进一步层压。
当用于保护电感层750的绝缘层760制作完毕后(如图14(f)所示)，形成第一至第三外接头730至732也就完成层压芯片元件制作。与此同时，将电感层750的两端点分别于第一、第二外接头730和731连接。
另外，当层压板上连接导电图案层和电感层的外接头形成后，再通过印刷的方法如网板印刷法，采用例如环氧树脂或玻璃于电感层表面印刷一层绝缘保护层。
在上述制作的层压芯片元件的第一、第二电路板701和702上分别彼此平行地装上四对第一、第二导电图案层710和711，其中每对第一、第二导电图案层710和711处于单元元件范围之内并朝向701和702电路板两相对端点的径向延伸；第三导电图案层712位于第三电路板703之上且沿电路板两相对端点的横向延伸；螺旋电感层750位于层压电路板之上与各单元元件的位置相对应。另外，对于每个单元元件来说，第一、第二外接头730和731与第一。第二导电图案层710和711的一端点连接，形成输入输出端(即信号电极)，其730和731也可以分别与电感层750的两相对端点相连接；第三外接头732与第三导电图案层712的两相对端点相连接，形成共接头(接地电极)。在此条件下，共接头可以与第三导电图案层712的任一端点连接。
第一导电图案层710和第三导电图案层712之间以及第二导电图案层711与第三导电图案层712之间存在重叠部份。因为重叠部份的面积彼此不同，具有位于第一导电图案层710和第三导电图案层712之间重叠部份之电容的电容器C1不同于具有位于第二导电图案层711与第三导电图案层712之间重叠部份之电容的电容器C2。因此，本实施例中的芯片元件的结构为位于电感器两端点的电容器C1和C2与共接头连接，其等效电路图如图16所示。
本实施例中图14和15所示，尽管电感层在元件中是螺旋形的，但是电感层的形状是可以进行多种变化的。例如，图17所示，当在烧结层压板上部的空白电路板上印刷铁酸盐层740后，可以采用金属涂胶的直条状导电图案层作为电感层。
另外，当多个单元元件集成制作为单一芯片元件时，所有的电感层(其中每个对应于每个单元元件)位于元件中层压板的同一表面，如图14、15和17所示。然而，如果芯片元件非常致密，那么要制作复杂的螺旋电感层是非常困难且用于电感层印刷的液将有所限制。为了解决上述问题，可在层压电路板的上下两表面都装有电感层，图18为元件的底部和顶部透视图。如图18所示，当将四个单元元件制作成单一芯片元件时，第一和第三单元元件的螺旋电感层置于层压电路板的上表面，而第二和第四单元元件的螺旋电感层置于层压电路板的下表面。因每个螺旋电感层的面积增大，故电感层的制作将变得容易。
尽管本实施例中元件具有与实施例3相同的导电图案层，除了位于空白电路板上的电阻层被电感层取代外但也可采用与本实施例的方法，将实施例1至实施例6中位于层压电路板上的电阻层全部用电感层来取代。
通过电感层和重叠导电图案层的形成使得层压芯片元件制作成包含电感器和电容器的π型滤波器成为可能。因为处于输入输出终端的电容器的电容彼此不同，当元件作为低通滤波器时，因为存在两电容值，结合有本实施例的电感器的芯片元件具有两相邻的自谐频率。因此，可去除高频噪音之频率范围加宽。
另外，结合有本实施例电感器之芯片元件的电感层可以采用Ag、Pt和Pd等金属材料或Ni-Cr和RuO2等电阻材料来形成。
[实施例8]
图19为根据实施例8结合有电感器的层压芯片元件的制作程序图，其中将四单元元件集成制作为以单一芯片元件，而此单一芯片元件中位于电路板之上的每个单元元件都带有一电感(图案)层。
当将多个单元元件集成制作为单一芯片元件时，本实施例为较佳实施例。位于四单元元件导电图案层上的第一至第三电路板801至803采用与实施例7相同的方法制作。
如实施例7所描述，层压于第一至第三电路板801至803的层压板上的电感电路板可经由形成电路板上的电感层(由铁酸盐所形成)。通过双点划导线将单元元件分隔为单一芯片元件，第一单元元件之一迂回型电感层850a形成于远离单元元件边界的第一电感电路板840a之上。然而，电感层850a的两相对端点位于第一单元元件的两相对端点。同样地，将第二至第四单元元件的迂回型电感层850b至850d置于第二至第四电感电路板840b至840d之上，与此同时，为确保电感层750与外端点之间的连接，在与相对应的每个电感层(850a至850d)的两端点装上金属垫片(图中未标出)，以与第一、第二外接头相接(在电感层850a至850d制作前)。
如图19(a)所示，对于根据本实施例制作的层压芯片元件，当将第一至第三电路板(801至803)层压后，第一至第四电感电路板(840a至840d)层压在前者(第一至第三电路板)上面，然后在将空白电路板800层压上。
当电路板经过上述的层压步骤后，层压板经过压紧、切割、焙烧和烧结等处理，再形成外接头(采用如前实施例相同的方法)，而完成层压芯片元件制作。
结合有电感器的层压芯片元件与实施例7中的元件具有相同的导电图案层，以及与各自的输入输出(相应的每单元元件)端相接之迂回型电感层850a至850d。本实施例中的层压芯片元件实施例7相同，除在每个元件的电感层840a至840d之上有四个电感电路板840a至840d，当四各单元元件组成单一芯片元件时，将上述电路板(840a至840d)彼此层压，如图19所示。因为每个电感层位于电路板之上，本实施例中的层压芯片元件可以提高其感应系数，因而容易制作位于较大面积的电感器电路板上之具有预期电感系数的电感层。
尽管本实施例元件描述一电感层形成于一电感电路板上，但如果必要的话，在一个电感电路板上可以有一个或多个电感层。电感电路板可层压于形成有导电图案层的层压电路板的上或下表面之上。
除回形电感层外，电感层的形状是可以改变的，如螺旋形或直线形。
尽管元件具有与实施例3中元件相同的导电图案层，除了位于空白电路板上的电阻层被电感层取代外，但也可采用与本实施例的方法，将实施例1至实施例6中位于层压电路板上的电阻层全部用电感层来取代。
[实施例9]
图20为根据本实施例制作带有电感器的层压芯片元件的制作程序图，其中四个单元元件集成制作成单一芯片元件，电感层形成于使用贯穿孔之多个电感器电路板之上。
首先，第一至第三电路板901至903根据实施例8的相同方法制作，而电感电路板层压于第一至第三电路板901至903的层压板上。
然后，形成电感电路板后(如实施例7所描述)，每个电感层形成于每个电感电路板上。也就是说，形成电感层950a于第一电感电路板940a上，做成预定的形状如“U”形。电感层950a的一端点延伸至将与第一外接头相接的电路板的边界，再在通过第一电感电路板940a的电感层950a的另一端开贯穿孔。与第一电感电路板940a相似，将电感层950b置于第二电感电路板940b，做成预定形状。电感层950b的一端延伸于电路板的另一边缘与位于第一外接头相对的第二外接头相接，再在通过第一电感电路板940b的电感层950b的另一端开贯穿孔。接下来，将电感层950c以预定的形状固定于第三电感电路板940c之上，而在每个电感层950c的相对端点上开贯穿孔，通向第三电感电路板940c。第三电感电路板940c中的贯穿孔和存在于第一、第二电感电路板940a和940b中的贯穿孔彼此相对应。为了将电感层950a与950b彼此相接，电感电路板中的贯穿孔都填满了导电胶。与此同时，为了确保电感层750与外接头之间的连接牢固，在电感层950a和950b制作前，在连接第一和第二外接头的电感层950a和950b一端点相应的位置装上金属垫片。
实际上，在绿电路板上开好贯穿孔后，在用导电胶印刷电感层的同时，也可以用导电胶填满贯穿孔。
如图20(a)所示，根据本实施例制作的层压芯片元件，当第一至第三电路板层压后，再对置于第一至第三电路板的层压板之上的第一至第三电感电路板940a至940c进行层压，其层压顺序为：第一电感电路板940a、第三电感电路板940c、第二电感电路板940b，然后再将空白电路板900层压于上。当第一至第三电感电路板(940a至940c)层压时，相邻电感器电路板的电感层通过填充于相应贯穿孔之内的导电胶彼此相互连接。
当电路板根据上述步骤层压后，再经过压紧、切割、焙烧、烧结处理，形成外接头(处理方法与先前实施例一样)之后，而完成层压芯片元件制作。
多个第三电感电路板940c介于第一、第二电感电路板940a和940b之间，其中之一端与外终端相接分别形成输入输出端。通过控制第三电感电路板940c的数目，可以很容易地获取预期的电感系数。
尽管本实施例中的电感层为弯曲曲线形，但是其电感层的形状时可以改变的。例如，位于每个电感电路板的电感层可以为直线条形，如图21所示。图21为修改实施例9之层压芯片元件爆炸透视图，其中电感层被简化为直线形。此外，层压芯片元件还可以更进一步简化制作。
尽管本实施例中的元件具有与实施例3相同的导电图案层，除了位于空白电路板上的电阻层被电感层取代外，但也可采用与本实施例的方法，将实施例1至实施例6中位于层压电路板上的电阻层全部用电感层来取代。
[实施例10]
根据本发明的实施例10，图22至图24解释了层压芯片元件的制作。
图22为根据本实施例制作层压芯片元件的制作示意图。其中将多个单元元件如四个单元元件集成制作为一个单一芯片元件。
预期元件的绿电路板根据与实施例1相同的方法制作。在本实施例中，可采用铁酸盐绿电路板作为绿电路板。
导电图案层位于绿色电路板上，可以采用例如网板印刷方法将导电涂胶Ag、Pt和Pd等印刷在绿电路板上，其可利用例如先前设计好具内部电极图案的网板。这也就是说，根据图22(a)，对于第一单元元件，由第一至第三段(部份)(1010a1至1010a3)组成的第一导电图案层1010a位于第一电路板1001a之上。第一、第三段1010a1和1010a3彼此分离而沿电路板两相对端点径向延伸；第二段1010a2与第一、第三段1010a1和1010a3相连，第二段1010a2做成预定形状如“U”形并位于单元元件边界之外，而使第一导电图案层1010a可以获得预期的电感系数。第二导电图案层1011位于第二电路板1002之上沿第一电路板1001a两相对端点横向延伸；然后一对第一和第二电路板层压制作成一单一芯片元件。
为了将四个单元元件彼此独立地形成于一单一芯片元件中，通过采用与第一电路板1001a相同的方法，将第一导电图案层1001b至1001d分别形成于绿电路板上以制作用于第二至第四单元元件的额外第一电路板1001b至1001d。将第一导电图案层1010a至1010d的第一、第三段分别位于相应的单元元件的边界内，也就是说，第一导电图案层1010a至1010d的各对第一、第三段彼此分隔处于第一电路板两相对端点的横向上，以便连接相应的第一、第二外接头1030和1031。
在根据本实施例制作的层压芯片元件中，首先将第一电路板1001a至1001d和第二电路板1002层压以便第一电路板1001a至1001d中的每个都位于两块第二电路板之间，然后再将用于保护最外层电路板上的导电图案层的空白电路板1000层压其上，如图22(a)所示。除空白电路板之外，也可以在层压板的最外层电路板上加一层绝缘图案或层。
当电路板根据上述步骤层压后，再经过压紧、切割、焙烧、烧结处理，形成外接头(处理方法与先前实施例一样)之后，而完成层压芯片元件制作。
根据图22(c)所示，首先在芯片元件上制作四对作为输入输出接头的第一和第二外接头1030和1031以及作为共接头的第三外接头1032，每个单元元件上的第一导电图案层1010a至1010d的第一、第三段与相应的第一、第二外接头1030和1031相连接，而第二导电图案层1011的两相对端点与第三外接头1032相接。第二导电图案层1011的任一端点可选择性地与第三外接头连接。没有与相应的外接头相接的导电图案层之段部份可位于相应的电路板之上与电路板的边缘分隔。
故本实施例将四个单元元件集成制作成层压芯片元件，各单元元件的第一电路板层压在第二电路板之间。因为第一导电图案层1010a至1010d位于各单元元件上不相同的第一电路板，每个第一导电图案层1010a至1010d可以延长超出单元元件的边界范围，因此，即使各单元元件具有延伸的导电图案层，根据本发明制作的芯片元件仍然可以紧密排列。
图22所示，每个第一导电图案层1010a至110d都介于两个第二导电图案层1011之间；而图23为根据具有图22所示结构的层压芯片元件中的一对第一和第二电路板所做的单元元件等效电路图。在电路图中，输入和输出端a和b为与第一导电图案层1010a的第一、第三段相连接的第一、第二外接头1030和1031，共接头(接地电极)为与第二导电图案层1011的两相对端点相接的第三外接头1032。
在如图22所示的芯片元件中，第一导电图案层设计成延长状是为了延长信号线而在串联的信号线中提供一电感器。因为在信号线和接地线中的电流同相之部份被延长，因此本实施例制作的芯片元件的共振频率FT0比如图35所示的传统穿心式元件的共振频率FT要低，如图24所示。采用本实施例制作的层压芯片元件，由于信号线的等效电感系数增大其噪音去除特性得到了改善且接入损耗的绝对值也大大提高。
[实施例11]
本实施例如图25至28所示，描述一层压芯片元件，其通过改变与共接头相接的导电图案层的形状，使得改变依照电流经过输入输出端的方向之等效电感系数成为可能。
图25为根据本实施例制作层压芯片元件的制作示意图。其中将独个单元元件，如四个单元元件，集成制作为一个单一芯片元件。
期望元件的绿电路板根据与实施例1相同的方法制作。在本实施例中采用了铁酸盐绿电路板作为绿电路板。
导电图案层位于绿色电路板上，可以采用例如网板印刷方法将导电涂胶Ag、Pt和Pd等印刷在绿电路板上，其可利用例如先前设计好具内部电极图案的网板。这也就是说，首先，在第一电路板1101上制作第一导电图案层1110且沿第一电路板1101两对边的方向延伸；然后在第二电路板1102上制作第二导电图案层1111且与第一导电图案层1110同向。第一导电图案层1110的两相对端点延伸至电路板1101的两边而与第一、第二外接头1130和1130相接，形成输入输出端，而第二导电图案层1111的端点之一与共接头以一点或两点方式相接。不与相应的外接头相接之导电图案层的部份可不延伸至电路板的边缘。
当将多个单元元件如四个单元元件集成制作成层压芯片元件时，首先将多对第一、第二导电图案层1110和1111彼此平行地形成于第一、第二电路板1101和1102之上。每个第一导电图案层1110都独立处于每一单元元件之范围内，而芯片元件用双点划导线将其分开而成单元元件。但是，此处可较佳先将多对第二导电图案层1111的一端点相互连接，然后再接到共接头上。最后，如图25(a)所示，先将多个与第一导电图案层1110沿相同方向形成之第二导电图案层1111以一端点相互连接，然后第二导电图案层1111的两最外端延伸与第三外接头相接。另外，也可延伸第二导电图案层1111的两最外端其中任何一个与第三外接头相接。
首先将两个第一电路板1101和两个第二电路板1102交错地层压，然后再将空白电路板1100层压于上。尽管在本实施例中两个第一电路板和两个第二电路板是可交错层压，第一、第二电路板的层压数量并不受限制。接下来，按照先前实施例中同样的方法进行诸如压制、切割、焙烧、烧结等处理步骤，形成外接头，层压芯片元件的制作完成。
图26为本实施例中的层压芯片元件中单元元件的等效电路图。从电路图可知，输入输出端a和b以及第一、第二外接头1130和1131与第一导电图案层1110的两相对端点相接，而共接头(接地电极)也即第三外接头1132与第二导电图案层1111的两相对端点相接。
参考图27对本实施例关于层压芯片元件制作操作的解释，很容易理解等效电感系数随着电流经过层压芯片元件的第一、第二外接头的方向而变化。如果电压如图27(a)所示施加于作为信号线之第一导电图案层1110，电流I1流向左下方向；如果电压像如图27(b)所示施加于作为信号线之第一导电图案层1110，电流I3流向右下方向。因为第二导电图案层1111的一端点如接地线与共接头相接，所以在图27(a)和27(b)两实例中，电流I2和I4在第二导电图案层1111中始终朝左下方向流。因为信号和接地线的电流I1和I2方向同向，所以图27(a)所示的层压芯片元件的等效电感系数为最大，而由于信号和接地线的电流I3和I4方向反向，所以图27(b)所示的层压芯片元件的等效电感系数为最小。
另外，虽在图中并未标出，如果两块第二电路板1102位于两块第一电路板1101之间，因为可通过的高频噪音信号频率范围加宽，介入损失特性将得到改善。
图28为根据本发明的11实施例以及采用先前技术制作的层压芯片元件频率特性曲线图。如上所描述，等效电感系数根据本实施例层压芯片元件信号线中电流的方向而变化。也就是说，因为图26中最左单元元件的等效电感系数达到最大化，最左单元元件的共振频率FT1比传统的穿心式元件的共振频率FT低，另一方面，由于图26中最右单元元件的等效电感系数达到最小化，最右单元元件的共振频率FT2比传统的穿心式元件的共振频率FT高。因此，元件的方向如输入、输出信号的方向应该在元件的外表面明显标出。
在本实施例的层压芯片元件中，因为元件的电感系数可以通过控制经过第一、第二外接头电流的方向加以控制，所以获得期望的频率特性是可能的。
[实施例12]
实施例12为实施例11的一个改进实施例，如图29至31所示，该实施例的层压芯片元件具有高的介入损耗，其适用于低噪音频率范围的电路。
芯片结构上除第二导电图案层1211有所区别外，实施例12与实施例11相似。具体说，第一导电图案层1210位于第一电路板1201之上并沿第一电路板1201两相对边界径向延伸，第二导电图案层1211位于第二电路板1202上且与第一导电图案层1210处于同一方向。另外，第二导电图案层1211的中心端点外延至与第三外接头1231(即共接头)相接，即第二导电图案层1211中心两相对点外延至与第三外接头1231相接。或者，位于第二导电图案层1211中心的一接点与第三外接头1231相接。如图29(a)所示，当多个单元元件相互平行地被集成制作为单一芯片元件时，各自第二导电图案层1211被设计成十字形以便能以其中心彼此相接并与第三外接头1231相接。未与相应的外接头相接之导电图案层的部份可不外延至电路板的边界。
首先，第一、第二电路板1201和1202以及空白电路板1200采用实施例11相同的方法层压；然后，再经过与先前实施例相同的处理如压紧、切割、焙烧、烧结，与形成外接端点后，而完成层压芯片元件制作。
图30对本实施例制作层压芯片元件的操作过程进行解释。当施加电压至与任何一个第一导电图案层1210(作信号线)的两相对端点相接的第一、第二外接头时，第一导电图案层1210中的电流I将流向左下方向，如图30所示。因为被用作接地线的第二导电图案层1211中心与接地接点如共接头相接，所以第二导电图案层1211中的电流Ia和Ib流向其中心。因为信号线和接地线的电流Ia和Ib的方向相同，所以电流Ia流经之处的等效电感系数达到最大；而因为信号线和接地线的电流Ia和Ib的方向相反，电流Ib流经之处的等效电感系数则达到最小。因两处之等效电感系数彼此相互抵消，只有第二导电图案层1211中心线处存在唯一电感，其中中心线由连接第二导电图案层的部份和连接第二导电图案层最外端之一与第三外接头的部份所组成。
另外，如果将多个第二电路板1202位于两块第一电路板1201之间(图中未标出)，由于高频噪音信号通过范围增宽，介入损耗性质将得以改善。
图31为根据本发明的11实施例以及采用先前技术制作的层压芯片元件频率特性曲线图。如图31所示，根据本实施例制作的层压芯片元件的共振频率FT3比传统的穿心式元件的共振频率FT低，这也是图29中的第二导电图案层1211的中心线处的电感仍然保留在元件中的原因，而传统的穿心式元件因为信号线和接地线彼此成90度交叉几乎没有等效电感的存在。因此，在维持与传统穿心式元件相同水准的介入损耗和噪音去除特性的基础上，本实施例制作的层压芯片元件可以较佳适用于噪音频率范围比较低的电路中。
为了使元件获得预期的频率性质，在本实施例中将第二导电图案层1211的中心与共接头相接，但是位于第二导电图案层1211两相对端点的另一合适位置也可以与共接头相接。
[实施例13]
本实施例是实施例11和实施例12的改进实施例。本实施例如图32至34所示。采用本实施例制作的层压芯片元件具有低共振频率却保留了噪音去除性质、介入损耗等特性。也就是说，本实施例制作的层压芯片元件为了获得前面的性质提高了等效电感系数。最后，对连接共接头的导电图案层进行改造，以便使信号线和接地线的电流始终沿同一方向而不受输入输出端电流方向的影响。
实施例13中芯片元件的结构与实施例11和12中的类似，只不过在导电图案层1311上有所不同。
如图32(a)所示，首先在第一电路板1301上形成第一导电图案层1310且沿第一电路板1301的两相对边径向延伸；再沿着第一导电图案层1310的同方向在第二电路板1302上形成第二导电图案层1311。另外，第二导电图案层1311的制作也是为了使第二导电图案层1311的两相对端点能与第三外接头1332如共接头相接。当将多个单元元件如四个单元元件彼此平行地集成为层压芯片元件时，第二导电图案层1311的两个最外层的两个相对端点连接与第三外接头1332连接的第二电路板1302；而另一第二导电图案层的端点与相邻第二导电图案层的相对端点彼此相接。未与相应的外接头相接之导电图案层的部份可不必外延至电路板的边界。
首先，第一、第二电路板1301和1302以及空白电路板1300采用实施例11和12相同的方法层压；然后，再经过与先前实施例相同的处理如压紧、切割、焙烧、烧结，形成外接端点后，而完成层压芯片元件制作。
图33对本实施例制作层压芯片元件的操作过程进行解释。当施加电压至与任何一个第一导电图案层1310(信号线)的两相对端点相接的第一、第二外接头时，第一导电图案层1310中的电流I将流向左下方向，如图33所示。与此同时，在第一导电图案层1310周围将产生磁场，而在位于第一导电图案层1310之上或之下的第二导电图案层1311中产生与电流I具有相同方向的感应电流Ii。因为电流I和Ii同向，等效电感系数达到最大值。图34为为根据本发明的13实施例以及采用先前技术制作的层压芯片元件频率特性曲线图。根据本实施例制作的层压芯片元件的共振频率FT4比传统的穿心式元件的共振频率FT低。因此，在维持与传统穿心式元件相同水准的介入损耗和噪音去除特性的基础上，本实施例制作的层压芯片元件可以较佳适用于噪音频率范围比较低的电路中。
另外，如果将多个第二电路板1302位于两块第一电路板1301之间(图中未标出)，由于高频噪音信号通过范围增宽，介入损耗性质将得以改善。
在上述实施例1至13中，都要制作变阻器的绿电路板。如果一些导电图案层经由使用电阻胶如Ni-Cr和RuO2等进行印刷而成，层压芯片元件则为合并有电阻器的变阻器元件。因此，当过压作用于电路时，元件中的电流流向共接头而使电路在过压的条件下得到保护。因为可采用金属材料如Ag、Pt和Pd等制作一些导电图案层来提高导电性，或采用电阻材料如Ni-Cr和RuO2等制作一些导电图案层来降低导电性，所以电路的阻抗匹配都能很容易调整。另外，如果导电图案层与电阻图案层形成在PTC热敏电阻器或NTC热敏电阻器的绿电路板上，则层压芯片元件则成为带有电阻器的热敏电阻器，其可以保护电路不受过流或温度快速变化的影响。
本发明层压芯片元件使得控制电容、电阻和电感至预期值以及改善频率性质如噪音去除和介入损耗等成为可能。另外，本发明层压芯片元件结构有效地保护主要电子元件如半导体集成电路免遭静电和过压的损害。
更为甚者，在不增加任何其他程序步骤下，本发明使得有电阻器或电感器的层压芯片元件能制作得致密且轻薄。另外，也正因为本发明能够简化层压芯片元件的制作，所以制作程序的费用也有所降低。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定为准。
本应用发明包含在2003年7月30日送交的韩国专利KR10-2003-0052561和KR10-2003-0052562的内容，而其整个内容在此并入参考。

Claims (52)

1、一种层压芯片元件，包括：
至少形成有第一、第二导电图案层的一第一电路板，其中第一、第二导电图案层沿第一电路板之两端点径向上彼此分隔；以及
至少形成有第三导电图案层的一第二电路板，其中第三导电图案层形成于第一电路板两端点之横向上；
其中第一、第二导电图案层之一端点分别与第一、第二外接头相接，而第三导电图案层至少有一端点与第三外接头相接，而第一和第二电路板层压。
2、根据权利要求1所述的层压芯片元件，其中第一和第二电路板可交错地相互层压。
3、一种层压芯片元件，包括：
至少形成有第一、第二导电图案层的一第一电路板，其中第一、第二导电图案层沿第一电路板之两端点径向上彼此分隔；以及
至少形成有第三导电图案层的一第二电路板，其中第三导电图案层由第一部份与第二部份所组成，而第一部份与第二部份彼此分隔且形成于第一电路板两端点横向上，
其中第一和第二导电图案层的一端点分别与第一和第二外接头相接，第三导电图案层的第一和第二部份的两相对端点分别与第三和第四外接头相接，而第一和第二电路板层压。
4、根据权利要求3所述的层压芯片元件，其中第一和第二电路板可交错地相互层压。
5、一种层压芯片元件，包括：
至少一第一电路板，其上有形成于第一电路板两端点径向上的第一导电图案层；
至少一第二电路板，其上有形成于第一导电图案层同方向的第二导电图案层；以及
至少一第三电路板，其上有形成于第一电路板两端点横向上的第三导电图案层，
其中第一和第二导电图案层的一端点分别与第一和第二外接头相接，第三导电图案层的至少一端点与一第三外接头相接，而第一至第三电路板层压。
6、根据权利要求5所述的层压芯片元件，其中第一至第三电路板层压，而使一个或多个第三电路板位于第一和第二电路板之间。
7、一种层压芯片元件，包括：
至少一第一电路板，其上有形成于第一电路板两端点径向上的第一导电图案层；
至少一第二电路板，其上有形成于第一导电图案层同方向的第二导电图案层；
至少一第三电路板，其上有形成于第一电路板两端点横向上的第三导电图案层；以及
至少一第四电路板，其上有形成于第三导电图案层同方向的第四导电图案层，
其中第一和第二导电图案层的两相对端点分别与第一和第二外接头相接，第三和第四导电图案层的两相对端点分别与第三和第四外接头相接，第一至第四电路板层压。
8、根据权利要求7所述的层压芯片元件，其中第三和第四电路板位于第一和第二电路板之间。
9、一种层压芯片元件，包括：
至少一第一电路板，其上有形成于一第一电路板两端点径向上的第一导电图案层；
至少一第二电路板，其上有形成于第一导电图案层同方向的第二导电图案层；以及
至少一第三电路板，其上有形成于第一导电图案层同方向的第三导电图案层，
其中第一和第二导电图案层的两相对端点分别与第一和第二外接头相接，第三导电图案层的一端点与一第三外接头相接，而第一至第三电路板层压。
10、根据权利要求9所述的层压芯片元件，其中第一层压板由两个第一电路板和位于两块第一电路板之间的一第三电路板组成，而第二层压板由两个第二电路板和位于两块第二电路板之间的一第三电路板组成，而第一层压板与第二层压板彼此相互层压。
11、根据权利要求9所述的层压芯片元件，其中一个或多个第三电路板位于第一和第二电路板之间。
12、一种层压芯片元件，包括：
至少形成有第一导电图案层的一第一电路板，其中第一导电图案层由第一部份至第三部份所组成，而第一部份与第二部份彼此分隔且形成于第一电路板两端点径向上，第三部份与第一、第二部份彼此分隔且形成于第一电路板两端点横向上；以及
至少形成有第二导电图案层的一第二电路板，其中第二导电图案层由第四部份与第五部份所组成，而第四部份与第一、第三部份有部份重叠，而第五部份与第二和第三部份有部份重叠，
其中第一和第二接点的一端点分别与第一和第二外接头相接，第三接点至少一端点与一第三外接头相接，而第一和第二电路板层压。
13、根据权利要求12所述的层压芯片元件，其中第一和第二电路板可交错地相互层压。
14、根据权利要求1至13所述的任一层压芯片元件，其中导电图案层之间重叠部份的面积彼此互不相同。
15、根据权利要求1至13所述的任一层压芯片元件，其中多个层压芯片元件彼此平行摆放而集成制作成矩阵式。
16、根据权利要求1至13所述的任一层压芯片元件，其中电阻层位于层压芯片元件之上，电阻层的两端点分别与第一和第三外接头相接。
17、根据权利要求16所述的层压芯片元件，其中有两个金属垫片且相互隔离，而电阻层制作为连接两个金属垫片。
18、根据权利要求1至13所述的任一层压芯片元件，更包括至少形成有电阻层的一电阻电路板，其中至少一电阻电路板层压。
19、根据权利要求16所述的层压芯片元件，其中在层压后的电路板之最外层电路板上形成一层绝缘图案或绝缘层。
20、根据权利要求16所述的层压芯片元件，其中电阻层包括电阻材料如镍-铬(Ni-Cr)或氧化钌(RuO2)。
21、根据权利要求16所述的层压芯片元件，其中多个层压芯片元件彼此平行摆放而集成制作成矩阵式。
22、根据权利要求1至13所述的任一层压芯片元件，其中一电感层位于层压芯片元件之上，而电感层的两端点分别与第一和第二外接端点相接。
23、根据权利要求22所述的层压芯片元件，其中形成有两个金属垫片且相互隔离，而电感层是制作为连接两个金属垫片。
24、根据权利要求22所述的层压芯片元件，其中一绝缘图案或绝缘层位于层压后的电路板的最外层。
25、根据权利要求22所述的层压芯片元件，其中多个层压芯片元件彼此平行摆放而集成制作成矩阵式。
26、根据权利要求1至13所述的任一层压芯片元件，其中多个层压芯片元件彼此平行摆放而集成制作成矩阵式，一部份该些多个层压芯片元件的电感层位于层压芯片元件的上表面，而另一部份该些多个层压芯片元件的电感层位于层压芯片元件的下表面，各个电感层的两端点分与相应的第一和第二外接头相接。
27、根据权利要求22所述的层压芯片元件，其中电感层是螺旋形的，在横跨螺旋形电感层之径向有一绝缘桥，而一桥形图案形成于绝缘桥上而从电感层的中心点延伸于其外侧。
28、根据权利要求22所述的层压芯片元件，其中在层压芯片元件之上有一层铁酸盐层，而电感层则位于铁酸盐层之上。
29、根据权利要求22所述的层压芯片元件，其中电感层包含金属材料如银(Ag)、铂(Pt)和钯(Pd)。
30、根据权利要求22所述的层压芯片元件，其中电感层包含电阻材料如镍-铬(Ni-Cr)或氧化钌(RuO2)。
31、根据权利要求1至13所述的任一层压芯片元件，其中多个层压芯片元件彼此平行摆放而集成制作成矩阵式，多个电感电路板进一步层压，在每个电感电路板上至少有一电感层，各个电感层的两端点分与相应的第一和第二外接头相接。
32、根据权利要求31所述的层压芯片元件，其中电感层是迂回型的。
33、根据权利要求1至13所述的任一层压芯片元件，其中多个电感电路板需进一步层压，每个电感电路板上有一电感层，其彼此通过位于电感电路板上的一系列的贯穿孔相互串连，而相互连接的电感层的两端点分别与第一和第二外接头相接。
34、根据权利要求31所述的层压芯片元件，其中电感电路板包括：
一第一电感电路板，其上有一第一电感层，第一电感层的一端点外延至第一电感电路板的一边，而有一贯穿孔位于第一电感层的另一端点；
一第二电感电路板，其上有一第二电感层，第二电感层的一端点外延至第二电感电路板的一边，而有一贯穿孔位于第二电感层的另一端点，以及
一第三电感电路板，其上有一第三电感层，而有一贯穿孔各位于第三电感层的两端点，
其中第三电感电路板位于第一和第二电感电路板之间，贯穿孔内填满导电物质，第一和第二电感层上所述到的该端点分别与第一和第二外接头相接，第一至第三电感层透过填满导电材料的贯穿孔彼此连接。
35、根据权利要求33所述的层压芯片元件，其中电感层处于第一和第二外接头方向上。
36、根据权利要求33所述的层压芯片元件，其中贯穿孔内填满导电物质以确保电感层可相互连接。
37、根据权利要求33所述的层压芯片元件，其中多个层压芯片元件彼此平行摆放而集成制作成矩阵式。
38、一种层压芯片元件，包括：
至少形成有第一导电图案层的一第一电路板，其中第一导电图案层由第一部份至第三部份所组成，而第一部份与第二部份彼此分隔且形成于第一电路板两端点径向上，第三部份连接第一、第二部份以获得预定的感应系数；以及
至少形成有第二导电图案层的一第二电路板，其中第二导电图案层形成于第一电路板两端点横向上，
其中第一和第二部份分别与第一和第二外接头相接，第二导电图案层的至少一端点与一第三外接头相连，而第一和第二电路板层压。
39、根据权利要求38所述的层压芯片元件，其中多个第一和第二电路板可交错地彼此层压，位于各自第一电路板上的第一导电图案层的第一和第二部份与各自的第一和第二外接头相接。
40、一种层压芯片元件，包括：
至少形成有第一导电图案层的一第一电路板，其中第一导电图案层位于第一电路板之两端点径向上；以及
至少形成有第二导电图案层的一第二电路板，其中第二导电图案层与第一导电图案层同向，
其中第一导电图案层的两端点分别与第一和第二外接头相接，第二导电图案层的连接接头部份再与第三外接头相接，而第一和第二电路板层压。
41、根据权利要求40所述的层压芯片元件，其中连接接头部份为第二导电图案层的一端点。
42、根据权利要求40所述的层压芯片元件，其中连接接头部份为第二导电图案层的中间部份。
43、根据权利要求40所述的层压芯片元件，其中连接接头部份为第二导电图案层的两相对端点。
44、根据权利要求40至43所述的任一层压芯片元件，其中多个第一和第二导电图案层彼此平行安装在相对应的电路板之上以便将多个单元元件集成制作为层压芯片元件，两个最外面的第二导电图案层的连接接头部份与一第三外接头相连接，而其他第二导电图案层的连接接头部份与连接相邻第二导电图案层的连接接头部份一一相接，每个第一导电图案层的两端点与每个单元元件的第一和第二外接头相连。
45、根据权利要求40至43所述的任一层压芯片元件，其中一个或多个第二电路板位于两个第一电路板之间。
46、根据权利要求38至43所述的任一层压芯片元件，其中电路板包括铁酸盐电路板。
47、根据权利要求1至13与第38至43所述的任一层压芯片元件，其中电路板包括陶瓷电路板。
48、根据权利要求1至13与第38至43所述的任一层压芯片元件，其中电路板包括变阻电路板。
49、根据权利要求1至13与第38至43所述的任一层压芯片元件，其中电路板包括PTC热敏电路板。
50、根据权利要求1至13与第38至43所述的任一层压芯片元件，其中电路板包括NTC热敏电路板。
51、根据权利要求1至13与第38至43所述的任一层压芯片元件，其中导电图案层包括如银(Ag)、铂(Pt)和钯(Pd)等金属材料。
52、根据权利要求1至13与第38至43所述的任一层压芯片元件，其中导电图案层包括如镍-铬(Ni-Cr)或氧化钌(RuO2)等电阻材料。
CN2004800217963A 2003-07-30 2004-07-15 复合式层压芯片元件 Expired - Fee Related CN1830086B (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
KR10-2003-0052561 2003-07-30
KR1020030052561A KR100470115B1 (ko) 2003-07-30 2003-07-30 다양한 등가인덕턴스 값을 갖는 적층 칩 소자
KR1020030052561 2003-07-30
KR1020030052562 2003-07-30
KR1020030052562A KR100470116B1 (ko) 2003-07-30 2003-07-30 복합 적층 칩 소자
KR10-2003-0052562 2003-07-30
PCT/KR2004/001759 WO2005013367A1 (en) 2003-07-30 2004-07-15 Complex laminated chip element

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN2008101809357A Division CN101447336B (zh) 2003-07-30 2004-07-15 复合式层压芯片元件

Publications (2)

Publication Number Publication Date
CN1830086A true CN1830086A (zh) 2006-09-06
CN1830086B CN1830086B (zh) 2010-06-30

Family

ID=36947570

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2004800217963A Expired - Fee Related CN1830086B (zh) 2003-07-30 2004-07-15 复合式层压芯片元件
CN2008101809357A Expired - Fee Related CN101447336B (zh) 2003-07-30 2004-07-15 复合式层压芯片元件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN2008101809357A Expired - Fee Related CN101447336B (zh) 2003-07-30 2004-07-15 复合式层压芯片元件

Country Status (2)

Country Link
KR (1) KR100470115B1 (zh)
CN (2) CN1830086B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4715371B2 (ja) 2005-07-29 2011-07-06 Ｔｄｋ株式会社 サージ吸収素子及びサージ吸収回路
JP4434121B2 (ja) 2005-09-30 2010-03-17 Ｔｄｋ株式会社 コネクタ
KR100733816B1 (ko) 2005-10-28 2007-07-02 주식회사 아모텍 적층형 칩소자
CN103050761A (zh) * 2011-10-14 2013-04-17 钰铠科技股份有限公司 积层式平衡非平衡转换器制程
JP7288288B2 (ja) * 2017-05-02 2023-06-07 太陽誘電株式会社 磁気結合型コイル部品
CN110085127B (zh) * 2019-05-23 2021-01-26 云谷（固安）科技有限公司 柔性显示母板及柔性显示屏制作方法
CN117459021B (zh) * 2023-11-17 2024-05-10 华南理工大学 一种集成无源器件的体声波单片混合滤波器及其制备方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5197170A (en) * 1989-11-18 1993-03-30 Murata Manufacturing Co., Ltd. Method of producing an LC composite part and an LC network part
US5495387A (en) * 1991-08-09 1996-02-27 Murata Manufacturing Co., Ltd. RC array
JP3118966B2 (ja) * 1992-07-08 2000-12-18 株式会社村田製作所 積層型チップバリスタ
JP3097332B2 (ja) * 1992-07-21 2000-10-10 株式会社村田製作所 積層型チップバリスタ
JPH07235406A (ja) * 1994-02-25 1995-09-05 Mitsubishi Materials Corp チップ容量性バリスタ
DE69737805T2 (de) * 1996-10-14 2008-02-07 Mitsubishi Materials Corp. LC-Kompositbauteil
JP2001035750A (ja) * 1999-07-19 2001-02-09 Matsushita Electric Ind Co Ltd 複合電子部品

Also Published As

Publication number Publication date
CN1830086B (zh) 2010-06-30
CN101447336A (zh) 2009-06-03
KR100470115B1 (ko) 2005-02-04
CN101447336B (zh) 2011-04-06

Similar Documents

Publication Publication Date Title
CN1905362A (zh) 电涌吸收元件和电涌吸收电路
CN1127095C (zh) 电阻器及其制造方法
CN1993783A (zh) 多层电容器及其安装结构
CN1427429A (zh) 叠层电容器
CN1255824C (zh) 电感元件、叠层电子元件、叠层电子元件模块及制造这些元件和模块的方法
CN1977399A (zh) Led部件及其制造方法
CN1396674A (zh) 叠层介电滤波器
CN1261977A (zh) 电阻器及其制造方法
CN1805087A (zh) 叠层电容器和叠层电容器的等效串联电阻调整方法
CN1530977A (zh) 叠层电容器
CN1170940A (zh) 电阻器及其制造方法
CN1830086A (zh) 复合式层压芯片元件
CN1542879A (zh) 具有独特形状的端子的片型固态电解电容器及其生产方法
CN1512525A (zh) 电容器和电容器内置电路基板及其制造方法
CN1890854A (zh) 内屏蔽式能量调节装置
CN1783375A (zh) 叠层陶瓷电容器及其制造方法
CN1207826A (zh) 线圈元件及其制造方法
CN1202579C (zh) 压电变压器装置
CN1925720A (zh) 布线基板、电容器
CN1914134A (zh) 陶瓷材料组合物、陶瓷衬底和不可逆电路元件
CN1378223A (zh) 补偿半导体元件的结电容的温度依存性的电容器制造方法
CN1449570A (zh) 电阻器及其制造方法
CN1967750A (zh) 多层芯片电容器
CN1460093A (zh) 压电陶瓷及其制造方法以及压电元件
CN1162962C (zh) 电子部件的外部涂层基底及压电谐振部件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CI02 Correction of invention patent application

Correction item: Priority

Correct: 2003.07.30 KR 10-2003-0052562

False: Lack of priority second

Number: 36

Page: The title page

Volume: 22

COR Change of bibliographic data

Free format text: CORRECT: PRIORITY; FROM: MISSING THE SECOND ARTICLE OF PRIORITY TO: 2003.7.30 KR 10-2003-0052562

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Free format text: FORMER OWNER: PU YINJI HUANG SHUNXIA JIN DEXI

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: GYEONGGI-DO, SOUTH KOREA TO: 769-12, DANWON-GU, ANSAN-SI, GYEONGGI-DO, SOUTH KOREA

TR01 Transfer of patent right

Effective date of registration: 20110708

Address after: Republic of Korea Gyeonggi Do Ansan danwon Yuan Dong 769-12

Patentee after: Innochips Technology Co., Ltd.

Address before: Gyeonggi Do, South Korea

Co-patentee before: Pu Yinji

Patentee before: Innochips Technology Co., Ltd.

Co-patentee before: Huang Shunxia

Co-patentee before: Jin Dexi

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100630

Termination date: 20210715

CF01 Termination of patent right due to non-payment of annual fee