KR102609147B1 - 복합 전자 부품 - Google Patents

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Abstract

본 발명은 외측에 제1 및 제2 외부 전극이 배치되고, 적층체를 포함하는 바디; 상기 적층체의 내측에 배치되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결되는 복수의 제1 및 제2 전극; 상기 적층체의 상부에 서로 이격되어 배치되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결되는 제3 및 제4 전극; 및 상기 제3 및 제4 전극 사이에 배치된 ESD 방전층;을 포함하고, 상기 제3 및 제4 전극 사이의 거리는 30 내지 60 ㎛ 인 복합 전자 부품에 관한 것이다.

Description

복합 전자 부품{Complex electronic component}
본 발명은 복합 전자 부품에 관한 것으로, 보다 상세하게는 ESD에 대한 내구성이 뛰어난 복합 전자 부품에 관한 것이다.
최근 휴대용 전자기기에서 전도성을 가지는 금속 소재의 케이스를 이용하는 경향이 높아지고 있으며, 이에 따라 전자기기의 내부 및 외부에의 전기적 충격을 차단의 필요성이 높아지고 있다.
특히, 심미성 및 강도 향상 등의 목적으로 인해 휴대용 전자기기의 전면을 금속 프레임을 이용하여 제조하는 경우가 증가하고 있는데, 외부의 정전기(ESD; Electrostatic discharge)로 인한 내부의 전자 부품 보호 또는 내부의 전원으로 인한 사용자의 감전을 방지하기 위한 수단의 필요성이 더욱 높아지고 있는 실정이다.
하지만, 휴대용 전자기기의 소형화 및 집적화로 인해, 별도의 ESD 보호 소자 또는 감전 보호 소자를 배치하기 어려워지고 있다.
일본 공개특허공보 제2000-114005호
본 발명은 수직 적층형의 ESD 보호부를 가지며, 정전기에 대해 내구성이 뛰어난 복합 전자 부품을 제공하고자 한다.
본 발명의 일 실시예에 따른 복합 전자 부품은 외측에 제1 및 제2 외부 전극이 배치되고, 적층체를 포함하는 바디와 상기 적층체의 내측에 배치되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결되는 복수의 제1 및 제2 전극, 상기 적층체의 상부에 서로 이격되어 배치되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결되는 제3 및 제4 전극과 상기 제3 및 제4 전극 사이에 배치된 ESD 방전층을 포함하고, 상기 제3 및 제4 전극 사이의 거리는 30 내지 60 ㎛ 이다.
본 발명의 다른 실시예에 따른 복합 전자 부품은 소자부 및 상기 소자부의 상부에 배치되는 ESD 보호부를 포함하고, 상기 ESD 보호부는, 서로 이격되어 배치되는 제1 및 제2 방전 전극 및 상기 제1 및 제2 방전 전극의 사이에 배치되는 ESD 방전층을 포함하고, 상기 제1 및 제2 방전 전극 사이의 거리는 30 내지 60 ㎛ 이다.
본 발명의 일 실시예에 따른 복합 전자 부품은 ESD 보호부를 가지며, 제1 및 제2 방전 전극 사이에 ESD 방전층이 배치되어 ESD 보호부의 정전기에 대한 내구성이 향상될 수 있다.
또한, 제1 및 제2 방전 전극 사이의 거리가 30 ~ 60 ㎛이므로 정전기가 발생한 경우에 전류가 집중되는 것을 방지하여 ESD 보호부의 정전기에 대한 내구성을 더욱 향상될 수 있다.
도 1은 본 발명에 따른 복합 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`의 단면도로서, 본 발명에 일 실시예에 따른 복합 전자 부품의 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II`의 평면도로서, 본 발명에 일 실시예에 따른 복합 전자 부품의 평면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 다른 실시예에 따른 복합 전자 부품의 사시도를 도시한 것이며, 도 5는 도 4의 III-III`에 따른 단면도를 도시한 것이다.
도 6는 본 발명의 또 다른 실시예에 따른 복합 전자 부품의 사시도를 도시한 것이며, 도 7는 도 6의 IV-IV`에 따른 단면도를 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명의 복합 전자 부품의 소자부는 커패시터, 인덕터 또는 써미스터일 수 있으나, 이에 제한되는 것은 아니다.
다만, 본 발명은 설명의 명확성을 위해, 커패시터를 예를 들어 설명하도록 한다.
도 1은 본 발명에 따른 복합 전자 부품(100)의 사시도를 개략적으로 도시한 것이다.
도 1을 참조하면, 본 발명에 따른 복합 전자 부품은 소자부(A)와 ESD 보호부(B)를 포함하는 바디와 바디의 외측에 배치되는 제1 및 제2 외부 전극(111, 112)를 포함한다.
제1 및 제2 외부 전극(111, 112)은 바디의 길이 방향의 양 끝단에 배치된다.
제1 및 제2 외부 전극(111, 112)은 복수의 금속층을 포함할 수 있다.
예를 들어, Ag 또는 Ni 등을 포함하는 도전성 페이스트를 이용하여 형성되는 제1 금속층과 도금을 이용하여 형성되는 제2 및 제3 금속층을 포함할 수 있다.
제1 및 제2 외부 전극(111, 112)은 후술하는 제1 및 제2 전극(121, 122)과 전기적으로 연결되며, 제3 및 제4 전극(131, 132)와 전기적으로 연결된다.
도 2는 도 1의 I-I`의 단면도로서, 제1 실시예에 따른 복합 전자 부품의 단면도를 개략적으로 도시한 것이며, 도 3은 도 1의 II-II`의 평면도로서, 본 발명에 일 실시예에 따른 복합 전자 부품의 평면도를 개략적으로 도시한 것이다.
도 2 및 3을 참조하면, 본 발명의 제1 실시예에 따른 복합 전자 부품(100)은 소자부(A) 및 ESD 보호부(B)를 포함한다.
소자부(A)는 적층체(101)와 적층체(101)의 내측에 배치되는 제1 및 제2 전극(121, 122)을 포함한다.
적층체(101)는 강유전 재료를 포함하는 복수의 유전층(102)을 적층, 압착 및 소결한 것으로 각 층은 경계가 육안으로 확인되지 않을 정도로 일체화될 수 있다.
유전층(102)은 강유전 재료인 BaTiO3와 같은 페로브스카이트(perovskite) 구조를 가지는 재료를 이용하여 형성될 수 있다. 다만, 소자부(A)가 인덕터인 경우에는 자성 재료를 이용할 수 있으며, 써미스터인 경우에는 온도에 따라 저항이 변화하는 특성을 가지는 재료를 이용할 수 있다.
적층체(101)의 내부에는 복수의 제1 및 제2 전극(121, 122)이 배치된다.
제1 및 제2 전극(121, 122)은 도전성 재료를 포함하는 도전성 페이스트를 유전층에 인쇄하여 형성될 수 있다. 다만, 인덕터의 경우에는 제1 및 제2 전극은 코일형상을 가지는 전극일 수 있다.
제1 및 제2 전극(121, 122)에 이용되는 도전성 재료는 Ni, Cu, Ag 등에서 선택되는 어느 하나일 수 있으나, 이에 제한되는 것은 아니다.
소자부(A)의 일면, 예를 들어 소자부(A)의 상면에는 ESD 보호부(B)가 배치된다.
ESD 보호부(B)는 ESD 방전층(150), 커버층(160), 제3 전극(131) 및 제4 전극(132)을 포함한다.
커버층(160)은 ESD 보호부(B)의 상부에 배치되며, 절연 물질로 형성될 수 있다. 커버층(160)이 절연 물질로 형성되기 때문에 PCB 설계시 상부에 메탈 캔(metal can)의 접촉으로 인한 영향이 없어 위치 자유도가 높아질 수 있다.
제3 전극(131)은 제1 방전 전극을 의미하며, 제4 전극(132)은 제2 방전 전극(132)을 의미한다.
제3 및 제4 전극(131, 132)은 Ag 또는 Cu를 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
다만, 도전성 페이스트를 이용하여 제3 및 제4 전극을 형성하는 경우, 복합 전자 부품(100)의 제조 공정 중 소성과정에서 700 이상의 고온에서 제3 및 제4 전극(131, 132)이 손상될 수 있으므로 Ag-에폭시(Epoxy) 또는 Cu-에폭시(Epoxy)를 이용하여 형성될 수 있다. Ag-에폭시 또는 Cu-에폭시는 해당 도전성 분말을 포함하는 에폭시 수지를 의미한다.
제3 및 제4 전극(131, 132)의 사이에는 간극(135)이 배치된다. 간극(135)은 제3 및 제4 전극(131, 132)의 단부를 각각 마주보는 변으로 하는 사각형일 수 있다.
즉, 간극(135)이란 제3 및 제4 전극(131, 132)이 서로 이격된 부분을 의미한다. 따라서, 간극(135)의 길이란 제3 및 제4 전극(131, 132)의 사이의 거리를 의미한다.
간극(135)의 사이, 즉, 제3 및 제4 전극(131, 132)의 사이에는 ESD 방전층(150)이 배치된다.
ESD 방전층(150)은 Ag, Cu, Ni 및 Pd 중 적어도 하나인 금속 입자와 SiO2 또는 ZnO2 중 적어도 하나의 세라믹 재료가 혼합된 ESD용 페이스트를 이용하여 형성될 수 있다.
ESD 방전층(150)은 한계 전압 이하에서는 절연성을 가지지만, 한계 전압보다 높은 전압이 인가되는 경우에는 ESD 방전층(150)에 포함되는 금속 입자를 따라 전류가 흐를 수 있다.
한계 전압은 ESD 방전층(150)에 포함되는 금속 입자의 함량을 통해 조절할 수 있다.
즉, ESD 방전층(150)이 간극(135) 사이에 배치되어 한계 전압 이상의 정전기 또는 과전압이 인가된 경우에 제3 및 제4 전극(131, 132) 사이에 전류가 흘러 정전기 또는 과전압이 소자부(A)에 인가되어 소자부(A)가 손상되는 것을 예방할 수 있다.
만약, 제3 전극(131), 제4 전극(132) 또는 ESD 방전층(150)으로 정전기 또는 과전압이 흐르는 현상이 1회 발생하여 제3 전극(131), 제4 전극(132) 또는 ESD 방전층(150)이 정전기 또는 과전압을 견딜 수 있다 하더라도, 해당 현상이 수회 반복되는 경우에 결국 제3 전극(131), 제4 전극(132) 또는 ESD 방전층(150)이 손상된다.
따라서, 제3 전극(131), 제4 전극(132) 또는 ESD 방전층(150)이 정전기 또는 과전압에 대해 수회 견딜 수 있는 능력을 내구성이라 할 수 있으며, 내구성을 향상시킬 필요가 있다.
하기의 표 1은 폭(Wt)에 대한 제3 및 제4 전극(131, 132)의 선폭(Wa)의 비(Wt/Wa)가 0.2 초과, 0.5 미만인 경우, 간극의 길이(Da)에 따른 턴 온(Turn On) 특성 및 ESD 내구성을 측정한 것이다.
실시예 Da (㎛) 턴 온(Turn On) 특성 ESD 내구성
1 10 ○ ×
2 30 ◎ ◎
3 40 ◎ ◎
4 60 ○ ○
5 80 × ×
턴 온 특성은 일정 전압(400 V)을 넘는 전압을 인가하였을 때, ESD 보호부에 전류가 흐르는 특성을 의미하며, ESD 내구성은 IEC-61000-4-2 Level 4 규격 (8kV)으로 100회 반복하여 ESD를 인가한 후에 상태를 측정한 것이다.
표 1을 참조하면, 우수한 턴 온 특성과 동시에 높은 ESD 내구성을 가지기 위해, 간극(135)의 길이(Da)는 30 내지 60 ㎛가 되도록 제3 및 제4 전극(131, 132)을 배치할 수 있다.
특히, 제3 및 제4 전극(131, 132)의 선폭(Wa)이 바디의 폭(Wt)에 대해 0.2 초과, 0.5 미만이며, 간극(135)의 길이(Da)는 30 내지 60 ㎛인 경우에 본 발명의 일 실시예에 따른 복합 전자 부품은 우수한 턴 온 특성과 동시에 높은 ESD 내구성을 가질 수 있다.
간극(135)의 길이가 30 ㎛ 미만인 경우에는 실시예 1에서 알 수 있듯이 반복적으로 인가되는 고전압 또는 정전기에 대한 내구성이 감소하며, 간극(135)의 길이가 60 ㎛를 초과하는 경우에는 실시예 5에서 알 수 있듯이 고전압 또는 정전기를 방전시킬 수 있는 최소 전압이 높아져 턴 온 특성이 저하되며, 특히 고전압 또는 정전기에 대한 반응이 불규칙해진다는 문제가 있다.
하기의 표 2은 간극의 길이(Da)가 30 ㎛ 초과, 60 ㎛ 미만인 경우, 폭(Wt)에 대한 제3 및 제4 전극(131, 132)의 선폭(Wa)의 비(Wa/Wt)에 따른 턴 온(Turn On) 특성 및 ESD 내구성을 측정한 것이다.
실시예 Wt/Wa 턴 온(Turn On) 특성 ESD 내구성
6 0.1 × ×
7 0.2 ○ ○
8 0.4 ◎ ◎
9 0.5 ○ ○
10 0.6 × ○
표 2를 참조하면, 제3 및 제4 전극(131, 132)의 선폭(Wa)을 바디의 폭(Wt)에 대해 0.2 이상, 0.5 이하로 형성하는 경우에도 본 발명의 일 실시예에 따른 복합 전자 부품은 우수한 턴 온 특성과 동시에 높은 ESD 내구성을 가질 수 있다.
즉, Wa/Wt가 0.5를 초과하는 경우에는 단락(short)에 의한 턴 온 특성 저하가 발생할 가능성이 높아지며, Wa/Wt가 0.2 미만인 경우에는 고전압 또는 정전기에 대한 반응성이 떨어져 턴 온 특성이 저하되며, 내구성 또한 저감된다는 문제가 있다.
따라서, 본 발명의 일 실시예에 따른 복합 전자 부품은 제3 및 제4 전극(131, 132)의 선폭(Wa)을 바디의 폭(Wt)에 대해 0.2 이상, 0.5 이하로 형성하여 우수한 턴 온 특성과 동시에 높은 ESD 내구성을 가질 수 있다.
표 3은 ESD 방전층에 있어서, 금속 입자의 함량이 37 wt% 초과, 48 wt% 미만인 경우, 세라믹 입자의 함량에 따른 턴 온(Turn On) 특성 및 ESD 내구성을 측정한 것이다.
실시예 세라믹 입자의 함량(wt%) 턴 온(Turn On) 특성 ESD 내구성
SiO2 ZnO2 합계
11 7.5 0 7.5 ◎ ○
12 12.0 0 12.0 ○ ○
13 17.0 0 17.0 × ×
14 7.5 5.0 12.5 ○ ○
15 10.0 5.0 15.0 × ×
표 3를 참조하면, ESD 방전층에 포함되는 세라믹 입자가 7.5 내지 12.5 wt% 포함되는 경우에 본 발명의 일 실시예에 따른 복합 전자 부품은 우수한 턴 온 특성과 동시에 높은 ESD 내구성을 가질 수 있다.
ESD 방전층에 포함되는 세라믹 입자가 7.5 wt % 미만인 경우, ESD 방전층의 형상을 일정하게 유지하기 어려워 ESD 방전층의 형상 불균일에 의해 ESD 내구성이 감소하는 문제가 있다. 또한, ESD 방전층의 형상이 일정하게 형성되지 않는 경우에는 ESD 방전 특성을 일정하게 유지하지 못하는 문제점이 있다.
ESD 방전층에 포함되는 세라믹 입자가 12.5 wt % 초과하는 경우, 오히려 턴 온 특성과 ESD 내구성이 동시에 감소하는 문제점이 있다.
따라서, 본 발명의 일 실시예에 따른 복합 전자 부품은 방전층에 포함되는 세라믹 입자가 7.5 내지 12.5 wt% 포함하여 우수한 턴 온 특성과 동시에 높은 ESD 내구성을 가질 수 있다.
특히, 세라믹 입자로 SiO2 또는 ZnO2를 사용하는 경우에 서로 큰 차이가 없었으며, 전체적인 세라믹 입자의 함량에 의해 턴 온 특성 및 ESD 내구성이 영향을 받는 것을 알 수 있었다. 따라서, 세라믹 입자로 SiO2 또는 ZnO2 외에도 비슷한 성질을 가지는 세라믹 입자를 사용하는 경우에도 동일한 결과를 얻을 수 있을 것으로 예측된다.
도 4는 본 발명의 다른 실시예에 따른 복합 전자 부품(200)의 사시도를 도시한 것이며, 도 5는 도 4의 III-III`에 따른 단면도를 도시한 것이다.
본 발명의 다른 실시예에 따른 복합 전자 부품(200)에 있어서, 전술한 본 발명의 일 실시예에 따른 복합 전자 부품(100)과 동일한 구성에 대해서는 설명을 생략하도록 한다.
도 4 및 5를 참조하면, 본 발명의 다른 실시예에 따른 복합 전자 부품(200)은 외측에 제1 및 제2 외부 전극이 배치되는 적층체(201), 적층체(201)의 상면에 배치되며, 각각 상기 제1 및 제2 외부 전극(211, 212)과 연결되고, 서로 이격되어 배치되는 제1 및 제2 방전 전극(231, 232), 제1 및 제2 방전 전극(231, 232)의 사이에 배치되는 ESD 방전층(240) 및 적층체(201)의 상부를 덮도록 배치되는 커버층(260)을 포함한다.
제1 및 제2 외부 전극(211, 212)은 바탕 전극층(211a, 212a)과 바탕 전극층(211a, 212a)을 시드(seed)층으로 형성된 도금층(211b, 212b)을 포함할 수 있다.
본 발명의 다른 실시예에 따른 복합 전자 부품(200)은 적층체(201)의 길이 방향의 양 단면을 덮도록 바탕 전극층(211a, 212a)을 형성하고, 적층체(201)의 상부에 제1 및 제2 방전 전극(231, 232)이 형성된다. 그 후, 적층체(201)의 상부를 덮도록 커버층(260)을 배치한 뒤에 도금 공정을 통하여 도금층(211b, 212b)를 형성한다. 따라서, 본 발명의 다른 실시예에 따른 복합 전자 부품은 도금층(211b, 212b)이 제1 및 제2 외부 전극(231, 232) 중 외측으로 노출되는 부분에 배치되며, 커버층(260)과 적층체(201)가 접하는 부분에는 도금층(211b, 212b)이 형성되지 않을 수 있다.
본 발명의 다른 실시예에 따른 복합 전자 부품(200)은 최종 제품의 상면에 보호층의 역할을 수행하는 커버층이 배치되는바, 상면에 금속 캔(metal can)의 접촉 등의 영향이 없어 인쇄회로기판의 설계시에 위치 자유도가 높다.
또한, 소자부로 이용되는 적층체를 완성한 후에 간단한 추가 공정을 통해 ESD 보호부를 가지는 복합 전자 부품을 제조할 수 있다는 장점이 있다.
도 6는 본 발명의 또 다른 실시예에 따른 복합 전자 부품의 사시도를 도시한 것이며, 도 7는 도 6의 IV-IV`에 따른 단면도를 도시한 것이다.
본 발명의 다른 실시예에 따른 복합 전자 부품(300)에 있어서, 전술한 본 발명의 일 실시예에 따른 복합 전자 부품(100) 및 본 발명의 다른 실시예에 따른 복합 전자 부품(200)과 동일한 구성에 대해서는 설명을 생략하도록 한다.
도 6 및 도 7을 참조하면, 도금층(312a, 312b)는 제1 및 제2 외부 전극(311, 312)의 외측으로 노출된 부분으로부터 연장되어 커버층(360)의 길이 방향의 양 단면을 감싸도록 배치될 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 복합 전자 부품
101: 적층체
102: 유전층
111: 제1 외부 전극
112: 제2 외부 전극
121: 제1 전극(제1 내부 전극)
122: 제2 전극(제2 내부 전극)
131: 제3 전극(제1 방전 전극)
132: 제4 전극(제2 방전 전극)
135: 간극
150: ESD 방전층
160: 커버층

Claims (16)

  1. 외측에 제1 및 제2 외부 전극이 배치되고, 적층체를 포함하는 바디;
    상기 적층체의 내측에 배치되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결되는 복수의 제1 및 제2 전극;
    상기 적층체의 상부에 서로 이격되어 배치되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결되는 제3 및 제4 전극; 및
    상기 제3 및 제4 전극 사이에 배치된 ESD 방전층;을 포함하고,
    상기 제3 및 제4 전극 사이의 거리는 30 내지 60 ㎛ 이고,
    상기 ESD 방전층은 Al, Cu, Ag, Ni 로 이루어진 군에서 선택되는 어느 하나 또는 이들의 혼합물인 금속 입자와 SiO2와 ZnO2의 혼합물인 세라믹 입자를 포함하고,
    상기 세라믹 입자는 7.5 내지 12.5 wt%가 포함되는 복합 전자 부품.
  2. 제1항에 있어서,
    상기 제3 및 제 4 전극의 선폭은 상기 바디의 폭에 대해 0.2 초과, 0.5 미만인 복합 전자 부품.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 제3 및 제4 전극과 상기 ESD 방전층을 덮도록 배치되는 커버층을 포함하는 복합 전자 부품.
  6. 소자부 및 상기 소자부의 상부에 배치되는 ESD 보호부를 포함하고,
    상기 ESD 보호부는,
    서로 이격되어 배치되는 제1 및 제2 방전 전극; 및
    상기 제1 및 제2 방전 전극의 사이에 배치되는 ESD 방전층;을 포함하고,
    상기 제1 및 제2 방전 전극 사이의 거리는 30 내지 60 ㎛ 이고,
    상기 ESD 방전층은 Al, Cu, Ag, Ni 로 이루어진 군에서 선택되는 어느 하나 또는 이들의 혼합물인 금속 입자와 SiO2와 ZnO2의 혼합물인 세라믹 입자를 포함하고,
    상기 세라믹 입자는 7.5 내지 12.5 wt%가 포함되는 복합 전자 부품.
  7. 제6항에 있어서,
    상기 제1 및 제2 방전 전극의 선폭은 상기 소자부의 폭에 대해 0.2 초과, 0.5 미만인 복합 전자 부품.
  8. 삭제
  9. 삭제
  10. 제6항에 있어서,
    상기 소자부는 커패시터, 인덕터 또는 써미스터인 복합 전자 부품.
  11. 제6항에 있어서,
    상기 ESD 보호부의 상부에 배치되는 커버층를 포함하는 복합 전자 부품.
  12. 외측에 제1 및 제2 외부 전극이 배치되는 적층체;
    상기 적층체의 상면에 배치되며, 각각 상기 제1 및 제2 외부 전극과 연결되고, 서로 이격되어 배치되는 제1 및 제2 방전 전극;
    상기 제1 및 제2 방전 전극의 사이에 배치되는 ESD 방전층; 및
    상기 적층체의 상부를 덮도록 배치되는 커버층;을 포함하고,
    상기 ESD 방전층은 Al, Cu, Ag, Ni 로 이루어진 군에서 선택되는 어느 하나 또는 이들의 혼합물인 금속 입자와 SiO2와 ZnO2의 혼합물인 세라믹 입자를 포함하고,
    상기 세라믹 입자는 7.5 내지 12.5 wt%가 포함되는 복합 전자 부품.
  13. 제12항에 있어서,
    상기 제1 및 제2 외부 전극은 바탕 전극층과 도금층을 포함하고,
    상기 도금층은 상기 제1 및 제2 외부 전극 중 외측으로 노출되는 부분에 배치되는 복합 전자 부품.
  14. 제13항에 있어서,
    상기 도금층은 상기 제1 및 제2 외부 전극의 외측으로 노출된 부분으로부터 연장되어 상기 커버층의 길이 방향의 양 단면을 감싸도록 배치되는 복합 전자 부품.
  15. 제12항에 있어서,
    상기 제1 및 제2 방전 전극 사이의 거리는 30 내지 60 ㎛ 인 복합 전자 부품.
  16. 제12항에 있어서,
    상기 제1 및 제2 방전 전극의 선폭은 상기 적층체의 폭에 대해 0.2 초과, 0.5 미만인 복합 전자 부품.

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