JP4449834B2 - サージ吸収回路 - Google Patents

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Description

本発明は、高周波特性を改善したサージ吸収回路に関するものである。
ICやLSI等の半導体デバイスは高圧の静電気によって破壊されたり、特性が劣化したりするため、静電気対策としてバリスタ等のサージ吸収素子が使用されている。バリスタを始めとするサージ吸収素子は浮遊容量成分や等価直列誘導成分を持つため、高速信号を扱う回路に適用すると信号を劣化させてしまう。
バリスタをサージ吸収回路に適用した例を図1に示す。図1において、101は入出力端子、102は共通端子、103はバリスタである。小振幅の入力信号が入出力端子101に入力しても、バリスタ103は高抵抗のままで、入力信号に影響を与えない。一方、
高圧サージが入出力端子101に入力すると、バリスタ103によって共通端子102に逃がされる。この結果、図1に示すサージ吸収回路を半導体デバイスの入出力端子に接続しておくと、半導体デバイスは高圧サージから保護されることになる。
従来のバリスタの等価回路を図2に示す。図2において、104は可変抵抗、105は浮遊容量である。通常は、可変抵抗104の抵抗値が大きく、高圧サージが印加されると抵抗値が小さくなり、半導体デバイスを高圧サージから保護する。しかし、浮遊容量105が存在するために、高速信号を扱う半導体デバイスの入出力側にバリスタを付加すると、高速信号の劣化の原因となる。
浮遊容量105の容量Cz=1、3、5pFのときの、図2に示す等価回路で表されるサージ吸収回路のSパラメータS11とS21の計算結果を図3に示す。浮遊容量105が5pFのときは、数100MHzを超えるとS21が劣化し始め、信号伝達ができなくなる。また、S11も大きくなり、反射特性が劣化する。浮遊容量105が1pFでも1GHzを超えると同様である。浮遊容量と制御電圧・エネルギー耐量はトレードオフの関係にあるため、高速信号用途に対して特性のよいサージ吸収素子を適用できないという課題があった。
浮遊容量105の容量Cz=1、3、5pFのときの、サージ吸収回路のTDR(Time Domain Reflectometry)試験結果を図4に示す。立上がり立下り時間が200psで信号振幅が1V0−pのパルス信号に対する入力インピーダンスは、浮遊容量105が5pFのときは、定常状態である100Ωに対して、40Ω程度にまで劣化する。浮遊容量105が1pFであっても、80Ωまで劣化する。
このように、高速信号を扱う回路にサージ吸収回路を適用するためには、浮遊容量成分を小さくしなければ、高速信号の立ち上がり特性や遅延特性の劣化を避けられない。その一方で、サージ吸収素子の浮遊容量成分を小さくすると、サージ吸収素子の制御電圧の上昇やエネルギー耐量を減少させてしまう。
浮遊容量成分の影響を軽減するサージ吸収回路がすでに提案されている。例えば、誘導素子をサージ吸収素子に組み合わせることで、サージ吸収回路のインピーダンス整合を図ることができる。図5に2つの誘導素子をバリスタに組み合わせたサージ吸収回路の例を示す。入力端子111と出力端子112との間に2つの誘導素子114と115を直列に接続し、直列回路の中点と共通端子113の間にバリスタ116を接続したものである。
図6に誘導素子を2つのバリスタに組み合わせた他のサージ吸収回路の例を示す(例えば、特許文献1参照。)。入出力端子121と共通端子122との間にバリスタ124と誘導素子125の並列回路にバリスタ123を直列に接続したものである。
特開2001−60838号公報
しかし、図5に示す回路であっても十分な特性を実現することはできない。図5に示す回路の入力インピーダンスZinは下記の(1)式で表される。バリスタ116は、図2に示す等価回路で表され、小振幅の高速信号に対しては図2の浮遊容量105のみで近似した。
Figure 0004449834
ここで、
Figure 0004449834
のとき、(1)式の入力インピーダンスZinは、
Figure 0004449834
となる。
よって、
Figure 0004449834
となる誘導素子を用いれば、入力インピーダンスを信号ラインの特性インピーダンスに整合させることができる。なお、Zはサージ吸収回路を挿入する信号ラインの特性インピーダンスである。ただし、(2)式の条件があるため、高周波ではやはり特性インピーダンスに整合させることができなくなり、バリスタの浮遊容量を小さくする必要があることに変わりはない。
図6に示す回路であっても、バリスタ123の浮遊容量と誘導素子125でバンドパスフィルタを構成することになるため、広帯域にわたってインピーダンス整合をとることは困難である。従って、高速信号に対しては十分な特性を実現することができない。また図1、図5及び図6に示したサージ吸収回路は、一方の信号ラインが接地される所謂不平衡信号ラインにおいてサージを吸収する回路であり、差動信号が伝送される差動信号ラインには適用することはできない。
本願発明は、差動入力の高速差動信号に対してもインピーダンス整合に優れたサージ吸収回路を提供することを目的とする。
上記目的を達成するために、本願第一の発明に係るサージ吸収回路は、誘導素子を利用してサージ吸収素子の浮遊容量成分の影響をキャンセルする。
具体的には、本願第一の発明は、外部との接続に一対の入力端子及び一対の出力端子を備えるサージ吸収回路であって、前記一対の入力端子のうちの一方及び前記一対の出力端子のうちの一方を接続する第一の誘導素子と、前記一対の入力端子のうちの他方及び前記一対の出力端子のうちの他方を接続する第二の誘導素子と、前記一対の入力端子のうちの一方及び前記一対の出力端子のうちの他方を接続する第一のサージ吸収素子と、前記一対の入力端子のうちの他方及び前記一対の出力端子のうちの一方を接続する第二のサージ吸収素子と、を備えるサージ吸収回路である。
サージ吸収素子が入力端子と出力端子との間で交差するように接続されているため、サージ吸収素子の浮遊容量成分に対して誘導素子の値を適切に設定すると、差動信号の場合に浮遊容量成分の影響をキャンセルして広帯域にわたって平坦な周波数特性を実現することができる。
従って、本願第一の発明は、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対してもインピーダンス整合に優れたサージ吸収回路を提供することができる。
上記目的を達成するために、本願第二の発明に係るサージ吸収回路は、本願第一の発明のサージ吸収回路のサージ吸収素子にさらに抵抗素子又は誘導素子を直列に接続して誘導素子の等価並列抵抗成分又は浮遊容量成分の影響をキャンセルする。
具体的には、本願第二の発明は、外部との接続に一対の入力端子及び一対の出力端子を備えるサージ吸収回路であって、前記一対の入力端子のうちの一方及び前記一対の出力端子のうちの一方を接続する第一の誘導素子と、前記一対の入力端子のうちの他方及び前記一対の出力端子のうちの他方を接続する第二の誘導素子と、前記一対の入力端子のうちの一方及び前記一対の出力端子のうちの他方を直列に接続する第一のサージ吸収素子及び第一の抵抗素子、直列に接続する第一のサージ吸収素子及び第三の誘導素子又は直列に接続する第一のサージ吸収素子、第一の抵抗素子及び第三の誘導素子と、前記一対の入力端子のうちの他方及び前記一対の出力端子のうちの一方を直列に接続する第二のサージ吸収素子及び第二の抵抗素子、直列に接続する第二のサージ吸収素子及び第四の誘導素子又は直列に接続する第二のサージ吸収素子、第二の抵抗素子及び第四の誘導素子と、を備えるサージ吸収回路である。
抵抗素子又は誘導素子をサージ吸収素子に直列に接続することによって、差動信号の場合に誘導素子の等価並列抵抗成分又は等価並列容量成分の影響をキャンセルして広帯域にわたって平坦な周波数特性を実現することができる。
本願第一発明又は本願第二発明において、本願第一発明又は本願第二発明のサージ吸収回路の誘導素子にさらに抵抗素子又は容量素子を並列に接続してもよい。
具体的には、本願第一発明又は本願第二発明において、第三の抵抗素子若しくは第一の容量素子又は並列に接続された第三の抵抗素子及び第一の容量素子が前記第一の誘導素子に並列に接続され、かつ第四の抵抗素子若しくは第二の容量素子又は並列に接続された第四の抵抗素子及び第二の容量素子が前記第二の誘導素子に並列に接続されていることを特徴とするサージ吸収回路である。
抵抗素子又は容量素子を誘導素子に並列に接続することによって、差動信号の場合にサージ吸収素子の等価直列抵抗成分又は等価直列誘導成分の影響をキャンセルして広帯域にわたって平坦な周波数特性を実現することができる。
前述した発明において、入力端子と出力端子とを接続する2つの誘導素子間で同相信号の入力に対して磁束が強めあうように誘導結合されていてもよい。
具体的には、前述した発明において、前記一対の入力端子への同相信号の入力に対して磁束が強めあうように前記第一の誘導素子と前記第二の誘導素子とが誘導結合されていることを特徴とするサージ吸収回路である。
誘導結合することにより、コモンモードノイズを除去することができ、かつ差動信号の場合に広帯域にわたって平坦な周波数特性を実現することができる。
本願発明によれば、半導体デバイス等を高圧の静電気から保護しつつ広帯域にわたって平坦な周波数特性のサージ吸収回路を提供することができる。
添付の図面を参照して本願発明の実施の形態を説明する。以下に説明する実施の形態は本願発明の構成の例であり、本願発明は、以下の実施の形態に制限されるものではない。
以下の実施の形態では、サージ吸収素子としてバリスタを代表例として説明するが、当然にバリスタを他のサージ吸収素子に置き換えても同様の動作、作用を奏する。
(実施の形態1)
本願発明の実施の形態に係るサージ吸収回路の回路構成を図7に示す。図7において、11は差動入力のうちの一方の入力端子、12は差動入力のうちの他方の入力端子、13は差動出力のうちの一方の出力端子、14は差動出力のうちの他方の出力端子、21は第一のサージ吸収素子、22は第二のサージ吸収素子、25は第一の誘導素子、26は第二の誘導素子である。
図7では、サージ吸収回路は、外部との接続に一対の入力端子11及び12並びに一対の出力端子13及び14を備える。第一の誘導素子25は入力端子11と出力端子13との間に接続され、第二の誘導素子26は入力端子12と出力端子14との間に接続されている。第一のサージ吸収素子21は入力端子11と出力端子14との間に接続され、第二のサージ吸収素子22は入力端子12と出力端子13との間に接続されている。
第一のサージ吸収素子21又は第二のサージ吸収素子22には、ZnO等の金属酸化物を利用したバリスタ、Si等の半導体を利用したPN接合素子、モリブデンを利用したサージ吸収素子、電極間の放電を利用するギャップ式放電素子等が適用できる。
ここでは、一対の入力端子11及び12と一対の出力端子13及び14を区別しているが、入力側と出力側とが入れ替わってもよい。第一の誘導素子25及び第二の誘導素子26の誘導係数(インダクタンス)はLzである。
図7のサージ吸収回路の差動入力インピーダンスは、下記の(5)式で表される。ここで、第一のサージ吸収素子21及び第二のサージ吸収素子22は、図2に示す等価回路で表され、小振幅の高速差動信号に対しては図2の容量Czの浮遊容量105のみで近似した。
Figure 0004449834
(5)式において、差動入力インピーダンスZdinは周波数に依存せず一定になる。下記(6)式を満たせば、インピーダンスは整合することになる。但し、Zd0は、サージ吸収回路を挿入する信号ラインの差動特性インピーダンスである。
Figure 0004449834
従って、本実施の形態のサージ吸収回路は、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対してもインピーダンス整合に優れたサージ吸収回路とすることができる。
次に、図7で説明したサージ吸収回路を、積層サージ吸収部品として実現する例を説明する。
図8は、図7で説明したサージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例である。図8において、11は差動入力のうちの一方の入力端子、12は差動入力のうちの他方の入力端子、13は差動出力のうちの一方の出力端子、14は差動出力のうちの他方の出力端子、21a及び21bは第一のサージ吸収素子パターン、22a及び22bは第二のサージ吸収素子パターン、25aは第一の誘導素子パターン、26aは第二の誘導素子パターン、41a、41b、41c、41d、41e及び41fは平面状の絶縁層である。
図9は、図8で説明した積層サージ吸収部品の外形である。図9において、16は一対の入力端子のうちの一方の入力端子11が接続される第一の入力電極、17は一対の入力端子のうちの他方の入力端子12が接続される第二の入力電極、18は一対の出力端子のうちの一方の出力端子13が接続される第一の出力電極、19は一対の出力端子のうちの他方の出力端子14が接続される第二の出力電極である。第一の入力電極16には、図8で説明した第一のサージ吸収素子パターン21b及び第一の誘導素子パターン25aが接続され、第二の入力電極17には、図8で説明した第二の誘導素子パターン26a及び第二のサージ吸収素子パターン22aが接続され、第一の出力電極18には、図8で説明した第一の誘導素子パターン25a及び第二のサージ吸収素子パターン22bが接続され、第二の出力電極19には、図8で説明した第一のサージ吸収素子パターン21a及び第二の誘導素子パターン26aが接続される。ここでは、第一の入力電極16及び第二の入力電極17と第一の出力電極18及び第二の出力電極19とを区別しているが、入力側と出力側とが入れ替わってもよい。
積層サージ吸収部品を構成する各絶縁層の構造及び材料について説明する。図8において、絶縁層41a、41b、41c、41d、41e、41fは表面の回路との間で絶縁性を高めた材料、例えば、ガラスエポキシ樹脂、フッ素樹脂、セラミック等の誘電体材料が使用できる。なお、第一のサージ吸収素子パターン21bが形成される絶縁層41eや第二のサージ吸収素子パターン22bが形成される絶縁層41bは、例えばZnOを主成分とする半導体セラミック材料であってもよい。絶縁層の表面に形成される各素子パターンは金、白金、銀、銅、鉛、これらの合金等の導体を利用でき、印刷技術やエッチング技術で作製される。
図8において、絶縁層41aの表面には、第二のサージ吸収素子パターン22aが形成され、入力端子12が図9で説明した積層サージ吸収部品の表面に設けられた第二の入力電極17に接続される。絶縁層41bの表面には、第二のサージ吸収素子パターン22bが形成され、出力端子13が図9で説明した積層サージ吸収部品の表面に設けられた第一の出力電極18に接続される。絶縁層41cの表面には、第一の誘導素子パターン25a及び第二の誘導素子パターン26aが形成され、一対の入力端子11及び12並びに一対の出力端子13及び14がそれぞれ図9で説明した積層サージ吸収部品の表面に設けられた第一の入力電極16及び第二の入力電極17並びに第一の出力電極18及び第二の出力電極19に接続される。絶縁層41dの表面には、第一のサージ吸収素子パターン21aが形成され、出力端子14が図9で説明した積層サージ吸収部品の表面に設けられた第二の出力電極19に接続される。絶縁層41eの表面には、第一のサージ吸収素子パターン21bが形成され、入力端子11が図9で説明した積層サージ吸収部品の表面に設けられた第一の入力電極16に接続される。絶縁層41fは内部の素子パターンが外部と接触することを防止する。この例では、第一の誘導素子パターン25a及び第二の誘導素子パターン26aは単層で形成しているが、複数の層で形成してもよい。複数の層で形成すると大きな誘導係数を実現することができる。
図8に示す複数の層を順に積層して圧着した後に、一体焼成することにより、図9に示すような積層体を作製する。積層体の表面には、第一の入力電極16、第二の入力電極17、第一の出力電極18及び第二の出力電極19を形成する。電極材料としては、金、白金、銀、銅、鉛、これらの合金等の導体が適用できる。
このようにして完成した積層サージ吸収部品は、誘導素子やサージ吸収素子が一体になって形成されているため、小型でかつ浮遊容量を小さくすることができる。また、前述したサージ吸収回路の回路構成であるため、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対してもインピーダンス整合に優れた積層サージ吸収部品とすることができる。
前述した積層サージ吸収部品のサージ試験を行った。このときのサージ試験器の回路を図10に示す。図10において、61は直流電圧源、62はスイッチ、63は容量素子、64は抵抗、65はスイッチ、66及び67は出力端子である。
図9に示す積層サージ吸収部品の一方の入力電極16が図10に示すサージ試験器の出力端子66に接続される。このとき、積層サージ吸収部品の他方の入力電極17は開放状態に設定され、サージ試験器の出力端子67は接地される。また積層サージ吸収部品の出力電極18、19はそれぞれ例えば50Ωの抵抗で終端される。直流電圧源61は2kVの電圧を供給し、容量素子63の容量は150pF、抵抗64の抵抗値は330Ωである。
まず、スイッチ65を開放状態にしたままで、スイッチ62を閉じて直流電圧源61から容量素子63をチャージする。次に、スイッチ62を開放し、スイッチ65を閉じると容量素子63にチャージされた電荷が抵抗64を介して積層サージ吸収部品の入力電極16に入力される。このときに積層サージ吸収部品の出力電極18と19との間の電圧を測定した。測定結果を図11に示す。図11は横軸を時間(ns)、縦軸を放電電圧(V)としたもので、積層サージ吸収部品の有無によって放電電圧を比較している。図11から、本実施の形態の積層サージ吸収部品を付加することによって、サージが十分に吸収されていることが分かる。これによって積層サージ吸収部品を半導体デバイスの例えば入力端子間に接続すれば、サージによる電位差によって半導体デバイスが破壊されることを未然に防止することができる。
前述した積層サージ吸収部品のTDR試験を行った。このときのTDR試験系の構成を図12に示す。図12において、50は測定対象である積層サージ吸収部品、51a及び51bはパルス発生器、52a、52b、52c及び52dはインピーダンス整合用の抵抗、53a、53b、53c及び53dは同軸線路である。
図9に示す積層サージ吸収部品の各電極を図12の測定対象である積層サージ吸収部品のように4端子に接続した。同軸線路53a、53b、53c及び53dは50オームとし、インピーダンス整合用の抵抗52a、52b、52c及び52dはそれぞれ50Ωとした。
TDR試験結果を図13に示す。図13は横軸を時間(ns)、縦軸を入力インピーダンス(オーム)としたものである。図13から、本実施の形態の積層サージ吸収部品では入力インピーダンスが一定に保たれていることが分かる。
前述した積層サージ吸収部品のSパラメータ試験を行った。このときのSパラメータ試験系の構成を図14に示す。図14において、50は測定対象である積層サージ吸収部品、54は発振器、55a及び55bはインピーダンス整合用の抵抗、56aは不平衡−平衡変換用のトランス、56bは平衡−不平衡変換用のトランスである。
図9に示す積層サージ吸収部品の各電極を図14の測定対象である積層サージ吸収部品のように4端子に接続した。インピーダンス整合用の抵抗55a及び55bはそれぞれ100Ωとした。
Sパラメータ試験結果を図15に示す。図15は横軸を周波数(MHz)、縦軸を減衰量(dB)としたものである。図15から、本実施の形態の積層サージ吸収部品では透過特性(S21)及び反射特性(S11)とも満足できる値で一定に保たれていることが分かる。
従って、本実施の形態のサージ吸収回路の構成を有する積層サージ吸収部品は、高性能なサージ吸収特性を持ちつつ、小型かつ高速差動信号に対してもインピーダンス整合に優れたものとすることができる。
(実施の形態2)
本願発明の実施の形態に係るサージ吸収回路の回路構成を図16に示す。図16において、11は差動入力のうちの一方の入力端子、12は差動入力のうちの他方の入力端子、13は差動出力のうちの一方の出力端子、14は差動出力のうちの他方の出力端子、21は第一のサージ吸収素子、22は第二のサージ吸収素子、25は第一の誘導素子、26は第二の誘導素子、35は第三の抵抗素子、36は第四の抵抗素子、37は第一の容量素子、38は第二の容量素子である。
図16に示すサージ吸収回路は、実施の形態1の図7に示すサージ吸収回路に、入力端子11と出力端子13との間に並列接続される第三の抵抗素子35及び第一の容量素子37を追加し、入力端子12と出力端子14との間に並列接続される第四の抵抗素子36及び第二の容量素子38を追加した構成である。
ここでは、入力端子11及び12と出力端子13及び14とを区別しているが、入力側と出力側とが入れ替わってもよい。第一のサージ吸収素子21及び第二のサージ吸収素子22の浮遊容量はそれぞれCz、第一の誘導素子25及び第二の誘導素子26の誘導係数(インダクタンス)はそれぞれLz、第三の抵抗素子35及び第四の抵抗素子36の抵抗はRs、第一の容量素子37及び第二の容量素子38の容量はCsである。
図16に示す第一のサージ吸収素子21及び第二のサージ吸収素子22は、図17に示す等価回路で表すことができる。図17において、104は可変抵抗、105は浮遊容量、106は等価直列誘導成分、107は等価直列抵抗成分である。図17において、浮遊容量105の容量をCz、等価直列誘導成分のインダクタンスをLf、等価直列抵抗成分の抵抗をRfとすると、下記式を満たすことで、入力インピーダンスは整合をとることができる。
Figure 0004449834
Figure 0004449834
Figure 0004449834
第一のサージ吸収素子及び第二のサージ吸収素子において、等価直列誘導成分が無視できる程十分に小さい場合には、図16において、第一の容量素子37及び第二の容量素子38を省略して、第三の抵抗素子35及び第四の抵抗素子36で第一のサージ吸収素子21及び第二のサージ吸収素子22の等価直列抵抗成分の影響をキャンセルすればよい。第一のサージ吸収素子及び第二のサージ吸収素子において、等価直列抵抗成分が無視できる程十分に小さい場合には、図16において、第三の抵抗素子35及び第四の抵抗素子36を省略して、第一の容量素子37及び第二の容量素子38で第一のサージ吸収素子21及び第二のサージ吸収素子22の等価直列誘導成分の影響をキャンセルすればよい。
第一の誘導素子25及び第二の誘導素子26が等価並列抵抗成分や等価並列容量成分を持つときは、これらを利用して第一のサージ吸収素子21及び第二のサージ吸収素子22の等価直列抵抗成分や等価直列誘導成分の影響をキャンセルしてもよい。又は、第一の誘導素子25の等価並列抵抗成分と第三の抵抗素子35との並列和や第一の誘導素子25の等価並列容量成分と第一の容量素子37との並列和及び第二の誘導素子26の等価並列抵抗成分と第四の抵抗素子36との並列和や第二の誘導素子26の等価並列容量成分と第二の容量素子38との並列和で第一のサージ吸収素子21及び第二のサージ吸収素子22の等価直列抵抗成分や等価直列誘導成分の影響をキャンセルしてもよい。
従って、本実施の形態のサージ吸収回路は、サージ吸収素子に等価直列誘導成分や等価直列抵抗成分があっても、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対しても一層インピーダンス整合に優れたサージ吸収回路とすることができる。
次に、図16で説明したサージ吸収回路を、積層サージ吸収部品として実現する例を説明する。
図18は、図16で説明したサージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例である。図18において、11は差動入力のうちの一方の入力端子、12は差動入力のうちの他方の入力端子、13は差動出力のうちの一方の出力端子、14は差動出力のうちの他方の出力端子、21a及び21bは第一のサージ吸収素子パターン、22a及び22bは第二のサージ吸収素子パターン、25aは第一の誘導素子パターン、26aは第二の誘導素子パターン、35aは第三の抵抗素子パターン、36aは第四の抵抗素子パターン、37a及び37bは第一の容量素子パターン、38a及び38bは第二の容量素子パターン、42a、42b、42c、42d、42e及び42fは平面状の絶縁層である。
図18に示す積層サージ吸収部品は、実施の形態1の図8で説明した積層サージ吸収部品に第三の抵抗素子パターン35a、第四の抵抗素子パターン36a、第一の容量素子パターン37a及び37b、第二の容量素子パターン38a及び38bを追加したものである。図18の積層サージ吸収部品を構成する各絶縁層の構造及び材料は、実施の形態1で説明した図8の積層サージ吸収部品と同様である。
図18で説明した積層サージ吸収部品の外形は図9で説明したものと同様である。図9で示す第一の入力電極16には図18で説明した入力端子11が接続され、第二の入力電極17には図18で説明した入力端子12が接続され、第一の出力電極18には図18で説明した出力端子13が接続され、第二の出力電極19には図18で説明した出力端子14が接続される。ここでは、第一の入力電極16及び第二の入力電極17と第一の出力電極18及び第二の出力電極19とを区別しているが、入力側と出力側とが入れ替わってもよい。
このようにして完成した積層サージ吸収部品は、誘導素子やサージ吸収素子が一体になって形成されているため、小型でかつ浮遊容量を小さくすることができる。また、前述したサージ吸収回路の回路構成であるため、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対しても一層インピーダンス整合に優れた積層サージ吸収部品とすることができる。また、サージ試験結果も実施の形態1の積層サージ吸収部品と同様に良好であった。
(実施の形態3)
本願発明の実施の形態に係るサージ吸収回路の回路構成を図19に示す。図19において、11は差動入力のうちの一方の入力端子、12は差動入力のうちの他方の入力端子、13は差動出力のうちの一方の出力端子、14は差動出力のうちの他方の出力端子、21は第一のサージ吸収素子、22は第二のサージ吸収素子、25は第一の誘導素子、26は第二の誘導素子、31は第一の抵抗素子、32は第二の抵抗素子、33は第三の誘導素子、34は第四の誘導素子である。
図19に示すサージ吸収回路は、実施の形態1の図7に示すサージ吸収回路に、入力端子11と出力端子14との間に第一のサージ吸収素子21に加えて、第一の抵抗素子31及び第三の誘導素子33を直列に接続し、入力端子12と出力端子13との間に第二のサージ吸収素子22に加えて、第二の抵抗素子32及び第四の誘導素子34を直列に接続した構成である。
ここでは、入力端子11及び12と出力端子13及び14を区別しているが、入力側と出力側とが入れ替わってもよい。第一のサージ吸収素子21及び第二のサージ吸収素子22の浮遊容量はそれぞれCz、第一の誘導素子25及び第二の誘導素子26の誘導係数(インダクタンス)はそれぞれLz、第一の抵抗素子31及び第二の抵抗素子32の抵抗はRp、第三の誘導素子33及び第四の誘導素子34のインダクタンスはLpである。
図19に示す第一の誘導素子25及び第二の誘導素子26は、図20に示す等価回路で表すことができる。図20において、103は誘導素子、108は等価並列容量成分、109は等価並列抵抗成分である。図20において、誘導素子103のインダクタンスをLz、等価並列容量成分108の容量をCe、等価並列抵抗成分109の抵抗をReとすると、下記式を満たすことで、入力インピーダンスは整合をとることができる。
Figure 0004449834
Figure 0004449834
Figure 0004449834
第一の誘導素子25又は第二の誘導素子26において、等価並列容量成分が無視できる程十分に小さい場合には、図19において、第三の誘導素子33及び第四の誘導素子34を省略して、第一の抵抗素子31及び第二の抵抗素子32で第一の誘導素子25及び第二の誘導素子26の等価並列抵抗成分の影響をキャンセルすればよい。第一の誘導素子25又は第二の誘導素子26において、等価並列抵抗成分よりも等価並列容量成分が無視できる程十分に小さい場合には、図19において、第一の抵抗素子31及び第二の抵抗素子32を省略して、第三の誘導素子33及び第四の誘導素子34で第一の誘導素子25及び第二の誘導素子26の等価並列容量成分の影響をキャンセルすればよい。
第一のサージ吸収素子21及び第二のサージ吸収素子22が等価直列抵抗成分や等価直列誘導成分を持つときは、これらを利用して第一の誘導素子25及び第二の誘導素子26の等価並列抵抗成分や等価並列容量成分の影響をキャンセルしてもよい。又は、第一のサージ吸収素子21の等価直列抵抗成分と第一の抵抗素子31との直列和や第一のサージ吸収素子21の等価直列誘導成分と第三の誘導素子33との直列和及び第二のサージ吸収素子22の等価直列抵抗成分と第二の抵抗素子32との直列和や第二のサージ吸収素子22の等価直列誘導成分と第四の誘導素子34との直列和で第一の誘導素子25及び第二の誘導素子26の等価並列抵抗成分や等価並列容量成分の影響をキャンセルしてもよい。
従って、本実施の形態のサージ吸収回路は、誘導素子に等価並列容量成分や等価並列抵抗成分があっても、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対しても一層インピーダンス整合に優れたサージ吸収回路とすることができる。
図19で説明したサージ吸収回路を、積層サージ吸収部品として実現することは実施の形態1と同様である。図19を基にした積層サージ吸収部品は、誘導素子やサージ吸収素子が一体になって形成されているため、小型でかつ浮遊容量を小さくすることができる。また、前述したサージ吸収回路の回路構成であるため、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対しても一層インピーダンス整合に優れた積層サージ吸収部品とすることができる。また、サージ試験結果も実施の形態1の積層サージ吸収部品と同様に良好であった。
(実施の形態4)
本願発明の実施の形態に係るサージ吸収回路の回路構成を図21に示す。図21において、11は差動入力のうちの一方の入力端子、12は差動入力のうちの他方の入力端子、13は差動出力のうちの一方の出力端子、14は差動出力のうちの他方の出力端子、21は第一のサージ吸収素子、22は第二のサージ吸収素子、25は第一の誘導素子、26は第二の誘導素子、31は第一の抵抗素子、32は第二の抵抗素子、33は第三の誘導素子、34は第四の誘導素子、35は第三の抵抗素子、36は第四の抵抗素子、37は第一の容量素子、38は第二の容量素子である。
図21に示すサージ吸収回路は、実施の形態3の図19に示すサージ吸収回路に、入力端子11と出力端子13との間に並列接続される第三の抵抗素子35及び第一の容量素子37を追加し、入力端子12と出力端子14との間に並列接続される第四の抵抗素子36及び第二の容量素子38を追加した構成である。
ここでは、入力端子11及び12と出力端子13及び14を区別しているが、入力側と出力側とが入れ替わってもよい。第一のサージ吸収素子21及び第二のサージ吸収素子22の浮遊容量はそれぞれCz、第一の誘導素子25及び第二の誘導素子26の誘導係数(インダクタンス)はそれぞれLz、第三の抵抗素子35及び第四の抵抗素子36の抵抗はRs、第一の容量素子37及び第二の容量素子38の容量はCs、第一の抵抗素子31及び第二の抵抗素子32の抵抗はRp、第三の誘導素子33及び第四の誘導素子34のインダクタンスはLpである。
図21に示す第一の誘導素子25及び第二の誘導素子26は、図20に示す等価回路で表すことができ、図21に示す第一のサージ吸収素子21及び第二のサージ吸収素子22は、図17に示す等価回路で表すことができる。実施の形態2及び実施の形態3と同様に、式7から式12までを満たすことで、入力インピーダンスは整合をとることができる。
第一の誘導素子25又は第二の誘導素子26において、等価並列容量成分が無視できる程十分に小さい場合には、図21において、第三の誘導素子33及び第四の誘導素子34を省略して、第一の抵抗素子31及び第二の抵抗素子32で第一の誘導素子25及び第二の誘導素子26の等価並列抵抗成分の影響をキャンセルすればよい。第一の誘導素子25又は第二の誘導素子26において、等価並列抵抗成分よりも等価並列容量成分が無視できる程十分に小さい場合には、図21において、第一の抵抗素子31及び第二の抵抗素子32を省略して、第三の誘導素子33及び第四の誘導素子34で第一の誘導素子25及び第二の誘導素子26の等価並列容量成分の影響をキャンセルすればよい。
第一のサージ吸収素子21及び第二のサージ吸収素子22において、等価直列誘導成分が無視できる程十分に小さい場合には、図21において、第一の容量素子37及び第二の容量素子38を省略して、第三の抵抗素子35及び第四の抵抗素子36で第一のサージ吸収素子21及び第二のサージ吸収素子22の等価直列抵抗成分の影響をキャンセルすればよい。第一のサージ吸収素子21及び第二のサージ吸収素子22において、等価直列抵抗成分が無視できる程十分に小さい場合には、図21において、第三の抵抗素子35及び第四の抵抗素子36を省略して、第一の容量素子37及び第二の容量素子38で第一のサージ吸収素子21及び第二のサージ吸収素子22の等価直列誘導成分の影響をキャンセルすればよい。
第一の誘導素子25及び第二の誘導素子26が等価並列抵抗成分や等価並列容量成分を持つときは、これらを利用して第一のサージ吸収素子21及び第二のサージ吸収素子22の等価直列抵抗成分や等価直列誘導成分の影響をキャンセルしてもよい。又は、第一の誘導素子25の等価並列抵抗成分と第三の抵抗素子35との並列和や第一の誘導素子25の等価並列容量成分と第一の容量素子37との並列和及び第二の誘導素子26の等価並列抵抗成分と第四の抵抗素子36との並列和や第二の誘導素子26の等価並列容量成分と第二の容量素子38との並列和で第一のサージ吸収素子21及び第二のサージ吸収素子22の等価直列抵抗成分や等価直列誘導成分の影響をキャンセルしてもよい。
第一のサージ吸収素子21及び第二のサージ吸収素子22が等価直列抵抗成分や等価直列誘導成分を持つときは、これらを利用して第一の誘導素子25及び第二の誘導素子26の等価並列抵抗成分や等価並列容量成分の影響をキャンセルしてもよい。又は、第一のサージ吸収素子21の等価直列抵抗成分と第一の抵抗素子31との直列和や第一のサージ吸収素子21の等価直列誘導成分と第三の誘導素子33との直列和及び第二のサージ吸収素子22の等価直列抵抗成分と第二の抵抗素子32との直列和や第二のサージ吸収素子22の等価直列誘導成分と第四の誘導素子34との直列和で第一の誘導素子25及び第二の誘導素子26の等価並列抵抗成分や等価並列容量成分の影響をキャンセルしてもよい。
従って、本実施の形態のサージ吸収回路は、誘導素子に等価並列容量成分や等価並列抵抗成分があっても、また、サージ吸収素子に等価直列誘導成分や等価直列抵抗成分があっても、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対しても一層インピーダンス整合に優れたサージ吸収回路とすることができる。
図21で説明したサージ吸収回路を、積層サージ吸収部品として実現することは実施の形態1と同様である。図21を基にした積層サージ吸収部品は、誘導素子やサージ吸収素子が一体になって形成されているため、小型でかつ浮遊容量を小さくすることができる。また、前述したサージ吸収回路の回路構成であるため、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対しても一層インピーダンス整合に優れた積層サージ吸収部品とすることができる。また、サージ試験結果も実施の形態1の積層サージ吸収部品と同様に良好であった。
(実施の形態5)
本願発明の実施の形態に係るサージ吸収回路は、実施の形態1から実施の形態4において、第一の誘導素子と第二の誘導素子との間を誘導結合させたものである。以下では、実施の形態1に係るサージ吸収回路の第一の誘導素子と第二の誘導素子との間を誘導結合させたものを例として説明する。
サージ吸収回路の回路構成を図22に示す。図22において、11は差動入力のうちの一方の入力端子、12は差動入力のうちの他方の入力端子、13は差動出力のうちの一方の出力端子、14は差動出力のうちの他方の出力端子、21は第一のサージ吸収素子、22は第二のサージ吸収素子、25は第一の誘導素子、26は第二の誘導素子である。
図22では、サージ吸収回路は、外部との接続に一対の入力端子11及び12並びに一対の出力端子13及び14を備える。第一の誘導素子25は入力端子11と出力端子13との間に接続され、第二の誘導素子26は入力端子12と出力端子14との間に接続されている。第一のサージ吸収素子21は入力端子11と出力端子14との間に接続され、第二のサージ吸収素子22は入力端子12と出力端子13との間に接続されている。さらに、第一の誘導素子25と第二の誘導素子26との間を誘導結合させている。誘導結合は、一対の入力端子11及び12への同相信号の入力に対して、磁束が強めあうような方向である。
ここでは、一対の入力端子11及び12と一対の出力端子13及び14を区別しているが、入力側と出力側とが入れ替わってもよい。第一の誘導素子25及び第二の誘導素子26の誘導係数(インダクタンス)はLzである。第一の誘導素子25と第二の誘導素子26との結合係数はKzである。また、第一の誘導素子25及び第二の誘導素子26をコモンモードチョークコイルで構成してもよい。
図22に示すサージ吸収回路は、(5)式及び(6)式に代えて、下記(13)式を満たせば、差動モードのインピーダンス整合は保たれる。
Figure 0004449834
従って、本実施の形態のサージ吸収回路は、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対してもインピーダンス整合に優れたサージ吸収回路とすることができる。さらに、コモンモードノイズを除去することも可能となる。
次に、図22で説明したサージ吸収回路を、積層サージ吸収部品として実現する例を説明する。
図23は、図22で説明したサージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例である。図23において、11は差動入力のうちの一方の入力端子、12は差動入力のうちの他方の入力端子、13は差動出力のうちの一方の出力端子、14は差動出力のうちの他方の出力端子、21a及び21bは第一のサージ吸収素子パターン、22a及び22bは第二のサージ吸収素子パターン、25a及び25bは第一の誘導素子パターン、26a及び26bは第二の誘導素子パターン、43a、43b、43c、43d、43e、43f、43g、43h及び43iは平面状の絶縁層である。
図23で説明した積層サージ吸収部品の外形は図9で説明したものと同様である。図9で示す第一の入力電極16には図23で説明した入力端子11が接続され、第二の入力電極17には図23で説明した入力端子12が接続され、第一の出力電極18には図23で説明した出力端子13が接続され、第二の出力電極19には図23で説明した出力端子14が接続される。ここでは、第一の入力電極16及び第二の入力電極17と第一の出力電極18及び第二の出力電極19とを区別しているが、入力側と出力側とが入れ替わってもよい。
図23において、絶縁層43aの表面には、第二のサージ吸収素子パターン22aが形成され、入力端子12が図9で説明した積層サージ吸収部品の表面に設けられた第二の入力電極17に接続される。絶縁層43bの表面には、第二のサージ吸収素子パターン22bが形成され、出力端子13が図9で説明した積層サージ吸収部品の表面に設けられた第一の出力電極18に接続される。絶縁層43cの表面には、第二の誘導素子パターン26aが形成され、一対の入力端子のうちの他方12が図9で説明した積層サージ吸収部品の表面に設けられた第二の入力電極17に接続される。絶縁層43dの表面には、第二の誘導素子パターン26bが形成され、一対の出力端子のうちの他方14が図9で説明した積層サージ吸収部品の表面に設けられた第二の出力電極19に接続される。絶縁層43cの第二の誘導素子パターン26aと絶縁層43dの表面の第二の誘導素子パターン26bとはビアホールを介して接続されている。絶縁層43eの表面には、第一の誘導素子パターン25aが形成され、一対の出力端子のうちの一方13が図9で説明した積層サージ吸収部品の表面に設けられた第一の出力電極18に接続される。絶縁層43fの表面には、第一の誘導素子パターン25bが形成され、一対の入力端子のうちの一方11が図9で説明した積層サージ吸収部品の表面に設けられた第一の入力電極16に接続される。絶縁層43eの第一の誘導素子パターン25aと絶縁層43fの表面の第一の誘導素子パターン25bとはビアホールを介して接続されている。第一の誘導素子パターン25a及び25bと第二の誘導素子パターン26a及び26bとは結合係数Kzで誘導結合されている。絶縁層43gの表面には、第一のサージ吸収素子パターン21aが形成され、出力端子14が図9で説明した積層サージ吸収部品の表面に設けられた第二の出力電極19に接続される。絶縁層43hの表面には、第一のサージ吸収素子パターン21bが形成され、入力端子11が図9で説明した積層サージ吸収部品の表面に設けられた第一の入力電極16に接続される。絶縁層43iは内部の素子パターンが外部と接触することを防止する。この例では、第一の誘導素子パターン25a及び25b並びに第二の誘導素子パターン26a及び26bは複数の層で形成しているが、単層で形成してもよい。複数の層で形成すると大きな誘導係数を実現することができる。
図23に示す積層サージ吸収部品は、誘導素子やサージ吸収素子が一体になって形成されているため、小型でかつ浮遊容量を小さくすることができる。また、前述したサージ吸収回路の回路構成であるため、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対しても一層インピーダンス整合に優れた積層サージ吸収部品とすることができる。また、サージ試験結果も実施の形態1の積層サージ吸収部品と同様に良好であった。
前述した積層サージ吸収部品のSパラメータ試験を行った。図23に示す積層サージ吸収部品の各電極を図14の測定対象である積層サージ吸収部品のように4端子に接続した。インピーダンス整合用の抵抗55a及び55bはそれぞれ100Ωとした。
結合係数KzをパラメータとしたSパラメータ試験結果を図24に示す。図24は横軸を周波数(MHz)、縦軸を減衰量(dB)としたものである。図24に示す透過特性(S21)及び反射特性(S11)から、本実施の形態の積層サージ吸収部品では、結合係数Kzを選択すれば任意の周波数でコモンモードノイズを除去することができることが分かる。
従って、本実施の形態のサージ吸収回路の構成を有する積層サージ吸収部品は、高性能なサージ吸収特性を持ちつつ、小型かつ高速差動信号に対してもインピーダンス整合に優れたものとすることができる。また、コモンモードノイズの除去に威力を発揮する。
以上の説明では、実施の形態1に係るサージ吸収回路の第一の誘導素子と第二の誘導素子との間を結合させたものを例として説明したが、実施の形態2から実施の形態4に係るサージ吸収回路の第一の誘導素子と第二の誘導素子との間を結合させても同様にコモンモードノイズを除去することができる。
本願発明に係るサージ吸収回路は、半導体を搭載した高周波回路基板に適用することができる。
バリスタをサージ吸収回路に適用した従来例を示す図である。 バリスタの等価回路を示す図である。 従来のサージ吸収回路のSパラメータを説明する図である。 従来のサージ吸収回路のTDR試験結果を示す図である。 2つの誘導素子をバリスタに組み合わせた従来のサージ吸収回路の例を示す図である。 誘導素子を2つのバリスタに組み合わせた従来のサージ吸収回路の例を示す図である。 本願発明の実施の形態に係るサージ吸収回路の回路構成を示す図である。 サージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例を示す図である。 積層サージ吸収部品の外形を示す図である。 サージ試験器の回路を示す図である。 積層サージ吸収部品及び負荷抵抗からなる負荷回路にかかる電圧を測定した結果を示す図である。 TDR試験系の構成を示す図である。 本願発明のサージ吸収回路のTDR試験結果を示す図である。 Sパラメータ試験系の構成を示す図である。 本願発明のサージ吸収回路のSパラメータ試験結果を示す図である。 本願発明の実施の形態に係るサージ吸収回路の回路構成を示す図である。 サージ吸収素子の等価回路を示す図である。 サージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例を示す図である。 本願発明の実施の形態に係るサージ吸収回路の回路構成を示す図である。 誘導素子の等価回路を示す図である。 本願発明の実施の形態に係るサージ吸収回路の回路構成を示す図である。 本願発明の実施の形態に係るサージ吸収回路の回路構成を示す図である。 サージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例を示す図である。 本願発明のサージ吸収回路のSパラメータ試験結果を示す図である。
符号の説明
11:入力端子、12:入力端子、13:出力端子、14:出力端子、
16:第一の入力電極、17:第二の入力電極、
18:第一の出力電極、19:第二の出力電極
21:第一のサージ吸収素子、21a、21b:第一のサージ吸収素子パターン、
22:第二のサージ吸収素子、22a、22b:第二のサージ吸収素子パターン、
25:第一の誘導素子、25a、25b:第一の誘導素子パターン、
26:第二の誘導素子、26a、26b:第二の誘導素子パターン、
31:第一の抵抗素子、32:第二の抵抗素子、
33:第三の誘導素子、34:第四の誘導素子、
35:第三の抵抗素子、36:第四の抵抗素子、
37:第一の容量素子、38:第二の容量素子、
41a、41b、41c、41d、41e、41f:平面状の絶縁層、
42a、42b、42c、42d、42e、42f:平面状の絶縁層、
43a、43b、43c、43d、43e、43f、43g、43h、43i:平面状の絶縁層、
50:測定対象である積層サージ吸収部品、
51a、51b:パルス発生器、
52a、52b、52c、52d:インピーダンス整合用の抵抗、
53a、53b、53c、53d:同軸線路、
54:発振器、55a、55b:インピーダンス整合用の抵抗、
56a:不平衡−平衡変換用のトランス、56b:平衡−不平衡変換用のトランス、
61:直流電圧源、62:スイッチ、63:容量素子、64:抵抗、65:スイッチ、
66、67:出力端子、
101:入出力端子、102:共通端子、103:バリスタ、104:可変抵抗、105:浮遊容量、106:等価直列誘導成分、107:等価直列抵抗成分、108:等価並列容量成分、109:等価並列抵抗成分、111:入力端子、112:出力端子、113:共通端子、114、115:誘導素子、116:バリスタ
121:入出力端子、122:共通端子、
123、124:バリスタ、125:誘導素子

Claims (4)

  1. 外部との接続に一対の入力端子及び一対の出力端子を備えるサージ吸収回路であって、
    前記一対の入力端子のうちの一方及び前記一対の出力端子のうちの一方を接続する第一の誘導素子と、
    前記一対の入力端子のうちの他方及び前記一対の出力端子のうちの他方を接続する第二の誘導素子と、
    前記一対の入力端子のうちの一方及び前記一対の出力端子のうちの他方を接続する第一のサージ吸収素子と、
    前記一対の入力端子のうちの他方及び前記一対の出力端子のうちの一方を接続する第二のサージ吸収素子と、
    を備えるサージ吸収回路。
  2. 外部との接続に一対の入力端子及び一対の出力端子を備えるサージ吸収回路であって、
    前記一対の入力端子のうちの一方及び前記一対の出力端子のうちの一方を接続する第一の誘導素子と、
    前記一対の入力端子のうちの他方及び前記一対の出力端子のうちの他方を接続する第二の誘導素子と、
    前記一対の入力端子のうちの一方及び前記一対の出力端子のうちの他方を直列に接続する第一のサージ吸収素子及び第一の抵抗素子、直列に接続する第一のサージ吸収素子及び第三の誘導素子又は直列に接続する第一のサージ吸収素子、第一の抵抗素子及び第三の誘導素子と、
    前記一対の入力端子のうちの他方及び前記一対の出力端子のうちの一方を直列に接続する第二のサージ吸収素子及び第二の抵抗素子、直列に接続する第二のサージ吸収素子及び第四の誘導素子又は直列に接続する第二のサージ吸収素子、第二の抵抗素子及び第四の誘導素子と、
    を備えるサージ吸収回路。
  3. 第三の抵抗素子若しくは第一の容量素子又は並列に接続された第三の抵抗素子及び第一の容量素子が前記第一の誘導素子に並列に接続され、かつ第四の抵抗素子若しくは第二の容量素子又は並列に接続された第四の抵抗素子及び第二の容量素子が前記第二の誘導素子に並列に接続されていることを特徴とする請求項1又は2に記載のサージ吸収回路。
  4. 前記一対の入力端子への同相信号の入力に対して磁束が強めあうように前記第一の誘導素子と前記第二の誘導素子とが誘導結合されていることを特徴とする請求項1から3のいずれかに記載のサージ吸収回路。


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