WO2015087794A1 - コモンモードフィルタおよびｅｓｄ保護回路付きコモンモードフィルタ - Google Patents

コモンモードフィルタおよびｅｓｄ保護回路付きコモンモードフィルタ Download PDF

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Abstract

　第１信号線側に、第１インダクタンス素子（Ｌ１）、第１キャパシタンス素子（Ｃ１）、第２キャパシタンス素子（Ｃ２）、第３インダクタンス素子（Ｌ３）、および第５インダクタンス素子（Ｌ５）による第１の共振回路（ＲＣ１）が構成され、第１インダクタンス素子（Ｌ１）、第１キャパシタンス素子（Ｃ１）、および第２キャパシタンス素子（Ｃ２）による第３の共振回路（ＲＣ３）が構成され、第１インダクタンス素子（Ｌ１）、第３インダクタンス素子（Ｌ３）、第１キャパシタンス素子（Ｃ１）、第２キャパシタンス素子（Ｃ２）、および第５キャパシタンス素子（Ｃ５）による第５の共振回路（ＲＣ５）が構成される。同様に第２信号線側に、第２の共振回路（ＲＣ２）、第４の共振回路（ＲＣ４）、第６の共振回路（ＲＣ６）が構成される。

Description

コモンモードフィルタおよびＥＳＤ保護回路付きコモンモードフィルタ
　本発明は差動伝送線路を伝搬するコモンモードノイズを抑制するコモンモードフィルタおよびＥＳＤ保護回路付きコモンモードフィルタに関する。
　差動伝送線路を伝搬しようとするコモンモードノイズを抑制するため、従来、コモンモードチョークコイルが用いられている。コモンモードチョークコイルは、例えば特許文献１に記載されているように２つのコイルを備え、ディファレンシャルモード信号（ノーマルモード信号）で各コイルに生じた磁界が相殺されるように、またコモンモード信号（コモンモードノイズ）に対しては磁界が強め合うように、２つのコイルが構成されている。
　一般に、こうしたコモンモードチョークコイルでは、各コイルが大きなインダクタンス値を持っていること、各コイル間の結合係数が大きいこと、が必要とされている。
特開２００３－１３３１３５号公報
　しかし、コイルのインダクタンス値を大きくし、各コイル間の結合係数を大きくすると、自己共振周波数が低くなり、信号の伝送ロスも大きくなる。そのため、ＵＳＢやＨＤＭＩ（登録商標）等の高速インターフェース用の差動伝送線路のように、高い周波数帯で利用され、且つ、伝送ロスの小さいことが要求される差動伝送線路に、上記のようなコモンモードチョークコイルを利用するのは難しい。
　本発明の目的は、小さなインダクタンス、小さな結合係数でもコモンモードノイズの抑制効果が高く、高周波での特性が良好で、伝送ロスが小さいコモンモードフィルタを提供することにある。
　本発明のコモンモードフィルタおよびＥＳＤ保護回路付きコモンモードフィルタは次のように構成される。
（１）本発明のコモンモードフィルタは、差動伝送線路を構成する第１信号線および第２信号線に挿入されるコモンモードフィルタであって、
　第１信号線に直列に挿入された第１インダクタンス素子と、
　第２信号線に直列に挿入された第２インダクタンス素子と、
　第１信号線および第２信号線に対する中性点に第１端が接続された第３インダクタンス素子と、
　前記中性点に第１端が接続された第４インダクタンス素子と、
　第１インダクタンス素子の第１端と第３インダクタンス素子の第２端との間に接続された第１キャパシタンス素子と、
　第１インダクタンス素子の第２端と第３インダクタンス素子の第２端との間に接続された第２キャパシタンス素子と、
　第２インダクタンス素子の第１端と第４インダクタンス素子の第２端との間に接続された第３キャパシタンス素子と、
　第２インダクタンス素子の第２端と第４インダクタンス素子の第２端との間に接続された第４キャパシタンス素子と、
　前記中性点とグランドとの間に接続された第５インダクタンス素子と、
　前記中性点とグランドとの間に接続された第５キャパシタンス素子と、
を備え、
　前記第１インダクタンス素子、第３インダクタンス素子、第１キャパシタンス素子、第２キャパシタンス素子、および第５インダクタンス素子で、第１の共振回路（直列共振回路）が構成され、
　前記第２インダクタンス素子、第３キャパシタンス素子、第４キャパシタンス素子、第４インダクタンス素子、および第５インダクタンス素子で、第２の共振回路（直列共振回路）が構成され、
　前記第１インダクタンス素子、第１キャパシタンス素子、および第２キャパシタンス素子で、第３の共振回路（並列共振回路）が構成され、
　前記第２インダクタンス素子、第３キャパシタンス素子、および第４キャパシタンス素子で、第４の共振回路（並列共振回路）が構成され、
　前記第１インダクタンス素子、第３インダクタンス素子、第１キャパシタンス素子、第２キャパシタンス素子、および第５キャパシタンス素子で、第５の共振回路（直列共振回路）が構成され、
　前記第２インダクタンス素子、第４インダクタンス素子、第３キャパシタンス素子、第４キャパシタンス素子、および第５キャパシタンス素子で、第６の共振回路（直列共振回路）が構成された、ことを特徴とする。
（２）上記（１）において、第１インダクタンス素子、第１キャパシタンス素子、第２キャパシタンス素子、および第３インダクタンス素子による回路と、第２インダクタンス素子、第３キャパシタンス素子、第４キャパシタンス素子、および第４インダクタンス素子による回路とは対称であることが好ましい。この構成により、コモンモードからディファレンシャルモードへの変換量、およびディファレンシャルモードからコモンモードへの変換量が少なくなる。
（３）上記（２）において、第１・第２の共振回路の共振周波数である第１共振周波数、第３・第４の共振回路の共振周波数である第２共振周波数、および第５・第６の共振回路の共振周波数である第３共振周波数はそれぞれ異なっていることが好ましい。これにより、広帯域に亘り、コモンモードノイズを減衰できる。
（４）上記（２）または（３）において、第３の共振回路および第４の共振回路の共振周波数において、第１キャパシタンス素子、第２キャパシタンス素子、第３キャパシタンス素子および第４キャパシタンス素子のインピーダンスは第３インダクタンス素子および第４インダクタンス素子の直列インピーダンスより大きいことが好ましい。このことにより、ディファレンシャルモード信号の挿入損失の増大が抑えられる。
（５）本発明のコモンモードフィルタは、差動伝送線路を構成する第１信号線および第２信号線に挿入されるコモンモードフィルタであって、
　前記第１信号線に直列に挿入された第１インダクタンス素子と、
　前記第２信号線に直列に挿入された第２インダクタンス素子と、
　前記第１信号線および前記第２信号線に対する中性点に第１端が接続され、前記第１信号線に第２端が接続された第３インダクタンス素子と、
　前記中性点に第１端が接続され、前記第２信号線に第２端が接続された第４インダクタンス素子と、
　前記中性点とグランドとの間に接続された第５インダクタンス素子と、
　前記中性点とグランドとの間に接続された第５キャパシタンス素子と、
を備え、
　コモンモードノイズの通過帯域内に、前記第５インダクタンス素子と前記第５キャパシタンス素子との共振回路による減衰極が形成されている、ことを特徴とする。
（６）上記（５）において、前記第３インダクタンス素子および前記第４インダクタンス素子は、コモンモードノイズに対して差動結合し、ディファレンシャルモード信号に対して和動結合するように、巻回され、接続されている、ことが好ましい。このことにより、ディファレンシャルモードの損失の増大が抑えられる。
（７）本発明のＥＳＤ保護回路付きコモンモードフィルタは、上記（１）～（６）のいずれかに記載のコモンモードフィルタと、前記第１信号線とグランドとの間および前記第２信号線とグランドとの間に挿入されたＥＳＤ保護素子と、を備える。
（８）上記（７）において、半導体基板の再配線層に前記コモンモードフィルタが構成され、前記ＥＳＤ保護素子としてのツェナーダイオードが前記半導体基板に形成されていることが好ましい。これにより、電子機器の回路基板へ実装すべき素子数が削減できる。
（９）本発明のコモンモードフィルタは、
　差動伝送線路を構成する第１信号線および第２信号線に挿入されるコモンモードフィルタであって、
　前記第１信号線に直列に挿入された第１インダクタンス素子（Ｌ１）と、
　前記第２信号線に直列に挿入された第２インダクタンス素子（Ｌ２）と、
　前記第１信号線および前記第２信号線に対する中性点に第１端が接続され、前記第１信号線に第２端が接続された第３インダクタンス素子（Ｌ３）と、
　前記中性点に第１端が接続され、前記第２信号線に第２端が接続された第４インダクタンス素子（Ｌ４）と、
　前記中性点とグランドとの間に接続された第５インダクタンス素子（Ｌ５）と、
　前記第１インダクタンス素子（Ｌ１）と前記第３インダクタンス素子（Ｌ３）との間に接続された第１シャント接続キャパシタンス素子（Ｃ１／Ｃ２）と、
　前記第２インダクタンス素子（Ｌ２）と前記第４インダクタンス素子（Ｌ４）との間に接続された第２シャント接続キャパシタンス素子（Ｃ３／Ｃ４）と、
　を備え、
　前記第１シャント接続キャパシタンス素子（Ｃ１／Ｃ２）、前記第３インダクタンス素子（Ｌ３）および前記第５インダクタンス素子（Ｌ５）を含んで構成される直列共振回路、ならびに、前記第２シャント接続キャパシタンス素子（Ｃ３／Ｃ４）、前記第４インダクタンス素子（Ｌ４）および前記第５インダクタンス素子（Ｌ５）を含んで構成される直列共振回路による減衰極（ｆ１）と、前記第１インダクタンス素子（Ｌ１）および前記第１シャント接続キャパシタンス素子（Ｃ１／Ｃ２）を含んで構成される並列共振回路、ならびに、前記第２インダクタンス素子（Ｌ２）および前記第２シャント接続キャパシタンス素子（Ｃ３／Ｃ４）を含んで構成される並列共振回路による減衰極（ｆ２）とが形成されている、
ことを特徴とする。
　上記構成により、周波数（ｆ１）の減衰極および周波数（ｆ２）の減衰極を含む広帯域に亘って、コモンモードノイズが減衰される。
（１０）本発明のコモンモードフィルタは、
　差動伝送線路を構成する第１信号線および第２信号線に挿入されるコモンモードフィルタであって、
　前記第１信号線に直列に挿入された第１インダクタンス素子（Ｌ１）と、
　前記第２信号線に直列に挿入された第２インダクタンス素子（Ｌ２）と、
　前記第１信号線および前記第２信号線に対する中性点に第１端が接続され、前記第１信号線に第２端が接続された第３インダクタンス素子（Ｌ３）と、
　前記中性点に第１端が接続され、前記第２信号線に第２端が接続された第４インダクタンス素子（Ｌ４）と、
　前記中性点とグランドとの間に接続された第５キャパシタンス素子（Ｃ５）と、
　前記第１インダクタンス素子（Ｌ１）と前記第３インダクタンス素子（Ｌ３）との間に接続された第１シャント接続キャパシタンス素子（Ｃ１／Ｃ２）と、
　前記第２インダクタンス素子（Ｌ２）と前記第４インダクタンス素子（Ｌ４）との間に接続された第２シャント接続キャパシタンス素子（Ｃ３／Ｃ４）と、
を備え、
　前記第１シャント接続キャパシタンス素子（Ｃ１／Ｃ２）、前記第３インダクタンス素子（Ｌ３）および前記第５キャパシタンス素子（Ｃ５）を含んで構成される直列共振回路、ならびに、前記第２シャント接続キャパシタンス素子（Ｃ３／Ｃ４）、前記第４インダクタンス素子（Ｌ４）および前記第５キャパシタンス素子（Ｃ５）を含んで構成される直列共振回路による減衰極（ｆ３）と、前記第１インダクタンス素子（Ｌ１）および前記第１シャント接続キャパシタンス素子（Ｃ１／Ｃ２）を含んで構成される並列共振回路、ならびに、前記第２インダクタンス素子（Ｌ２）および前記第２シャント接続キャパシタンス素子（Ｃ３／Ｃ４）を含んで構成される並列共振回路による減衰極（ｆ２）が形成されている、
ことを特徴とする。
　上記構成により、周波数（ｆ２）の減衰極および周波数（ｆ３）の減衰極を含む広帯域に亘って、コモンモードノイズが減衰される。
　本発明によれば、小さなインダクタンス、小さな結合係数でもコモンモードノイズの抑制効果が高く、高周波での特性が良好で、伝送ロスが小さいコモンモードフィルタおよびＥＳＤ保護回路付きコモンモードフィルタを構成できる。
図１は第１の実施形態のコモンモードフィルタ１０１の回路図である。 図２（Ａ）（Ｂ）（Ｃ）はコモンモードフィルタ１０１に構成される６つの共振回路を示す図である。 図３はコモンモードフィルタ１０１の平衡端子（Ｔ１，Ｔ３）から見た反射損失および挿入損失の周波数特性を示す図である。 図４はコモンモードフィルタ１０１の上半分の回路図である。 図５（Ａ）は第１の共振回路ＲＣ１の回路図、図５（Ｂ）は第３の共振回路ＲＣ３の回路図、図５（Ｃ）は第５の共振回路ＲＣ５の回路図である。 図６（Ａ）は、500MHzから3.0GHzに亘って周波数スイープしたときの、図４に示した回路の端子Ｔ１から見たインピーダンスを軌跡である。図６（Ｂ）は端子Ｔ１から見た反射損失および挿入損失の周波数特性を示す図である。 図７は中性点NPから見たインピーダンスの虚数成分の周波数特性を示す図である。 図８は、コモンモードフィルタ１０１のディファレンシャルモード信号に対する動作を示す図である。 図９は図８の端子Ｔ１，Ｔ３から見た回路のインピーダンスの絶対値の周波数特性を示す図である。 図１０（Ａ）は、第３インダクタＬ３および第４インダクタＬ４が差動結合構成であるときのコモンモードフィルタの周波数特性を示す図である。図１０（Ｂ）は、第３インダクタＬ３および第４インダクタＬ４が和動結合構成であるときのコモンモードフィルタの周波数特性を示す図である。 図１１（Ａ）は「差動結合」（ディファレンシャルモード電流について和動結合）するコモンモードフィルタのディファレンシャルモードの挿入損失、図１１（Ｂ）は「和動結合」（ディファレンシャルモード電流について差動結合）するコモンモードフィルタのディファレンシャルモードの挿入損失を示す図である。 図１２は第３の実施形態に係る、ＥＳＤ保護回路付きコモンモードフィルタの斜視図である。 図１３は、第３の実施形態に係る、ＥＳＤ保護回路付きコモンモードフィルタの再配線層の各層の平面図である。 図１４は第３の実施形態に係る、ＥＳＤ保護回路付きコモンモードフィルタの回路図である。 図１５は第４の実施形態に係るコモンモードフィルタの各層の平面図である。 図１６は第４の実施形態に係るコモンモードフィルタの挿入損失の周波数特性を示す図である。
　以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。
《第１の実施形態》
　第１の実施形態に係るコモンモードフィルタについて、各図を参照して説明する。図１は第１の実施形態のコモンモードフィルタ１０１の回路図である。
　図１に示すコモンモードフィルタ１０１は、第１信号線ＳＬ１および第２信号線ＳＬ２で構成される差動伝送線路に接続される平衡型フィルタである。第１信号線ＳＬ１には第１インダクタンス素子（以下、「第１インダクタ」）Ｌ１が直列に挿入されていて、第２信号線ＳＬ２には第２インダクタンス素子（以下、「第２インダクタ」）Ｌ２が直列に挿入されている。このコモンモードフィルタ１０１は、第１信号線ＳＬ１および第２信号線ＳＬ２に対し基準となるグランドを備えている。また、このコモンモードフィルタ１０１は、第１信号線ＳＬ１および第２信号線ＳＬ２に対する中性点NPに第１端が接続された第３インダクタンス素子（以下、「第３インダクタ」）Ｌ３と、中性点NPに第１端が接続された第４インダクタンス素子（以下、「第４インダクタ」）Ｌ４を備えている。
　第１インダクタＬ１の第１端と第３インダクタＬ３の第２端との間には第１キャパシタンス素子（以下、「第１キャパシタ」）Ｃ１が接続されている。また、第１インダクタＬ１の第２端と第３インダクタＬ３の第２端との間には第２キャパシタンス素子（以下、「第２キャパシタ」）Ｃ２が接続されている。
　第２インダクタＬ２の第１端と第４インダクタＬ４の第２端との間には第３キャパシタンス素子（以下、「第３キャパシタ」）Ｃ３が接続されている。また、第２インダクタＬ２の第２端と第４インダクタＬ４の第２端との間には第４キャパシタンス素子（以下、「第４キャパシタ」）Ｃ４が接続されている。
　そして、中性点NPとグランドとの間に第５インダクタンス素子（以下、「第５インダクタ」）Ｌ５および第５キャパシタンス素子（以下、「第５キャパシタ」）Ｃ５が接続されている。
　図２（Ａ）（Ｂ）（Ｃ）は上記コモンモードフィルタ１０１に構成される６つの共振回路を示す図である。
　図２（Ａ）に示すように、第１インダクタＬ１、第１キャパシタＣ１、第２キャパシタＣ２、第３インダクタＬ３、および第５インダクタＬ５で、第１の共振回路（直列共振回路）ＲＣ１が構成されている。また、第２インダクタＬ２、第３キャパシタＣ３、第４キャパシタＣ４、第４インダクタＬ４、および第５インダクタＬ５で第２の共振回路（直列共振回路）ＲＣ２が構成されている。
　また、第１インダクタＬ１、第１キャパシタＣ１、および第２キャパシタＣ２で、第３の共振回路（並列共振回路）ＲＣ３が構成されている。また、第２インダクタＬ２、第３キャパシタＣ３、および第４キャパシタＣ４で、第４の共振回路（並列共振回路）ＲＣ４が構成されている。
　第１インダクタＬ１、第１キャパシタＣ１、第２キャパシタＣ２、第３インダクタＬ３、および第５キャパシタＣ５で、第５の共振回路（直列共振回路）ＲＣ５が構成されている。また、第２インダクタＬ２、第４インダクタＬ４、第３キャパシタＣ３、第４キャパシタＣ４、および第５キャパシタＣ５で、第６の共振回路（直列共振回路）ＲＣ６が構成されている。
　図３は平衡端子（Ｔ１，Ｔ３）から見た反射損失および挿入損失の周波数特性を示す図である。ここで、S21[DD]はディファレンシャルモード信号の挿入損失、S11[DD]はディファレンシャルモード信号の反射損失、S21[CC]はコモンモードノイズの挿入損失、S11[CC]はコモンモードノイズの反射損失である。コモンモードノイズの挿入損失S21[CC]には周波数ｆ１，ｆ２，ｆ３で減衰極が生じている。この３つの減衰極が生じる理由は以降に述べる。
　第１インダクタＬ１、第１キャパシタＣ１、第２キャパシタＣ２、および第３インダクタＬ３による回路と、第２インダクタＬ２、第３キャパシタＣ３、第４キャパシタＣ４、および第４インダクタＬ４による回路とは、中性点NPに対して対称である。そのため、コモンモードノイズに対しては、中性点NPから上半分または下半分の不平衡回路でコモンモードフィルタ１０１の動作を説明することができる。
　図４はコモンモードフィルタ１０１の上半分の回路図である。ここで各素子の値は次のとおりである。
　Ｌ１：6nH
　Ｌ３：2nH
　Ｌ５：3.7nH
　Ｃ１：3pF
　Ｃ２：3pF
　Ｃ５：2.4pF
　図５（Ａ）は第１の共振回路ＲＣ１の回路図、図５（Ｂ）は第３の共振回路ＲＣ３の回路図、図５（Ｃ）は第５の共振回路ＲＣ５の回路図である。
　図６（Ａ）は、500MHzから3.0GHzに亘って周波数スイープしたときの、図４に示した回路の端子Ｔ１から見たインピーダンスを軌跡である。図６（Ｂ）は端子Ｔ１から見た反射損失および挿入損失の周波数特性を示す図である。いずれも、端子Ｔ１，Ｔ２を50Ω終端した状態でシミュレーションした結果である。図６（Ａ）（Ｂ）において、各マーカーで示す位置の周波数は次のとおりである。
　M01：910MHz（ｆ１）
　M02：1.67GHz（ｆ２）
　M03：2.71GHz（ｆ３）
　上記周波数ｆ１での反射損失の減衰は、第１の共振回路ＲＣ１によるものである。すなわち、周波数ｆ１のコモンモードノイズに対して直列共振し、コモンモードノイズがシャントされる。
　上記周波数ｆ２での反射損失の減衰は、第３の共振回路ＲＣ３によるものである。すなわち、周波数ｆ２のコモンモードノイズに対して並列共振し、コモンモードノイズの伝搬が遮断（反射）される。
　上記周波数ｆ３での反射損失の減衰は、第５の共振回路ＲＣ５によるものである。すなわち、周波数ｆ３のコモンモードノイズに対して直列共振し、コモンモードノイズがシャントされる。
　上述したとおり、コモンモードフィルタ１０１は中性点NPに対して対称であるので、図２（Ａ）に示した第２の共振回路ＲＣ２は第１の共振回路ＲＣ１と同様に動作する。また、図２（Ｂ）に示した第４の共振回路ＲＣ４は第３の共振回路ＲＣ３と同様に動作する。さらに、図２（Ｃ）に示した第６の共振回路ＲＣ６は第５の共振回路ＲＣ５と同様に動作する。
　上記第３インダクタＬ３と第４インダクタＬ４は、そのどちらか片方だけでもコモンモードフィルタとして動作はするが、片方だけの場合、小型化には有利であるものの、非対称回路となるので、コモンモードからディファレンシャルモードへの変換量、およびディファレンシャルモードからコモンモードへの変換量が多くなる。
　図５（Ｂ）において、第５インダクタＬ５と第５キャパシタＣ５とはＬＣ並列回路を構成している。図７は中性点NPから見たインピーダンスの虚数成分の周波数特性を示す図である。図５（Ｂ）に示した、第５インダクタＬ５と第５キャパシタＣ５とで構成されるＬＣ並列回路のインピーダンスが第３の共振回路ＲＣ３の並列共振インピーダンスより十分大きい周波数帯において、第３の共振回路ＲＣ３は並列共振回路として作用する。したがって、第３の共振回路ＲＣ３の共振周波数は第５インダクタＬ５と第５キャパシタＣ５とで構成されるＬＣ並列回路の共振周波数に等しいか、近接していることが好ましい。
　図６（Ｂ）に表れているように、第１・第２の共振回路の共振周波数である第１共振周波数ｆ１、第３・第４の共振回路の共振周波数である第２共振周波数ｆ２、および第５・第６の共振回路の共振周波数である第３共振周波数ｆ３はそれぞれ異なる。そのため、広帯域に亘り、コモンモードノイズを減衰できる。
　本実施形態に係るコモンモードフィルタは、図１に示したとおり、
　第１信号線ＳＬ１に直列に挿入された第１インダクタンス素子Ｌ１と、
　第２信号線ＳＬ２に直列に挿入された第２インダクタンス素子Ｌ２と、
　第１信号線ＳＬ１および第２信号線ＳＬ２に対する中性点NPに第１端が接続され、第１信号線ＳＬ１に第２端が接続された第３インダクタンス素子Ｌ３と、
　中性点NPに第１端が接続され、第２信号線ＳＬ２に第２端が接続された第４インダクタンス素子Ｌ４と、
　中性点NPとグランドとの間に接続された第５インダクタンス素子Ｌ５と、
　第１インダクタンス素子Ｌ１と第３インダクタンス素子Ｌ３との間に接続された第１シャント接続キャパシタンス素子（Ｃ１／Ｃ２）と、
　第２インダクタンス素子Ｌ２と第４インダクタンス素子Ｌ４との間に接続された第２シャント接続キャパシタンス素子（Ｃ３／Ｃ４）と、
　を備える。
　そして、図２（Ａ）に示したとおり、第１シャント接続キャパシタンス素子（Ｃ１／Ｃ２）、第３インダクタンス素子Ｌ３および第５インダクタンス素子Ｌ５を含んで直列共振回路ＲＣ１が構成される。また、第２シャント接続キャパシタンス素子（Ｃ３／Ｃ４）、第４インダクタンス素子Ｌ４および第５インダクタンス素子Ｌ５を含んで直列共振回路ＲＣ２が構成される。
　さらに、図２（Ｂ）に示したとおり、第１インダクタンス素子Ｌ１および第１シャント接続キャパシタンス素子（Ｃ１／Ｃ２）を含んで構成される並列共振回路ＲＣ３が構成される。また、第２インダクタンス素子Ｌ２および第２シャント接続キャパシタンス素子（Ｃ３／Ｃ４）を含んで並列共振回路ＲＣ４が構成される。
　このように、直列共振回路ＲＣ１，ＲＣ２と並列共振回路ＲＣ３，ＲＣ４とは、一部の素子（Ｌ１，Ｃ１，Ｃ２，Ｌ２，Ｃ３，Ｃ４）を共用して結合する。一方の共振回路は直列共振回路（ＲＣ１，ＲＣ２）であり、他方の共振回路は並列共振回路（ＲＣ３，ＲＣ４）であるので、直列共振回路ＲＣ１，ＲＣ２による周波数ｆ１の減衰極と、並列共振回路ＲＣ３，ＲＣ４による周波数ｆ２の減衰極との間の周波数帯についても減衰量が大きくなる。（直列共振回路と並列共振回路との結合であるので、２つの減衰極が分離することなく広帯域化される。）すなわち、コモンモードノイズの減衰帯域は広帯域化される。
　また、図２（Ｃ）に示したとおり、第１シャント接続キャパシタンス素子（Ｃ１／Ｃ２）、第３インダクタンス素子Ｌ３および第５キャパシタンス素子Ｃ５を含んで直列共振回路ＲＣ５が構成される。また、第２シャント接続キャパシタンス素子（Ｃ３／Ｃ４）、第４インダクタンス素子Ｌ４および第５キャパシタンス素子Ｃ５を含んで直列共振回路ＲＣ６が構成される。
　このように、直列共振回路ＲＣ５，ＲＣ６と並列共振回路ＲＣ３，ＲＣ４とは、一部の素子（Ｌ１，Ｃ１，Ｃ２，Ｌ２，Ｃ３，Ｃ４）を共用して結合する。一方の共振回路は直列共振回路（ＲＣ５，ＲＣ６）であり、他方の共振回路は並列共振回路（ＲＣ３，ＲＣ４）であるので、直列共振回路ＲＣ５，ＲＣ６による周波数ｆ３の減衰極と、並列共振回路ＲＣ３，ＲＣ４による周波数ｆ２の減衰極との間の周波数帯についても減衰量が大きくなる。（並列共振回路と直列共振回路との結合であるので、２つの減衰極が分離することなく広帯域化される。）すなわち、コモンモードノイズの減衰帯域は広帯域化される。
　上述のとおり、周波数ｆ１の減衰極を形成する直列共振回路ＲＣ１，ＲＣ２と、周波数ｆ２の減衰極を形成する並列共振回路ＲＣ３，ＲＣ４との結合、および、周波数ｆ２の減衰極を形成する並列共振回路ＲＣ３，ＲＣ４と周波数ｆ３の減衰極を形成する直列共振回路ＲＣ５，ＲＣ６との結合により、図３に示したように、周波数ｆ１，ｆ２，ｆ３を含む広帯域に亘ってコモンモードノイズが減衰される。
　図８は、上記コモンモードフィルタ１０１のディファレンシャルモード信号に対する動作を示す図である。ディファレンシャルモードの信号に対しては、中性点NPはグランド電位であるので、図１に示した第５インダクタＬ５および第５キャパシタＣ５は等価的には存在せず、図８のように表すことができる。図９は図８の端子Ｔ１，Ｔ３から見た回路のインピーダンスの絶対値の周波数特性を示す図である。
　ディファレンシャルモードにおいて、図８に示す第３の共振回路ＲＣ３および第４の共振回路ＲＣ４が自己共振（並列共振）するためには、第３インダクタＬ３および第４インダクタＬ４の直列回路のインピーダンスがキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４のインピーダンスより十分大きいことが条件であるが、図９に表れているように、自己共振周波数でのキャパシタＣ１，Ｃ２（，Ｃ３，Ｃ４）のインピーダンスは第３インダクタＬ３および第４インダクタＬ４の直列回路のインピーダンスに比べて十分大きくはない。したがって、ディファレンシャルモードの信号が第３の共振回路ＲＣ３および第４の共振回路ＲＣ４の並列共振で遮断（反射）されることはなく、低損失で通過する。
《第２の実施形態》
　第２の実施形態では、第３インダクタＬ３と第４インダクタＬ４との結合により特性を定める例について示す。
　第２の実施形態に係るコモンモードフィルタの回路図は、第１の実施形態で図１に示したものと同じである。図１において、第３インダクタＬ３と第４インダクタＬ４とが結合するように構成する場合、コモンモードの電流について差動結合し、ディファレンシャルモードの電流について和動結合する構成（以下、「差動結合」）と、これとは逆に、コモンモードの電流について和動結合し、ディファレンシャルモードの電流について差動結合する構成（以下、「和動結合」）とがある。
　図１０（Ａ）は差動結合構成のときのコモンモードフィルタの周波数特性を示す図である。図１０（Ｂ）は和動結合構成のときのコモンモードフィルタの周波数特性を示す図である。ここで、S21[DD]はディファレンシャルモード信号の挿入損失、S11[DD]はディファレンシャルモード信号の反射損失、S21[CC]はコモンモードノイズの挿入損失、S11[CC]はコモンモードノイズの反射損失である。この例では、第３インダクタＬ３と第４インダクタＬ４との結合係数は０．５とした。図１０（Ａ）と（Ｂ）を比べると明らかなように、差動結合構成にすれば、2GHz付近のコモンモードノイズの減衰量を大きく稼ぐことができる。
　また、第３インダクタＬ３と第４インダクタＬ４とを、コモンモードの電流が差動結合する関係とすることで、ディファレンシャルモードの電流は和動結合するので、所定のインダクタンスを得るのに要する導体の巻回数や導体長を小さくできる。その結果、小型化でき、ディファレンシャルモードの挿入損失も低減できる。
　図１１（Ａ）は上記「差動結合」（ディファレンシャルモード電流について和動結合）するコモンモードフィルタのディファレンシャルモードの挿入損失、図１１（Ｂ）は上記「和動結合」（ディファレンシャルモード電流について差動結合）するコモンモードフィルタのディファレンシャルモードの挿入損失を示す図である。この例では、第３インダクタＬ３と第４インダクタＬ４との結合係数は０．５とした。
　このように、図１１（Ａ）と（Ｂ）を比べると明らかなように、差動結合構成にすれば、1GHz付近のディファレンシャルモード信号の挿入損失を小さくすることができる。
《第３の実施形態》
　第３の実施形態では、半導体基板の再配線層にコモンモードフィルタを構成した例を示す。
　図１２は第３の実施形態に係る、ＥＳＤ保護回路付きコモンモードフィルタの斜視図である。但し、複数層で構成されていることを示すため、層方向の厚みを誇張して描いている。図１３は上記再配線層の各層の平面図である。図１４は本実施形態の、ＥＳＤ保護回路付きコモンモードフィルタの回路図である。
　図１２は、特に、半導体基板ＳＵＢの表面に形成された再配線層ＲＬについて示している。図１２において、面ＳＳは半導体基板の表面であり、再配線層の下面である。半導体基板ＳＵＢには、ｐ拡散層およびｎ拡散層による双方向ツェナーダイオードＺＤ１，ＺＤ２が構成されている。この双方向ツェナーダイオードはＥＳＤ保護素子用の素子である。図１２の図中には再配線層に形成される各回路素子の符号を付している。
　図１３において第１層（１）はキャパシタの下部電極層であり、最下層である。第２層（２）はキャパシタの上部電極層、第３層（３）は配線層、第４～第６層（４）（５）（６）はインダクタ層、第７層（７）は配線層、第８層（８）は入出力電極層であり、最上層である。図１３の図中には回路素子の符号を付している。
　図１３において配線層（３）に示す双方向ツェナーダイオードＺＤ１，ＺＤ２は、半導体基板に構成された素子である。この双方向ツェナーダイオードＺＤ１，ＺＤ２は、第３層（３）の電極パターンの所定部位に導通する。これにより、端子Ｔ１とグランドとの間に双方向ツェナーダイオードＺＤ１が接続され、端子Ｔ３とグランドとの間に双方向ツェナーダイオードＺＤ２が接続される。
　図１３において、第４層（４）から第６層（６）に亘って、第１インダクタＬ１、第２インダクタＬ２、第５インダクタＬ５がそれぞれ形成されている。また、第４層（４）には第３インダクタＬ３が形成されていて、第５層（５）には第３インダクタＬ３が形成されている。
　第１インダクタＬ１は端子Ｔ１と端子Ｔ２との間に接続されていて、第２インダクタＬ２は端子Ｔ３と端子Ｔ４との間に接続されている。
　図１３に示す第１層（１）に形成された電極Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５と、第２層（２）に形成された電極Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５との対向によって、それぞれキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５が構成されている。キャパシタＣ１，Ｃ２のそれぞれの一端は端子Ｔ１，Ｔ２に接続され、それぞれの他端は第３インダクタＬ３の一端に接続されている。キャパシタＣ３，Ｃ４のそれぞれの一端は端子Ｔ３，Ｔ４に接続され、それぞれの他端は第４インダクタＬ４の一端に接続されている。
　第３インダクタＬ３の第１端、第４インダクタＬ４の第１端、および第５インダクタＬ５の第１端は共通接続されている。第５インダクタＬ５の第２端はグランドに接続されている。第３インダクタＬ３の第１端、第４インダクタＬ４の第１端、および第５インダクタＬ５の第１端の共通接続点（中性点）にはキャパシタＣ５の一端が接続され、キャパシタＣ５の他端はグランドに接続されている。
　第１インダクタＬ１と第２インダクタＬ２のコイル巻回軸は再配線層の積層方向（面に対して垂直方向）を向く。そして、コモンモードの電流に対して、第１インダクタＬ１と第２インダクタＬ２とが逆極性で結合し、ディファレンシャルモードの電流に対して、第１インダクタＬ１と第２インダクタＬ２とが同極性で結合するように、第１インダクタＬ１と第２インダクタＬ２との隣接部に流れる電流の方向が定められている。すなわち第１インダクタＬ１と第２インダクタＬ２のコイル巻回方向が定められている。
　第３インダクタＬ３および第４インダクタＬ４については、コモンモード電流に対して、第３インダクタＬ３の磁界と第４インダクタＬ４の磁界とが弱め合う（差動結合する）ように、且つ、ディファレンシャルモード信号に対して、第３インダクタＬ３の磁界と第４インダクタＬ４の磁界とが強め合う（和動結合する）ように巻回され、接続されている。
　図１３において電極ＧＬ３，ＧＬ４，ＧＬ５，ＧＬ６，ＧＬ７は、２つのグランド端子ＧＮＤ－ＧＮＤ間を接続するグランド電極ラインである。このように、複数の層にグランド電極ラインを形成することにより、２つのグランド端子ＧＮＤ－ＧＮＤ間のインダクタンス成分および抵抗成分を小さくしている。そのため、このコモンモードフィルタを差動伝送線路に挿入した際に、コモンモード電流に対して、グランドのインピーダンスが低くなり、コモンモード信号（ノイズ）の抑制効果が高まる。
　また、グランド電極ラインを複数層に形成することにより、第１インダクタＬ１および第２インダクタＬ２と、第４インダクタＬ４および第５インダクタＬ５とが電界的に分離（遮蔽）される。そのため、第１インダクタＬ１および第２インダクタＬ２と、第４インダクタＬ４および第５インダクタＬ５との不要結合が抑制され、コモンモードからディファレンシャルモードへの変換、およびディファレンシャルモードからコモンモードへの変換が抑制される。
　このように、半導体基板上の再配線層でコモンモードフィルタを構成することができる。また、双方向ツェナーダイオードＺＤ１，ＺＤ２が構成された半導体基板上の再配線層でコモンモードフィルタを構成することで、ＥＳＤ保護機能付きコモンモードフィルタを構成できる。
《第４の実施形態》
　第４の実施形態では、セラミック多層基板にコモンモードフィルタを構成した例を示す。回路図は第１の実施形態で図１に示したものと同じである。
　図１５は第４の実施形態に係るコモンモードフィルタの各層の平面図である。図１５の図中には回路素子の符号を付している。
　図１５において、層（１）は最下層、層（１９）は最上層である。層（１）（２）（３）は第５キャパシタＣ５の形成層、層（５）は第５インダクタＬ５の形成層、層（７）（８）は第３インダクタＬ３および第４インダクタＬ４の形成層である。層（１０）～（１３）はキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の形成層である。層（１４）～（１８）は第１インダクタＬ１および第２インダクタＬ２の形成層である。図１５において、多くの層に表れる小さな円形のパターンはビア導体である。層（４）（６）（９）はビア導体の形成層である。
　層（１）、層（３）に形成される電極（グランド導体）Ｃ５と、層（２）に形成される電極Ｃ５によって第５キャパシタＣ５が構成される。第１インダクタＬ１は端子Ｔ１と端子Ｔ２との間に接続されていて、第２インダクタＬ２は端子Ｔ３と端子Ｔ４との間に接続されている。
　キャパシタＣ１，Ｃ２のそれぞれの一端は端子Ｔ１，Ｔ２に接続され、それぞれの他端は第３インダクタＬ３の一端に接続されている。キャパシタＣ３，Ｃ４のそれぞれの一端は端子Ｔ３，Ｔ４に接続され、それぞれの他端は第４インダクタＬ４の一端に接続されている。
　第３インダクタＬ３の第１端、第４インダクタＬ４の第１端、および第５インダクタＬ５の第１端は、層（５）（６）（７）のビア導体を介して共通接続されている。第５インダクタＬ５の第２端はグランドに接続されている。第３インダクタＬ３の第１端、第４インダクタＬ４の第１端、および第５インダクタＬ５の第１端の共通接続点（中性点）にはキャパシタＣ５の一端が接続され、キャパシタＣ５の他端はグランドに接続されている。
　第１インダクタＬ１と第２インダクタＬ２のコイル巻回軸は層の積層方向（面に対して垂直方向）を向く。そして、コモンモードの電流に対して、第１インダクタＬ１と第２インダクタＬ２とが逆極性で結合し、ディファレンシャルモードの電流に対して、第１インダクタＬ１と第２インダクタＬ２とが同極性で結合するように、第１インダクタＬ１と第２インダクタＬ２との隣接部に流れる電流の方向が定められている。すなわち第１インダクタＬ１と第２インダクタＬ２のコイル巻回方向が定められている。
　第３インダクタＬ３および第４インダクタＬ４については、コモンモード電流に対して、第３インダクタＬ３と第４インダクタＬ４は差動結合し、且つ、ディファレンシャルモード信号に対して、第３インダクタＬ３と第４インダクタＬ４とは和動結合するように巻回され、接続されている。
　第３インダクタＬ３および第４インダクタＬ４の形成層と、第１インダクタＬ１および第２インダクタＬ２の形成層との間に、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の形成層を挟み込んだ構造であるので、これらキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４形成用の電極が磁界を遮蔽する。そのため、第３インダクタＬ３および第４インダクタＬ４の形成層と、第１インダクタＬ１および第２インダクタＬ２の形成層との間の不要結合が抑制される。
　このように、セラミック多層基板にコモンモードフィルタを構成することができる。なお、セラミック多層基板内に、端子Ｔ１とグランド端子との間、および端子Ｔ２とグランド端子との間にそれぞれ接続される放電ギャップを形成し、この放電ギャップでＥＳＤ保護回路を構成してもよい。このことで、ＥＳＤ保護回路付きコモンモードフィルタを構成できる。
　図１６は本実施形態のコモンモードフィルタの挿入損失の周波数特性を示す図である。ここで、S21[CC]はコモンモードノイズの挿入損失、S21[DD]はディファレンシャルモード信号の挿入損失である。
　このように、多層基板に構成することも可能である。また、多層基板内にＥＳＤ保護用の放電ギャップを形成することで、ＥＳＤ保護機能付きのコモンモードフィルタを構成してもよい。
　なお、以上に示した各実施形態の回路図では、第１インダクタＬ１，第２インダクタＬ２，第５インダクタＬ５等がドット記号付きのコイルの回路記号で表されているが、これらインダクタのコイル巻回方向については限定されるものではない。
Ｃ１…第１キャパシタンス素子（第１キャパシタ）
Ｃ２…第２キャパシタンス素子（第２キャパシタ）
Ｃ３…第３キャパシタンス素子（第３キャパシタ）
Ｃ４…第４キャパシタンス素子（第４キャパシタ）
Ｃ５…第５キャパシタンス素子（第５キャパシタ）
Ｃ１，Ｃ２…第１シャント接続キャパシタンス素子
Ｃ３，Ｃ４…第２シャント接続キャパシタンス素子
ｆ１…第１共振周波数
ｆ２…第２共振周波数
ｆ３…第３共振周波数
Ｌ１…第１インダクタンス素子（第１インダクタ）
Ｌ２…第２インダクタンス素子（第２インダクタ）
Ｌ３…第３インダクタンス素子（第３インダクタ）
Ｌ４…第４インダクタンス素子（第４インダクタ）
Ｌ５…第５インダクタンス素子（第５インダクタ）
NP…中性点
ＲＣ１…第１の共振回路
ＲＣ２…第２の共振回路
ＲＣ３…第３の共振回路
ＲＣ４…第４の共振回路
ＲＣ５…第５の共振回路
ＲＣ６…第６の共振回路
ＳＬ１…第１信号線
ＳＬ２…第２信号線
Ｔ１，Ｔ２，Ｔ３，Ｔ４…端子
ＺＤ１，ＺＤ２…双方向ツェナーダイオード
１０１…コモンモードフィルタ

Claims (10)

  1. 　差動伝送線路を構成する第１信号線および第２信号線に挿入されるコモンモードフィルタであって、
    　第１信号線に直列に挿入された第１インダクタンス素子と、
    　第２信号線に直列に挿入された第２インダクタンス素子と、
    　第１信号線および第２信号線に対する中性点に第１端が接続された第３インダクタンス素子と、
    　前記中性点に第１端が接続された第４インダクタンス素子と、
    　第１インダクタンス素子の第１端と第３インダクタンス素子の第２端との間に接続された第１キャパシタンス素子と、
    　第１インダクタンス素子の第２端と第３インダクタンス素子の第２端との間に接続された第２キャパシタンス素子と、
    　第２インダクタンス素子の第１端と第４インダクタンス素子の第２端との間に接続された第３キャパシタンス素子と、
    　第２インダクタンス素子の第２端と第４インダクタンス素子の第２端との間に接続された第４キャパシタンス素子と、
    　前記中性点とグランドとの間に接続された第５インダクタンス素子と、
    　前記中性点とグランドとの間に接続された第５キャパシタンス素子と、
    を備え、
    　前記第１インダクタンス素子、第１キャパシタンス素子、第２キャパシタンス素子、第３インダクタンス素子、および第５インダクタンス素子で、第１の共振回路が構成され、
    　前記第２インダクタンス素子、第３キャパシタンス素子、第４キャパシタンス素子、第４インダクタンス素子、および第５インダクタンス素子で、第２の共振回路が構成され、
    　前記第１インダクタンス素子、第１キャパシタンス素子、および第２キャパシタンス素子で、第３の共振回路が構成され、
    　前記第２インダクタンス素子、第３キャパシタンス素子、および第４キャパシタンス素子で、第４の共振回路が構成され、
    　前記第１インダクタンス素子、第３インダクタンス素子、第１キャパシタンス素子、第２キャパシタンス素子、および第５キャパシタンス素子で、第５の共振回路が構成され、
    　前記第２インダクタンス素子、第４インダクタンス素子、第３キャパシタンス素子、第４キャパシタンス素子、および第５キャパシタンス素子で、第６の共振回路が構成された、ことを特徴とするコモンモードフィルタ。
  2. 　第１インダクタンス素子、第１キャパシタンス素子、第２キャパシタンス素子、および第３インダクタンス素子による回路と、第２インダクタンス素子、第３キャパシタンス素子、第４キャパシタンス素子、および第４インダクタンス素子による回路とは対称である、請求項１に記載のコモンモードフィルタ。
  3. 　第１・第２の共振回路の共振周波数である第１共振周波数、第３・第４の共振回路の共振周波数である第２共振周波数、および第５・第６の共振回路の共振周波数である第３共振周波数はそれぞれ異なる、請求項２に記載のコモンモードフィルタ。
  4. 　第３の共振回路および第４の共振回路の共振周波数において、第１キャパシタンス素子、第２キャパシタンス素子、第３キャパシタンス素子および第４キャパシタンス素子のインピーダンスは第３インダクタンス素子および第４インダクタンス素子の直列インピーダンスより大きい、請求項２または３に記載のコモンモードフィルタ。
  5. 　差動伝送線路を構成する第１信号線および第２信号線に挿入されるコモンモードフィルタであって、
    　前記第１信号線に直列に挿入された第１インダクタンス素子と、
    　前記第２信号線に直列に挿入された第２インダクタンス素子と、
    　前記第１信号線および前記第２信号線に対する中性点に第１端が接続され、前記第１信号線に第２端が接続された第３インダクタンス素子と、
    　前記中性点に第１端が接続され、前記第２信号線に第２端が接続された第４インダクタンス素子と、
    　前記中性点とグランドとの間に接続された第５インダクタンス素子と、
    　前記中性点とグランドとの間に接続された第５キャパシタンス素子と、
    を備え、
    　前記第５インダクタンス素子と前記第５キャパシタンス素子との共振回路による、コモンモードノイズを減衰させるための減衰極が通過帯域内に形成されている、ことを特徴とするコモンモードフィルタ。
  6. 　前記第３インダクタンス素子および前記第４インダクタンス素子は、コモンモードノイズに対して差動結合し、ディファレンシャルモード信号に対して和動結合する、請求項５に記載のコモンモードフィルタ。
  7. 　請求項１～６のいずれかに記載のコモンモードフィルタと、前記第１信号線とグランドとの間および前記第２信号線とグランドとの間に挿入されたＥＳＤ保護素子と、を備えた、ＥＳＤ保護回路付きコモンモードフィルタ。
  8. 　半導体基板の再配線層に前記コモンモードフィルタが構成され、前記ＥＳＤ保護素子としてのツェナーダイオードが前記半導体基板に形成されている、請求項７に記載のＥＳＤ保護回路付きコモンモードフィルタ。
  9. 　差動伝送線路を構成する第１信号線および第２信号線に挿入されるコモンモードフィルタであって、
    　前記第１信号線に直列に挿入された第１インダクタンス素子と、
    　前記第２信号線に直列に挿入された第２インダクタンス素子と、
    　前記第１信号線および前記第２信号線に対する中性点に第１端が接続され、前記第１信号線に第２端が接続された第３インダクタンス素子と、
    　前記中性点に第１端が接続され、前記第２信号線に第２端が接続された第４インダクタンス素子と、
    　前記中性点とグランドとの間に接続された第５インダクタンス素子と、
    　前記第１インダクタンス素子と前記第３インダクタンス素子との間に接続された第１シャント接続キャパシタンス素子と、
    　前記第２インダクタンス素子と前記第４インダクタンス素子との間に接続された第２シャント接続キャパシタンス素子と、
    　を備え、
    　前記第１シャント接続キャパシタンス素子、前記第３インダクタンス素子および前記第５インダクタンス素子を含んで構成される直列共振回路、ならびに、前記第２シャント接続キャパシタンス素子、前記第４インダクタンス素子および前記第５インダクタンス素子を含んで構成される直列共振回路による減衰極と、前記第１インダクタンス素子および前記第１シャント接続キャパシタンス素子を含んで構成される並列共振回路、ならびに、前記第２インダクタンス素子および前記第２シャント接続キャパシタンス素子を含んで構成される並列共振回路による減衰極とが形成されている、
    ことを特徴とするコモンモードフィルタ。
  10. 　差動伝送線路を構成する第１信号線および第２信号線に挿入されるコモンモードフィルタであって、
    　前記第１信号線に直列に挿入された第１インダクタンス素子と、
    　前記第２信号線に直列に挿入された第２インダクタンス素子と、
    　前記第１信号線および前記第２信号線に対する中性点に第１端が接続され、前記第１信号線に第２端が接続された第３インダクタンス素子と、
    　前記中性点に第１端が接続され、前記第２信号線に第２端が接続された第４インダクタンス素子と、
    　前記中性点とグランドとの間に接続された第５キャパシタンス素子と、
    　前記第１インダクタンス素子と前記第３インダクタンス素子との間に接続された第１シャント接続キャパシタンス素子と、
    　前記第２インダクタンス素子と前記第４インダクタンス素子との間に接続された第２シャント接続キャパシタンス素子と、
    を備え、
    　前記第１シャント接続キャパシタンス素子、前記第３インダクタンス素子および前記第５キャパシタンス素子を含んで構成される直列共振回路、ならびに、前記第２シャント接続キャパシタンス素子、前記第４インダクタンス素子および前記第５キャパシタンス素子を含んで構成される直列共振回路による減衰極と、前記第１インダクタンス素子および前記第１シャント接続キャパシタンス素子を含んで構成される並列共振回路、ならびに、前記第２インダクタンス素子および前記第２シャント接続キャパシタンス素子を含んで構成される並列共振回路による減衰極が形成されている、
    ことを特徴とするコモンモードフィルタ。
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