WO2013136936A1 - コモンモードチョークコイル - Google Patents

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WO2013136936A1
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coil
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linear
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加藤登
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株式会社村田製作所
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    • H01F27/2804—Printed windings
    • H01F2027/2809—Printed windings on stacked layers

Definitions

  • the present invention relates to a common mode choke coil applied to a high-frequency signal transmission line.
  • the differential transmission method radiation noise and external noise are canceled by a balanced line, so that it is not easily affected by these noises.
  • a common mode noise current is generated based on the asymmetry of the signal line. Therefore, a common mode choke coil is used to suppress the common mode noise.
  • the common mode choke coil includes two coils (a primary coil and a secondary coil) wound in the same direction as disclosed in FIG. 1 of Patent Document 1 and FIG. 2 of Patent Document 2. It is configured as a small stacked chip component.
  • the primary coil and the secondary coil are arranged in the stacking direction inside the stacked body.
  • FIG. 18 is a cross-sectional view of the common mode choke coil disclosed in Patent Document 1.
  • This common mode choke coil has a structure provided with two coils (laminated coils) 2 and 3 that are wound coaxially in the laminated element 1 and are arranged separately in the axial direction. The start and end portions of the coils 2 and 3 are drawn out to the end faces on both sides of the multilayer element 1 and connected to a predetermined external electrode.
  • the coil pattern formation position shift and the sheet stacking shift occur due to process problems.
  • the coupling amount between each coil and the ground conductor on the printed wiring board is different, the capacitance between the primary coil and the ground conductor, and the secondary coil and the ground conductor. The capacity between them becomes imbalanced. Therefore, the symmetry between the primary coil and the secondary coil cannot be ensured, and the common mode noise is converted into a normal mode signal. That is, the ability to remove common mode noise is reduced.
  • a magnetic material is used as the laminated element body.
  • the magnetic material has a relatively large frequency dependency, the loss of the normal mode signal tends to be large especially in a high frequency band.
  • a sufficient coupling value cannot be obtained between the primary coil and the secondary coil particularly in the high frequency band, and the loss in the normal mode tends to increase.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a small-sized common mode choke coil with a small loss of normal mode signals and a high common mode noise removal capability. .
  • the common mode choke coil of the present invention is A primary coil configured by winding and connecting a plurality of first linear conductors in a spiral shape, and a primary coil configured by winding and connecting a plurality of second linear conductors in a spiral shape, and magnetically acting on the primary coil
  • a first region in which two linear conductors are sandwiched and a second region in which the first linear conductors are sandwiched between the second linear conductors are provided.
  • the primary coil and the secondary coil can be magnetically coupled with a high degree of coupling without increasing the capacitive coupling between the primary coil and the secondary coil. Therefore, it is possible to obtain a small-sized common mode choke coil in which the degree of coupling between the primary coil and the secondary coil is high and the loss of the differential mode is less likely to occur although the passing loss of the normal mode signal is small.
  • FIG. 1A is an external perspective view of the common mode choke coil 101 according to the first embodiment
  • FIG. 1B is a side view
  • 2A and 2B are equivalent circuit diagrams of the common mode choke coil 101.
  • FIG. FIG. 3 is an exploded plan view showing a conductor pattern and the like of each base material layer of the common mode choke coil according to the first embodiment.
  • FIG. 4 is a plan view of each conductor pattern of the common mode choke coil 101.
  • FIG. 5 is a sectional view taken along line A1-A2 in FIGS. 6 is a cross-sectional view taken along line B1-B2 in FIGS.
  • FIG. 7 is a diagram showing the direction of the current when the common mode current flows.
  • FIG. 8 is a diagram showing the direction of current when normal mode current flows.
  • FIG. 9 is a diagram illustrating frequency characteristics of the common mode choke coil 101.
  • FIG. 10 is an external perspective view of the common mode choke coil 102 of the second embodiment.
  • 11A is a cross-sectional view of the common mode choke coil 102
  • FIG. 11B is a cross-sectional view of the ESD protection element portion.
  • FIG. 12 is a schematic diagram showing a cross-sectional structure of a portion including the discharge electrodes De11 and De12.
  • FIG. 13 is an equivalent circuit diagram of the common mode choke coil 102 according to the second embodiment.
  • FIG. 14 is a plan view of the common mode choke coil 103 according to the third embodiment.
  • FIG. 15 is an exploded plan view showing conductor patterns and the like of each layer of the common mode choke coil according to the third embodiment.
  • FIG. 16 is a plan view in which conductor patterns for two layers of the common mode choke coil according to the third embodiment are overlaid.
  • FIG. 17 is a cross-sectional view taken along the line AA in FIGS.
  • FIG. 18 is a cross-sectional view of a common mode choke coil disclosed in Patent Document 1. In FIG.
  • 1A is an external perspective view of the common mode choke coil 101 according to the first embodiment, and FIG. 1B is a side view.
  • input / output terminals P1, P2, P3, and P4 are formed on the outer surface of the multilayer body 10.
  • a magnetic material (dielectric with high magnetic permeability) is used in terms of confinement of magnetic energy. Body material).
  • a high frequency compatible ferrite magnetic material such as hexagonal ferrite may be used.
  • a dielectric material having a high electrical insulation resistance in order to suppress eddy current loss in a high frequency region. Since magnetic materials represented by ferrite have frequency dependence on the permeability, loss increases as the frequency band used increases, but dielectrics are relatively small in frequency dependence, so they have a wide frequency band.
  • a laminated common mode choke coil with low loss can be realized. That is, as a common mode choke coil used for a high-speed interface including a wide band, particularly a high frequency band, it is preferable to use a dielectric layer which is a non-magnetic layer as a base material layer.
  • the base material layer may be a dielectric ceramic layer such as low-temperature fired ceramics (LTCC [Low Temperature Co-fired Ceramics]), or may be a resin layer made of a thermoplastic resin or a thermosetting resin. That is, the laminate body may be a ceramic laminate or a resin laminate. Moreover, it is preferable to use a metal material whose main component is a metal having a small specific resistance, such as copper or silver, for the linear conductors, interlayer connection conductors, and surface conductors provided on the surface of the multilayer body constituting each coil. .
  • LTCC Low Temperature Co-fired Ceramics
  • FIG. 2A is an equivalent circuit diagram of the common mode choke coil 101.
  • the primary coil L1 and the secondary coil L2 are strongly magnetically coupled when a common mode current flows.
  • a stray capacitance is generated between the primary coil L1 and the secondary coil L2.
  • this stray capacitance is represented by capacitors C1 and C2 as a lumped constant circuit.
  • stray capacitance is also generated between the lines of the primary coil L1 and between the lines of the secondary coil L2.
  • this stray capacitance is represented by capacitors C3 and C4 as a lumped constant circuit.
  • a line capacitance (C3 or C4) is generated in the primary coil (L1) or the secondary coil (L2), self-resonance may occur in the pass band. Therefore, the line capacitance in each coil is as small as possible. Is preferred.
  • the capacitance (C1 and C2) between the primary coil (L1) and the secondary coil (L2) is necessary, but if this capacitance becomes too large, the differential impedance decreases. End up.
  • An equivalent circuit of the common mode choke coil 101 can also be expressed as shown in FIG. 2B, the stray capacitance is represented by capacitors C11, C12, C21, and C22.
  • FIG. 3 is an exploded plan view showing a conductor pattern and the like of each base material layer of the common mode choke coil according to the first embodiment.
  • (0) is a bottom view of the bottom layer
  • (1) is a top view of the bottom layer
  • (15) is a top view of the top layer.
  • electrodes of input / output terminals P1 to P4 are formed on the bottom surface of the lowermost layer (0).
  • First linear conductors L1a to L1n and second linear conductors L2a to L2n are formed on the base material layers (1) to (14).
  • the circular pattern in FIG. 3 is a via hole conductor connection (pad).
  • the double circle pattern is a via-hole conductor (interlayer conductor).
  • a primary coil is constituted by the first linear conductors L1a to L1n and via-hole conductors connecting them.
  • a secondary coil is constituted by the second linear conductors L2a to L2n and via-hole conductors connecting them.
  • the end of the first linear conductor L1a is connected to the input / output terminal P1, and the end of the first linear conductor L1n is connected to the input / output terminal P2.
  • the end of the second linear conductor L2a is connected to the input / output terminal P3, and the end of the second linear conductor L2n is connected to the input / output terminal P4.
  • FIG. 4 is a plan view of each conductor pattern of the common mode choke coil 101.
  • 5 is a cross-sectional view taken along the line A1-A2 in FIGS. 3 and 4
  • FIG. 6 is a cross-sectional view taken along the line B1-B2 in the third and FIG.
  • the conductor pattern in the first region Z1, is arranged so that the second linear conductors LA2X and LA2Y are sandwiched between the first linear conductor LA1X and the first linear conductor LA1Y.
  • the conductor pattern is arranged so that the first linear conductors LB1X and LB1Y are sandwiched between the second linear conductor LB2X and the second linear conductor LB2Y.
  • LA1X L1b, L1d, L1f, L1h, L1j, L1l
  • LA1Y L1a to L1n
  • LB1X L1a, L1b, L1d, L1f, L1h, L1j, L1l, L1n
  • LA2Y L1c, L1e, L1g, L1i, L1k, L1m
  • LA2Y L2c, L2e, L2g, L2i, L2k, L2m LB2Y: L2a to L2n
  • the second linear conductors LA2X and LA2Y are sandwiched between the first linear conductor LA1X and the first linear conductor LA1Y in the first region Z1, and the second linear conductor LB2X and the second linear conductor LB2X in the second region Z2.
  • each conductor pattern is arranged so that the first linear conductors LB1X and LB1Y are sandwiched between the second linear conductors LB2Y, that is, the first linear conductor and the second linear conductor are in the layer direction. Therefore, the line capacitance between the first linear conductor and the second linear conductor is small. Therefore, the degree of coupling between the primary coil and the secondary coil is increased without increasing the capacitive coupling between the primary coil and the secondary coil while maximizing the outer diameter (outer dimension) of the spiral pattern. Can be magnetically coupled. Accordingly, since the magnetic fields of the primary coil and the secondary coil cancel each other with respect to the normal mode signal, the inductance component of the common mode coil is reduced and the impedance is reduced. As a result, both the inductance and the capacity are reduced, so that the insertion loss of the normal mode signal is small.
  • the thickness of the layer (4), the layer (6), the layer (8), the layer (10), and the layer (12) is thicker than other layers (for example, 25 ⁇ m). (For example, 50 ⁇ m), the interlayer distance between the respective linear conductors can be effectively increased, and the capacitance between the lines is small.
  • L1k-L1m has a large interlayer distance.
  • the layers (2) and (14) that are the outermost layers (the routing layers to the input / output terminals) among the plurality of layers on which the linear conductors are formed are not thickened. Since these outermost layers have only one side (upper or lower) of linear conductors adjacent to each other in the thickness direction, the influence on the increase in line capacitance is small.
  • each linear conductor constituting the primary coil and each linear conductor constituting the secondary coil are 180 degrees rotationally symmetric with respect to the coil axis passing through the center o in FIG. When viewed in plan, it is point-symmetric with respect to the center o in FIG.
  • FIG. 7 is a diagram showing the direction of the current when the common mode current flows.
  • FIG. 8 is a diagram showing the direction of current when normal mode current flows.
  • the solid arrow indicates the current flowing in the primary coil
  • the broken arrow indicates the direction of the current flowing in the secondary coil.
  • the primary coil L1 and the secondary coil L2 can be strongly coupled without using a magnetic material such as ferrite for the base material layer.
  • the loss of normal mode signals in the high frequency band does not increase.
  • the first linear conductors L1a to L1n and the second linear conductors L2a to L2n are substantially point-symmetric with respect to the central axes of the primary coil and the secondary coil in a plan view from the stacking direction of the plurality of base material layers. Therefore, the symmetry of the circuit including the floating component is high between the input / output terminals P1-P3 and the input / output terminals P2-P4. Therefore, conversion from common mode noise to normal mode signal (noise) is suppressed.
  • FIG. 9 shows a case where the planar size of the laminate is 1.25 mm ⁇ 1.0 mm, the thickness is 0.7 mm, the distance between the layers is 25 ⁇ m and 50 ⁇ m, the line width of the linear conductor is 40 ⁇ m, and the distance between the lines is 40 ⁇ m. It is a figure which shows the frequency characteristic by actual measurement of the common mode choke coil 101 of FIG. Here, the meaning of each characteristic curve is as follows.
  • Sdd11 Normal mode reflection characteristics Sdd21 Normal mode transmission characteristics Scc21 Common mode transmission characteristics Scd21 Common mode to normal mode conversion characteristics Transmission characteristics as shown in Sdd11 (reflection characteristics of normal mode signal) in Fig. 9 Low reflection characteristics are obtained for normal mode signals in the range of MHz to 5 GHz. Further, as is clear from Scc21 (common mode noise passage characteristic), a large attenuation characteristic is obtained for the common mode signal at a frequency of several hundred MHz or more. In this characteristic, the pole is formed around 1.3 GHz due to the self-resonance of the inductance generated in the common mode.
  • Sdd21 (amount of passage of the conversion component from the common mode to the normal mode), it is ⁇ 25 dB or less in the entire frequency band and is sufficiently suppressed.
  • Sdd21 has a notch in the vicinity of 2.27 GHz, which is a resonance point caused by a difference in inductance (difference in line length) between the primary coil L1 and the secondary coil L2. If this resonance frequency is appropriately set, it is possible to provide a filter function for attenuating the normal signal by a predetermined frequency. Therefore, for example, it is not necessary to separately provide a balanced low-pass filter in addition to the common mode choke coil, and the number of parts can be reduced and the cost can be reduced.
  • the stray capacitance generated between the primary coil L1 and the secondary coil L2 is small. That is, in order to increase the magnetic field coupling between the primary coil L1 and the secondary coil L2, the interlayer distance between the first linear conductor constituting the primary coil and the second linear conductor constituting the secondary coil can be reduced. The stray capacitance generated between the primary coil L1 and the secondary coil L2 is small. Therefore, the differential impedance of the common mode choke coil can be ensured appropriately and can be matched with the impedance of the balanced line.
  • the second linear conductors in the first region do not overlap each other, and the first linear conductors in the second region do not overlap each other,
  • the stray capacitance is further reduced, the differential impedance of the common mode choke coil can be ensured more appropriately, and matching with the impedance of the balanced line is further facilitated.
  • the line capacitance of the first linear conductor and the line capacitance of the second linear conductor are both small. Therefore, the self-resonant frequency (cut-off frequency) due to the line capacitance and the inductance of the primary coil and the secondary coil can be shifted to the high frequency side, and excellent pass characteristics can be secured in a wide frequency band.
  • the capacitance generated between the ground conductor formed on the printed wiring board to be mounted and the first linear conductors L1a to L1n is the ground conductor and the second linear conductors L2a to L2n. Therefore, the symmetry between the primary coil and the secondary coil is ensured. That is, the values of the capacitors C11, C12, C21, and C22 shown in FIG. 2B have a relationship of C11 ⁇ C12 and C21 ⁇ C22. Therefore, there is almost no conversion from common mode noise to normal mode signal (noise) due to this capacitance imbalance.
  • FIG. 10 is an external perspective view of the common mode choke coil 102 of the second embodiment.
  • 11A is a cross-sectional view of the common mode choke coil 102
  • FIG. 11B is a cross-sectional view of an ESD (Electrostatic Discharge) protection element portion.
  • common mode choke coil 102 a conductor pattern similar to the common mode choke coil shown in the first embodiment is formed in the laminated portion LL2 in FIG. Then, ESD protection elements Dg1 and Dg2 are formed in the stacked portion LL1.
  • FIG. 11B is a cross-sectional view of the ESD protection element Dg1 portion.
  • a shield layer Sh11, a discharge auxiliary electrode Se1, discharge electrodes De11 and De12, a cavity layer Ah1, and a shield layer Sh21 are formed.
  • FIG. 12 is a schematic diagram showing a cross-sectional structure of a portion including the discharge electrodes De11 and De12.
  • the shield layer Sh11 is an insulating ceramic layer and is provided to prevent the glass component from leaching from the base material to the discharge auxiliary electrode Se1 portion when the LTCC green sheet serving as the base material is integrally fired.
  • the discharge auxiliary electrode Se1 includes discharge auxiliary materials 39A and 39B.
  • the discharge auxiliary material 39A includes a particulate metal material 39A1 and an insulating coating 39A2 provided on the surface of the metal material 39A1.
  • the discharge auxiliary electrode Se1 includes a particulate semiconductor material 39B1 and an insulating coating 39B2 provided on the surface of the semiconductor material 39B1.
  • the metal material 39A1 is Cu particles
  • the semiconductor material 39B1 is SiC particles.
  • the insulating coating 39A2 is an alumina coating
  • the insulating coating 39B2 is a SiO 2 coating formed by oxidizing the semiconductor material 39B1.
  • a glass-like substance 40 is formed on the discharge auxiliary electrode Se1 so as to surround the discharge auxiliary materials 39A and 39B.
  • the glass-like substance 40 is not formed artificially, but is formed by a reaction such as oxidation of a constituent material derived from the peripheral member of the sacrificial layer used to form the cavity Ah1.
  • the common mode choke coil 102 shown in FIGS. 10 and 11 is manufactured by the materials and processes described below.
  • an alumina paste containing alumina powder as a main component is used for the shield layers Sh11 and Sh21 in the laminated portion LL1.
  • the electrode paste for forming the discharge electrode is obtained by adding a solvent to a binder resin composed of Cu powder and ethyl cellulose, stirring and mixing.
  • the resin paste that is the starting point for forming the cavity Ah1 is also produced by the same method.
  • This resin paste consists only of resin and solvent.
  • a resin that decomposes and disappears upon firing is used.
  • polyethylene terephthalate, polypropylene, acrylic resin and the like is used as the resin material.
  • the mixed paste for forming the discharge auxiliary electrode Se1 is obtained by preparing Cu powder as a conductive material and BAS powder as a ceramic material at a predetermined ratio, adding a binder resin and a solvent, stirring and mixing.
  • the paste for the shield layers Sh11 and Sh21 is applied to the underlying green sheet, then the electrode paste for the discharge electrode is applied, the resin paste for forming the cavity Ah1 is applied, and the paste for the shield layer Sh21 is further applied. To do.
  • the laminated portion LL2 shown in FIG. 11 is configured by laminating ceramic green sheets and press-bonding in the same manner as in a normal ceramic multilayer substrate.
  • the laminated body that has been bonded and bonded is cut with a micro cutter in the same manner as a chip-type electronic component such as an LC filter, and separated into individual elements. Thereafter, electrode pastes to be various external terminals after firing are applied to the end faces of the respective element bodies.
  • the discharge electrodes De11, De12 and the external electrodes are electrode materials that are not oxidized, they may be fired in an air atmosphere.
  • Ni—Sn plating film is formed by electrolytic Ni—Sn plating on the surface of the external electrode, like a chip type electronic component such as an LC filter.
  • FIG. 13 is an equivalent circuit diagram of the common mode choke coil 102.
  • the primary coil L1 whose first end is the input / output terminal P1, the second end is the input / output terminal P2, the first end is the input / output terminal P3, and the second end is the input / output terminal P4.
  • a secondary coil L2 is configured.
  • a power feeding circuit is connected between the input / output terminal P1 and the input / output terminal P3.
  • a digital signal processing circuit is connected between the input / output terminal P2 and the input / output terminal P4.
  • Capacitors C1 and C2 in FIG. 13 represent equivalently the stray capacitance between the primary coil L1 and the secondary coil L2.
  • the discharge elements Dg1 and Dg3 are preferably provided on the side where static electricity enters, as shown in FIG.
  • the common mode choke coil including the primary coil L1 and the secondary coil L2 has high impedance against high-frequency component surges such as ESD. Therefore, the surge is reflected by the common mode choke coil, a high voltage is applied to the discharge elements Dg1 and Dg3, and the discharge elements Dg1 and Dg3 quickly reach the discharge voltage and start discharging. Therefore, the surge can be more reliably prevented from flowing into the circuit connected to the input / output terminals P2 and P4.
  • the ESD protection element can be easily taken into the surface or the inner layer of the multilayer body (integrally). Can be configured).
  • a non-linear resistance element such as a varistor can be used as the ESD protection element.
  • an ESD protection element using such a voltage variable resistance method is not very responsive, so that the primary coil or the secondary If it is arranged in front of the coil, the element itself may be broken by an inrush current. Therefore, as an ESD protection element, a so-called interelectrode discharge type (spark gap type) ESD protection element that includes a cavity formed inside a multilayer body and a pair of discharge electrodes provided in the cavity, respectively. It is preferable to constitute.
  • two ground terminals are provided.
  • a common ground terminal may be provided.
  • an ESD protection element may be provided only between the input / output terminal P2 and the ground or only between the input / output terminal P4 and the ground.
  • the number of turns of the coil and the number of crossings of the primary coil and the secondary coil shown in the configuration diagram of the laminated body are naturally examples, and the number of turns of each linear conductor and the number of crossings The number of times is not limited to those shown in these figures. What is necessary is just to determine according to a desired characteristic.
  • the number of turns of the primary coil and the secondary coil contributes to determining the impedance in the normal mode. Further, the number of crossings between the primary coil and the secondary coil contributes to the degree of coupling between the primary coil and the secondary coil.
  • the number of turns of the linear conductor per layer is 1 turn or more, the variation in inductance and the degree of coupling due to the misalignment of the base material layer becomes small. Further, when the number of turns of the linear conductor per layer is 3 turns or more, the interlayer capacitance between the first linear conductor and the second linear conductor adjacent to each other tends to increase. Therefore, the number of turns of the linear conductor per layer is preferably 1 turn or more and 3 turns or less.
  • the main part of the first and second linear conductors extends in the surface direction of the base material layer.
  • the first and second lines extend in the base material layer stacking direction.
  • the first and second linear conductors may be formed so that the main part of the linear conductor extends. That is, the first and second linear conductors may be formed so that the winding axes of the primary coil and the secondary coil are directed in the surface direction of the base material layer.
  • FIG. 14 is a plan view of the common mode choke coil 103 according to the third embodiment.
  • Input / output terminals P1, P2, P3, and P4 are formed on the surface of the common mode choke coil 103.
  • FIG. 15 is an exploded plan view showing a conductor pattern and the like of each base material layer of the common mode choke coil according to the third embodiment.
  • (1) is a plan view of the first layer (lowermost layer)
  • (2) is a plan view of the second layer
  • (3) is a plan view of the third layer
  • (4) is a plan view of the uppermost layer.
  • FIG. 16 is a diagram showing the connection relationship of each conductor for a set of two layers adjacent in the layer direction among the above four layers.
  • FIG. 17 is a cross-sectional view taken along line AA in FIGS. 14 and 15.
  • the common mode choke coil 103 includes a substrate 20 and a plurality of linear conductors stacked on the substrate 20 via an interlayer insulating film 21.
  • a first linear conductor L1d, a second linear conductor L2d, and terminal electrodes P2u and P4u are formed in the lowermost layer (1).
  • the first end of the first linear conductor L1d is connected to the terminal electrode P2u, and the first end of the second linear conductor L2d is connected to the terminal electrode P4u.
  • the first linear conductor L1c and the second linear conductor L2c are formed on the second layer (2).
  • a first linear conductor L1b and a second linear conductor L2b are formed on the third layer (3).
  • a first linear conductor L1a, a second linear conductor L2a, and input / output terminals P1, P2, P3, and P4 are formed in the uppermost layer (4).
  • the first end of the first linear conductor L1a is connected to the input / output terminal P1
  • the first end of the second linear conductor L2a is connected to the input / output terminal P3.
  • the input / output terminals P2 and P4 and the terminal electrodes P2u and P4u of the lowermost layer (1) are connected to each other through interlayer connection conductors.
  • the second ends of the lowermost layer (1) conductors L1d and L2d are connected to the second ends of the second layer (2) conductors L1c and L2c via interlayer connection conductors, respectively.
  • the first ends of the conductors L1c, L2c of the second layer (2) are connected to the first ends of the conductors L1b, L2b of the third layer (3) via interlayer connection conductors, respectively.
  • the second ends of the conductors L1b and L2b of the third layer (3) are connected to the second ends of the conductors L1a and L2a of the uppermost layer (4) via interlayer connection conductors.
  • the first linear conductors L1a, L1b, L1c, and L1d constitute a primary coil
  • the second linear conductors L2a, L2b, L2c, and L2d constitute a secondary coil.
  • a primary coil (L1a, L1b, L1c, L1d) is formed between the input / output terminals P1 and P2
  • a secondary coil (L2a, L2b, L2c, L2d) is formed between the input / output terminals P3 and P4. ) Is configured.
  • the first linear conductors L1a, L1b, L1c, and L1d constituting the primary coil are surrounded by solid ellipses.
  • the second linear conductors L2a, L2b, L2c, and L2d constituting the secondary coil are surrounded by a dashed ellipse.
  • the second linear conductors L2a and L2b are sandwiched between the first linear conductors L1a and L1b in the first region Z1.
  • first region Z1 and the second region Z2 of the minimum part are illustrated, but the first region Z1 and the second region Z2 similarly exist in other portions of the two layers adjacent in the layer direction. .
  • the common mode choke coil of the present invention can be used for high-speed interfaces such as USB and HDMI. Further, it is useful as a filter for a power supply circuit having a high switching frequency (for example, 1 MHz or more) or a BUS line having a high speed (for example, a transfer rate of 600 Mbit / sec). Furthermore, the present invention can also be applied to a high-speed interface in a GHz band such as 3 GHz, 5 GHz, and 7.5 GHz.

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Abstract

　最下層（０）の底面には入出力端子（Ｐ１～Ｐ４）の電極が形成されている。基材層（１）～（１４）には第１線状導体（Ｌ１ａ～Ｌ１ｎ）および第２線状導体（Ｌ２ａ～Ｌ２ｎ）が形成されている。第１線状導体（Ｌ１ａ～Ｌ１ｎ）とそれらを接続するビアホール導体によって一次コイルが構成されている。また、第２線状導体（Ｌ２ａ～Ｌ２ｎ）とそれらを接続するビアホール導体によって二次コイルが構成されている。一次コイルおよび二次コイルの巻回軸方向からの平面視で、平面方向に隣接する複数の第１線状導体および第２線状導体が、第１線状導体で第２線状導体が挟まれる第１領域と、第２線状導体で第１線状導体が挟まれる第２領域とを備えている。この構造により、ノーマルモード信号の損失が少なく、コモンモードノイズの除去能の高い、小型のコモンモードチョークコイルを構成する。

Description

コモンモードチョークコイル
　本発明は高周波信号の伝送線路に適用されるコモンモードチョークコイルに関する。
　例えばＵＳＢ（Universal Serial Bus）やＨＤＭＩ（High Definition Multimedia Interface）等の高速インターフェースでは、一対の信号線路（＝平衡線路）にて位相が１８０°異なる信号を伝送する「差動伝送方式」が用いられている。差動伝送方式では、平衡線路にて放射ノイズや外来ノイズが相殺されるため、これらノイズによる影響を受けにくい。しかし、現実には、特に高速インターフェース用の信号線路においては、信号線路の非対称性に基づくコモンモードのノイズ電流が発生してしまう。そこで、このコモンモードノイズを抑制するため、コモンモードチョークコイルが用いられる。
　通常、コモンモードチョークコイルは、特許文献１の図１や特許文献２の図２等に開示されているように、同方向に巻回された２つのコイル（一次コイル、二次コイル）を備えた小型の積層型チップ部品として構成されている。ここで、一次コイルおよび二次コイルは、積層素体の内部にて、積層方向に並べられている。
　図１８は特許文献１に示されているコモンモードチョークコイルの断面図である。このコモンモードチョークコイルは、積層素子１中に、同軸上に巻回され、軸方向に分離して配設された２つのコイル（積層型コイル）２，３を備えた構造を有し、各コイル２，３の始端部及び終端部は、積層素子１の両側の端面に引き出されて、所定の外部電極に接続されている。
特開２００３－０６８５２８号公報 特開２００８－０９８６２５号公報
　しかし、一次コイルと二次コイルを積層素体の内部にて、単純に積層方向に並べただけでは、一次コイルと二次コイルの結合度を高くすることが難しい。一次コイルと二次コイルの結合度が低いと、ノーマルモード信号の通過損失が増えてしまう。他方、結合度を高くするために一次コイルと二次コイルとを近接配置すると、一次コイルと二次コイルとの間に生じる容量（浮遊容量）が増大してしまう。この容量が大きくなると、コモンモードチョークコイルの差動インピーダンスが低くなって、平衡線路のインピーダンスとマッチングできなくなる。
　また、一次コイルと二次コイルを積層素体の内部にて積層方向に並べる構造では、コイルパターンの形成位置ずれやシートの積みずれがプロセス上の問題で生じる。また、プリント配線板に搭載したとき、各コイルとプリント配線板上のグランド導体との結合量が異なる等の構造上の問題により、一次コイル－グランド導体間の容量と、二次コイル－グランド導体間の容量とが不均衡になる。そのため、一次コイルと二次コイルの対称性が確保できず、コモンモードノイズがノーマルモード信号に変換されてしまう。すなわちコモンモードノイズの除去能力が低下してしまう。
　また、積層素体として磁性体を用いることがあるが、磁性体は比較的大きな周波数依存性を持っているため、特に高周波帯域におけるノーマルモード信号の損失が大きくなりやすい。また、特に高周波帯域で一次コイルと二次コイルとの間で十分な結合値が得られず、ノーマルモードの損失が大きくなりやすい。
　本発明は上述の課題を解消するためになされたものであり、その目的は、ノーマルモード信号の損失が少なく、コモンモードノイズの除去能の高い、小型のコモンモードチョークコイルを提供することにある。
　本発明のコモンモードチョークコイルは、
　複数の第１線状導体が渦巻状に巻回および接続されて構成された一次コイルと、複数の第２線状導体が渦巻状に巻回および接続されて構成され、前記一次コイルに磁気的に結合される、二次コイルと、を有し、
　前記一次コイルおよび前記二次コイルの巻回軸方向からの平面視で、平面方向に隣接する複数の前記第１線状導体および前記第２線状導体が、前記第１線状導体で前記第２線状導体が挟まれる第１領域と、前記第２線状導体で前記第１線状導体が挟まれる第２領域とを備えている、ことを特徴とする。
　本発明によれば、一次コイルと二次コイルとの間の容量性結合を大きくすることなく、一次コイルと二次コイルとを高い結合度で磁界結合させることができる。よって、一次コイルと二次コイルとの結合度が高く、ノーマルモード信号の通過損失が小さいにもかかわらず、差動インピーダンスの低下が生じにくい、小型のコモンモードチョークコイルを得ることができる。
図１（Ａ）は第１の実施形態のコモンモードチョークコイル１０１の外観斜視図、図１（Ｂ）は側面図である。 図２（Ａ）、図２（Ｂ）はコモンモードチョークコイル１０１の等価回路図である。 図３は第１の実施形態のコモンモードチョークコイルの各基材層の導体パターン等を示す分解平面図である。 図４はコモンモードチョークコイル１０１の各導体パターンを平面透視した図である。 図５は第３、図４におけるＡ１－Ａ２線での断面図である。 図６は第３、図４におけるＢ１－Ｂ２線での断面図である。 図７はコモンモード電流が流れるときの電流の向きを示す図である。 図８はノーマルモード電流が流れるときの電流の向きを示す図である。 図９はコモンモードチョークコイル１０１の周波数特性を示す図である。 図１０は第２の実施形態のコモンモードチョークコイル１０２の外観斜視図である。 図１１（Ａ）はコモンモードチョークコイル１０２の断面図、図１１（Ｂ）はＥＳＤ保護素子部の断面図である。 図１２は放電電極Ｄｅ１１，Ｄｅ１２を含む部分の断面構造を表す模式図である。 図１３は第２の実施形態に係るコモンモードチョークコイル１０２の等価回路図である。 図１４は第３の実施形態に係るコモンモードチョークコイル１０３の平面図である。 図１５は第３の実施形態のコモンモードチョークコイルの各層の導体パターン等を示す分解平面図である。 図１６は第３の実施形態のコモンモードチョークコイルの２層分の導体パターンを重ねて表した平面図である。 図１７は図１４および図１５におけるＡ－Ａ線での断面図である。 図１８は特許文献１に示されているコモンモードチョークコイルの断面図である。
　本発明の各実施の形態について各図を順次参照して説明する。
《第１の実施形態》
　図１（Ａ）は第１の実施形態のコモンモードチョークコイル１０１の外観斜視図、図１（Ｂ）は側面図である。
　図１に表れているように、積層素体１０の外面には入出力端子Ｐ１，Ｐ２，Ｐ３，Ｐ４が形成されている。
　基材層用の材料としては、ＨＦ帯用のコモンモードチョークコイルを形成する場合は渦電流損失が相対的に小さいので、磁気エネルギーの閉じ込め性の点で、磁性体材料（透磁率の高い誘電体材料）を用いることができる。この磁性体材料として、六方晶フェライトなどの高周波対応のフェライト磁性体を用いてもよい。一方、例えばＵＨＦ帯用のコモンモードチョークコイルを形成する場合は、高周波数領域での渦電流損失を抑えるために、電気絶縁抵抗の高い誘電体材料を用いることが好ましい。フェライトに代表される磁性体は透磁率に周波数依存性をもっているため、利用周波数帯が高くなるにつれ、損失が大きくなってしまうが、誘電体は周波数依存性が比較的小さいため、広い周波数帯で損失の小さい積層型コモンモードチョークコイルを実現できる。すなわち、広帯域、特に高周波帯域を含む高速インターフェースに用いられるコモンモードチョークコイルとしては、基材層として非磁性体層である誘電体層を用いることが好ましい。
　基材層は低温焼成セラミックス（LTCC［Low Temperature Co-firedCeramics］）のような誘電体セラミック層であってもよいし、熱可塑性樹脂や熱硬化性樹脂からなる樹脂層であってもよい。すなわち、積層素体は、セラミック積層体であってもよいし、樹脂積層体であってもよい。また、各コイルを構成する線状導体や層間接続導体、積層素体の表面に設けられる表面導体等は、銅や銀等の比抵抗の小さな金属を主成分とする金属材料を用いることが好ましい。
　図２（Ａ）はコモンモードチョークコイル１０１の等価回路図である。後に詳述するように、一次コイルＬ１と二次コイルＬ２はコモンモード電流が流れることにより強く磁界結合する。一次コイルＬ１と二次コイルＬ２との間には浮遊容量が生じる。図２において、この浮遊容量を集中定数回路としてキャパシタＣ１，Ｃ２で表している。また、一次コイルＬ１の線間および二次コイルＬ２の線間にも浮遊容量が生じる。図２において、この浮遊容量を集中定数回路としてキャパシタＣ３，Ｃ４で表している。
　一次コイル（Ｌ１）や二次コイル（Ｌ２）に線間容量（Ｃ３やＣ４）が発生すると、通過帯域内で自己共振が生じる場合があり、したがって、各コイル内の線間容量ができるだけ小さい方が好ましい。差動インピーダンスの調整のため、一次コイル（Ｌ１）と二次コイル（Ｌ２）との間の容量（Ｃ１およびＣ２）は必要であるが、この容量が大きくなりすぎると、差動インピーダンスが下がってしまう。
　コモンモードチョークコイル１０１の等価回路は図２（Ｂ）のように表すこともできる。図２（Ｂ）においては、前記浮遊容量をキャパシタＣ１１，Ｃ１２，Ｃ２１，Ｃ２２で表している。
　図３は第１の実施形態のコモンモードチョークコイルの各基材層の導体パターン等を示す分解平面図である。（０）は最下層の底面図、（１）は最下層の上面図、（１５）は最上層の上面図である。図３に示すように、最下層（０）の底面には入出力端子Ｐ１～Ｐ４の電極が形成されている。基材層（１）～（１４）には第１線状導体Ｌ１ａ～Ｌ１ｎおよび第２線状導体Ｌ２ａ～Ｌ２ｎが形成されている。
　図３中の円形のパターンはビアホール導体の接続部（パッド部）である。二重丸のパターンはビアホール導体（層間導体）である。この構造により、層方向に隣接する線状導体と線状導体とが層間で接続されている。
　第１線状導体Ｌ１ａ～Ｌ１ｎとそれらを接続するビアホール導体によって一次コイルが構成されている。また、第２線状導体Ｌ２ａ～Ｌ２ｎとそれらを接続するビアホール導体によって二次コイルが構成されている。
　図３において、第１線状導体Ｌ１ａの端部は入出力端子Ｐ１に、第１線状導体Ｌ１ｎの端部は入出力端子Ｐ２に、それぞれ接続されている。また、第２線状導体Ｌ２ａの端部は入出力端子Ｐ３に、第２線状導体Ｌ２ｎの端部は入出力端子Ｐ４に、それぞれ接続されている。
　図４はコモンモードチョークコイル１０１の各導体パターンを平面透視した図である。また、図５は第３、図４におけるＡ１－Ａ２線での断面図、図６は第３、図４におけるＢ１－Ｂ２線での断面図である。
　図４において、第１領域Ｚ１では、第１線状導体ＬＡ１Ｘと第１線状導体ＬＡ１Ｙとの間に第２線状導体ＬＡ２Ｘ，ＬＡ２Ｙが挟まれるように導体パターンが配置されている。第２領域Ｚ２では、第２線状導体ＬＢ２Ｘと第２線状導体ＬＢ２Ｙとの間に第１線状導体ＬＢ１Ｘ，ＬＢ１Ｙが挟まれるように導体パターンが配置されている。
　図４における各線状導体ＬＡ１Ｘ，ＬＡ１Ｙ，ＬＢ１Ｘ，ＬＢ１Ｙ，ＬＡ２Ｘ，ＬＡ２Ｙ，ＬＢ２Ｘ，ＬＢ２Ｙと図３に示した各線状導体との関係は次のとおりである。
　ＬＡ１Ｘ：Ｌ１ｂ，Ｌ１ｄ，Ｌ１ｆ，Ｌ１ｈ，Ｌ１ｊ，Ｌ１ｌ
　ＬＡ１Ｙ：Ｌ１ａ～Ｌ１ｎ
　ＬＢ１Ｘ：Ｌ１ａ，Ｌ１ｂ，Ｌ１ｄ，Ｌ１ｆ，Ｌ１ｈ，Ｌ１ｊ，Ｌ１ｌ，Ｌ１ｎ
　ＬＢ１Ｙ：Ｌ１ｃ，Ｌ１ｅ，Ｌ１ｇ，Ｌ１ｉ，Ｌ１ｋ，Ｌ１ｍ
　ＬＡ２Ｘ（ＬＢ２Ｘ）：Ｌ２ａ，Ｌ２ｂ，Ｌ２ｄ，Ｌ２ｆ，Ｌ２ｈ，Ｌ２ｊ、Ｌ２ｌ、Ｌ２ｎ
　ＬＡ２Ｙ：Ｌ２ｃ，Ｌ２ｅ，Ｌ２ｇ，Ｌ２ｉ，Ｌ２ｋ，Ｌ２ｍ
　ＬＢ２Ｙ：Ｌ２ａ～Ｌ２ｎ
　このように、第１領域Ｚ１において第１線状導体ＬＡ１Ｘと第１線状導体ＬＡ１Ｙとの間に第２線状導体ＬＡ２Ｘ，ＬＡ２Ｙが挟まれ、第２領域Ｚ２において第２線状導体ＬＢ２Ｘと第２線状導体ＬＢ２Ｙとの間に第１線状導体ＬＢ１Ｘ，ＬＢ１Ｙが挟まれるように各導体パターンが配置されているので、すなわち、第１線状導体と第２線状導体とが層方向に重なっていないので、第１線状導体と第２線状導体との線間容量は小さい。よって、渦巻状パターンの外径（外形）寸法を最大限に大きくしつつ、一次コイルと二次コイルとの間の容量性結合を大きくせずに、一次コイルと二次コイルとを高い結合度で磁界結合させることができる。したがって、ノーマルモード信号に対しては、１次コイルと２次コイルの磁界が打ち消しあうため、コモンモードコイルのインダクタンス成分が小さくなり、インピーダンスが小さくなる。その結果、インダクタンス、容量とも小さくなるので、ノーマルモード信号の挿入損失は小さい。
　なお、図５、図６に表れているように、層（４）、層（６）、層（８）、層（１０）、層（１２）の厚みを他の層（例えば２５μｍ）より厚く（例えば５０μｍ）しているので、各線状導体の層間距離を効果的に大きくでき、線間容量は小さい。例えば第１線状導体Ｌ１ｂ－Ｌ１ｄ間、Ｌ１ｄ－Ｌ１ｆ間、Ｌ１ｆ－Ｌ１ｈ間、Ｌ１ｈ－Ｌ１ｊ間、Ｌ１ｊ－Ｌ１ｌ間、Ｌ１ｃ－Ｌ１ｅ間、Ｌ１ｅ－Ｌ１ｇ間、Ｌ１ｇ－Ｌ１ｉ間、Ｌ１ｉ－Ｌ１ｋ間、Ｌ１ｋ－Ｌ１ｍ間の層間距離はそれぞれ大きい。第２線状導体についても同様である。なお、線状導体が形成されている複数の層のうち最も外側の層（入出力端子への引き回し層）である層（２）および層（１４）については厚くしていない。これらの最も外側の層は、厚み方向に隣接する線状導体が片側（上または下）だけであるので、線間容量の増大に対する影響は小さい。
　基材層が比誘電率εｒ=６～１０の誘電体セラミック（BaO-Al2O3-SiO2 ［BAS］）を主成分とした低温焼結セラミック材）である場合には、このように層間距離を稼いで線間容量を小さくすることが効果的である。基材層が比誘電率の小さな材料（例えばεｒ＝３～５程度のポリイミドや液晶ポリマ－）である場合には、基材層の厚みは均一であってもよい。
　図５と図６とを対比すれば明らかなように、層（１）と層（１４）以外（引き出し配線層以外）は、Ａ１－Ａ２断面とＢ１－Ｂ２断面は一次コイルと二次コイルが逆になっている。すなわち、一次コイルを構成する各線状導体と二次コイルを構成する各線状導体とは、図４の中心ｏを通るコイル軸に関して１８０度の回転対称である。平面形状でみると、図４の中心ｏに関して点対称である。
　図７はコモンモード電流が流れるときの電流の向きを示す図である。また、図８はノーマルモード電流が流れるときの電流の向きを示す図である。これらの図において、実線の矢印は一次コイルに流れる電流、破線の矢印は二次コイルに流れる電流の方向をそれぞれ表している。図７に示すように、コモンモード電流が流れると、一次コイルの磁束と二次コイルの磁束が強め合うため、大きなインダクタとして作用する。そのため、入出力端子Ｐ１，Ｐ３からコモンモードチョークコイル１０１を見たインピーダンスは高く、コモンモード電流（コモンモードノイズ）は抑制される。
　図８に示すように、ノーマルモード電流が流れると、一次コイルの磁束と二次コイルの磁束が打ち消されるため、実質的にインダクタとしては作用しない。したがって、ノーマルモード信号は低損失で伝送される。
　本発明によれば、基材層にフェライトのような磁性体を用いなくとも一次コイルＬ１と二次コイルＬ２とを強く結合させることができるので、基材層に誘電体を用いることにより、特に高周波帯域におけるノーマルモード信号の損失が大きくならない。
　また、第１線状導体Ｌ１ａ～Ｌ１ｎおよび第２線状導体Ｌ２ａ～Ｌ２ｎは、複数の基材層の積層方向からの平面視で、一次コイルおよび二次コイルの中心軸に関して実質的に点対称であるので、入出力端子Ｐ１－Ｐ３と入出力端子Ｐ２－Ｐ４との間での、浮遊成分を含めた回路の対称性が高い。そのため、コモンモードノイズからノーマルモード信号（ノイズ）への変換が抑制される。
　図９は、前記積層体の平面サイズを１．２５ｍｍ×１．０ｍｍ、厚みを０．７ｍｍ、各層の間隔を２５μｍおよび５０μｍとし、線状導体の線幅を４０μｍ、線間を４０μｍとしたときのコモンモードチョークコイル１０１の実測による周波数特性を示す図である。ここで各特性曲線の意味は次のとおりである。
　Sdd11　ノーマルモードの反射特性
　Sdd21　ノーマルモードの通過特性
　Scc21　コモンモードの通過特性
　Scd21　コモンモードからノーマルモードへの変換成分の通過特性
　図９のSdd11（ノーマルモード信号の反射特性）から明らかなように、数ＭＨｚ～５ＧＨｚの範囲でノーマルモード信号について低反射特性が得られている。また、Scc21（コモンモードノイズの通過特性）から明らかなように、数１００ＭＨｚ以上の周波数でコモンモード信号について大きな減衰特性が得られている。この特性で１．３ＧＨｚ付近に極ができているのはコモンモードで発生するインダクタンスの自己共振による。また、Scd21（コモンモードからノーマルモードへの変換成分の通過量）から明らかなように、全周波数帯域で－２５ｄＢ以下であり、充分に抑制されている。なお、Sdd21は２．２７ＧＨｚ付近にノッチができているが、これは一次コイルＬ１と二次コイルＬ２とのインダクタンスの違い（線長の違い）により生じる共振点である。この共振周波数を適宜設定すれば、ノーマル信号を所定の周波数を減衰させるフィルタ機能を持たせることもできる。そのため、コモンモードチョークコイル以外に例えばバランス型ローパスフィルタを別途設ける必要がなく、部品点数が削減され低コスト化が図れる。
　本発明によれば、第１線状導体と第２線状導体とが実質的に層方向に隣接しないので、一次コイルＬ１と二次コイルＬ２との間に生じる浮遊容量は小さい。すなわち、一次コイルＬ１と二次コイルＬ２との磁界結合を高めるために、一次コイルを構成する第１線状導体と二次コイルを構成する第２線状導体との層間距離を小さくしても、一次コイルＬ１と二次コイルＬ２との間に生じる浮遊容量は小さい。そのため、コモンモードチョークコイルの差動インピーダンスは適正に確保でき、平衡線路のインピーダンスとマッチングできる。特に、一次コイルおよび二次コイルの巻回軸方向からの平面視で、第１領域の第２線状導体は互いに重なっていなく、第２領域の第１線状導体は互いに重なっていないので、浮遊容量はさらに小さくなり、コモンモードチョークコイルの差動インピーダンスはより適正に確保でき、平衡線路のインピーダンスとのマッチングがさらに容易となる。
　また、本発明によれば、第１線状導体の線間容量および第２線状導体の線間容量は共に小さい。ゆえに、この線間容量と一次コイルおよび二次コイルのインダクタンスとによる自己共振周波数（カットオフ周波数）を高周波側にシフトさせることができ、広い周波数帯域にて優れた通過特性を確保できる。
　第１の実施形態によれば、実装先のプリント配線板に形成されているグランド導体と第１線状導体Ｌ１ａ～Ｌ１ｎとの間に生じる容量は前記グランド導体と第２線状導体Ｌ２ａ～Ｌ２ｎとの間に生じる容量と殆ど等しいので、一次コイルと二次コイルとの対称性は確保される。すなわち、図２（Ｂ）に示したキャパシタＣ１１，Ｃ１２，Ｃ２１，Ｃ２２の値は、Ｃ１１≒Ｃ１２、Ｃ２１≒Ｃ２２の関係である。そのため、このキャパシタンスの不平衡によるコモンモードノイズからノーマルモード信号（ノイズ）への変換は殆どない。
《第２の実施形態》
　第２の実施形態では、ＥＳＤ保護素子を含むコモンモードチョークコイルについて示す。図１０は第２の実施形態のコモンモードチョークコイル１０２の外観斜視図である。図１１（Ａ）はコモンモードチョークコイル１０２の断面図、図１１（Ｂ）はＥＳＤ（Electrostatic Discharge）保護素子部の断面図である。
　このコモンモードチョークコイル１０２は、図１１（Ａ）において積層部ＬＬ２に第１の実施形態で示したコモンモードチョークコイルと同様の導体パターンが形成されている。そして、積層部ＬＬ１にＥＳＤ保護素子Ｄｇ１，Ｄｇ２が形成されている。
　図１１（Ｂ）はＥＳＤ保護素子Ｄｇ１部分の断面図である。この例では、シールド層Ｓｈ１１、放電補助電極Ｓｅ１、放電電極Ｄｅ１１，Ｄｅ１２、空洞層Ａｈ１、シールド層Ｓｈ２１が形成されている。
　図１２は放電電極Ｄｅ１１，Ｄｅ１２を含む部分の断面構造を表す模式図である。シールド層Ｓｈ１１は絶縁性セラミック層であり、基材となるLTCCグリーンシートの一体焼成の際に基材からガラス成分が放電補助電極Ｓｅ１部分へ滲出するのを防止するために設けられている。
　放電補助電極Ｓｅ１は放電補助材３９Ａ，３９Ｂを含む。放電補助材３９Ａは、粒子状の金属材料３９Ａ１と、この金属材料３９Ａ１の表面に設けられる絶縁性被膜３９Ａ２とを備える。また、放電補助電極Ｓｅ１は、粒子状の半導体材料３９Ｂ１と、この半導体材料３９Ｂ１の表面に設けられる絶縁性被膜３９Ｂ２とを備える。ここでは、金属材料３９Ａ１はCu粒子であり、半導体材料３９Ｂ１はSiC粒子である。また、絶縁性被膜３９Ａ２はアルミナ被膜であり、絶縁性被膜３９Ｂ２は半導体材料３９Ｂ１が酸化されてなるSiO2被膜である。
　また、放電補助電極Ｓｅ１には、放電補助材３９Ａ，３９Ｂを囲むようにガラス様物質４０が形成されている。ガラス様物質４０は作為的に形成したものではなく、空洞Ａｈ１を形成するために用いる犠牲層の周辺部材由来の構成材料などの酸化等の反応によって形成されるものである。
　図１２に示した構造により、放電電極Ｄｅ１１－Ｄｅ１２間に高電圧が掛かると、(1) 放電補助電極Ｓｅ１の沿面放電、(2) 放電電極Ｄｅ１１－Ｄｅ１２間の気中放電、(3) 放電補助材３９Ａ，３９Ｂを飛び石のように伝搬する放電、が生じる。これらの放電により静電気が放電される。
　図１０、図１１に示したコモンモードチョークコイル１０２は以降に述べるような材料および工程で製造する。
　前記積層部ＬＬ１部分のシールド層Ｓｈ１１，Ｓｈ２１は、例えば、アルミナ粉を主成分とするアルミナペーストを用いる。また、放電電極を形成するための電極ペーストは、Cu粉とエチルセルロース等からなるバインダー樹脂に溶剤を添加し、撹拌、混合することで得る。
　空洞Ａｈ１を形成する起点となる樹脂ペーストも同様の方法にて作製する。この樹脂ペーストは樹脂と溶剤のみからなる。樹脂材料には焼成時に分解、消失する樹脂を用いる。例えば、ポリエチレンテレフタレート、ポリプロピレン、アクリル樹脂などである。
　放電補助電極Ｓｅ１を形成するための混合ペーストは、導電性材料としてCu粉と、セラミック材料としてBAS粉を所定の割合で調合し、バインダー樹脂と溶剤を添加し撹拌、混合することで得る。
　前記シールド層Ｓｈ１１，Ｓｈ２１用のペーストは下地のグリーンシートに塗布し、その後、放電電極用の電極ペーストを塗布し、空洞Ａｈ１形成用の樹脂ペーストを塗布し、さらにシールド層Ｓｈ２１用のペーストを塗布する。
　図１１に示した積層部ＬＬ２は、通常のセラミック多層基板と同様に、セラミックグリーンシートを積層し、圧着することにより構成する。
　接合圧着された積層体は、ＬＣフィルタのようなチップタイプの電子部品と同様にマイクロカッタでカットして、各素体に分離する。その後、各素体の端面に、焼成後に各種外部端子となる電極ペーストを塗布する。
　次いで、通常のセラミック多層基板と同様に、N2雰囲気中で焼成する。また、ＥＳＤに対する応答電圧を下げるため空洞部にAr,Ne等の希ガスを導入する場合には、セラミック材料の収縮、焼結が行われる温度領域をAr,Neなどの希ガス雰囲気で焼成すればよい。放電電極Ｄｅ１１，Ｄｅ１２および外部電極が酸化しない電極材料である場合には、大気雰囲気で焼成してもよい。
　その後、ＬＣフィルタのようなチップタイプの電子部品と同様に、外部電極の表面に電解Ni-SnめっきによりNi-Snめっき膜を形成する。
　ところで、一般に、フェライト中のFeを酸化状態とし、電極材料のCuを酸化させない状態で焼成することは極めて困難であるので、積層素体にフェライトを用いる場合には、電極材料にはAgを用いることが必要となる。しかし、前記放電電極Ｄｅ１１，Ｄｅ１２をAgで形成すると、マイグレーションが顕著に顕れ、スパークギャップが経時変化する。これに対し、本発明によれば、積層素体にLTCCを用いることで、電極材料にCuを用いることができる。前記放電電極Ｄｅ１１，Ｄｅ１２をCuで形成すると、放電時のエネルギーで電極表面Cuの酸化膜が形成されるが、この膜は放電電極材としては作用しないので、放電を繰り返しても放電ギャップは実質上一定に保たれる。
　図１３はコモンモードチョークコイル１０２の等価回路図である。以上に示した構成により、第１端が入出力端子Ｐ１、第２端が入出力端子Ｐ２である一次コイルＬ１と、第１端が入出力端子Ｐ３、第２端が入出力端子Ｐ４である二次コイルＬ２とが構成される。
　入出力端子Ｐ１と入出力端子Ｐ３との間には例えば給電回路が接続される。入出力端子Ｐ２と入出力端子Ｐ４との間には例えばデジタル信号処理回路が接続される。図１３中のキャパシタＣ１，Ｃ２は一次コイルＬ１と二次コイルＬ２間の浮遊容量を等価的に表したものである。
　入出力端子Ｐ１に、保護すべき電圧を超える静電気が印加されると、前記放電電極および放電補助電極による放電素子Ｄｇ１が放電（導通）して低インピーダンスとなる。このことにより、入出力端子Ｐ１に印加された静電気は放電素子Ｄｇ１を介してグランドへシャントされる。同様に、入出力端子Ｐ３に、保護すべき電圧を超える静電気が印加されると、放電素子Ｄｇ３が導通して低インピーダンスとなる。このことにより、入出力端子Ｐ３に印加された静電気は放電素子Ｄｇ３を介してグランドへシャントされる。
　放電素子Ｄｇ１，Ｄｇ３は図１３に示すように、静電気が入ってくる側に設けられていることが好ましい。特に、入出力端子Ｐ２，Ｐ４に接続される回路の入力インピーダンスが低い場合でも、一次コイルＬ１および二次コイルＬ２によるコモンモードチョークコイルはＥＳＤのような高周波成分のサージに対して高インピーダンスであるので、サージがコモンモードチョークコイルで反射し、放電素子Ｄｇ１，Ｄｇ３に高電圧が掛かり、放電素子Ｄｇ１，Ｄｇ３は速やかに放電電圧に達し、放電を開始する。そのため、入出力端子Ｐ２，Ｐ４に接続される回路へのサージの流入がより確実に防止される。
　このようにして、第２の実施形態のコモンモードチョークコイル１０２では、基材層が非磁性体層であるため、積層素体の表面または内層に、ＥＳＤ保護素子を容易に取り込む（一体的に構成する）ことができる。
　なお、ＥＳＤ保護素子として、バリスタ等の非直線性抵抗素子を用いることもできるが、このような電圧可変抵抗方式を利用したＥＳＤ保護素子は、応答性があまり良くないため、一次コイルや二次コイルの前段に配置しておくと、突入電流により、この素子自体が壊れてしまうことがある。したがって、ＥＳＤ保護素子としては、積層素体の内部に形成された空洞部と、空洞部内に設けられた一対の放電電極とをそれぞれ含む、いわゆる電極間放電方式（スパークギャップ方式）のＥＳＤ保護素子を構成することが好ましい。
　なお、図１０、図１１に示した例では二つのグランド端子を設けたが、共通の一つのグランド端子を設けてもよい。また、目的によっては、入出力端子Ｐ２とグランドとの間にのみ、または入出力端子Ｐ４とグランドとの間にのみＥＳＤ保護素子を設けてもよい。
　なお、以上に示した各実施形態において、積層体の構成図で示したコイルのターン数および一次コイルと二次コイルの交差回数は当然ながら例示であり、各線状導体のタ－ン数および交差回数はこれらの図に示したものに限られるものではない。所望の特性に応じて定めればよい。一次コイルおよび二次コイルのターン数はノーマルモードでのインピーダンスを定めることに寄与する。また、一次コイルと二次コイルとの交差回数は一次コイルと二次コイルとの結合度に寄与する。
　特に、一層あたりの線状導体のターン数が１ターン以上であると、基材層の積みずれによるインダクタンスおよび結合度のばらつきは小さくなる。また、一層あたりの線状導体のターン数が３ターン以上であると、層間で隣接する第１線状導体と第２線状導体との間の層間容量が増大する傾向がある。したがって、一層あたりの線状導体のターン数は１ターン以上３ターン以下であることが好ましい。
　以上の実施形態では、基材層の面方向に第１・第２の線状導体の主要部が延びるようにした例を示したが、基材層の積層方向に第１・第２の線状導体の主要部が延びるように第１・第２の線状導体を形成してもよい。すなわち、一次コイルおよび二次コイルの巻回軸が基材層の面方向に向くように第１・第２の線状導体を形成してもよい。
《第３の実施形態》
　図１４は第３の実施形態に係るコモンモードチョークコイル１０３の平面図である。コモンモードチョークコイル１０３の表面には入出力端子Ｐ１，Ｐ２，Ｐ３，Ｐ４が形成されている。
　図１５は第３の実施形態のコモンモードチョークコイルの各基材層の導体パターン等を示す分解平面図である。（１）は第１層（最下層）の平面図、（２）は第２層の平面図、（３）は第３層の平面図、（４）は最上層の平面図である。
　図１６は上記４つの層のうち、層方向で隣接する２つの層の組について、各導体の接続関係を示す図である。
　図１７は図１４および図１５におけるＡ－Ａ線での断面図である。図１７に表れているように、コモンモードチョークコイル１０３は、基板２０と、この基板２０上に層間絶縁膜２１を介して積層された複数の線状導体とを備えている。
　図１５、図１７に示すように、最下層（１）には第１線状導体Ｌ１ｄ、第２線状導体Ｌ２ｄおよび端子電極Ｐ２ｕ，Ｐ４ｕが形成されている。第１線状導体Ｌ１ｄの第１端は端子電極Ｐ２ｕに、第２線状導体Ｌ２ｄの第１端は端子電極Ｐ４ｕに、それぞれ接続されている。
　第２層（２）には第１線状導体Ｌ１ｃおよび第２線状導体Ｌ２ｃが形成されている。第３層（３）には第１線状導体Ｌ１ｂおよび第２線状導体Ｌ２ｂが形成されている。そして、最上層（４）には第１線状導体Ｌ１ａ、第２線状導体Ｌ２ａおよび入出力端子Ｐ１，Ｐ２，Ｐ３，Ｐ４が形成されている。第１線状導体Ｌ１ａの第１端は入出力端子Ｐ１に、第２線状導体Ｌ２ａの第１端は入出力端子Ｐ３に、それぞれ接続されている。入出力端子Ｐ２，Ｐ４と最下層（１）の端子電極Ｐ２ｕ，Ｐ４ｕとは層間接続導体を介してそれぞれ接続されている。
　最下層（１）の導体Ｌ１ｄ，Ｌ２ｄの第２端は第２層（２）の導体Ｌ１ｃ，Ｌ２ｃの第２端にそれぞれ層間接続導体を介して接続されている。第２層（２）の導体Ｌ１ｃ，Ｌ２ｃの第１端は第３層（３）の導体Ｌ１ｂ，Ｌ２ｂの第１端にそれぞれ層間接続導体を介して接続されている。同様に、第３層（３）の導体Ｌ１ｂ，Ｌ２ｂの第２端は最上層（４）の導体Ｌ１ａ，Ｌ２ａの第２端にそれぞれ層間接続導体を介して接続されている。
　図１５、図１６から明らかなように、第１線状導体Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃ，Ｌ１ｄによって一次コイルが構成されていて、第２線状導体Ｌ２ａ，Ｌ２ｂ，Ｌ２ｃ，Ｌ２ｄによって二次コイルが構成されている。そして、入出力端子Ｐ１とＰ２との間に一次コイル（Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃ，Ｌ１ｄ）が構成されていて、入出力端子Ｐ３とＰ４との間に二次コイル（Ｌ２ａ，Ｌ２ｂ，Ｌ２ｃ，Ｌ２ｄ）が構成されている。
　図１７において、１次コイルを構成する第１線状導体Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃ，Ｌ１ｄは実線の楕円で囲んでいる。また、２次コイルを構成する第２線状導体Ｌ２ａ，Ｌ２ｂ，Ｌ２ｃ，Ｌ２ｄは破線の楕円で囲んでいる。ここで、破線の矩形で囲んだ第１領域Ｚ１を平面視すると、この第１領域Ｚ１では、第１線状導体Ｌ１ａとＬ１ｂとの間に第２線状導体Ｌ２ａ，Ｌ２ｂが挟まれるようにこれらの導体パターンが配置されている。また、破線の矩形で囲んだ第２領域Ｚ２を平面視すると、この第２領域Ｚ２では、第２線状導体Ｌ２ａとＬ２ｂとの間に第１線状導体Ｌ１ａ，Ｌ１ｂが挟まれるようにこれらの導体パターンが配置されている。
　図１７においては、最小部分の第１領域Ｚ１および第２領域Ｚ２を例示したが、層方向に隣接する２層について、他の部分にも第１領域Ｚ１および第２領域Ｚ２が同様に存在する。
　本発明のコモンモードチョークコイルはＵＳＢやＨＤＭＩ等の高速インターフェースに用いることができる。また、スイッチング周波数の高い（たとえば１ＭＨｚ以上）電源回路や、高速（たとえば転送レート６００Mbit/sec）のＢＵＳライン等のフィルタとして有用である。さらには、３ＧＨｚ、５ＧＨｚ、７．５ＧＨｚ等のＧＨｚ帯における高速インターフェースにも適用できる。
Ａｈ１…空洞
Ｄｅ１１，Ｄｅ１２…放電電極
Ｄｇ１，Ｄｇ３…放電素子
Ｌ１…一次コイル
Ｌ１ａ～Ｌ１ｎ…第１線状導体
ＬＡ１Ｘ，ＬＡ１Ｙ…第１線状導体
ＬＢ１Ｘ，ＬＢ１Ｙ…第１線状導体
Ｌ２…二次コイル
Ｌ２ａ～Ｌ２ｎ…第２線状導体
ＬＡ２Ｘ，ＬＡ２Ｙ…第２線状導体
ＬＢ２Ｘ，ＬＢ２Ｙ…第２線状導体
ＬＬ１，ＬＬ２…積層部
Ｐ１，Ｐ２，Ｐ３，Ｐ４…入出力端子
Ｓｅ１…放電補助電極
Ｓｈ１１，Ｓｈ２１…シールド層
Ｚ１…第１領域
Ｚ２…第２領域
１０…積層素体
２０…基板
２１…層間絶縁膜
１０１，１０２，１０３…コモンモードチョークコイル

Claims (7)

  1. 　複数の第１線状導体が渦巻状に巻回および接続されて構成された一次コイルと、複数の第２線状導体が渦巻状に巻回および接続されて構成され、前記一次コイルに磁気的に結合される、二次コイルと、を有し、
    　前記一次コイルおよび前記二次コイルの巻回軸方向からの平面視で、平面方向に隣接する複数の前記第１線状導体および前記第２線状導体が、前記第１線状導体で前記第２線状導体が挟まれる第１領域と、前記第２線状導体で前記第１線状導体が挟まれる第２領域とを備えている、ことを特徴とするコモンモードチョークコイル。
  2. 　前記一次コイルおよび前記二次コイルの巻回軸方向からの平面視で、前記第１領域の前記第２線状導体は互いに重なっておらず、前記第２領域の前記第１線状導体は互いに重なっていない、請求項１に記載のコモンモードチョークコイル。
  3. 　複数の基材層を積層してなる積層体を素体とし、前記一次コイルは、前記複数の基材層の表面にそれぞれ設けられた前記複数の第１線状導体と、前記複数の第１線状導体を層間にて接続する層間導体とを含み、前記二次コイルは、前記複数の基材層の表面にそれぞれ設けられた前記複数の第２線状導体と、前記複数の第２線状導体を層間にて接続する層間導体とを含む、請求項１または２に記載のコモンモードチョークコイル。
  4. 　前記第１線状導体および前記第２線状導体は、前記複数の基材層の積層方向からの平面視で、前記一次コイルおよび前記二次コイルの中心軸に関して実質的に点対称である、請求項３に記載のコモンモードチョークコイル。
  5. 　前記複数の基材層は非磁性体層である、請求項３または４に記載のコモンモードチョークコイル。
  6. 　前記積層体の表面または内層に、前記一次コイルに接続された第１のＥＳＤ保護素子、および、前記二次コイルに接続された第２のＥＳＤ保護素子が設けられている、請求項５に記載のコモンモードチョークコイル。
  7. 　前記第１のＥＳＤ保護素子および前記第２のＥＳＤ保護素子は、前記積層体の内部に形成された空洞部と、前記空洞部内に設けられた一対の放電電極とをそれぞれ含む、請求項６に記載のコモンモードチョークコイル。
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