KR102605442B1 - 차동 신호를 처리하는 전자 회로를 포함하는 장치 - Google Patents

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Abstract

본 개시(disclosure)는 차동 신호(differential signal)를 처리하기 위한 전자 회로를 포함하는 장치에 관한 것으로, 장치는, 차동 신호(differential signal)를 처리하는 제1 인덕터 및 제2 인덕터와, 상기 제1 인덕터와 병렬로 연결된 제1 회로와, 상기 제2 인덕터와 병렬로 연결된 제2 회로를 포함하며, 상기 제1 인덕터 및 상기 제2 인덕터는 대칭 차동적인(symmetric differential) 구조를 가지며, 상기 제1 인덕터 및 상기 제1 회로를 연결하는 선로들은, 상기 제1 인덕터 및 상기 제2 인덕터에 의해 형성되는 영역의 내부를 통과하도록 배치될 수 있다.

Description

차동 신호를 처리하는 전자 회로를 포함하는 장치{APPARATUS INCLUDING ELECTRONIC CIRCUIT FOR PROCESSING DIFFERENTIAL SIGNAL}
본 개시(disclosure)는 일반적으로 전자 회로에 대한 것으로, 보다 구체적으로 차동 신호(differential signal)를 처리하기 위한 전자 회로를 포함하는 장치에 관한 것이다.
RF(radio frequency) 또는 아날로그(analog) 회로에서, 잡음 면역성(noise immunity), 큰 스윙(large swing), 선형성(linearity) 등의 측면에서 단일(single-ended) 구조보다 보다 유리한 차동(differential) 구조가 널리 사용되고 있다, 차동 구조는 단일 구조에 비하여 면적(area) 및 전력(power) 측면에서 단점을 가지지만, 상술한 측면에서의 이익으로 인해 선호되고 있다.
고주파 회로의 반사파 제거, 효과적인 전력 전달 등을 위한 입력/출력 매칭(input/output matching) 회로나, 대역 신호를 선택 또는 제거하기 위한 필터(filter) 회로 등의 경우, 인덕턱스(inductance)가 요구되므로, 인덕터가 흔히 사용된다. 일반적으로 인덕터의 인덕턴스는 소자의 크기에 비례하므로, 요구되는 인덕턴스에 따라 큰 면적이 요구된다. 이로 인해, 면적에서 불리한 차동 구조의 단점이 더 두드러질 수 있다.
US 20070025043 A1 US 20110007438 A1
상술한 바와 같은 논의를 바탕으로, 본 개시(disclosure)는, 인덕터에 의한 면적(area)을 감소시키기 위한 구조를 가지는 차동(differential) 구조의 전자 회로를 포함하는 장치를 제공한다.
또한, 본 개시는, 기생 인덕턴스(parasitic inductance)로 인한 성능 열화를 감소시킬 수 있는 연결 구조를 가지는 전자 회로를 포함하는 장치를 제공한다.
본 개시의 다양한 실시 예들에 따르면, 전자 회로를 포함하는 장치는, 차동 신호(differential signal)를 처리하는 제1 인덕터 및 제2 인덕터와, 상기 제1 인덕터와 병렬로 연결된 제1 회로와, 상기 제2 인덕터와 병렬로 연결된 제2 회로를 포함하며, 상기 제1 인덕터 및 상기 제2 인덕터는 대칭 차동적인(symmetric differential) 구조를 가지며, 상기 제1 인덕터 및 상기 제1 회로를 연결하는 선로들은, 상기 제1 인덕터 및 상기 제2 인덕터에 의해 형성되는 영역의 내부를 통과하도록 배치될 수 있다.
본 개시의 다양한 실시 예들에 따르면, 상기 제1 인덕터 및 상기 제2 인덕터 각각은, 나선형(spiral) 구조를 가지며, 상기 제1 인덕터 및 상기 제2 인덕터는 적어도 하나의 위치에서 교차(cross)할 수 있다.
본 개시의 다양한 실시 예들에 따르면, 상기 장치는 상기 제1 인덕터의 일단에 연결된 제1 선로와, 상기 제2 인덕터의 일단에 연결된 제2 선로와, 상기 제1 인덕터의 타단에 연결된 제3 선로와, 상기 제2 인덕터의 타단에 연결된 제4 선로를 더 포함할 수 있다.
본 개시의 다양한 실시 예들에 따르면, 상기 제1 인덕터 및 상기 제1 회로를 연결하는 선로들은, 상기 제1 선로 및 상기 제3 선로를 연장하는 방식으로 형성된 부분을 포함할 수 있다.
본 개시의 다양한 실시 예들에 따르면, 상기 제1 인덕터의 제1 일부 및 상기 제2 인덕터의 제1 일부는, 상기 제1 선로 및 상기 제2 선로와 평행한 중간 축의 상단에 배치되고, 상기 제1 인덕터의 제2 일부 및 상기 제2 인덕터의 제2 일부는, 상기 제1 선로 및 상기 제2 선로와 평행한 중간 축의 하단에 배치될 수 있다.
본 개시의 다양한 실시 예들에 따르면, 상기 제1 인덕터의 제1 일부, 상기 제2 인덕터의 제1 일부, 상기 제1 선로 및 상기 제3 선로에 흐르는 전류들은, 제1 방향으로 흐르고, 상기 제1 인덕터의 제2 일부, 상기 제2 인덕터의 제2 일부, 상기 제2 선로 및 상기 제4 선로에 흐르는 전류들은, 제2 방향으로 흐를 수 있다.
본 개시의 다양한 실시 예들에 따르면, 상기 제1 인덕터 및 상기 제2 인덕터 각각은, 나선형(spiral) 구조를 가지며, 상기 제1 인덕터는, 상기 제1 선로와 연결된 노드로부터 시작하여 상기 제1 선로 및 상기 제2 선로의 중간 지점 및 상기 제3 선로 및 상기 제4 선로의 중간 지점을 잇는 축을 상단에서 하단으로 교차하고, 하단에서 상단으로 교차한 후 상기 제3 선로와 연결된 노드에 도달하도록 형성되고, 상기 제2 인덕터는, 상기 제2 선로와 연결된 노드로부터 시작하여 상기 축을 하단에서 상단으로 교차하고, 상단에서 하단으로 교차한 후 상기 제4 선로와 연결된 노드에 도달하도록 형성될 수 있다.
본 개시의 다양한 실시 예들에 따르면, 상기 전자 회로는, 필터(filter), 임피던스 매칭(impedance matching) 회로, 증폭 회로 중 하나일 수 있다.
본 개시의 다양한 실시 예들에 따른 장치는, 전류 방향이 동일하며, 대칭적으로 배치된 나선형(spiral) 인덕터들 및 인덕터들에 병렬로 연결된 회로들 간 경로를 인덕터들의 내부 영역에 배치함으로써, 배선으로 인한 면적(area) 증가량이 감소하며, 회로들의 병렬 연결로 인한 기생 인덕턴스(parastic inductance)가 감소할 수 있다.
본 개시에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 개시의 다양한 실시 예들에 따른 차동 구조의 전자 회로를 도시한다.
도 2는 본 개시의 다양한 실시 예들에 따른 차동 구조의 전자 회로의 구현 예를 도시한다.
도 3a 내지 도 3c는 본 개시의 다양한 실시 예들에 따른 대칭 차동적(symmetric differential) 구조의 인덕터들의 구현 예들을 도시한다.
도 4는 본 개시의 다양한 실시 예들에 따른 대칭 차동적 구조의 인덕터들을 포함하는 전자 회로의 구현 예를 도시한다.
도 5a는 본 개시의 다양한 실시 예들에 따른 대칭 차동적 구조의 인덕터들 및 다른 회로들의 연결 구조를 도시한다.
도 5b는 본 개시의 다양한 실시 예들에 따른 병렬 연결된 대칭 차동적 구조의 인덕터들 및 다른 회로들의 등가 회로를 도시한다.
도 6a는 본 개시의 다양한 실시 예들에 따른 대칭 차동적 구조의 인덕터들 및 다른 회로들의 연결 구조에서 발생하는 기생 인덕턴스들을 도시한다.
도 6b는 본 개시의 다양한 실시 예들에 따른 병렬 연결된 대칭 차동적 구조의 인덕터들 및 다른 회로들의 다른 등가 회로를 도시한다.
도 7은 본 개시의 다양한 실시 예들에 따른 병렬 연결 구조의 성능을 도시한다.
본 개시에서 사용되는 용어들은 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 다른 실시 예의 범위를 한정하려는 의도가 아닐 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 용어들은 본 개시에 기재된 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 본 개시에 사용된 용어들 중 일반적인 사전에 정의된 용어들은, 관련 기술의 문맥상 가지는 의미와 동일 또는 유사한 의미로 해석될 수 있으며, 본 개시에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 개시에서 정의된 용어일지라도 본 개시의 실시 예들을 배제하도록 해석될 수 없다.
이하에서 설명되는 본 개시의 다양한 실시 예들에서는 하드웨어적인 접근 방법을 예시로서 설명한다. 하지만, 본 개시의 다양한 실시 예들에서는 하드웨어와 소프트웨어를 모두 사용하는 기술을 포함하고 있으므로, 본 개시의 다양한 실시 예들이 소프트웨어 기반의 접근 방법을 제외하는 것은 아니다.
이하 본 개시는 차동 신호(differential signal)를 처리하기 위한 전자 회로를 포함하는 장치에 관한 것이다. 구체적으로, 본 개시는 인덕터를 포함하는 전자 회로에서 면적(area)를 줄이고, 기생 인덕턴스(parastic inductance)를 줄이기 위한 회로 구조를 설명한다.
이하 설명에서 사용되는 신호를 지칭하는 용어, 소재를 지칭하는 용어, 구조를 지칭하는 용어, 형상을 지칭하는 용어 등은 설명의 편의를 위해 예시된 것이다. 따라서, 본 개시가 후술되는 용어들에 한정되는 것은 아니며, 동등한 기술적 의미를 가지는 다른 용어가 사용될 수 있다.
도 1은 본 개시의 다양한 실시 예들에 따른 차동 구조의 전자 회로를 도시한다. 도 1을 참고하면, 회로 110은 차동 신호를 처리한다. 차동 신호는 2개의 선로들을 포함하는 선로 쌍(pair)를 통해 전달가능한 2개의 신호들을 포함하며, 하나의 신호는 양극으로, 다른 하나의 신호는 음극으로 스윙(swing)한다. 회로 110는 2개의 신호들의 차이(difference)에 기반하여 값을 판단한다. 이를 위해, 회로 110의 입력단 120a 및 출력단 120b 각각은 2개의 단자들로 구성된다. 예를 들어, 회로 110는 저항, 인덕터, 커패시터, 트랜지스터 중 적어도 하나를 포함할 수 있다. 예를 들어, 회로 110는 필터(filter), 임피던스 매칭(impedance matching) 회로, 증폭 회로 중 하나일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 2는 본 개시의 다양한 실시 예들에 따른 차동 구조의 전자 회로의 구현 예를 도시한다. 도 2는 필터로 구현된 회로 110의 예를 도시한다. 도 2에 예시된 필터는 고차수의 주파수 응답을 액티브(active)-RC 대신 저잡음 고선형성을 가진 패시트(passive) 소자를 사용하여 구현한 구조를 가진다.
도 2를 참고하면, 회로 110는 버퍼(buffer) 202, 저항들 204a 및 204b, 인덕터들 206a 및 206b, 커패시터 208, 인덕터들 210a 및 210b, 커패시터들 212a 및 212b, 커패시터 214, 버퍼 216을 포함한다. 버퍼 202, 저항들 204a 및 204b, 인덕터들 206a 및 206b, 인덕터들 210a 및 210b, 버퍼 216는 직렬로 연결된다. 커패시터들 212a 및 212b는 인덕터들 210a 및 210b와 병렬로 연결된다. 커패시터 208 및 커패시터 214는 2개의 경로들 사이를 연결한다.
도 3a 내지 도 3c는 본 개시의 다양한 실시 예들에 따른 대칭 차동적(symmetric differential) 구조의 인덕터들의 구현 예들을 도시한다.
도 3a를 참고하면, 제1 인덕터 310a 및 제2 인덕터 310b는 선로들 302a, 302b, 302c, 302d와 연결된다. 제1 인덕터 310a, 제2 인덕터 310b, 선로들 302a, 302b, 302c, 302d은 도체로 구성될 수 있다.
제1 인덕터 310a 및 제2 인덕터 310b 각각은 나선형(spiral) 구조를 가진다. 도 3a의 예에서, 제1 인덕터 310a 및 제2 인덕터 310b 각각은 1.5 회전한 나선형 구조를 가지나, 다른 실시 예에 따라 1 또는 2 이상의 회전수를 가질 수 있다. 회전수가 증가하면, 해당 인덕터의 인덕턴스가 증가한다.
단자 P1에 연결된 선로 302a 및 단자 P2에 연결된 선로 302b는 차동 신호를 전달하는 선로 쌍으로, 선로 302a는 노드 304a에서 제1 인덕터 310a와 연결되고, 선로 302b는 노드 304b에서 제2 인덕터 310b와 연결된다. 단자 P3에 연결된 선로 302c 및 단자 P4에 연결된 선로 302d는 차동 신호를 전달하는 선로 쌍으로, 선로 302c는 노드 304c에서 제1 인덕터 310a와 연결되고, 선로 302d는 노드 304d에서 제2 인덕터 310b와 연결된다.
제1 인덕터 310a는, 노드 304a로부터, 점 O를 중심으로, 축 B-B의 상단, 축 A-A의 우측, 축 B-B의 하단, 축 A-A의 좌측을 교차(cross)한 후, 노드 304c에서 종단된다. 제2 인덕터 310b는, 노드 304b로부터, 점 O를 중심으로, 축 B-B의 하단, 축 A-A의 우측, 축 B-B의 상단, 축 A-A의 좌측을 교차(cross)한 후, 노드 304d에서 종단된다.
도 3a와 같이 바라본 일면에서 관찰할 때, 제1 인덕터 310a 및 제2 인덕터 310b는 적어도 한번 서로 교차한다. 이로 인해, 축 A-A의 상단 영역에서, 제1 인덕터 310a를 구성하는 부분들 사이에 제2 인덕터 310b의 일부가 배치된다. 유사하게, 축 A-A의 하단 영역에서, 제2 인덕터 310b를 구성하는 부분들 사이에 제1 인덕터 310a의 일부가 배치된다. 이로 인해, 축 A-A의 상단 영역에서의 전류 방향들이 좌측에서 우측으로서 모두 동일하고(identical), 축 A-A의 하단 영역에서의 전류 방향들이 우측에서 좌측으로서 모두 동일해진다.
도 3a와 같이 바라본 일면의 측면에서 관찰할 때, 경로들 302c 및 302d는 제1 인덕터 310a 및 제2 인덕터 310b의 하단에 배치된다. 하지만, 다른 실시 예에 따라, 경로 302c 및 경로 302d 중 적어도 하나는 제1 인덕터 310a 및 제2 인덕터 310b의 상단에 배치될 수 있다. 유사하게, 제1 인덕터 310a 및 제2 인덕터 310b의 교차점에서, 제2 인덕터 310b가 제1 인덕터 310a의 상단에 배치되나, 다른 실시 예에 따라, 적어도 하나의 교차점에서 제1 인덕터 310a가 제2 인덕터 310b의 상단에 배치될 수 있다.
도 3a에서, 나선형 구조의 제1 인덕터 310a 및 제2 인덕터 310b 각각은 8각형 형상을 가진다. 그러나 다른 실시 예에 따라, 제1 인덕터 310a 및 제2 인덕터 310b는, 도 3b와 같은 4각형 형상의 인덕터들 320a 및 320b, 도 3c와 같은 원형 형상의 인덕터들 330a 및 330b로 대체될 수 있다.
도 3a 내지 도 3c와 같은, 적어도 한번 교차하는 나선형 구조를 가지는 인덕터들은 '대칭 차동적 구조의 인덕터들', '차동 대칭적 구조의 인덕터들', '대칭 차동 인덕터들', '차동 대칭 인덕터들', '차동 연결된 시리즈 결합된 인덕터들(differentially coupled series inductors)' 또는 이와 동등한 기술적 의미를 가진 용어로 지칭될 수 있다. 대칭 차동적 구조의 인덕터들은 일면에서 관찰할 때 적어도 한번 교차하는 나선형 구조의 인덕터들을 포함하며, 각 인덕터가 점유하는 영역들은 적어도 일부 중첩된다.
도 4는 본 개시의 다양한 실시 예들에 따른 대칭 차동적 구조의 인덕터들을 포함하는 전자 회로의 구현 예를 도시한다. 도 4는 필터로 구현된 회로 110의 예로서, 도 2에 예시된 회로에서 인덕터들(예: 인덕터들 206a 및 206b, 인덕터들 210a 및 210b)을 도 3a에 예시된 대칭 차동적 구조의 인덕터들 406a, 406b, 410a, 410b로 대체한 구현 예이다.
도 4를 참고하면, 회로 110는 버퍼 202, 저항들 204a 및 204b, 인덕터들 406a 및 406b, 커패시터 208, 인덕터들 410a 및 410b, 회로들 412a 및 412b, 커패시터 214, 버퍼 216을 포함한다. 버퍼 202, 저항들 204a 및 204b, 인덕터들 406a 및 406b, 인덕터들 410a 및 410b, 버퍼 216는 직렬로 연결된다. 회로들 412a 및 412b는 인덕터들 410a 및 410b와 병렬로 연결된다. 커패시터 208 및 커패시터 214는 2개의 경로들 사이를 연결한다. 여기서, 회로들 212a 및 212b 각각은 저항, 커패시터, 인덕터, 트랜지스터 중 적어도 하나를 포함할 수 있다. 회로들 412a 및 412b 및 인덕터들 410a 및 410b는 이하 도 5a와 같이 연결될 수 있다.
도 5a는 본 개시의 다양한 실시 예들에 따른 대칭 차동적 구조의 인덕터들 및 다른 회로들의 연결 구조를 도시한다.
도 5a를 참고하면, 제1 인덕터 410a 및 제2 인덕터 410b는 도 3a에 예시된 제1 인덕터 310a 및 제2 인덕터 310b와 유사한 구조를 가진다. 제1 인덕터 410a는 단자 P1에 연결된 선로 502a와 노드 504a에서, P3에 연결된 선로 502c와 노드 504c에서 연결된다. 제2 인덕터 410b는 단자 P2에 연결된 선로 502b와 노드 504b에서, P4에 연결된 선로 502d와 노드 504d에서 연결된다.
선로 502a 및 선로 502c를 통해 제1 인덕터 410a 및 회로 412a가 병렬로 연결되고, 선로 502b 및 선로 502d를 통해 제2 인덕터 410b 및 회로 412b가 병렬로 연결된다. 이때, 선로 502a 및 선로 502c는, 점 O를 기준으로, 제1 인덕터 410a의 외부를 우회하도록 배치되지 아니하고, 제1 인덕터 410a의 내부를 통과하도록 배치된다. 마찬가지로, 선로 502b 및 선로 502d는, 점 O를 기준으로, 제2 인덕터 410b의 외부를 우회하도록 배치되지 아니하고, 제2 인덕터 410b의 내부를 통과하도록 배치된다. 다시 말해, 선로들 502a, 502b, 502c, 502d 각각은 제1 인덕터 410a 또는 제2 인덕터 410b에 의해 의해 형성되는 영역의 내부를 통과하도록 배치된다.
선로들 502a, 502b, 502c, 502d 각각은 차동 신호를 전달하는 선로들을 연장하는 방식으로 제1 인덕터 410a 및 제2 인덕터 410b의 내부를 향해 형성된다. 즉, 선로들 502a, 502b, 502c, 502d 각각은 노드들 504a, 504b, 504c, 504d로부터 축 A-A와 평행하게 형성된다. 또한, 선로 502a 및 선로 502c는 제1 인덕터 410a 및 제2 인덕터 410b의 내부로부터 회로 412a를 향해 수직으로, 축 B-B와 평행하게, 형성되고, 선로 502b 및 선로 502d는 제1 인덕터 410a 및 제2 인덕터 410b의 내부로부터 회로 412a를 향해 수직으로, 축 B-B와 평행하게, 형성된다. 즉, 선로들 502a, 502b, 502c, 502d 각각은 축 A-A와 평행한 부분 및 축 B-B와 평행한 부분을 포함하며, 2개의 부분들은 점 O를 기준으로 제1 인덕터 410a 및 제2 인덕터 410b의 내부에서 연결된다.
도 5a의 예에서, 선로들 502a, 502b, 502c, 502d 각각의 축 A-A와 평행한 부분 및 축 B-B와 평행한 부분은 직각으로 연결된다. 다른 실시 예에 따라, 축 A-A와 평행한 부분 및 축 B-B와 평행한 부분을 연결하는 중간 부분(intermediate part)이 추가될 수 있으며, 중간 부분은 곡선, 직선 또는 2 이상의 직선들의 형상을 가질 수 있다.
도 5b는 본 개시의 다양한 실시 예들에 따른 병렬 연결된 대칭 차동적 구조의 인덕터들 및 다른 회로들의 등가 회로를 도시한다. 도 5b는 도 5a의 병렬 연결된 인덕터들 및 회로의 등기 회로로서, 회로들 412a 및 412b 각각이 하나의 커패시터를 포함하는 경우를 예시한다.
도 5b를 참고하면, 제1 인덕터 410a 및 제2 인덕터 410b 각각은 L2의 인덕턴스를 가지며, 회로 412a 및 회로 412b 각각은 C2의 커패시턴스를 가지는 커패시터를 포함한다. 선로들 502a, 502b, 502c, 502d로 인해 기생 인덕턴스가 발생하며, 선로 502a 및 선로 502b는 LP3의 기생 인덕턴스를, 선로 502c 및 선로 502d는 LP4의 기생 인덕턴스를 가진다. 또한, 선로 502a 및 선로 502b 사이에 MP3의 상호 인덕턴스(mutual inductance)가 발생하고, 선로 502c 및 선로 502d 사이에 MP4의 상호 인덕턴스가 발생한다.
도 5a의 예와 달리, 선로들 502a, 502b, 502c, 502d가 인덕터들 410a 및 410b의 내부가 아닌 외부의 우회 경로에 배치되는 경우, 선로들 502a, 502b, 502c, 502d에 의해 발생하는 기생 커패시턴스들 간 커플링(coupling)이 작다. 이로 인해, 기생 커패시턴스들이 그대로 회로 상에 영향을 줄 수 있다.
그러나, 도 5a의 예와 같이, 선로들 502a, 502b, 502c, 502d가 인덕터들 410a 및 410b의 내부로 배치되는 경우, 선로들 502a, 502b, 502c, 502d이, 적어도 일부에서, 차동 신호의 경로를 유지하므로, 해당 부분에서의 전류 방향이 서로 달라진다. 이로 인해 발생하는 상호 인덕턴스들(예: MP3, MP4)은 모두 음의 값을 가질 수 있다. 이에 따라, 기생 인덕턴스들의 적어도 일부가 상쇄될 수 있다.
또한, 도 5a의 예와 같이, 선로들 502a, 502b, 502c, 502d가 인덕터들 410a 및 410b의 내부로 배치되는 경우, 선로들 502a, 502b, 502c, 502d이 인덕터들 410a 및 410b의 외부에서 내부로 교차하게 된다. 이로 인해, 연결시 발생하는 기생 인덕턴스들의 영향이 상호 인덕턴스에 의해 감소될 수 있다.
상술한 바와 같이, 대칭 차동적 구조의 인덕터들과 다른 회로를 병렬로 연결하는 경우, 도 5a와 같은 구조를 채택함으로 인해, 기생 인덕턴스에 의한 성능 열화가 감소될 수 있다.
도 5a 및 도 5b를 참고하여 살펴본 바와 같이, 선로들 502a, 502b, 502c, 502d가 인덕터들 410a 및 410b의 내부로 배치되고, 이로 인해 기생 인덕턴스의 적어도 일부 상쇄될 수 있다. 도 5a 및 도 5b를 참고한 설명은, 선로들 502a, 502b, 502c, 502d 각각에서 발생하는 기생 인덕턴스를 하나의 성분으로 표현하였으나, 다른 회로 해석에 따라, 기생 인덕턴스는 방향에 따라 복수의 기생 인덕턴스들로 나누어질 수 있다. 예를 들어, 기생 인덕턴스들은 이하 도 6a와 같이 이해될 수 있다.
도 6a는 본 개시의 다양한 실시 예들에 따른 대칭 차동적 구조의 인덕터들 및 다른 회로들의 연결 구조에서 발생하는 기생 인덕턴스들을 도시한다.
도 6a를 참고하면, 제1 인덕터 410a, 제2 인덕터 410b, 선로들 502a, 502b, 502c, 502d은 도 5a를 참고하여 설명한 구조와 유사하게 구성된다. 선로들 502a, 502b, 502c, 502d 각각에서 기생 인덕턴스가 발생한다. 예를 들어, 선로 502a의 경우, 수평축(예: 축 A-A에 평행한 부분)에서 크기 LP1의 제1 기생 인덕턴스 602a 및 수직축(예: 축 B-B에 평행한 부분)에서 크기 LP2의 제2 기생 인덕턴스 603a가 발생할 수 있다. 선로 502b의 경우, 수평축(예: 축 A-A에 평행한 부분)에서 크기 LP1의 제1 기생 인덕턴스 602b 및 수직축(예: 축 B-B에 평행한 부분)에서 크기 LP2의 제2 기생 인덕턴스 603b가 발생할 수 있다. 선로 502c의 경우, 수평축(예: 축 A-A에 평행한 부분)에서 크기 LP4의 제1 기생 인덕턴스 602c 및 수직축(예: 축 B-B에 평행한 부분)에서 크기 LP3의 제2 기생 인덕턴스 603c가 발생할 수 있다. 선로 502d의 경우, 수평축(예: 축 A-A에 평행한 부분)에서 크기 LP3의 제1 기생 인덕턴스 602d 및 수직축(예: 축 B-B에 평행한 부분)에서 크기 LP4의 제2 기생 인덕턴스 603d가 발생할 수 있다.
도 6b는 본 개시의 다양한 실시 예들에 따른 병렬 연결된 대칭 차동적 구조의 인덕터들 및 다른 회로들의 다른 등가 회로를 도시한다. 도 6b는 도 6a의 병렬 연결된 인덕터들 및 회로의 등기 회로로서, 회로들 412a 및 412b 각각이 하나의 커패시터를 포함하는 경우를 예시한다.
도 6b를 참고하면, 제1 인덕터 410a 및 제2 인덕터 410b 각각은 L2의 인덕턴스를 가지며, 회로 412a 및 회로 412b 각각은 C2의 커패시턴스를 가지는 커패시터를 포함한다. 선로들 502a, 502b, 502c, 502d로 인해 기생 인덕턴스들이 발생하며, 선로 502a 및 선로 502b는 LP1 및 LP2의 기생 인덕턴스들을, 선로 502c 및 선로 502d는 LP3 및 LP4의 기생 인덕턴스들을 가진다.
수평 축의 기생 인덕턴스들로 인해, 선로 502a 및 선로 502b 사이에 MP1의 상호 인덕턴스가 발생하고, 선로 502c 및 선로 502d 사이에 MP4의 상호 인덕턴스가 발생한다. 또한, 수직 축의 기생 인덕턴스들로 인해, 선로 502a 및 선로 502c 사이에 MP2의 상호 인덕턴스가 발생하고, 선로 502b 및 선로 502d 사이에 MP3의 상호 인덕턴스가 발생한다.
도 6b와 같이, 선로들 502a, 502b, 502c, 502d가 인덕터들 410a 및 410b의 내부로 배치된다. 이로 인해, 선로들 502a, 502b, 502c, 502d이, 적어도 일부에서, 차동 신호의 경로를 유지하므로, 해당 부분에서의 전류 방향이 서로 달라진다. 이로 인해 발생하는 상호 인덕턴스들(예: MP1, MP2, MP3, MP4)은 모두 음의 값을 가질 수 있다. 이에 따라, 기생 인덕턴스들의 적어도 일부가 상호 인덕턴스들에 의해 상쇄될 수 있다.
또한, 도 6a의 예와 같이, 선로들 502a, 502b, 502c, 502d가 인덕터들 410a 및 410b의 내부로 배치됨으로 인해, 선로들 502a, 502b, 502c, 502d이 인덕터들 410a 및 410b의 외부에서 내부로 교차하게 된다. 이로 인해, 연결시 발생하는 기생 인덕턴스들의 영향이 상호 인덕턴스들에 의해 감소될 수 있다.
도 7은 본 개시의 다양한 실시 예들에 따른 병렬 연결 구조의 성능을 도시한다. 도 7은 도 5a와 같은 병렬 연결 구조를 채택한 경우에 대한 회로(예: 도 2의 회로 100)의 주파수 별 출력 전압을 도시한다.
도 7을 참고하면, 선로(예: 선로들 502a, 502b, 502c, 502d)의 기생 인덕턴스로 인한 상호 인덕턴스(예: MP3)는
Figure 112019003414129-pat00001
(k는 계수, L1 및 L2는 기생 인덕턴스들)로 결정된다. 도 5a 및 도 5b을 참고하여 설명한 바와 같이, 상호 인덕턴스가 음의 값을 가지는 경우, 즉, k가 음수인 경우, 기생 커패시턴스가 없는 경우와 가장 유사한 성능을 보임이 확인된다.
본 개시의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합의 형태로 구현될(implemented) 수 있다.
소프트웨어로 구현하는 경우, 하나 이상의 프로그램(소프트웨어 모듈)을 저장하는 컴퓨터 판독 가능 저장 매체가 제공될 수 있다. 컴퓨터 판독 가능 저장 매체에 저장되는 하나 이상의 프로그램은, 전자 장치(device) 내의 하나 이상의 프로세서에 의해 실행 가능하도록 구성된다(configured for execution). 하나 이상의 프로그램은, 전자 장치로 하여금 본 개시의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들을 실행하게 하는 명령어(instructions)를 포함한다.
이러한 프로그램(소프트웨어 모듈, 소프트웨어)은 랜덤 액세스 메모리 (random access memory), 플래시(flash) 메모리를 포함하는 불휘발성(non-volatile) 메모리, 롬(read only memory, ROM), 전기적 삭제가능 프로그램가능 롬(electrically erasable programmable read only memory, EEPROM), 자기 디스크 저장 장치(magnetic disc storage device), 컴팩트 디스크 롬(compact disc-ROM, CD-ROM), 디지털 다목적 디스크(digital versatile discs, DVDs) 또는 다른 형태의 광학 저장 장치, 마그네틱 카세트(magnetic cassette)에 저장될 수 있다. 또는, 이들의 일부 또는 전부의 조합으로 구성된 메모리에 저장될 수 있다. 또한, 각각의 구성 메모리는 다수 개 포함될 수도 있다.
또한, 프로그램은 인터넷(Internet), 인트라넷(Intranet), LAN(local area network), WAN(wide area network), 또는 SAN(storage area network)과 같은 통신 네트워크, 또는 이들의 조합으로 구성된 통신 네트워크를 통하여 접근(access)할 수 있는 부착 가능한(attachable) 저장 장치(storage device)에 저장될 수 있다. 이러한 저장 장치는 외부 포트를 통하여 본 개시의 실시 예를 수행하는 장치에 접속할 수 있다. 또한, 통신 네트워크상의 별도의 저장장치가 본 개시의 실시 예를 수행하는 장치에 접속할 수도 있다.
상술한 본 개시의 구체적인 실시 예들에서, 개시에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다. 그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 본 개시가 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 본 개시의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 개시의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 개시의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (8)

  1. 전자 회로를 포함하는 장치에 있어서,
    차동 신호(differential signal)를 처리하는 제1 인덕터 및 제2 인덕터와,
    상기 제1 인덕터와 병렬로 연결된 제1 회로와,
    상기 제2 인덕터와 병렬로 연결된 제2 회로를 포함하며,
    상기 제1 인덕터 및 상기 제2 인덕터의 배선 선로들은 상기 전자 회로의 중심점을 기준으로 대칭 차동적인(symmetric differential) 구조를 가지며,
    상기 제1 인덕터와 상기 제2 인덕터는 나선형 구조를 통해 적어도 하나의 위치에서 교차하며,
    상기 제1 인덕터 및 상기 제1 회로를 연결하는 선로와 상기 제2 인덕터 및 상기 제2 회로를 연결하는 선로는, 상기 제1 인덕터 및 상기 제2 인덕터에 의해 형성되는 영역의 내부를 통과하도록 배치되는, 전자 회로를 포함하는 장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 제1 인덕터의 일단에 연결된 제1 선로와,
    상기 제2 인덕터의 일단에 연결된 제2 선로와,
    상기 제1 인덕터의 타단에 연결된 제3 선로와,
    상기 제2 인덕터의 타단에 연결된 제4 선로를 더 포함하는, 전자 회로를 포함하는 장치.
  4. 청구항 3에 있어서,
    상기 제1 인덕터 및 상기 제1 회로를 연결하는 선로들은, 상기 제1 선로 및 상기 제3 선로를 연장하는 방식으로 형성된 부분을 포함하는, 전자 회로를 포함하는 장치.
  5. 청구항 3에 있어서,
    상기 제1 인덕터의 제1 일부 및 상기 제2 인덕터의 제1 일부는, 상기 제1 선로 및 상기 제2 선로와 평행한 중간 축의 상단에 배치되고,
    상기 제1 인덕터의 제2 일부 및 상기 제2 인덕터의 제2 일부는, 상기 제1 선로 및 상기 제2 선로와 평행한 중간 축의 하단에 배치되는, 전자 회로를 포함하는 장치.
  6. 청구항 5에 있어서,
    상기 제1 인덕터의 제1 일부, 상기 제2 인덕터의 제1 일부, 상기 제1 선로 및 상기 제3 선로에 흐르는 전류들은, 제1 방향으로 흐르고,
    상기 제1 인덕터의 제2 일부, 상기 제2 인덕터의 제2 일부, 상기 제2 선로 및 상기 제4 선로에 흐르는 전류들은, 제2 방향으로 흐르는, 전자 회로를 포함하는 장치.
  7. 청구항 3에 있어서,
    상기 제1 인덕터 및 상기 제2 인덕터 각각은, 나선형(spiral) 구조를 가지며,
    상기 제1 인덕터는, 상기 제1 선로와 연결된 노드로부터 시작하여 상기 제1 선로 및 상기 제2 선로의 중간 지점 및 상기 제3 선로 및 상기 제4 선로의 중간 지점을 잇는 축을 상단에서 하단으로 교차하고, 하단에서 상단으로 교차한 후 상기 제3 선로와 연결된 노드에 도달하도록 형성되고,
    상기 제2 인덕터는, 상기 제2 선로와 연결된 노드로부터 시작하여 상기 축을 하단에서 상단으로 교차하고, 상단에서 하단으로 교차한 후 상기 제4 선로와 연결된 노드에 도달하도록 형성되는, 전자 회로를 포함하는 장치.
  8. 청구항 1에 있어서,
    상기 전자 회로는, 필터(filter), 임피던스 매칭(impedance matching) 회로, 증폭 회로 중 하나인, 전자 회로를 포함하는 장치.
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