JP7294790B2 - 移相器 - Google Patents

移相器 Download PDF

Info

Publication number
JP7294790B2
JP7294790B2 JP2018200211A JP2018200211A JP7294790B2 JP 7294790 B2 JP7294790 B2 JP 7294790B2 JP 2018200211 A JP2018200211 A JP 2018200211A JP 2018200211 A JP2018200211 A JP 2018200211A JP 7294790 B2 JP7294790 B2 JP 7294790B2
Authority
JP
Japan
Prior art keywords
inductor
circuit
hybrid coupler
output node
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018200211A
Other languages
English (en)
Other versions
JP2020068463A (ja
Inventor
智之 田中
宝弘 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2018200211A priority Critical patent/JP7294790B2/ja
Priority to CN201910744373.2A priority patent/CN111092607A/zh
Priority to US16/575,078 priority patent/US10903813B2/en
Publication of JP2020068463A publication Critical patent/JP2020068463A/ja
Application granted granted Critical
Publication of JP7294790B2 publication Critical patent/JP7294790B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/16—Networks for phase shifting
    • H03H11/18—Two-port phase shifters providing a predetermined phase shift, e.g. "all-pass" filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/18—Networks for phase shifting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
    • H03F1/3247—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits using feedback acting on predistortion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
    • H03F1/3282—Acting on the phase and the amplitude of the input signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/211—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/16—Networks for phase shifting
    • H03H11/20—Two-port phase shifters providing an adjustable phase shift
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/16—Networks for phase shifting
    • H03H11/22—Networks for phase shifting providing two or more phase shifted output signals, e.g. n-phase output
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/004—Capacitive coupling circuits not otherwise provided for
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/0115—Frequency selective two-port networks comprising only inductors and capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/18—Networks for phase shifting
    • H03H7/21—Networks for phase shifting providing two or more phase shifted output signals, e.g. n-phase output
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/38—Impedance-matching networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)

Description

本開示は、高周波信号の位相を調節することが可能な移相器に関する。
近年、高周波用の移相器は種々の分野で用いられている。
例えば、ミリ波レーダ等において、フェーズドアレイアンテナが知られている。
ビームを放射する各アンテナ素子に対して移相器を接続し、移相器を接続し、移相量を制御することでビーム走査を行うことが可能である。
この点で、移相器の移相精度の向上は重要な課題であり、インピーダンス整合を精度よく行なう必要がある。
この点で、特開２００７－１８４７１８号公報においては、高周波回路のインピーダンスのばらつきを抑制することが可能な整合回路が提案されている。
特開２００７－１８４７１８号公報
一方で、ハイブリッドカプラを利用した移相器の場合、負荷インピーダンスとカップラ間の容量に依存してばらつく可能性があり、ロバスト性を確保することが難しいという課題がある。
この点で、特許文献１に示される回路は、容量のばらつきを考慮したものではなく、上記方式では位相精度が十分得られないという課題がある。
本開示は、上記の課題を解決するためになされたものであって、簡易な方式で位相精度を向上させることが可能な移相器を提供する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本開示のある局面に従う移相器は、高周波信号の入力に対して位相が９０°異なる等振幅の信号をそれぞれ分岐して第１および第２の出力ノードから出力するための第１のインダクタおよび第１のインダクタと相互インダクタンスで結合される第２のインダクタを含むハイブリッドカップラ回路と、ハイブリッドカップラ回路の第１および第２の出力ノードからの信号を増幅する第１および第２の増幅回路と、ハイブリッドカップラ回路と第１および第２の増幅回路との間に設けられ、インピーダンス整合するための第１および第２のインピーダンス整合回路と、第１および第２の増幅回路の出力を合成する合成回路とを備える。第１のインピーダンス整合回路は、第１の出力ノードと接続される第１の抵抗素子と、接地線と接続される第１の容量素子と、の直列回路と、第１の出力ノードと接続される第３のインダクタと、接地線と接続される第２の抵抗素子と、の直列回路と、の並列回路を含む。第２のインピーダンス整合回路は、第２の出力ノードと接続される第３の抵抗素子と、接地線と接続される第２の容量素子と、の直列回路と、第２の出力ノードと接続される第４のインダクタと、接地線と接続される第４の抵抗素子と、の直列回路と、の並列回路を含む。第１のインダクタおよび第２のインダクタは、第１の金属配線層および第１の金属配線層の上層の第２の金属配線層で形成される。第１および第２の容量素子は、第１の金属配線層と第２の金属配線層との間の配線間容量に相当する。
一実施例によれば、本開示の移相器は、簡易な方式で位相精度を向上させることが可能である。
実施形態１に従う移相器が用いられるレーダシステム１の概要を説明する図である。 実施形態１に従う移相器１２の利用方式について説明する概念図である。 実施形態１に従う移相器１２のブロック図である。 実施形態１に従うドライバ１０６の回路構成について説明する図である。 実施形態１に従うハイブリッドカップラ１００の回路図である。 実施形態１に従う第１の整合回路１０２の回路図である。 比較例に従う整合回路の回路図である。 ハイブリッドカップラ１００の出力負荷として整合すべきインピーダンスと、比較例に従う整合回路のインピーダンスとを説明する図である。 ハイブリッドカップラ１００の出力負荷として整合すべきインピーダンスと、実施形態１に従う整合回路のインピーダンスとを説明する図である。 ハイブリッドカップラ１００に対して実施形態１に従う整合回路１０２，１０４を用いた場合の振幅差および位相差のシミュレーション結果である。 実施形態１に基づくハイブリッドカップラ１００の配線構造を説明する図である。 実施形態１に基づくハイブリッドカップラ１００の配線構造を説明する別の図である。 実施形態１に基づく整合回路１０２の配線構造を説明する図である。 実施形態２に従う移相器１２＃のブロック図である。 実施形態２に従うドライバ１０６＃の回路構成について説明する図である。 実施形態２に基づくハイブリッドカップラ１００＃の配線構造を説明する図である。 実施形態２に基づくハイブリッドカップラ１００＃の配線構造を説明する別の図である。 実施形態２に従うハイブリッドカップラ１００＃と整合回路１０２＃，１０４＃との接続について説明する図である。 実施形態２に従う第１の整合回路１０２＃の回路図である。 実施形態２に基づく第１の整合回路１０２＃，１０４＃の配線構造を説明する図である。 実施形態３に基づく変換回路１０００の構成を説明するブロック図である。 実施形態３に基づく移相器６１２の回路ブロック図である。
実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
（実施形態１）
図１は、実施形態１に従う移相器が用いられるレーダシステム１の概要を説明する図である。
図１を参照して、レーダシステム１は、高周波ブロック１０と、信号処理回路２０と、送信アンテナ２と、受信アンテナ４とを含む。
高周波ブロック１０は、送信アンテナ２からミリ波の電磁波を送信する。
また、高周波ブロック１０は、受信アンテナ４を介して反射した電磁波を受信し、デジタル信号を信号処理回路２０に出力する。
信号処理回路２０は、高周波ブロック１０から出力されたデジタル信号の入力を受けて所定の信号処理を実行する。たとえば、信号処理回路２０は、受信した電磁波に従うデジタル信号に基づいて距離情報等を取得する。
高周波ブロック１０は、パワーアンプ１１と、移相器１２と、ＰＬＬ回路１３と、ローノイズアンプ１４と、ミキサ（合成回路）１５と、ＡＤ変換回路１８とを含む。
ＰＬＬ回路１３は、所定の高周波信号を生成して出力する。
移相器１２は、高周波信号の位相を調節する。
パワーアンプ１１は、移相器１２から出力された高周波信号を増幅する。なお、ここでは説明を簡易にするために１つの移相器について説明するが図２に示されるように複数の移相器１２を設けた構成とすることも可能である。
パワーアンプ１１から増幅された信号は、送信アンテナ２を介して外部に出力される。
受信アンテナ４は、対象物から反射された電磁波を受信する。
ローノイズアンプ１４は、受信アンテナ４を介して受信される信号の雑音成分を抑えながら信号を増幅する。
ミキサ（合成回路）１５は、ローノイズアンプ１４からの出力信号と、ＰＬＬ回路１３からの信号とをミキシングした所望の信号を出力する。
ＡＤ変換回路１８は、ミキサ１５から出力された信号をアナログデジタル変換処理して信号処理回路２０に出力する。
図２は、実施形態１に従う移相器１２の利用方式について説明する概念図である。
図２に示されるように、複数の移相器１２が入力信号（高周波信号）の入力を受けてそれぞれの信号の位相を調節する。これにより電磁波の波面の角度を調節することによりビームフォーミングが可能となり、レーダーを走査することが可能となる。
図３は、実施形態１に従う移相器１２のブロック図である。
図３を参照して、移相器１２は、ハイブリッドカップラ１００と、第１の整合回路（ＭＣ１）１０２，１０４および第２の整合回路（ＭＣ２）１１２と、ドライバ１０６，１０８と、合成回路１１０とを含む。
ハイブリッドカップラ１００は、高周波信号の入力に対して位相が９０°異なる等振幅の信号をそれぞれ分岐して出力する。
第１および第２の整合回路１０２，１０４，１１２は、インピーダンス整合するための回路である。
ドライバ１０６，１０８は、第１の整合回路１０２，１０４（ＭＣ１）の信号を増幅する。
合成回路１１０は、ドライバ１０６，１０８の出力を合成して出力する。
第２の整合回路１１２（ＭＣ２）は、合成回路１１０の出力を次段に入力する際のインピーダンスを整合するための回路である。
図４は、実施形態１に従うドライバ１０６の回路構成について説明する図である。
図４に示されるように、ドライバ１０６は、第１の整合回路１０２からの入力を受けるゲートトランジスタＧＴと、互いに並列に接続された複数のスイッチ回路ＳＷ１，ＳＷ２，・・・とを含む。
ゲートトランジスタＧＴは、ノードＮｄ１と接地電圧ＶＳＳとの間に設けられ、そのゲートは第１の整合回路１０２からの入力を受ける。
複数のスイッチ回路ＳＷは、それぞれ並列にノードＮｄ１とノードＮｄ２およびＮｄ３との間に接続される。
スイッチ回路ＳＷ１は、ＮチャネルＭＯＳトランジスタＮＴ０，ＮＴ１を含む。ＮチャネルＭＯＳトランジスタＮＴ０は、ノードＮｄ１とノードＮｄ２との間に接続され、そのゲートは制御信号ＳＷＴ１の入力を受ける。ＮチャネルＭＯＳトランジスタＮＴ１は、ノードＮｄ１とノードＮｄ３との間に接続され、そのゲートは制御信号ＳＷＢ１の入力を受ける。他のスイッチ回路ＳＷについてもスイッチ回路ＳＷ１と同様の構成であり、２つのＮチャネルＭＯＳトランジスタを含み、それぞれ制御信号ＳＷＴ，ＳＷＢの入力を受ける。
位相制御部１０１は、出力信号Ｖｏｕｔの位相を制御するために個別にスイッチ回路ＳＷを制御する制御信号ＳＷＴ，ＳＷＢを出力する。スイッチ回路ＳＷのオン／オフに従って、ドライバ１０６を流れる出力電流が調整され、ノードＮｄ２から出力される出力信号Ｖｏｕｔの位相を調整することが可能である。ドライバ１０８についても同様の構成である。
図５は、実施形態１に従うハイブリッドカップラ１００の回路図である。
図５に示されるように、ハイブリッドカップラ１００は、インダクタ２０１，２０２とを含む。
インダクタ２０１とインダクタ２０２とは互いに並列に設けられる。
インダクタ２０１の一方側に入力信号ＶOが入力される。インダクタ２０１の他方側は負荷（Ｚ）と接続される。インダクタ２０１の他方側から負荷（Ｚ）に対して出力信号ＶIが出力される。
インダクタ２０１は、インダクタ２０２と相互インダクタンスで結合される。結合係数ｋとして示されている。インダクタ２０１，２０２との間に設けられている容量２０３は、インダクタ２０１，２０２の配線間容量である。また、インダクタ２０２の一方側は負荷（Ｚ）と接続される。インダクタ２０２の他方側は接地される。ここで、インダクタ２０１，２０１のインダクタンス値はＬとして示されている。また、配線間容量の容量値はＣとして示されている。
インダクタ２０２の一方側から負荷（Ｚ）に対して出力信号ＶQが出力される。
ハイブリッドカップラ１００は、入力信号ＶOに対して出力信号ＶI，ＶQを出力する。
出力信号ＶI，ＶQは、次式（１），（２）により表わされる。
Figure 0007294790000001
出力信号ＶI，ＶQが９０°移相が異なり、等振幅である条件は下記式（３），（４）により表わされる。
Figure 0007294790000002
なお、出力信号ＶIの１項目が実部Ｒｅ（ＶI）、２項目が虚部Ｉｍ（ＶI）である。また、出力信号ＶQの１項目が実部Ｒｅ（ＶQ）、２項目が虚部Ｉｍ（ＶQ）である。
上式に基づけば、出力インピーダンスは、次式（５）を満たす必要がある。また、ハイブリッドカップラ１００のインダクタンス値と配線間容量とは次式（５）と次式（６）を満たす必要がある。
Figure 0007294790000003
図６は、実施形態１に従う第１の整合回路１０２の回路図である。
図６に示されるように抵抗素子２１０と容量素子２１２とが直列に接続される。また、インダクタ２１６と直列に抵抗素子２１４が接続される。なお、整合回路１０４についても整合回路１０２と同様の構成であるのでその詳細な説明については繰り返さない。抵抗素子２１０，２１４の抵抗値はそれぞれＲ１，Ｒ２として示されている。また、インダクタ２１６のインダクタンス値はＬ１として示されている。また、容量素子２１２の容量値はＣ１として示されている。
第１の整合回路１０２は、抵抗素子２１０と容量素子２１２との直列回路と、インダクタンス２１６と抵抗素子２１４との直列回路と、の並列回路で構成される。
高周波回路では、電力ロスを最小限にするためにインピーダンス整合する必要がある。ハイブリッドカップラ１００の後段は、一般的にゲート入力回路（容量性のインピーダンス）であるため誘導素子を用いてインピーダンス整合する。
整合回路１０２のインピーダンスＺｉｎは、次式（７）で表わされる。
Figure 0007294790000004
図７は、比較例に従う整合回路の回路図である。
図７に示されるように容量素子Ｃ１が設けられていない構成である。
当該整合回路のインピーダンスＺｉｎは、次式（８）で表わされる。
Figure 0007294790000005
一方で、プロセスばらつきにより配線間容量のばらつきが生じる可能性がある。
すなわち、式（５）に示される配線間容量である容量値Ｃの値が変動する可能性がある。
したがって、インピーダンス整合のためには、配線間容量である容量値Ｃの変動を保障する必要があるが、上式（８）で明らかなように、比較例に従う整合回路のインピーダンスＺｉｎでは、配線間容量のばらつきを保障することはできない。
図８は、ハイブリッドカップラ１００の出力負荷として整合すべきインピーダンスと、比較例に従う整合回路のインピーダンスとを説明する図である。
図８に示されるように、比較例に従う整合回路には、容量素子が設けられていない。配線間容量である容量値Ｃのばらつきに対して整合すべきインピーダンスは変動するが、それに整合回路のインピーダンスは追従することができずに、大きく乖離する。
図９は、ハイブリッドカップラ１００の出力負荷として整合すべきインピーダンスと、実施形態１に従う整合回路のインピーダンスとを説明する図である。
図９に示されるように、実施形態１に従う整合回路には、容量素子２１２が設けられている。配線間容量である容量値Ｃのばらつきに対して整合すべきインピーダンスは変動するが、容量値Ｃ１により実施形態１に従う整合回路のインピーダンスはそれに追従させることが可能である。
図１０は、ハイブリッドカップラ１００に対して実施形態１に従う整合回路１０２，１０４を用いた場合の振幅差および位相差のシミュレーション結果である。
図１０に示されるように配線間容量のばらつきに対してハイブリッドカップラ１００の出力信号ＶI，ＶQのずれが示されている。
比較例に従う整合回路に対して±１０％の配線間容量に対しても振幅差および位相差ともに安定している。
したがって、実施形態１に従う整合回路により配線間容量に対するばらつきを保障することが可能である。
したがって、プロセスばらつきを抑制することが可能であり、移相器の位相制御を高精度で行うことができる。これにより、レーダシステム１のビームフォーミングの指向性を向上させることが可能でありレーダーの走査を高精度に行なうことが可能である。すなわち、実施形態１に従う移相器は、簡易な方式で位相精度を向上させることが可能である。
また、受動素子のみでプロセスのばらつきをキャンセルすることができるため、消費電力の増加を抑えることも可能である。
図１１は、実施形態１に基づくハイブリッドカップラ１００の配線構造を説明する図である。
図１１を参照して、図１１（Ａ）には、ハイブリッドカップラ１００の回路図が示されている。点線で囲まれている領域の構成要素を含む。
図１１（Ｂ）には、縦構造のハイブリッドカップラ１００を上視した場合が示されている。
図１１（Ｃ）には、縦構造のハイブリッドカップラ１００の上層と、下層とを分離した図である。
図１１（Ｃ）を参照して、インダクタ２０１を形成するように渦巻き状に配線３００が形成されている。一方側が入力信号ＶOの入力端子と接続される。他方側は、ビアＶ１を介して下層の配線３１２と接続される。配線３１２は、ビアＶ５を介してさらに下層に設けられた配線３１６と接続される。配線３１６は、ビアＶ４を介して配線３１４と接続される。そして、配線３１４は、ビアＶ２を介して配線３０４と接続される。配線３０４は、出力信号ＶIを出力する出力端子と接続される。
配線３００と重なるようにして下層にインダクタ２０２を形成するように配線３１０が設けられる。インダクタ２０１とインダクタ２０２とは相互インダクタンスで結合される。
配線３１０の渦巻き状の中心部分の一端側はビアＶ６を介して図示しない接地線と接続された配線と接続される。
配線３１０の渦巻き状の外側部分の他端側はビアＶ３を介して上層の配線３０２と接続される。配線３０２は、出力信号ＶQを出力する出力端子と接続される。
図１２は、実施形態１に基づくハイブリッドカップラ１００の配線構造を説明する別の図である。
図１２を参照して、図１２（Ａ）には、ハイブリッドカップラ１００の回路図が示されている。点線で囲まれている領域の構成要素を含む。
図１２（Ｂ）には、横構造のハイブリッドカップラ１００を上視した場合が示されている。
図１２（Ｂ）を参照して、インダクタ２０１を形成するようにループ状に配線３２０が設けられている。一方側が入力信号ＶOの入力端子と接続される。他方側は、ビアＶ１６を介して下層の配線３４４と接続される。配線３４４は、ビアＶ１７を介して上層の配線３２２と接続される。配線３２２は、出力信号ＶIを出力する出力端子と接続される。
配線３２０に隣接するようにしてインダクタ２０２を形成するようにループ状に配線３３０が設けられる。インダクタ２０１とインダクタ２０２とは相互インダクタンスで結合される。
配線３３０の一端側はビアＶ１４を介して配線３４２と接続され、配線３４２は、図示しない接地線と接続される。
配線３３０は、配線３２０を跨ぐためにビアＶ１０，Ｖ１２を介して配線３４０と接続される。配線３３０の他端側は、出力信号ＶQを出力する出力端子と接続される。
図１３は、実施形態１に基づく整合回路１０２の配線構造を説明する図である。
図１３を参照して、図１３（Ａ）には、整合回路１０２の回路図が示されている。図１３（Ａ）に示されるように、整合回路１０２は、抵抗素子Ｒ１，Ｒ２と、容量素子Ｃ１と、インダクタＬ１とで構成される場合が示されている。
図１３（Ｂ）には、整合回路１０２を上視した場合が示されている。
図１３（Ｂ）を参照して、インダクタＬ１を形成するようにループ状に配線４００が設けられている。一方側がビアＶ２２を介して下層に配置された抵抗素子２１４と接続される。抵抗素子２１４は、ビアＶ２３を介して接地線と接続される。
配線４００は、配線４６０と接続されている。配線４６０は負荷であるドライバ１０６の入力端子と接続される。
配線４６０は、配線４００を跨ぐためにビアＶ２１を介して下層の配線４１０と接続される。また、配線４１０は、ビアＶ２０を介して配線４２０と接続される。配線４２０は、ビアＶ２４を介して抵抗素子２１０と接続される。抵抗素子２１０は、ビアＶ２５を介して配線４４０と接続される。配線４４０は、下層に設けられた配線４５０との間で容量素子Ｃ１を形成する。当該容量素子Ｃ１は、配線間容量である。
実施形態１におけるハイブリッドカップラ１００に関して図１０で説明した配線３００と配線４４０とは同層の金属配線層を用いて形成される。
また、配線３１０と配線４５０とは同層の金属配線層を用いて形成される。
同層の金属配線層を用いることにより、ハイブリッドカップラ１００の配線間容量のばらつきと、整合回路１０２の配線間容量のばらつきに相関を持たせることが可能であり、ロバスト性を向上させることが可能である。すなわち、ハイブリッドカップラ１００の配線間容量である容量値Ｃのばらつきに対する性能を補償することが可能である。
（実施形態２）
上記の実施形態１においてはシングルエンド型のハイブリッドカップラについて説明したが、差動型のハイブリッドカップラを構成しても良い。
図１４は、実施形態２に従う移相器１２＃のブロック図である。
図１４を参照して、移相器１２＃は、移相器１２と比較して、ハイブリッドカップラ１００をハイブリッドカップラ１００＃に置換し、第１の整合回路１０２，１０４（ＭＣ１）を第１の整合回路１０２＃，１０４＃（ＭＣ１）に置換し、ドライバ１０６，１０８をドライバ１０６＃，１０８＃に置換した点が異なる。その他の構成については図３で説明したのと同様であるのでその詳細な説明は繰り返さない。
ハイブリッドカップラ１００＃は、高周波信号の入力およびその反転信号の入力に対して位相が９０°異なる等振幅の信号をそれぞれ分岐して出力する。具体的には、入力信号ＶOに対して９０°位相が異なる出力信号ＶI，ＶQを出力する。また、入力信号／ＶOに対して９０°位相が異なる出力信号／ＶI，／ＶQを出力する。
入力信号ＶOは、入力信号／ＶOとは１８０°位相が異なる。
したがって、出力信号ＶIと出力信号／ＶIとは、１８０°位相が異なる。
また、出力信号ＶQと出力信号／ＶQとは、１８０°位相が異なる。
整合回路１０２＃，１０４＃，１１２は、インピーダンス整合するための回路である。
ドライバ１０６＃，１０８＃は、整合回路１０２＃，１０４＃の信号を増幅する。
合成回路１１０は、ドライバ１０６＃，１０８＃の出力を合成して出力する。
整合回路１１２は、合成回路１１０の出力を次段に入力する際のインピーダンスを整合するための回路である。
図１５は、実施形態２に従うドライバ１０６＃の回路構成について説明する図である。
図１５に示されるように、ドライバ１０６＃は、第１の整合回路１０２＃からの入力を受けるゲートトランジスタＧＴ０，ＧＴ１と、互いに並列に接続された複数のスイッチ回路ＳＷ＃１，ＳＷ＃２，・・・とを含む。
ゲートトランジスタＧＴ０は、ノードＮｄ４とノードＮｄ５との間に設けられ、そのゲートは第１の整合回路１０２＃からの入力Ｖｉｎｐを受ける。本例においては、入力Ｖｉｎｐは、ハイブリッドカップ１００＃の出力信号ＶIの入力である。
ゲートトランジスタＧＴ１は、ゲートトランジスタＧＴ０と並列に接続され、ノードＮｄ４とノードＮｄ５の間に設けられ、そのゲートは第１の整合回路１０２＃からの入力Ｖｉｎｎを受ける。定電流源ＣＶは、接地電圧ＶＳＳとノードＮｄ４との間に設けられる。本例においては、入力Ｖｉｎｎは、ハイブリッドカップ１００＃の出力信号／ＶIの入力である。
複数のスイッチ回路ＳＷ＃は、それぞれ並列にノードＮｄ５とノードＮｄ６との間およびノードＮｄ７とノードＮｄ８との間に接続される。
スイッチ回路ＳＷ＃１は、ＮチャネルＭＯＳトランジスタＮＴ＃０～ＮＴ＃３を含む。ＮチャネルＭＯＳトランジスタＮＴ＃０は、ノードＮｄ５とノードＮｄ６との間に接続され、そのゲートは制御信号ＳＷＴ１の入力を受ける。ＮチャネルＭＯＳトランジスタＮＴ＃１は、ノードＮｄ５とノードＮｄ８との間に接続され、そのゲートは制御信号ＳＷＢ１の入力を受ける。ＮチャネルＭＯＳトランジスタＮＴ＃２は、ノードＮｄ７とノードＮｄ６との間に接続され、そのゲートは制御信号ＳＷＢ１の入力を受ける。ＮチャネルＭＯＳトランジスタＮＴ＃３は、ノードＮｄ７とノードＮｄ８との間に接続され、そのゲートは制御信号ＳＷＴ１の入力を受ける。
他のスイッチ回路ＳＷ＃についてもスイッチ回路ＳＷ＃１と同様の構成であり、４つのＮチャネルＭＯＳトランジスタを含み、それぞれ制御信号ＳＷＴ，ＳＷＢの入力を受ける。
位相制御部１０１は、出力信号Ｖｏｕｔｐ，Ｖｏｕｔｎの位相を制御するために個別にスイッチ回路ＳＷ＃を制御する制御信号ＳＷＴ，ＳＷＢを出力する。スイッチ回路ＳＷ＃のオン／オフに従って、ドライバ１０６＃を流れる出力電流が調整され、ノードＮｄ６，Ｎｄ８から出力される出力信号Ｖｏｕｔｐ，Ｖｏｕｔｎの位相を調整することが可能である。
図１６は、実施形態２に基づくハイブリッドカップラ１００＃の配線構造を説明する図である。
図１６を参照して、図１６（Ａ）には、ハイブリッドカップラ１００＃の回路図が示されている。点線で囲まれている領域の構成要素を含む。
ハイブリッドカップラ１００＃は、インダクタ２０１，２０１＃，２０２，２０２＃を含む。
インダクタ２０１とインダクタ２０２とは互いに並列に設けられる。
インダクタ２０１の一方側に入力信号ＶOが入力される。インダクタ２０１の他方側は負荷（Ｚ）と接続される。インダクタ２０１の他方側から負荷（Ｚ）に対して出力信号ＶIが出力される。
インダクタ２０１は、インダクタ２０２と相互インダクタンスで結合される。結合係数ｋとして示されている。インダクタ２０１，２０２との間に設けられている容量２０２は、インダクタ２０１，２０２の配線間容量である。また、インダクタ２０２の一方側は負荷（Ｚ）と接続される。インダクタ２０２の他方側は接地される。ここで、インダクタ２０１，２０２のインダクタンス値はＬとして示されている。また、配線間容量の容量値はＣとして示されている。
インダクタ２０２の一方側から負荷（Ｚ）に対して出力信号ＶQが出力される。
ハイブリッドカップラ１００は、入力信号ＶOに対して出力信号ＶI，ＶQを出力する。
また、インダクタ２０１＃とインダクタ２０２＃とは互いに並列に設けられる。
インダクタ２０１＃の一方側に入力信号／ＶOが入力される。インダクタ２０１＃の他方側は負荷（Ｚ）と接続される。インダクタ２０１＃の他方側から負荷（Ｚ）に対して出力信号／ＶIが出力される。
インダクタ２０１＃は、インダクタ２０２＃と相互インダクタンスで結合される。結合係数ｋとして示されている。インダクタ２０１＃，２０２＃との間に設けられている容量２０２＃は、インダクタ２０１＃，２０２＃の配線間容量である。また、インダクタ２０２＃の一方側は負荷（Ｚ）と接続される。インダクタ２０２＃の他方側は接地される。ここで、インダクタ２０１＃，２０２＃のインダクタンス値はＬとして示されている。また、配線間容量の容量値はＣとして示されている。
インダクタ２０２＃の一方側から負荷（Ｚ）に対して出力信号／ＶQが出力される。
ハイブリッドカップラ１００＃は、入力信号／ＶOに対して出力信号／ＶI，／ＶQを出力する。
図１６（Ｂ）には、縦構造のハイブリッドカップラ１００＃を上視した場合が示されている。
図１６（Ｂ）を参照して、ハイブリッドカップラ１００＃は、中心線ＬＮに対して線対称に折り返した構成となっている。ハイブリッドカップラ１００＃の上側の配線構造が入力信号ＶOに対して出力信号ＶI，ＶQを出力する回路構成に対応している。ハイブリッドカップラ１００＃の下側の配線構造が入力信号／ＶOに対して出力信号／ＶI，／ＶQを出力する回路構成に対応している。
それぞれの配線構造は、図１１（Ｂ）で説明したハイブリッドカップラ１００と基本的に同様であるのでその詳細な説明については繰り返さない。
また、インダクタ２０１，２０１＃，２０２，２０２＃を囲むように配線３５０およびその下層の配線３６０が設けられている。当該配線３５０，３６０は、接地線と接続されており、シールドの機能を果たしている。
図１７は、実施形態２に基づくハイブリッドカップラ１００＃の配線構造を説明する別の図である。
図１７を参照して、図１７（Ａ）には、ハイブリッドカップラ１００＃の回路図が示されている。点線で囲まれている領域の構成要素を含む。
ハイブリッドカップラ１００＃は、インダクタ２０１，２０１＃，２０２，２０２＃を含む。回路図については、図１６で説明したのと同様であるのでその詳細な説明については繰り返さない。
図１７（Ｂ）には、横構造のハイブリッドカップラ１００＃を上視した場合が示されている。
図１７（Ｂ）を参照して、ハイブリッドカップラ１００＃は、中心線ＬＮに対して線対称に折り返した構成となっている。ハイブリッドカップラ１００＃の上側の配線構造が入力信号ＶOに対して出力信号ＶI，ＶQを出力する回路構成に対応している。ハイブリッドカップラ１００＃の下側の配線構造が入力信号／ＶOに対して出力信号／ＶI，／ＶQを出力する回路構成に対応している。
それぞれの配線構造は、図１２（Ｂ）で説明したハイブリッドカップラ１００と基本的に同様であるのでその詳細な説明については繰り返さない。
図１８は、実施形態２に従うハイブリッドカップラ１００＃と整合回路１０２＃，１０４＃との接続について説明する図である。
図１８を参照して、ハイブリッドカップラ１００＃との配線関係が示されている。
差動構成であるため差動信号の配線と第１の整合回路１０２＃，１０４＃とが接続される場合が示されている。
具体的には、Ｉ側の出力信号ＶI，／ＶIに対応して第１の整合回路１０２＃（ＭＣ１）が接続される。また、Ｑ側の出力信号ＶQ，／ＶQに対応して第１の整合回路１０４＃（ＭＣ１）が接続される。
図１９は、実施形態２に従う第１の整合回路１０２＃の回路図である。
図１９を参照して、第１の整合回路１０２＃は、第１の整合回路１０２と比較して、抵抗素子２１８およびインダクタンス２２０をさらに追加した点が異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。
差動構成となる信号線の間に抵抗素子２１０と容量素子２１２と抵抗素子２１８とが直列に接続される。また、インダクタンス２１６と抵抗素子２１４とインダクタンス２２０とが直列に接続される。なお、整合回路１０４＃についても整合回路１０２＃と同様の構成であるのでその詳細な説明については繰り返さない。抵抗素子２１０，２１８，２１４の抵抗値はそれぞれＲ１，Ｒ１，Ｒ２として示されている。また、インダクタンス２１６，２２０のインダクタンス値はＬ１として示されている。また、容量素子２１２の容量値はＣ１として示されている。
第１の整合回路１０２＃は、抵抗素子２１０と容量素子２１２と抵抗素子２１８との直列回路と、インダクタンス２１６と抵抗素子２１４とインダクタンス２２０との直列回路と、の並列回路で構成される。
図２０は、実施形態２に基づく第１の整合回路１０２＃，１０４＃の配線構造を説明する図である。
図２０（Ａ）には、第１の整合回路１０２＃の回路図が示されている。図２０（Ａ）に示されるように、第１の整合回路１０２＃は、２つの抵抗素子Ｒ１と、抵抗素子Ｒ２と、容量素子Ｃ１と、２つのインダクタＬ１とで構成される場合が示されている。
図２０（Ｂ）には、第１の整合回路１０２＃を上視した場合が示されている。
図２０（Ｂ）を参照して、配線５００の一端側から出力信号ＶIが入力される。
また、配線５１６の一端側から出力信号／ＶIが入力される。
配線５００は、ビアＶ３０を介して下層に設けられた抵抗素子２１０と接続される。抵抗素子２１０は、ビアＶ３１を介して配線５１２と接続される。配線５１２の下層に配線５１４が設けられ、配線５１２と、配線５１４とで容量素子Ｃ１が形成される。
当該容量素子Ｃ１は、配線間容量である。
配線５１４は、ビアＶ３２を介して抵抗２１８と接続される。抵抗２１８は、ビアＶ３３を介して配線５１６と接続される。
配線５００は、ビアＶ４４を介して下層の配線５４２と接続される。配線５４２は、ビアＶ４３を介して配線５４０と接続される。配線５４０は、ビアＶ４２を介して下層の配線５３９と接続される。配線５３９は、ビアＶ４１を介して上層の配線５３８と接続される。上層の配線５３８は、負荷であるドライバ１０６＃の一方側の入力端子と接続される。
配線５１６は、ビアＶ３４を介して下層の配線５１８と接続される。配線５１８は、ビアＶ３５を介して上層の配線５２０と接続される。配線５２０は、負荷であるドライバ１０６＃の他方側の入力端子と接続される。
また、配線５３８は、他の配線と接続されてインダクタＬ１を形成するようにループ状に設けられる。配線５３８は、ビアＶ３７を介して下層の配線５３６と接続される。配線５３６は、ビアＶ３６を介して上層の配線５３４と接続される。配線５３４は、ビアＶ３５を介して下層の配線５３２と接続される。配線５３２は、ビアＶ４０を介して上層の配線５３０と接続される。配線５３０，５３２，５３４，５３８はループ状に設けられている。配線５３０は、ビアＶ３９を介して抵抗素子２１４と接続される。抵抗素子２１４は、ビアＶ３８を介して上層の配線５２４と接続される。配線５２４は、ビアＶ３７を介して配線５２２と接続される。配線５２２は、ビアＶ３６を介して配線５２０と接続される。
配線５２４，５２２，５２０はループ状に設けられている。
本例においては、第１の整合回路１０２＃の構成について説明したが第１の整合回路１０４＃についても同様である。
Ｑ側にも同様の第１の整合回路１０４＃が設けられる。
インダクタはインダクタ間の相互干渉が大きいため、Ｉ側およびＱ側で整合するインダクタの干渉が差動で相殺されるように設計することが可能である。
実施形態２におけるハイブリッドカップラ１００＃に関して図１５で説明した配線と、第１の整合回路１０２＃の配線とは同層の金属配線層を用いて形成される。
同層の金属配線層を用いることにより、ハイブリッドカップラ１００＃の配線間容量のばらつきと、第１の整合回路１０２＃の配線間容量のばらつきに相関を持たせることが可能であり、ロバスト性を向上させることが可能である。すなわち、ハイブリッドカップラ１００＃の配線間容量である容量値Ｃのばらつきに対する性能を補償することが可能である。
（実施形態３）
上記の実施形態１および２においては、一例としてレーダシステム１における移相器１２について説明したが、当該移相器１２は、特にレーダシステム１にのみ利用されるものではなく、他のシステムでも同様に適用可能である。
例えば、コンピュータのバス等においてシリアル信号をパラレル信号に相互変換する回路（SERializer/DESerializer）にも適用することが可能である。
図２１は、実施形態３に基づく変換回路１０００の構成を説明するブロック図である。
図２１を参照して変換回路１０００は、アンプ６０２と、データサンプリング部６０４と、位相比較部６００と、位相制御部６０８と、ＰＬＬ回路６１０と、移相器６１２とを含む。
変換回路１０００は、シリアルデータを受けて、パラレルデータおよび同期クロックを出力するシリアルパラレル変換回路である。
アンプ６０２は、シリアルデータの信号を増幅してデータサンプリング部６０４に出力する。
データサンプリング部６０４は、シリアルデータを所定のクロック信号に基づいてサンプリングデータとして取得し、パラレルデータおよび同期クロック信号を外部に出力する。
ＰＬＬ回路６１０は、所定のクロック信号を生成して移相器６１２に出力する。
位相比較部６００は、所定のクロック信号が適切な位相のタイミングでシリアルデータをサンプリグングしているか否かを比較する。
位相比較部６００は、位相制御部６０８に比較結果を出力する。
位相制御部６０８は、位相比較部６００からの比較結果に基づいて所定のクロック信号の位相を調整するように移相器６１２に指示する。
移相器６１２は、位相制御部６０８からの指示に従って所定のクロック信号の位相を調整してデータサンプリング部６０４に出力する。
図２２は、実施形態３に基づく移相器６１２の回路ブロック図である。
図２２を参照して、移相器６１２についても図３の移相器１２で説明したのと同様の構成により位相を調整することが可能である。なお、図３の構成と比較して、合成回路１１０の代わりにドライバ１０６，１０８に対して第２の整合回路をそれぞれ設けた構成としている。
当該構成により所定のクロック信号の位相制御の精度を向上させることが可能である。
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ レーダシステム、１２，６１２ 移相器、２ 送信アンテナ、４ 受信アンテナ、１０ 高周波ブロック、１１ パワーアンプ、１３，６１０ ＰＬＬ回路、１４ ローノイズアンプ、１５ ミキサ、１８ ＡＤ変換回路、２０ 信号処理回路、１００，１００＃ ハイブリッドカップラ、１０２，１０４，１１２ 整合回路、１０６，１０８ ドライバ、１１０ 合成回路、６００ 位相比較部、６０２ アンプ、６０４ データサンプリング部、６０８ 位相制御部。

Claims (4)

  1. 高周波信号の入力に対して位相が９０°異なる等振幅の信号をそれぞれ分岐して第１および第２の出力ノードから出力するための第１のインダクタおよび前記第１のインダクタと相互インダクタンスで結合される第２のインダクタを含むハイブリッドカップラ回路と、
    前記ハイブリッドカップラ回路の前記第１および第２の出力ノードからの信号を増幅する第１および第２の増幅回路と、
    前記ハイブリッドカップラ回路と前記第１および第２の増幅回路との間に設けられ、インピーダンス整合するための第１および第２のインピーダンス整合回路と、
    前記第１および第２の増幅回路の出力を合成する合成回路とを備え、
    前記第１のインピーダンス整合回路は、
    前記第１の出力ノードと接続される第１の抵抗素子と、
    接地線と接続される第１の容量素子と、の直列回路と、
    前記第１の出力ノードと接続される第３のインダクタと、
    前記接地線と接続される第２の抵抗素子と、の直列回路と、の並列回路を含み、
    前記第２のインピーダンス整合回路は、
    前記第２の出力ノードと接続される第３の抵抗素子と、
    前記接地線と接続される第２の容量素子と、の直列回路と、
    前記第２の出力ノードと接続される第４のインダクタと、
    前記接地線と接続される第４の抵抗素子と、の直列回路と、の並列回路を含み、
    前記第１のインダクタおよび前記第２のインダクタは、第１の金属配線層および前記第１の金属配線層の上層の第２の金属配線層で形成され、
    前記第１および第２の容量素子は、前記第１の金属配線層と前記第２の金属配線層との間の配線間容量に相当する、移相器。
  2. 高周波信号の入力に対して位相が９０°異なる等振幅の信号をそれぞれ分岐して第１および第２の出力ノードから出力するための第１のインダクタおよび前記第１のインダクタと相互インダクタンスで結合される第２のインダクタを含むハイブリッドカップラ回路と、
    前記ハイブリッドカップラ回路の前記第１および第２の出力ノードからの信号を増幅する第１および第２の増幅回路と、
    前記ハイブリッドカップラ回路と前記第１および第２の増幅回路との間に設けられ、インピーダンス整合するための第１および第２のインピーダンス整合回路と、
    前記第１および第２の増幅回路の出力を合成する合成回路とを備え、
    前記第１のインピーダンス整合回路は、
    前記第１の出力ノードと接続される第１の抵抗素子と、
    接地線と接続される第１の容量素子と、の直列回路と、
    前記第１の出力ノードと接続される第３のインダクタと、
    前記接地線と接続される第２の抵抗素子と、の直列回路と、の並列回路を含み、
    前記第２のインピーダンス整合回路は、
    前記第２の出力ノードと接続される第３の抵抗素子と、
    前記接地線と接続される第２の容量素子と、の直列回路と、
    前記第２の出力ノードと接続される第４のインダクタと、
    前記接地線と接続される第４の抵抗素子と、の直列回路と、の並列回路を含み、
    前記第１のインダクタおよび前記第２のインダクタは、同層の金属配線層で形成され、
    前記第１および第２の容量素子は、前記同層の金属配線層を用いて形成される、移相器。
  3. 高周波信号の入力に対して位相が９０°異なる等振幅の信号をそれぞれ分岐して第１および第２の出力ノードから出力するための第１のインダクタおよび前記第１のインダクタと相互インダクタンスで結合される第２のインダクタを含む第１のハイブリッドカップラ回路と、
    前記高周波信号の反転入力に対して位相が９０°異なる等振幅の信号をそれぞれ分岐して第３および第４の出力ノードから出力するための第３のインダクタおよび前記第３のインダクタと相互インダクタンスで結合される第４のインダクタを含む第２のハイブリッドカップラ回路と、
    前記第１および第２のハイブリッドカップラ回路の前記第１および第３の出力ノードからの信号に基づいて差動増幅する第１の増幅回路と、
    前記第１および第２のハイブリッドカップラ回路の前記第２および第４の出力ノードからの信号に基づいて差動増幅する第２の増幅回路と、
    前記第１および第２のハイブリッドカップラ回路と前記第１および第２の増幅回路との間に設けられ、インピーダンス整合するための第１および第２のインピーダンス整合回路と、
    前記第１および第２の増幅回路の出力を合成する合成回路とを備え、
    前記第１のインピーダンス整合回路は、
    前記第１の出力ノードと接続される第１の抵抗素子と、
    前記第３の出力ノードと接続される第２の抵抗素子と、
    前記第１の抵抗素子及び前記第２の抵抗素子の間に接続される第１の容量素子と、の直列回路と、
    前記第１の出力ノードと接続される第５のインダクタと、
    前記第３の出力ノードと接続される第６のインダクタと、
    前記第５のインダクタ及び前記第６のインダクタの間に接続される第３の抵抗素子と、の直列回路と、の並列回路を含み、
    前記第２のインピーダンス整合回路は、
    前記第２の出力ノードと接続される第４の抵抗素子と、
    前記第４の出力ノードと接続される第５の抵抗素子と、
    前記第４の抵抗素子及び前記第５の抵抗素子の間に接続される第２の容量素子と、の直列回路と、
    前記第２の出力ノードと接続される第７のインダクタと、
    前記第４の出力ノードと接続される第８のインダクタと、
    前記第７のインダクタ及び前記第８のインダクタの間に接続される第６の抵抗素子と、の直列回路と、の並列回路を含み、
    前記第１および第３のインダクタおよび前記第２および第４のインダクタは、第１の金属配線層および前記第１の金属配線層の上層の第２の金属配線層でそれぞれ形成され、
    前記第１および第２の容量素子は、前記第１の金属配線層と前記第２の金属配線層との間の配線間容量に相当する、移相器。
  4. 高周波信号の入力に対して位相が９０°異なる等振幅の信号をそれぞれ分岐して第１および第２の出力ノードから出力するための第１のインダクタおよび前記第１のインダクタと相互インダクタンスで結合される第２のインダクタを含む第１のハイブリッドカップラ回路と、
    前記高周波信号の反転入力に対して位相が９０°異なる等振幅の信号をそれぞれ分岐して第３および第４の出力ノードから出力するための第３のインダクタおよび前記第３のインダクタと相互インダクタンスで結合される第４のインダクタを含む第２のハイブリッドカップラ回路と、
    前記第１および第２のハイブリッドカップラ回路の前記第１および第３の出力ノードからの信号に基づいて差動増幅する第１の増幅回路と、
    前記第１および第２のハイブリッドカップラ回路の前記第２および第４の出力ノードからの信号に基づいて差動増幅する第２の増幅回路と、
    前記第１および第２のハイブリッドカップラ回路と前記第１および第２の増幅回路との間に設けられ、インピーダンス整合するための第１および第２のインピーダンス整合回路と、
    前記第１および第２の増幅回路の出力を合成する合成回路とを備え、
    前記第１のインピーダンス整合回路は、
    前記第１の出力ノードと接続される第１の抵抗素子と、
    前記第３の出力ノードと接続される第２の抵抗素子と、
    前記第１の抵抗素子及び前記第２の抵抗素子の間に接続される第１の容量素子と、の直列回路と、
    前記第１の出力ノードと接続される第５のインダクタと、
    前記第３の出力ノードと接続される第６のインダクタと、
    前記第５のインダクタ及び前記第６のインダクタの間に接続される第３の抵抗素子と、の直列回路と、の並列回路を含み、
    前記第２のインピーダンス整合回路は、
    前記第２の出力ノードと接続される第４の抵抗素子と、
    前記第４の出力ノードと接続される第５の抵抗素子と、
    前記第４の抵抗素子及び前記第５の抵抗素子の間に接続される第２の容量素子と、の直列回路と、
    前記第２の出力ノードと接続される第７のインダクタと、
    前記第４の出力ノードと接続される第８のインダクタと、
    前記第７のインダクタ及び前記第８のインダクタの間に接続される第６の抵抗素子と、の直列回路と、の並列回路を含み、
    前記第１～第４のインダクタは、同層の金属配線層で形成され、
    前記第１および第２の容量素子は、前記同層の金属配線層を用いて形成される、移相器。
JP2018200211A 2018-10-24 2018-10-24 移相器 Active JP7294790B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018200211A JP7294790B2 (ja) 2018-10-24 2018-10-24 移相器
CN201910744373.2A CN111092607A (zh) 2018-10-24 2019-08-13 移相器
US16/575,078 US10903813B2 (en) 2018-10-24 2019-09-18 Phase shifter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018200211A JP7294790B2 (ja) 2018-10-24 2018-10-24 移相器

Publications (2)

Publication Number Publication Date
JP2020068463A JP2020068463A (ja) 2020-04-30
JP7294790B2 true JP7294790B2 (ja) 2023-06-20

Family

ID=70326578

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018200211A Active JP7294790B2 (ja) 2018-10-24 2018-10-24 移相器

Country Status (3)

Country Link
US (1) US10903813B2 (ja)
JP (1) JP7294790B2 (ja)
CN (1) CN111092607A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102605442B1 (ko) * 2019-01-10 2023-11-23 삼성전자주식회사 차동 신호를 처리하는 전자 회로를 포함하는 장치
CN113675550B (zh) * 2021-08-19 2023-02-03 深圳市励知科技有限公司 一种基于矢量合成的毫米波移相器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006311300A (ja) 2005-04-28 2006-11-09 Mitsubishi Electric Corp 高周波増幅器
JP2013141162A (ja) 2012-01-05 2013-07-18 Panasonic Corp 直交ハイブリッドカプラ、増幅器及び無線通信装置
JP2015220481A (ja) 2014-05-14 2015-12-07 三菱電機株式会社 バラン及び電力増幅器
WO2016114181A1 (ja) 2015-01-15 2016-07-21 株式会社村田製作所 トランス型移相器、移相回路および通信端末装置
JP2018067801A (ja) 2016-10-19 2018-04-26 富士通株式会社 移相器，半導体集積回路およびフェーズドアレイシステム

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5921208B2 (ja) * 1975-06-06 1984-05-18 八木アンテナ株式会社 高周波帯移相器
JP2003209460A (ja) * 2002-01-10 2003-07-25 Mitsubishi Electric Corp 移相回路および移相器
JP4637020B2 (ja) 2006-01-05 2011-02-23 古野電気株式会社 タンク回路付高周波回路モジュール
US9806394B2 (en) * 2015-05-20 2017-10-31 Mediatek Inc. 0/90 degree coupler with complex termination
WO2019103898A1 (en) * 2017-11-27 2019-05-31 Skyworks Solutions, Inc. Quadrature combined doherty amplifiers

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006311300A (ja) 2005-04-28 2006-11-09 Mitsubishi Electric Corp 高周波増幅器
JP2013141162A (ja) 2012-01-05 2013-07-18 Panasonic Corp 直交ハイブリッドカプラ、増幅器及び無線通信装置
JP2015220481A (ja) 2014-05-14 2015-12-07 三菱電機株式会社 バラン及び電力増幅器
WO2016114181A1 (ja) 2015-01-15 2016-07-21 株式会社村田製作所 トランス型移相器、移相回路および通信端末装置
JP2018067801A (ja) 2016-10-19 2018-04-26 富士通株式会社 移相器，半導体集積回路およびフェーズドアレイシステム

Also Published As

Publication number Publication date
JP2020068463A (ja) 2020-04-30
US10903813B2 (en) 2021-01-26
CN111092607A (zh) 2020-05-01
US20200136581A1 (en) 2020-04-30

Similar Documents

Publication Publication Date Title
US8248302B2 (en) Reflection-type phase shifter having reflection loads implemented using transmission lines and phased-array receiver/transmitter utilizing the same
JP7294790B2 (ja) 移相器
US8203484B2 (en) Path-sharing transceiver architecture for antenna arrays
US7482972B2 (en) Integrated multi-mixer circuit
US7786751B2 (en) Differential signaling system and method of controlling skew between signal lines thereof
JP5016089B2 (ja) 水平及び垂直キャパシタンスを形成するマーチャンドバランディバイス
CN101627533A (zh) 偶次谐波混频器
US9722541B2 (en) Distributed amplifier
DE102006024457A1 (de) Integrierte Schaltung zum Senden und/oder Empfangen von Signalen
WO2016034740A1 (en) Iq signal generator system and method
KR102200380B1 (ko) 소형 저손실 밀리미터파 전력 분배 결합 장치
JP2013501428A (ja) 構成可能なアンテナインターフェース
JP6798242B2 (ja) 移相器，半導体集積回路およびフェーズドアレイシステム
JP6474131B2 (ja) ベクトル合成型移相器およびベクトル合成型移相器の制御方法
EP2869466B1 (en) Amplifier circuit
JP6879287B2 (ja) 高周波スイッチ
JP5029446B2 (ja) 移相器およびフェーズドアレイアンテナ
JP2003264403A (ja) マイクロ波移相器
JP6625290B2 (ja) 同相抑制回路
JP2008131622A (ja) 電力分配合成回路
US7129795B2 (en) Semiconductor integrated circuit with wiring arrangement for N-stage amplifying
US10523191B2 (en) Method and system for high frequency signal selection
JP6981165B2 (ja) 増幅器及び送信機
JP5673041B2 (ja) 電子回路
CN113098464B (zh) 一种高延时精度宽延时调节范围的延时线电路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210316

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220621

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220810

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230530

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230608

R150 Certificate of patent or registration of utility model

Ref document number: 7294790

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150