WO2017159282A1 - Ｅｓｄ保護回路、差動伝送線路、コモンモードフィルタ回路、ｅｓｄ保護デバイスおよび複合デバイス - Google Patents

Ｅｓｄ保護回路、差動伝送線路、コモンモードフィルタ回路、ｅｓｄ保護デバイスおよび複合デバイス Download PDF

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紀行 植木
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Definitions

  • the present invention relates to an ESD protection circuit, a differential transmission line and a common mode filter circuit including the ESD protection circuit, an ESD protection device, and a composite device.
  • Patent Document 1 In order to protect a circuit connected to a high-frequency transmission line from a surge voltage entering the high-frequency transmission line, an apparatus provided with an ESD (electro-static discharge) protection circuit in the high-frequency transmission line is disclosed in Patent Document 1, for example. ing. Further, Patent Document 2 discloses an ESD protection element having a spark gap structure that includes discharge electrodes arranged to face each other in a cavity formed inside a laminate.
  • ESD electro-static discharge
  • JP 2001-327069 A Japanese Patent No. 4,247,581
  • an ESD protection element using a breakdown region having a stable reverse characteristic in a PN junction of a Zener diode generally has an ESD discharge start voltage as compared with an ESD protection element having a spark gap structure.
  • the surge voltage applied to the circuit can be kept low.
  • an ESD protection element including such a Zener diode
  • parasitic capacitance is generated in a depletion layer that is generated when a reverse bias voltage is applied to the PN junction of the Zener diode.
  • the ESD current path has an ESL (equivalent series inductance) component, and this inductance component and the parasitic capacitance of the Zener diode constitute an LC series resonance circuit. . That is, when the transmission line is a differential transmission line composed of a first line and a second line, the resonance circuit is connected between the first line and the second line. In such a transmission line, there is a possibility that transmission characteristics may be deteriorated due to the influence of the resonance circuit.
  • An object of the present invention is to provide an ESD protection circuit in which resonance due to an inductance component generated in the path of an ESD current flowing through the ESD protection circuit and a parasitic capacitance of the ESD protection circuit is suppressed, a differential transmission line including the same, and a common It is to provide a mode filter circuit, an ESD protection device and a composite device.
  • the ESD protection circuit of the present invention is A first terminal and a second terminal constituting the first balanced port; A third terminal and a fourth terminal constituting the second balanced port; A first ESD protection circuit including a first Zener diode and connected between a first connection point between the first terminal and the third terminal and the ground; A second ESD protection circuit including a second Zener diode, connected between a second connection point between the second terminal and the fourth terminal and the ground, and symmetrical with respect to the first ESD protection circuit; A first coil inserted in series between the first terminal and the first connection point; A third coil, which is connected in Japanese and with the first coil, and is inserted in series between the third terminal and the first connection point; A second coil inserted in series between the second terminal and the second connection point; A fourth coil, which is connected in harmony with the second coil, and is inserted in series between the fourth terminal and the second connection point; It is characterized by providing.
  • the mutual inductance due to the coupling between the first coil and the second coil is an equivalent negative inductance, and this is inserted in series with the first ESD protection circuit. Inductance components generated in the path of the ESD current flowing through are suppressed. Similarly, the inductance component generated in the path of the ESD current flowing through the second ESD protection circuit is suppressed.
  • the resonance frequency of the resonance circuit composed of the inductance component generated in the path of the ESD current flowing through the first ESD protection circuit and the capacitance component of the first ESD protection circuit, and the ESD current flowing through the second ESD protection circuit Both the resonance frequency of the resonance circuit composed of the inductance component generated in the path and the capacitance component of the second ESD protection circuit can be made extremely high. Therefore, it is possible to suppress occurrence of unnecessary resonance in the ESD protection circuit in the circuit to which the ESD protection circuit is connected and the carrier frequency band of the line.
  • each of the first ESD protection circuit and the second ESD protection circuit is commonly connected to the ground, the second connection from the first connection point without being affected by an external circuit to which the ESD protection circuit is connected.
  • the inductance component generated in the path to the point is fixed. Therefore, the effect of suppressing the inductance component is not affected by an external circuit.
  • the first coil and the second coil are formed in a first region where their coil openings overlap at least partially in plan view, and the third coil and the fourth coil are The coil opening is formed in a second region that overlaps at least partially in plan view, and the first ESD protection circuit and the second ESD protection circuit are formed between the first region and the second region. It is preferable that As a result, the first and second ESD protection circuits and the first, second, third and fourth coils can be arranged within a limited thickness dimension. Also, unnecessary coupling between the first, second, third, and fourth coils and the first and second ESD protection circuits can be easily avoided.
  • the first ESD protection circuit is a series circuit of the first Zener diode and the third Zener diode
  • the second ESD protection circuit is a series circuit of the second Zener diode and the third Zener diode. Is preferred. With this structure, ESD protection can be performed regardless of the polarity of the surge voltage applied between the balanced port and the ground.
  • a mutual inductance due to the coupling of the first coil and the third coil is an inductance component generated in a path of an ESD current flowing through the first ESD protection circuit.
  • the mutual inductance due to the coupling of the second coil and the fourth coil is a value that cancels the inductance component generated in the path of the ESD current flowing through the second ESD protection circuit. .
  • the inductance component generated in the path of the ESD current flowing through the first ESD protection circuit and the inductance component generated in the path of the ESD current flowing through the second ESD protection circuit are canceled, and the resonance frequency of the resonance circuit is Can also be very high.
  • the differential transmission line of the present invention is A differential transmission line having a first line and a second line and transmitting a differential signal; and an ESD protection circuit connected to the differential transmission line;
  • the ESD protection circuit is A first terminal and a second terminal constituting a first balanced port connected to the differential transmission line; A third terminal and a fourth terminal constituting a second balanced port connected to the differential transmission line;
  • a first ESD protection circuit including a first Zener diode and connected between a first connection point between the first terminal and the third terminal and the ground;
  • a second ESD protection circuit including a second Zener diode, connected between a second connection point between the second terminal and the fourth terminal and the ground, and symmetrical with respect to the first ESD protection circuit;
  • a first coil inserted in series between the first terminal and the first connection point;
  • a third coil which is connected in Japanese and with the first coil, and is inserted in series between the third terminal and the first connection point;
  • the resonance circuit is configured with the capacitance component of the first ESD protection circuit and the inductance component generated in the ESD current path, and the capacitance component of the second ESD protection circuit and the inductance component generated in the ESD current path.
  • the resonance frequency of the resonance circuit to be moved can be moved to a frequency band higher than the carrier frequency band, and the characteristics as a differential transmission line can be maintained up to a higher frequency band.
  • the common mode filter circuit of the present invention is A common mode filter circuit having a common mode choke coil and an ESD protection circuit connected to the common mode choke coil, A first terminal and a second terminal constituting the first balanced port; A third terminal and a fourth terminal constituting the second balanced port; A fifth terminal and a sixth terminal constituting the third balanced port;
  • the ESD protection circuit is A first ESD protection circuit including a first Zener diode and connected between a first connection point between the first terminal and the third terminal and the ground;
  • a second ESD protection circuit including a second Zener diode, connected between a second connection point between the second terminal and the fourth terminal and the ground, and symmetrical with respect to the first ESD protection circuit;
  • a third coil which is connected in Japanese and with the first coil, and is inserted in series between the third terminal and the first connection point;
  • the resonance circuit is configured with the capacitance component of the first ESD protection circuit and the inductance component generated in the ESD current path, and the capacitance component of the second ESD protection circuit and the inductance component generated in the ESD current path.
  • the resonance frequency of the resonance circuit to be moved can be moved to a frequency band higher than the carrier frequency band, and the characteristics as the common mode filter circuit can be maintained up to a higher frequency band.
  • the ESD protection device of the present invention is A laminate formed by laminating a plurality of insulating resin layers; A plurality of terminal electrodes formed on the mounting surface of the laminate; An ESD protection semiconductor chip component embedded in the laminate and configured with a diode; A matching circuit provided in the stacked body and connected between the semiconductor chip component for ESD protection and the plurality of terminal electrodes; With The matching circuit includes a loop-shaped conductor pattern provided in the insulating resin layer, The loop-shaped conductor pattern is provided in a layer between the layer in which the ESD protection semiconductor chip component is embedded and the mounting surface of the multilayer body. It is characterized by that.
  • the path from the mounting terminal electrode to the ESD protection semiconductor chip component through the matching circuit is minimized, and unnecessary parasitic components (particularly parasitic inductance components) are less likely to occur. Can be further suppressed. That is, the ESD protection performance of the ESD circuit can be maintained.
  • the composite device of the present invention A laminate formed by laminating a plurality of insulating resin layers; A plurality of terminal electrodes formed on the mounting surface of the laminate; An ESD protection semiconductor chip component embedded in the laminate and configured with a diode; A matching circuit provided in the stacked body and connected between the semiconductor chip component for ESD protection and the plurality of terminal electrodes; A common mode filter circuit connected between the matching circuit and the plurality of terminal electrodes and provided in the laminated body;
  • the matching circuit includes a first loop-shaped conductor pattern provided in the insulating resin layer, and the common mode filter circuit includes a second loop-shaped conductor pattern provided in the insulating resin layer, The first loop conductor pattern is provided in a layer between the layer in which the ESD protection semiconductor chip component is embedded and the mounting surface of the multilayer body, and the second loop conductor pattern is Provided in a layer between the layer in which the semiconductor chip component for ESD protection is embedded and the surface of the laminate opposite to the mounting surface, It is characterized by that.
  • an ESD protection circuit in which resonance due to an inductance component generated in a path of an ESD current flowing through the ESD protection circuit and a parasitic capacitance of the ESD protection circuit is suppressed, a differential transmission line including the ESD protection circuit, and a common A mode filter circuit, an ESD protection device and a composite device are obtained.
  • FIG. 1A is a plan view showing the internal structure of the ESD protection device 101D according to the first embodiment
  • FIG. 1B is a cross-sectional view taken along the line BB in FIG. 1A
  • FIG. 2 is a plan view of the ESD protection device 101D with the diode chip 11 removed.
  • FIG. 3 is a bottom view of the ESD protection device 101D.
  • FIG. 4 is a view showing a part of the conductor pattern formed in each layer of the laminate 10.
  • FIG. 5 is a circuit diagram of the ESD protection circuit 101C according to the first embodiment, and is also a circuit diagram of the ESD protection device 101D.
  • FIG. 6A and 6B are diagrams showing the relationship between the mutual inductance due to the coupling of the first coil L1 and the third coil L3 and the inductance component generated in the ESD current path.
  • FIG. 7 is a circuit diagram of the ESD protection circuit 101E according to the first embodiment, and is an equivalent circuit diagram of the ESD protection device 101D including the inductance component of the ESD current path.
  • FIG. 8 is a cross-sectional view showing the configuration of the diode chip 11.
  • FIG. 9A shows the inductance of the first coil L1, the inductance of the third coil L3, the coupling coefficient k between the first coil L1 and the third coil L3, the parasitic capacitance Cd1 in the ESD current path, and the inductance component ESL1.
  • FIG. 9B is a circuit diagram as a comparative example in a state where the first coil L1 and the second coil L2 are not provided
  • FIG. 9C is a comparative example when there is no inductance component.
  • FIG. 10 is a diagram illustrating pass characteristics of the three differential transmission lines illustrated in FIGS. 9A, 9B, and 9C.
  • FIG. 11 is a circuit diagram of an ESD protection circuit 102C according to the second embodiment.
  • FIG. 12 is a circuit diagram of the ESD protection circuit 102E including the inductance component of the ESD current path of the ESD protection circuit according to the second embodiment.
  • FIG. 13 is a cross-sectional view showing the configuration of the diode chip 12.
  • FIG. 14 is a circuit diagram of a differential transmission line according to the third embodiment, and shows a differential transmission line 210 between the transmission side amplifier circuit AMPt and the reception side amplifier circuit AMPr.
  • FIG. 15 is a circuit diagram of a composite device circuit 310C according to the fourth embodiment.
  • FIG. 16 is a diagram illustrating an example of a conductor pattern formed in each layer of the composite device according to the fourth embodiment.
  • FIG. 17 is a schematic front view of a composite device 310D according to the fourth embodiment as seen through.
  • FIG. 18 is a diagram showing the ESD protection characteristics of the composite device 310D of the fourth embodiment.
  • FIG. 19 is a diagram illustrating insertion loss characteristics of the composite device 310D of the fourth embodiment and the common mode filter of the comparative example.
  • FIG. 1A is a plan view showing the internal structure of the ESD protection device 101D according to the first embodiment
  • FIG. 1B is a cross-sectional view taken along the line BB in FIG. 1A
  • FIG. 2 is a plan view of the ESD protection device 101D in a state where a diode chip 11 described later is removed.
  • FIG. 3 is a bottom view of the ESD protection device 101D.
  • the ESD protection device 101D is composed of a resin sheet laminate (resin multilayer substrate) on which a predetermined conductor pattern is formed.
  • a diode chip 11 is embedded in the laminated body 10.
  • the diode chip 11 is an example of “an ESD protection semiconductor chip component having a diode”.
  • the element body of the ESD protection device 101D is composed of a laminate (resin multilayer substrate) of a plurality of insulating resin layers.
  • the insulating resin layers S1 to S7 are typically thermoplastic resin sheets such as polyimide and liquid crystal polymer.
  • the laminate is obtained by fusing these thermoplastic resin layers (sheets) S1 to S7 on their surfaces.
  • Each thermoplastic resin sheet is laminated at once and integrated by heating and pressurizing. In addition, you may have an adhesive material layer between each thermoplastic resin sheet.
  • the diode chip 11 includes a first Zener diode, a second Zener diode, and a third Zener diode. These Zener diodes constitute a first ESD protection circuit and a second ESD protection circuit. The structure of the diode chip 11 will be described in detail later.
  • the ESD protection device 101D includes a first terminal T1 and a second terminal T2 that constitute a first balanced port, a third terminal T3 and a fourth terminal T4 that constitute a second balanced port, and a ground terminal GND that is electrically connected to a ground electrode. And having.
  • FIG. 4 is a view showing a part of the conductor pattern formed in each layer of the laminate 10.
  • a first terminal T1, a second terminal T2, a third terminal T3, a fourth terminal T4, a ground terminal GND, and a ground electrode EG are formed on the lower surface of the layer S1.
  • a resist film is formed on the lower surface of the laminated body 10, and a portion exposed from the resist film is used as a mounting terminal as shown in FIG.
  • loop-like conductor patterns constituting the third coil L3 and the fourth coil L4 are formed, respectively.
  • loop-shaped conductor patterns constituting the first coil L1 and the second coil L2 are formed, respectively.
  • the layer S4 indicates a position where the diode chip 11 is mounted (embedded).
  • the loop-shaped conductor pattern (in-plane conductor) constituting the loop-shaped conductor is obtained by patterning a metal foil such as copper provided on the surface of a thermoplastic resin sheet by photolithography and etching.
  • the interlayer connection conductor (via-hole conductor) V is a via-hole conductor hole formed in a thermoplastic resin sheet filled with a metal material mainly composed of tin or the like.
  • Copper plating is applied to the surfaces of the first terminal T1, the second terminal T2, the third terminal T3, the fourth terminal T4, and the ground terminal GND of the diode chip 11.
  • the metal material filled in the hole for the via-hole conductor is metalized, and the first terminal T1, the second terminal T2, the third terminal T3, the fourth terminal T4, and the ground terminal Bonding to GND (for example, liquid phase diffusion bonding: Transient Liquid Phase Diffusion Bonding).
  • the first terminal T1, the second terminal T2, the third terminal T3, the fourth terminal T4, and the ground terminal GND on the back surface of the laminated body are also formed by photolithography and metal foil such as copper provided on the surface of the thermoplastic resin sheet. Patterned by etching. However, a plating film such as Ni / Au or Ni / Sn is provided on the surface thereof.
  • the first coil L1 and the third coil L3 are coil patterns having winding axes (center axes) along the stacking direction of the insulating resin layers S1 to S7, and the first region Z1
  • the coil openings of the first coil L1 and the third coil L3 are regions that overlap at least partially in plan view.
  • the second coil L2 and the fourth coil L4 are coil patterns having winding axes (center axes) along the stacking direction of the insulating resin layers S1 to S7, and the second region Z2 This is a region where the coil openings of the coil L2 and the fourth coil L4 overlap at least partially in plan view.
  • the diode chip 11 constituting the first ESD protection circuit and the second ESD protection circuit is disposed between the first region Z1 and the second region Z2. That is, the diode chip 11 does not cover the entire surface of the opening (inner diameter area) of the coil pattern constituting the first coil L1, the second coil L2, the third coil L3, and the fourth coil L4 in plan view from the stacking direction.
  • the first and second ESD protection circuits and the first, second, third, and fourth coils can be arranged within a limited thickness dimension. Further, unnecessary coupling between the first, second, third, and fourth coils and the first and second ESD protection circuits is also avoided.
  • the ESD protection device 101D of this embodiment is a single component configured in a single package. That is, the ESD protection device 101D is mounted on a circuit board or the like.
  • FIG. 5 is a circuit diagram of the ESD protection circuit 101C of the present embodiment.
  • This circuit diagram is also a circuit diagram of the ESD protection device 101D.
  • the first coil L1 and the third coil L3 are connected in series, and the connection point is the first connection point CN1.
  • This connection point CN1 corresponds to a “first connection point between the first terminal (T1) and the third terminal (T3)” according to the present invention.
  • the 2nd coil L2 and the 4th coil L4 are connected in series, The connection point is the 2nd connection point CN2.
  • This connection point CN2 corresponds to a “second connection point between the second terminal (T2) and the fourth terminal (T4)” according to the present invention.
  • the first coil L1 and the third coil L3 are connected in a Japanese-style manner, and the second coil L2 and the fourth coil L4 are connected in a Japanese-style manner.
  • the first coil L1 and the third coil L3 constitute a matching circuit 13A, and the second coil L2 and the fourth coil L4 constitute a matching circuit 13B.
  • the diode chip 11 has a first electrode E1, a second electrode E2, and a third electrode E3 on the outer surface, and a first Zener diode D1, a second Zener diode D2, and a third Zener diode D3 inside.
  • the first Zener diode D1 and the second Zener diode D2 are connected in series in opposite directions between the first electrode E1 and the second electrode E2.
  • the third Zener diode D3 is connected between the connection point between the first Zener diode D1 and the second Zener diode D2 and the third electrode E3.
  • the first Zener diode D1 is connected between the first connection point CN1 and the ground electrode via the third Zener diode D3.
  • the second Zener diode D2 is connected between the second connection point CN2 and the ground electrode via the third Zener diode D3.
  • a series circuit of the first Zener diode D1 and the third Zener diode D3 constitutes a first ESD protection circuit
  • a series circuit of the second Zener diode D2 and the third Zener diode D3 constitutes a second ESD protection circuit.
  • the second ESD protection circuit is symmetric with respect to the first ESD protection circuit.
  • FIG. 6A and 6B are diagrams showing the relationship between the mutual inductance due to the coupling of the first coil L1 and the third coil L3 and the inductance component generated in the path of the ESD current.
  • a capacitor Cd1 is a parasitic capacitance generated in the depletion layer of the first Zener diode D1.
  • the first Zener diode D1 (see FIG. 5) is connected between the first connection point CN1 and the virtual ground.)
  • the inductor ESL1 has an ESD current path (between the first connection point CN1 and the ground). That is, it is an inductance component generated in the first Zener diode and a part of the conductor pattern to which the first Zener diode is connected.
  • the transformer formed by coupling the first coil L1 and the third coil L3 shown in FIG. 6A is represented by a T-type equivalent circuit as shown in FIG. 6B.
  • the mutual inductance ⁇ M due to the coupling of the first coil L1 and the third coil L3 is equivalently connected in series between the first connection point CN1 and the ground.
  • the mutual inductance is a negative inductance. Therefore, it acts in the direction in which the inductance component generated in the ESD current path of the ESD protection device is canceled. If the mutual inductance M is equal to the inductance of the inductor ESL1, the inductance component of the ESD current path is zero. The same applies to the relationship between the mutual inductance resulting from the coupling of the second coil L2 and the fourth coil L4 and the inductance component generated in the ESD current path.
  • the matching circuits 13A and 13B shown in FIG. 5 constitute an ESL cancellation circuit that cancels the inductance component generated in the current path of the ESD current.
  • the matching circuits 13A and 13B are provided in a layer between the layer in which the diode chip 11 is embedded and the mounting surface of the stacked body 10, as shown in FIG. With this configuration, the path from the mounting terminal electrode to the diode chip 11 via the matching circuits 13A and 13B is minimized, and unnecessary parasitic components (particularly inductance components) are less likely to occur. Therefore, the peak voltage during ESD protection can be reduced. It can be suppressed more. That is, the ESD protection performance of the ESD circuit can be maintained.
  • FIG. 7 is a circuit diagram of the ESD protection circuit 101E of the present embodiment, and is an equivalent circuit diagram of the ESD protection device 101D including the inductance component of the ESD current path.
  • the diode chip 11 includes an inductance component ESL11 connected in series to the first Zener diode D1, an inductance component ESL21 connected in series to the second Zener diode D2, and an inductance component ESL31 connected in series to the third Zener diode D3. It is. Further, an inductance component ESL12 is provided between the first connection point CN1 and the first electrode E1, an inductance component ESL22 is provided between the second connection point CN2 and the second electrode E2, and an inductance component is provided between the ground and the third electrode E3. Each ESL 32 exists.
  • the inductance components (ESL11, ESL12) are suppressed by the negative inductance due to the coupling between the first coil L1 and the third coil L3, and the coupling between the second coil L2 and the fourth coil L4.
  • Inductance components (ESL21, ESL22) are suppressed by the negative inductance due to.
  • the coupling between the first coil L1 and the third coil L3 so as to produce a negative inductance due to the coupling between the first coil L1 and the third coil L3 that suppresses (preferably cancels) the inductance component (ESL11 + ESL12). What is necessary is just to define a coefficient.
  • the coupling between the second coil L2 and the fourth coil L4 so as to generate a negative inductance due to the coupling between the second coil L2 and the fourth coil L4, which suppresses (preferably cancels) the inductance component (ESL21 + ESL22). What is necessary is just to define a coefficient.
  • the inductance component ESL31 connected in series to the third Zener diode D3 and the inductance component ESL32 generated between the third electrode E3 of the diode chip 11 and the ground shown in FIG. 7 remain as they are. As described in, there is no equivalent. That is, as long as the ESD protection device 101D operates in a balanced manner, the connection point between the first Zener diode D1 and the second Zener diode D2 is a neutral point (point NP shown in FIG. 7) in terms of potential.
  • the inductance component ESL31 connected in series with the third Zener diode D3 and the inductance component ESL32 generated between the third electrode E3 of the diode chip 11 and the ground are not connected. Current does not flow. Therefore, the ESD protection device 101D is not substantially affected by these inductance components.
  • two Zener diodes connected in series in opposite directions are inserted between the first connection point CN1 and the ground, and the second connection point CN2 and the ground are connected. Between them, two Zener diodes connected in series in opposite directions are inserted, so that the same ESD protection characteristic is exhibited for both positive and negative surge voltages.
  • FIG. 8 is a cross-sectional view showing the configuration of the diode chip 11.
  • Zener diode symbols and inductance components in the elements are represented by inductor symbols.
  • an N ⁇ epitaxial layer is formed on the surface of a P-type silicon substrate P-sub, an element isolation trench TR is formed, and impurities are implanted into the N ⁇ epitaxial layer at an appropriate concentration. , N + regions.
  • an insulating film such as SiO 2 is formed on the substrate surface, a contact hole is formed at the electrode formation position in the N + region, and metal electrodes E1, E2 such as Al are formed at the opening position. , E3.
  • FIG. 9A shows the inductance of the first coil L1, the inductance of the third coil L3, the coupling coefficient k between the first coil L1 and the third coil L3, the parasitic capacitance Cd1 in the ESD current path, and the inductance component ESL1. It is a circuit diagram which shows an example of the value of.
  • FIG. 9B is a circuit diagram as a comparative example in a state where the first coil L1 and the second coil L2 are not provided
  • FIG. 9C is a comparative example when there is no inductance component. It is a circuit diagram.
  • FIG. 10 is a diagram showing pass characteristics of the three differential transmission lines shown in FIGS. 9 (A), 9 (B), and 9 (C).
  • the LC resonance circuit with the parasitic capacitance Cd1 and the inductance component ESL1 acts as a trap filter, and is ⁇ 3 dB at 9 GHz.
  • the band is expanded to 14.5 GHz.
  • the transmission line shown in FIG. 9C has poorer characteristics than the transmission line according to the present embodiment due to impedance mismatching.
  • Second Embodiment an example of an ESD protection device in which the configurations of the first and second ESD protection circuits are different from those in the first embodiment is shown.
  • FIG. 11 is a circuit diagram of the ESD protection circuit 102C according to the second embodiment. This embodiment is different from the ESD protection circuit 101C shown in FIG. 5 in the first embodiment in that the Zener diode D3 is not provided. Other configurations are the same.
  • the diode chip 12 has a first electrode E1, a second electrode E2, and a third electrode E3 on the outer surface, and a first Zener diode D1 and a second Zener diode D2 inside.
  • the first Zener diode D1 and the second Zener diode D2 are connected in series in opposite directions between the first electrode E1 and the second electrode E2.
  • a connection point between the first Zener diode D1 and the second Zener diode D2 is connected to the third electrode E3.
  • the first Zener diode D1 constitutes a first ESD protection circuit
  • the second Zener diode D2 constitutes a second ESD protection circuit.
  • FIG. 12 is a circuit diagram of the ESD protection circuit 102E that includes the inductance component of the ESD current path of the ESD protection device that constitutes the ESD protection circuit of the present embodiment.
  • the diode chip 11 an inductance component ESL11 connected in series to the first Zener diode D1, an inductance component ESL21 connected in series to the second Zener diode D2, and a connection point between the first Zener diode D1 and the second Zener diode D2.
  • To the third electrode E3 are included.
  • an inductance component ESL12 is provided between the first connection point CN1 and the first electrode E1
  • an inductance component ESL22 is provided between the second connection point CN2 and the second electrode E2
  • an inductance component is provided between the ground and the third electrode E3.
  • Each ESL 32 exists.
  • the inductance components (ESL11, ESL12) are canceled by the negative inductance due to the coupling of the first coil L1 and the third coil L3, and the second coil L2 and the second coil L2 Inductance components (ESL21, ESL22) are canceled by the negative inductance due to the coupling with the four coils L4. Further, since the neutral point NP and the ground potential are equal, they are not affected by the inductance components ESL31 and ESL32.
  • FIG. 13 is a cross-sectional view showing the configuration of the diode chip 12.
  • Zener diode symbols and inductance components in the elements are represented by inductor symbols.
  • an N ⁇ epitaxial layer is formed on the surface of a P-type silicon substrate P-sub, an element isolation trench TR is formed, and impurities are implanted into the N ⁇ epitaxial layer at an appropriate concentration. , N + regions and P + regions.
  • Other configurations are the same as those of the diode chip 11 shown in FIG.
  • Third Embodiment an example of a differential transmission line including an ESD protection device is shown.
  • FIG. 14 is a diagram showing a differential transmission line 210 between the transmission side amplifier circuit AMPt and the reception side amplifier circuit AMPr.
  • the differential transmission line 210 is a differential transmission line including a first line SL1 and a second line SL2, and transmits a differential signal.
  • An ESD protection circuit 101C is inserted between the first line SL1 and the second line SL2. That is, in this example, the first coil L1 and the third coil L3 of the ESD protection circuit 101C are connected in series to the first line SL1, and the second coil L2 and the fourth coil L4 of the ESD protection circuit 101C are the second.
  • the line SL2 is connected in series.
  • the configuration of the ESD protection circuit 101C is as shown in the first embodiment.
  • the resonance frequency of the LC resonance circuit due to the parasitic capacitance and inductance component in the ESD protection device constituting the ESD protection circuit 101C is higher than that of the conventional ESD protection device. Can be expanded.
  • FIG. 15 is a circuit diagram of the composite device circuit 310C.
  • the first balanced port is constituted by the first terminal T1 and the second terminal T2 of the common mode filter
  • the third balanced port is constituted by the fifth terminal T5 and the sixth terminal T6.
  • a differential circuit and a differential transmission line are connected to the first balanced port and the third balanced port.
  • the composite device circuit 310C includes a common mode choke coil 301 and an ESD protection circuit 101C connected to the common mode choke coil 301.
  • the common mode choke coil 301 includes a fifth coil L5 and a sixth coil L6 coupled thereto.
  • the configuration of the ESD protection circuit 101C is as shown in the first embodiment.
  • FIG. 16 is a diagram illustrating an example of a conductor pattern formed in each layer of the multilayer body in which the common mode filter of the present embodiment is configured.
  • FIG. 17 is a schematic front view of the composite device 310 ⁇ / b> D of this embodiment as seen through.
  • the composite device 310D is configured by a resin sheet laminate (resin multilayer substrate) on which a predetermined conductor pattern is formed.
  • the diode chip 11 is embedded in the stacked body 30.
  • the configuration of the diode chip 11 is the same as that shown in the first embodiment.
  • the first terminal T1, the second terminal T2, the fifth terminal T5, the sixth terminal T6, and the two ground terminals GND for surface mounting are exposed on the lower surface of the multilayer body 30.
  • the ESD protection circuit 101C is configured in the lower layer of the laminate 30, and the common mode choke coil 301 is configured in the upper layer.
  • a resin space SP without a conductor pattern is interposed between the common mode choke coil 301 and the diode chip 11. Therefore, unnecessary coupling between the fifth coil L5 and the sixth coil L6 of the common mode choke coil 301 and the conductor of the diode chip 11 is avoided.
  • the diode chip 11 is interposed between the coils L1, L2, L3, and L4 in the ESD protection circuit 101C and the coils L5 and L6 of the common mode choke coil 301, each element in the ESD protection circuit 101C. Unnecessary coupling between the coils L1, L2, L3, and L4 and the coils L5 and L6 of the common mode choke coil 301 is also avoided.
  • FIG. 16 shows a bottom view of each of the layers S1 to S17.
  • a first terminal T1, a second terminal T2, a fifth terminal T5, a sixth terminal T6, a ground terminal GND, and a ground electrode EG are formed on the lower surface of the layer S1.
  • a resist film is formed on the lower surface of the laminated body 30, and a portion exposed from the resist film is used as a terminal for surface mounting.
  • Conductive patterns of the first coil L1 and the second coil L2 are formed on the layer S2.
  • Conductive patterns of the third coil L3 and the fourth coil L4 are formed on the layer S3.
  • an opening CA for mounting (embedding) the diode chip 11 is formed in the layer S4.
  • the fifth coil L5 and the sixth coil L6 are formed from the layer S9 to the layer S17.
  • the positional relationship between the outer peripheral side and the inner peripheral side of the fifth coil L5 and the sixth coil L6 is switched every time the layer moves.
  • the inductances of the fifth coil L5 and the sixth coil L6 are made equal, and the differential line is kept in balance.
  • the diameters of the fifth coil L5 and the sixth coil L6 are alternately repeated in magnitude every time the layer moves. This reduces the parasitic capacitance generated between the fifth coils L5 between the layers, the parasitic capacitance generated between the sixth coils L6 between the layers, and the parasitic capacitance generated between the layers of the fifth coil L5 and the sixth coil L6. .
  • At least a part (first loop conductor) of the first coil L1, the second coil L2, the third coil L3, and the fourth coil L4 constituting the matching circuits 13A and 13B is formed by the diode chip 11. It is provided in a layer between the buried layer and the mounting surface of the stacked body 30.
  • at least a part (second loop conductor) of the fifth coil L5 and the sixth coil L6 constituting the common mode choke coil 301 includes a layer in which the diode chip 11 is embedded and a mounting surface of the multilayer body 30. It is provided in a layer between the opposite surface.
  • the “first loop conductor” is almost all of the loop conductors constituting the first coil L1, the second coil L2, the third coil L3, and the fourth coil L4.
  • the “second loop conductor” is almost the entire loop conductor constituting the fifth coil L5 and the sixth coil L6.
  • the coupling between the matching circuits 13A and 13B and the common mode choke coil 301 is suppressed while suppressing an increase in size.
  • the semiconductor substrate constituting the diode chip 11 is at ground potential, stray capacitance is generated between the common mode choke coil 301 and the ground when the distance between the common mode choke coil 301 and the diode chip 11 is short.
  • the diode chip 11 is offset from the matching circuits 13A and 13B. That is, an electromagnetic gap is formed between the diode chip 11 and the common mode choke coil 301. As a result, stray capacitance generated between the common mode choke coil 301 and the ground is suppressed.
  • the composite device 310D of the present embodiment is a single component configured in a single package. That is, the composite device 310D is mounted on a circuit board or the like.
  • FIG. 18 is a diagram showing the ESD protection characteristics of the composite device 310D of the present embodiment. Specifically, the discharge voltage waveform when contact 8 kV was applied was confirmed according to the IEC61000-4-2 test standard. This test standard is a standard applied to immunity evaluation of electronic equipment against electrostatic discharge generated directly from an operator or from a nearby object in a low relative humidity environment.
  • FIG. 19 is a diagram showing insertion loss characteristics of the composite device 310D of the present embodiment and the common mode filter of the comparative example.
  • the common mode filter of the comparative example is obtained by removing the first coil L1, the second coil L2, the third coil L3, and the fourth coil L4 from the common mode filter of the present embodiment.
  • the vertical axis represents the insertion loss
  • the horizontal axis represents the frequency.
  • a common mode signal for example, it satisfies the rule that it is attenuated by -10 dB or more in a frequency band of 1.8 GHz to 3.8 GHz, and for a differential mode signal, For example, it satisfies the requirement of less than -3dB at 7.5GHz or less.
  • Sixth coil NP Neutral points S1-S17 ... Insulating resin layer SL1 ... First line SL2 ... Second line SP ... Resin space T1 ... 1st terminal T2 ... 2nd terminal T3 ... 3rd terminal T4 ... 4th terminal T5 ... 5th end T6 ... sixth terminal TR ... trench V ... interlayer connection conductor Z1 ... first region Z2 ... second region 10 ... laminated body 11, 12 ... diode chip 13A, 13B ... matching circuit 30 ... laminated body 101C, 102C ... ESD protection circuit 101D ... ESD protection device 101E, 102E ... ESD protection circuit (equivalent circuit) 210 ... differential transmission line 301 ... common mode choke coil 310C ... composite device circuit 310D ... composite device

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Abstract

ＥＳＤ保護デバイス（１０１Ｄ）は、第１平衡ポートを構成する第１端子（Ｔ１）および第２端子（Ｔ２）と、第２平衡ポートを構成する第３端子（Ｔ３）および第４端子（Ｔ４）と、グランド電極（ＥＧ）に導通するグランド端子（ＧＮＤ）とを備える。第１端子（Ｔ１）と第３端子（Ｔ３）との間には、第１ＥＳＤ保護回路のインダクタンス成分を打ち消す、第１コイルおよび第３コイルを形成されていて、第２端子（Ｔ２）と第４端子（Ｔ４）との間には、第２ＥＳＤ保護回路のインダクタンス成分を打ち消す、第２コイルおよび第４コイルを形成されている。

Description

ＥＳＤ保護回路、差動伝送線路、コモンモードフィルタ回路、ＥＳＤ保護デバイスおよび複合デバイス
　本発明は、ＥＳＤ保護回路、それを備える差動伝送線路およびコモンモードフィルタ回路、ＥＳＤ保護デバイスおよび複合デバイスに関する。
　高周波伝送線路に接続された回路を、この高周波伝送線路に侵入するサージ電圧から保護するために、高周波伝送線路にＥＳＤ（electro-static discharge）保護回路を備えた装置が例えば特許文献１に示されている。また、積層体の内部に形成された空洞部に、対向配置された放電電極を備える、スパークギャップ構造のＥＳＤ保護素子は特許文献２に示されている。
特開２００１－３２７０６９号公報 特許第４２４７５８１号公報
　特許文献１に示されるように、ツェナーダイオードのＰＮ接合における逆方向特性の安定した降伏領域を利用したＥＳＤ保護素子は、一般に、スパークギャップ構造のＥＳＤ保護素子に比べて、ＥＳＤ放電の開始電圧が低く、回路に印加されるサージ電圧を低く抑えることができる。
　ところが、このようなツェナーダイオードを備えるＥＳＤ保護素子においては、ツェナーダイオードのＰＮ接合部に逆バイアス電圧が印加されることにより発生する空乏層に寄生容量が生じる。一方、ＥＳＤ保護素子の内部およびＥＳＤ保護素子の外部において、ＥＳＤの電流経路にはＥＳＬ（等価直列インダクタンス）成分があり、このインダクタンス成分とツェナーダイオードの寄生容量とによってＬＣ直列共振回路が構成される。すなわち、伝送線路が第１線路と第２線路とで構成される差動伝送線路である場合、上記共振回路が第１線路と第２線路との間に接続される構成となる。このような伝送線路では、上記共振回路の影響を受けて、伝送特性が低下するおそれがある。
　本発明の目的は、ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分と、ＥＳＤ保護回路の寄生容量と、による共振が抑制されたＥＳＤ保護回路、それを備える差動伝送線路およびコモンモードフィルタ回路、ＥＳＤ保護デバイスおよび複合デバイスを提供することにある。
（１）本発明のＥＳＤ保護回路は、
　第１平衡ポートを構成する第１端子および第２端子と、
　第２平衡ポートを構成する第３端子および第４端子と、
　第１ツェナーダイオードを含み、前記第１端子と前記第３端子との間の第１接続点とグランドとの間に接続された、第１ＥＳＤ保護回路と、
　第２ツェナーダイオードを含み、前記第２端子と前記第４端子との間の第２接続点とグランドとの間に接続され、第１ＥＳＤ保護回路に対して対称の第２ＥＳＤ保護回路と、
　前記第１端子と前記第１接続点との間に直列に挿入された第１コイルと、
　前記第１コイルと和動接続され、前記第３端子と前記第１接続点との間に直列に挿入された第３コイルと、
　前記第２端子と前記第２接続点との間に直列に挿入された第２コイルと、
　前記第２コイルと和動接続され、前記第４端子と前記第２接続点との間に直列に挿入された第４コイルと、
　を備えることを特徴とする。
　上記構成により、第１コイルと第２コイルとの結合による相互インダクタンスは、等価的な負のインダクタンスであり、これが第１ＥＳＤ保護回路に対して直列に挿入されることになるので、第１ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分が抑制される。同様に、第２ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分が抑制される。そのため、第１ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分と、第１ＥＳＤ保護回路の容量成分と、で構成される共振回路の共振周波数、第２ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分と、第２ＥＳＤ保護回路の容量成分と、で構成される共振回路の共振周波数、はいずれも非常に高くできる。したがって、このＥＳＤ保護回路が接続される回路や線路の搬送周波数帯域において、ＥＳＤ保護回路に不要な共振が生じるのを抑制できる。
　また、第１ＥＳＤ保護回路と第２ＥＳＤ保護回路のそれぞれの一端はグランドに共通接続されるので、このＥＳＤ保護回路が接続される外部の回路の影響を受けることなく、第１接続点から第２接続点までの経路に生じるインダクタンス成分は固定される。そのため、上記インダクタンス成分の抑制効果は外部の回路の影響を受けない。
（２）上記（１）において、前記第１コイルおよび前記第２コイルは、それらのコイル開口が平面視で少なくとも一部で重なる第１領域に形成され、前記第３コイルおよび前記第４コイルは、それらのコイル開口が平面視で少なくとも一部で重なる第２領域に形成され、前記第１領域と前記第２領域との間に前記第１ＥＳＤ保護回路および前記第２ＥＳＤ保護回路が形成された構造であることが好ましい。これにより、限られた厚み寸法内に、第１、第２のＥＳＤ保護回路、および第１、第２、第３、第４の各コイルを配置できる。また、第１、第２、第３、第４の各コイルと第１、第２のＥＳＤ保護回路との不要結合も回避しやすい。
（３）上記（１）または（２）において、前記第１ツェナーダイオードに対して逆方向、且つ前記第２ツェナーダイオードに対して逆方向に接続される第３ツェナーダイオードを備え、
　前記第１ＥＳＤ保護回路は、前記第１ツェナーダイオードと前記第３ツェナーダイオードとの直列回路であり、前記第２ＥＳＤ保護回路は、前記第２ツェナーダイオードと前記第３ツェナーダイオードとの直列回路であることが好ましい。この構造により、平衡ポートとグランドとの間に印加されるサージ電圧の極性に依存せず、ＥＳＤ保護を行うことができる。
（４）上記（１）から（３）のいずれかにおいて、前記第１コイルと前記第３コイルとの結合による相互インダクタンスは、前記第１ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分を相殺する値であり、前記第２コイルと前記第４コイルとの結合による相互インダクタンスは、前記第２ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分を相殺する値であることが好ましい。これにより、第１ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分および、第２ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分が相殺されて、上記共振回路の共振周波数はいずれも非常に高くできる。
（５）本発明の差動伝送線路は、
　第１線路および第２線路を有し、差動信号を伝送する差動伝送線路と、当該差動伝送線路に接続されたＥＳＤ保護回路と、を有し、
　前記ＥＳＤ保護回路は、
　前記差動伝送線路に接続される第１平衡ポートを構成する第１端子および第２端子と、
　前記差動伝送線路に接続される第２平衡ポートを構成する第３端子および第４端子と、
　を備え、
　第１ツェナーダイオードを含み、前記第１端子と前記第３端子との間の第１接続点とグランドとの間に接続された、第１ＥＳＤ保護回路と、
　第２ツェナーダイオードを含み、前記第２端子と前記第４端子との間の第２接続点とグランドとの間に接続され、第１ＥＳＤ保護回路に対して対称の第２ＥＳＤ保護回路と、
　前記第１端子と前記第１接続点との間に直列に挿入された第１コイルと、
　前記第１コイルと和動接続され、前記第３端子と前記第１接続点との間に直列に挿入された第３コイルと、
　前記第２端子と前記第２接続点との間に直列に挿入された第２コイルと、
　前記第２コイルと和動接続され、前記第４端子と前記第２接続点との間に直列に挿入された第４コイルと、
　を備えることを特徴とする。
　上記構成により、第１ＥＳＤ保護回路の容量成分と、そのＥＳＤ電流経路に生じるインダクタンス成分とで構成される共振回路および、第２ＥＳＤ保護回路の容量成分と、そのＥＳＤ電流経路に生じるインダクタンス成分とで構成される共振回路の共振周波数を搬送周波数帯よりも高い周波数帯に移動させることができ、より高周波数帯まで、差動伝送線路としての特性を維持できる。
（６）本発明のコモンモードフィルタ回路は、
　コモンモードチョークコイルと、当該コモンモードチョークコイルに接続されたＥＳＤ保護回路と、を有するコモンモードフィルタ回路であって、
　第１平衡ポートを構成する第１端子および第２端子と、
　第２平衡ポートを構成する第３端子および第４端子と、
　第３平衡ポートを構成する第５端子および第６端子と、
　前記ＥＳＤ保護回路は、
　第１ツェナーダイオードを含み、前記第１端子と前記第３端子との間の第１接続点とグランドとの間に接続された、第１ＥＳＤ保護回路と、
　第２ツェナーダイオードを含み、前記第２端子と前記第４端子との間の第２接続点とグランドとの間に接続され、第１ＥＳＤ保護回路に対して対称の第２ＥＳＤ保護回路と、
　前記第１端子と前記第１接続点との間に直列に挿入された第１コイルと、
　前記第１コイルと和動接続され、前記第３端子と前記第１接続点との間に直列に挿入された第３コイルと、
　前記第２端子と前記第２接続点との間に直列に挿入された第２コイルと、
　前記第２コイルと和動接続され、前記第４端子と前記第２接続点との間に直列に挿入された第４コイルと、を備え、
　前記コモンモードチョークコイルは、
　前記第３端子と前記第５端子との間に接続された第５コイルと、
　前記第４端子と前記第６端子との間に接続され、前記第５コイルと結合する第６コイルと、を備える、
　ことを特徴とする。
　上記構成により、第１ＥＳＤ保護回路の容量成分と、そのＥＳＤ電流経路に生じるインダクタンス成分とで構成される共振回路および、第２ＥＳＤ保護回路の容量成分と、そのＥＳＤ電流経路に生じるインダクタンス成分とで構成される共振回路の共振周波数を搬送周波数帯よりも高い周波数帯に移動させることができ、より高周波数帯まで、コモンモードフィルタ回路としての特性を維持できる。
（７）本発明のＥＳＤ保護デバイスは、
　複数の絶縁性樹脂層を積層してなる積層体と、
　前記積層体の実装面に形成された複数の端子電極と、
　前記積層体に埋設され、ダイオードが構成されたＥＳＤ保護用半導体チップ部品と、
　前記積層体の内部に設けられ、前記ＥＳＤ保護用半導体チップ部品と前記複数の端子電極との間に接続された整合回路と、
　を備え、
　前記整合回路は、前記絶縁性樹脂層に設けられたループ状導体パターンを含み、
　前記ループ状導体パターンは、前記ＥＳＤ保護用半導体チップ部品が埋設された層と前記積層体の前記実装面との間の層に設けられている、
　ことを特徴とする。
　上記構成により、実装用端子電極から整合回路を介してＥＳＤ保護用半導体チップ部品までの経路が最短化され、不要な寄生成分（特に寄生インダクタンス成分）が生じにくくなるので、ＥＳＤ保護時のピーク電圧をより抑制できる。すなわち、ＥＳＤ回路のＥＳＤ保護性能を維持できる。
（８）本発明の複合デバイスは、
　複数の絶縁性樹脂層を積層してなる積層体と、
　前記積層体の実装面に形成された複数の端子電極と、
　前記積層体に埋設され、ダイオードが構成されたＥＳＤ保護用半導体チップ部品と、
　前記積層体の内部に設けられ、前記ＥＳＤ保護用半導体チップ部品と前記複数の端子電極との間に接続された整合回路と、
　前記整合回路と前記複数の端子電極との間に接続され、前記積層体の内部に設けられたコモンモードフィルタ回路と、
　を備え、
　前記整合回路は、前記絶縁性樹脂層に設けられた第１ループ状導体パターンを含み、前記コモンモードフィルタ回路は、前記絶縁性樹脂層に設けられた第２ループ状導体パターンを含み、
　前記第１ループ状導体パターンは、前記ＥＳＤ保護用半導体チップ部品が埋設された層と前記積層体の前記実装面との間の層に設けられていて、前記第２ループ状導体パターンは、前記ＥＳＤ保護用半導体チップ部品が埋設された層と、前記積層体の前記実装面とは反対側の面と、の間の層に設けられている、
　ことを特徴とする。
　上記構成により、実装用端子電極と整合回路との間に不要な寄生成分が生じにくくなる。また、コモンモードフィルタ回路に比べて、ＥＳＤ保護回路が実装用端子電極に近い位置に配置されるので、実装用端子電極とＥＳＤ保護回路との間に不要な寄生成分が生じにくくなる。これにより、ＥＳＤ保護時のピーク電圧をより抑制でき、ＥＳＤ回路のＥＳＤ保護性能を維持できる。
　本発明によれば、ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分と、ＥＳＤ保護回路の寄生容量と、による共振が抑制されたＥＳＤ保護回路、それを備える差動伝送線路およびコモンモードフィルタ回路、ＥＳＤ保護デバイスおよび複合デバイスが得られる。
図１（Ａ）は第１の実施形態に係るＥＳＤ保護デバイス１０１Ｄの内部構造を表す平面図であり、図１（Ｂ）は図１（Ａ）におけるＢ－Ｂ部分の断面図である。 図２は、ダイオードチップ１１を除いた状態でのＥＳＤ保護デバイス１０１Ｄの平面図である。 図３はＥＳＤ保護デバイス１０１Ｄの下面図である。 図４は積層体１０の各層に形成される導体パターンの一部を示す図である。 図５は第１の実施形態に係るＥＳＤ保護回路１０１Ｃの回路図であり、ＥＳＤ保護デバイス１０１Ｄの回路図でもある。 図６（Ａ）（Ｂ）は、第１コイルＬ１と第３コイルＬ３との結合による相互インダクタンスと、ＥＳＤ電流経路に生じるインダクタンス成分との関係を示す図である。 図７は、第１の実施形態に係るＥＳＤ保護回路１０１Ｅの回路図であり、ＥＳＤ電流経路のインダクタンス成分を含めて表した、ＥＳＤ保護デバイス１０１Ｄの等価回路図である。 図８はダイオードチップ１１の構成を示す断面図である。 図９（Ａ）は、第１コイルＬ１のインダクタンス、第３コイルＬ３のインダクタンス、第１コイルＬ１と第３コイルＬ３との結合係数ｋ、ＥＳＤ電流経路中の寄生容量Ｃｄ１およびインダクタンス成分ＥＳＬ１のそれぞれの値の一例を示す回路図である。図９（Ｂ）は第１コイルＬ１、第２コイルＬ２を設けない状態の、比較例としての回路図であり、図９（Ｃ）はインダクタンス成分が無いものとしたときの、比較例としての回路図である。 図１０は、図９（Ａ）（Ｂ）（Ｃ）に示した３つの差動伝送線路の通過特性を示す図である。 図１１は第２の実施形態に係るＥＳＤ保護回路１０２Ｃの回路図である。 図１２は、第２の実施形態に係るＥＳＤ保護回路の、ＥＳＤ電流経路のインダクタンス成分を含めて表した、ＥＳＤ保護回路１０２Ｅの回路図である。 図１３はダイオードチップ１２の構成を示す断面図である。 図１４は、第３の実施形態に係る差動伝送線路の回路図であり、送信側増幅回路ＡＭＰｔと受信側増幅回路ＡＭＰｒとの間の差動伝送線路２１０を示す図である。 図１５は、第４の実施形態に係る複合デバイス回路３１０Ｃの回路図である。 図１６は、第４の実施形態に係る複合デバイスの各層に形成される導体パターンの一例を示す図である。 図１７は、第４の実施形態に係る複合デバイス３１０Ｄの、内部を透視した概略正面図である。 図１８は第４の実施形態の複合デバイス３１０ＤのＥＳＤ保護特性を示す図である。 図１９は、第４の実施形態の複合デバイス３１０Ｄとその比較例のコモンモードフィルタの挿入損失特性を示す図である。
　以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
《第１の実施形態》
　図１（Ａ）は第１の実施形態に係るＥＳＤ保護デバイス１０１Ｄの内部構造を表す平面図であり、図１（Ｂ）は図１（Ａ）におけるＢ－Ｂ部分の断面図である。図２は後述するダイオードチップ１１を除いた状態でのＥＳＤ保護デバイス１０１Ｄの平面図である。図３はＥＳＤ保護デバイス１０１Ｄの下面図である。
　ＥＳＤ保護デバイス１０１Ｄは、所定の導体パターンを形成した樹脂シートの積層体（樹脂多層基板）で構成されている。この積層体１０の内部にダイオードチップ１１が埋設されている。このダイオードチップ１１は「ダイオードが構成されたＥＳＤ保護用半導体チップ部品」の一例である。
　ＥＳＤ保護デバイス１０１Ｄの素体は、複数の絶縁性樹脂層の積層体（樹脂多層基板）で構成される。絶縁性樹脂層Ｓ１～Ｓ７は、代表的にはポリイミドや液晶ポリマ等の熱可塑性樹脂シートである。積層体は、これら熱可塑性樹脂層（シート）Ｓ１～Ｓ７がその表面同士で融着したものである。各熱可塑性樹脂シートを一括積層し、加熱および加圧することで、一体化される。なお、各熱可塑性樹脂シート間には接着材層を有していてもよい。
　ダイオードチップ１１は、第１ツェナーダイオード、第２ツェナーダイオードおよび第３ツェナーダイオードを備える。これらのツェナーダイオードによって第１ＥＳＤ保護回路および第２ＥＳＤ保護回路が構成される。ダイオードチップ１１の構造は後に詳述する。
　ＥＳＤ保護デバイス１０１Ｄは、第１平衡ポートを構成する第１端子Ｔ１および第２端子Ｔ２と、第２平衡ポートを構成する第３端子Ｔ３および第４端子Ｔ４と、グランド電極に導通するグランド端子ＧＮＤと、を有する。
　図４は上記積層体１０の各層に形成される導体パターンの一部を示す図である。図４において層Ｓ１の下面には第１端子Ｔ１、第２端子Ｔ２、第３端子Ｔ３、第４端子Ｔ４、グランド端子ＧＮＤおよびグランド電極ＥＧが形成されている。積層体１０の下面にはレジスト膜が形成され、そのレジスト膜から露出した部分が、図３に示したような実装用の端子として用いられる。層Ｓ２には、第３コイルＬ３、第４コイルＬ４を構成するループ状導体パターンがそれぞれ形成されている。層Ｓ３には、第１コイルＬ１、第２コイルＬ２を構成するループ状導体パターンがそれぞれ形成されている。層Ｓ４はダイオードチップ１１の搭載（埋設）される位置を示す。
　このように、積層体の内部にはループ状導体や引き回し導体等が形成されている。ループ状導体を構成するループ状導体パターン（面内導体）は熱可塑性樹脂シートの表面に設けられた銅等の金属箔をフォトリソグラフィーおよびエッチングによってパターニングしたものである。層間接続導体（ビアホール導体）Ｖは熱可塑性樹脂シートに形成したビアホール導体用孔に錫等を主成分とする金属材料を充填したものである。
　ダイオードチップ１１の第１端子Ｔ１、第２端子Ｔ２、第３端子Ｔ３、第４端子Ｔ４、およびグランド端子ＧＮＤの表面には銅めっきが施されている。
　各熱可塑性樹脂シートの加熱加圧時に、ビアホール導体用孔に充填された金属材料が金属化するとともに、第１端子Ｔ１、第２端子Ｔ２、第３端子Ｔ３、第４端子Ｔ４、およびグランド端子ＧＮＤに接合（例えば液相拡散接合：Transient Liquid Phase Diffusion Bonding）する。
　積層体裏面の上記第１端子Ｔ１、第２端子Ｔ２、第３端子Ｔ３、第４端子Ｔ４、およびグランド端子ＧＮＤも、熱可塑性樹脂シートの表面に設けられた銅等の金属箔をフォトリソグラフィーおよびエッチングによってパターニングしたものである。但し、それらの表面には、Ｎｉ／ＡｕやＮｉ／Ｓｎ等のめっき膜が付与されている。
　図１（Ａ）において、第１コイルＬ１および第３コイルＬ３は絶縁性樹脂層Ｓ１～Ｓ７の積層方向に沿った巻回軸（中心軸）を有したコイルパターンであり、第１領域Ｚ１は、上記第１コイルＬ１および第３コイルＬ３のコイル開口が平面視で少なくとも一部で重なる領域である。同様に、第２コイルＬ２および第４コイルＬ４は絶縁性樹脂層Ｓ１～Ｓ７の積層方向に沿った巻回軸（中心軸）を有したコイルパターンであり、第２領域Ｚ２は、上記第２コイルＬ２および第４コイルＬ４のコイル開口が平面視で少なくとも一部で重なる領域である。このように、第１領域Ｚ１と第２領域Ｚ２との間に、第１ＥＳＤ保護回路および第２ＥＳＤ保護回路を構成するダイオードチップ１１が配置される。すなわち、積層方向からの平面視で、第１コイルＬ１、第２コイルＬ２、第３コイルＬ３および第４コイルＬ４を構成するコイルパターンの開口部（内径エリア）の全面をダイオードチップ１１が覆わないように配置される。この構造により、第１コイルＬ１、第２コイルＬ２、第３コイルＬ３および第４コイルＬ４のＱ値の低減が抑制される。また、限られた厚み寸法内に、第１、第２のＥＳＤ保護回路、および第１、第２、第３、第４の各コイルを配置できる。また、第１、第２、第３、第４の各コイルと第１、第２のＥＳＤ保護回路との不要結合も回避される。
　上述のとおり、本実施形態のＥＳＤ保護デバイス１０１Ｄは単一のパッケージに構成された単一の部品である。すなわち、このＥＳＤ保護デバイス１０１Ｄは回路基板等に実装される。
　図５は本実施形態のＥＳＤ保護回路１０１Ｃの回路図である。この回路図は、ＥＳＤ保護デバイス１０１Ｄの回路図でもある。第１コイルＬ１と第３コイルＬ３は直列接続されていて、その接続点が第１接続点ＣＮ１である。この接続点ＣＮ１は、本発明に係る「第１端子（Ｔ１）と第３端子（Ｔ３）との間の第１接続点」に相当する。また、第２コイルＬ２と第４コイルＬ４は直列接続されていて、その接続点が第２接続点ＣＮ２である。この接続点ＣＮ２は、本発明に係る「第２端子（Ｔ２）と第４端子（Ｔ４）との間の第２接続点」に相当する。
　第１コイルＬ１と第３コイルＬ３とは和動接続されていて、第２コイルＬ２と第４コイルＬ４は和動接続されている。第１コイルＬ１と第３コイルＬ３とで整合回路１３Ａが構成されていて、第２コイルＬ２と第４コイルＬ４とで整合回路１３Ｂが構成されている。
　ダイオードチップ１１は、外面に第１電極Ｅ１、第２電極Ｅ２、第３電極Ｅ３を有し、内部に第１ツェナーダイオードＤ１、第２ツェナーダイオードＤ２および第３ツェナーダイオードＤ３を有する。第１ツェナーダイオードＤ１と第２ツェナーダイオードＤ２は、第１電極Ｅ１と第２電極Ｅ２との間に互いに逆方向に直列接続されている。第３ツェナーダイオードＤ３は、第１ツェナーダイオードＤ１と第２ツェナーダイオードＤ２との接続点と第３電極Ｅ３との間に接続されている。
　第１ツェナーダイオードＤ１は、第１接続点ＣＮ１とグランド電極との間に、第３ツェナーダイオードＤ３を介して接続されている。同様に、第２ツェナーダイオードＤ２は、第２接続点ＣＮ２とグランド電極との間に、第３ツェナーダイオードＤ３を介して接続されている。第１ツェナーダイオードＤ１と第３ツェナーダイオードＤ３との直列回路は第１ＥＳＤ保護回路を構成し、第２ツェナーダイオードＤ２と第３ツェナーダイオードＤ３との直列回路は第２ＥＳＤ保護回路を構成する。第２ＥＳＤ保護回路は第１ＥＳＤ保護回路に対して対称である。
　図６（Ａ）（Ｂ）は、上記第１コイルＬ１と第３コイルＬ３との結合による相互インダクタンスと、ＥＳＤ電流の経路に生じるインダクタンス成分との関係を示す図である。図６（Ａ）においてキャパシタＣｄ１は第１ツェナーダイオードＤ１の空乏層に生じる寄生容量である。（第１ツェナーダイオードＤ１（図５参照）は第１接続点ＣＮ１と仮想グランドとの間に接続されている。）インダクタＥＳＬ１は、ＥＳＤ電流の経路（第１接続点ＣＮ１とグランドとの間、すなわち第１ツェナーダイオードおよび第１ツェナーダイオードが接続される導体パターンの一部）に生じるインダクタンス成分である。図６（Ａ）に示す第１コイルＬ１と第３コイルＬ３との結合によるトランスは、図６（Ｂ）に示すようなＴ型等価回路で表される。このように、第１コイルＬ１と第３コイルＬ３との結合による相互インダクタンス－Ｍは第１接続点ＣＮ１とグランドとの間に等価的に直列に接続される。第１コイルＬ１と第３コイルＬ３との結合係数をｋで表すと、Ｍ＝ｋ＊√（Ｌ１＊Ｌ２）の関係にある。
　上記第１コイルＬ１と第３コイルＬ３とは和動接続されているので、上記相互インダクタンスは負のインダクタンスである。そのため、上記ＥＳＤ保護デバイスのＥＳＤ電流経路に生じるインダクタンス成分が相殺される方向に作用する。相互インダクタンスＭがインダクタＥＳＬ１のインダクタンスがと等しければ、ＥＳＤの電流経路のインダクタンス成分は０となる。なお、第２コイルＬ２と第４コイルＬ４との結合による相互インダクタンスと、ＥＳＤ電流経路に生じるインダクタンス成分との関係についても同様である。
　上述のとおり、図５に示した整合回路１３Ａ，１３Ｂは、ＥＳＤ電流の電流経路に生じるインダクタンス成分を相殺するＥＳＬキャンセル回路を構成する。この整合回路１３Ａ，１３Ｂは、図１（Ｂ）に示すように、ダイオードチップ１１が埋設された層と積層体１０の実装面との間の層に設ける。この構成により、実装用端子電極から整合回路１３Ａ，１３Ｂを介してダイオードチップ１１までの経路が最短化され、不要な寄生成分（特にインダクタンス成分）が生じにくくなるので、ＥＳＤ保護時のピーク電圧をより抑制できる。すなわち、ＥＳＤ回路のＥＳＤ保護性能を維持できる。
　図７は、本実施形態のＥＳＤ保護回路１０１Ｅの回路図であり、上記ＥＳＤ電流経路のインダクタンス成分を含めて表した、ＥＳＤ保護デバイス１０１Ｄの等価回路図である。ダイオードチップ１１内には、第１ツェナーダイオードＤ１に直列接続されるインダクタンス成分ＥＳＬ１１、第２ツェナーダイオードＤ２に直列接続されるインダクタンス成分ＥＳＬ２１、第３ツェナーダイオードＤ３に直列接続されるインダクタンス成分ＥＳＬ３１が含まれる。また、第１接続点ＣＮ１と第１電極Ｅ１との間にインダクタンス成分ＥＳＬ１２、第２接続点ＣＮ２と第２電極Ｅ２との間にインダクタンス成分ＥＳＬ２２、グランドと第３電極Ｅ３との間にインダクタンス成分ＥＳＬ３２がそれぞれ存在する。
　図６（Ｂ）に示したとおり、第１コイルＬ１と第３コイルＬ３との結合による負のインダクタンスでインダクタンス成分（ＥＳＬ１１，ＥＳＬ１２）は抑制され、第２コイルＬ２と第４コイルＬ４との結合による負のインダクタンスでインダクタンス成分（ＥＳＬ２１，ＥＳＬ２２）は抑制される。換言すると、インダクタンス成分（ＥＳＬ１１＋ＥＳＬ１２）を抑制（好ましくは相殺）する、第１コイルＬ１と第３コイルＬ３との結合による負のインダクタンス、が生じるように第１コイルＬ１と第３コイルＬ３との結合係数を定めればよい。同様に、インダクタンス成分（ＥＳＬ２１＋ＥＳＬ２２）を抑制（好ましくは相殺）する、第２コイルＬ２と第４コイルＬ４との結合による負のインダクタンス、が生じるように第２コイルＬ２と第４コイルＬ４との結合係数を定めればよい。
　図７に示した、第３ツェナーダイオードＤ３に直列接続されるインダクタンス成分ＥＳＬ３１、およびダイオードチップ１１の第３電極Ｅ３とグランドとの間に生じるインダクタンス成分ＥＳＬ３２はそのまま残るが、これらインダクタンス成分は、次に述べるように、等価的には存在しない。すなわち、ＥＳＤ保護デバイス１０１Ｄが平衡動作している限り、第１ツェナーダイオードＤ１と第２ツェナーダイオードＤ２との接続点は電位的には中性点（図７に示す点ＮＰ）である。この中性点ＮＰとグランドの電位とは等しいので、第３ツェナーダイオードＤ３に直列接続されるインダクタンス成分ＥＳＬ３１、およびダイオードチップ１１の第３電極Ｅ３とグランドとの間に生じるインダクタンス成分ＥＳＬ３２には信号電流が流れない。したがって、ＥＳＤ保護デバイス１０１Ｄは、これらインダクタンス成分の影響を実質的に受けない。
　なお、本実施形態で示したＥＳＤ保護デバイス１０１Ｄでは、第１接続点ＣＮ１とグランドとの間に、互いに逆方向に直列接続された２つのツェナーダイオードが挿入され、第２接続点ＣＮ２とグランドとの間に、互いに逆方向に直列接続された２つのツェナーダイオードが挿入されるので、正負、いずれのサージ電圧に対しても同じＥＳＤ保護特性を示す。
　図８は上記ダイオードチップ１１の構成を示す断面図である。ここでは、素子中にツェナーダイオードの記号およびインダクタンス成分をインダクタの記号で表している。このダイオードチップはＰ型シリコン基板P-subの表面にＮ－のエピタキシャル層を形成し、素子分離用のトレンチＴＲを形成し、Ｎ－のエピタキシャル層内に不純物を適切な濃度で注入することで、N＋ 領域を形成する。
　図８では図示を省略しているが、基板表面にSiO2等の絶縁膜を形成し、N＋ 領域の電極形成位置にコンタクトホールを形成し、その開口位置にＡｌ等の金属電極Ｅ１，Ｅ２，Ｅ３を形成する。
　次に、第１コイルＬ１と第３コイルＬ３との結合による相互インダクタンスでＥＳＤ電流経路中のインダクタンス成分を相殺したことによる伝送特性の改善効果について示す。図９（Ａ）は、第１コイルＬ１のインダクタンス、第３コイルＬ３のインダクタンス、第１コイルＬ１と第３コイルＬ３との結合係数ｋ、ＥＳＤ電流経路中の寄生容量Ｃｄ１およびインダクタンス成分ＥＳＬ１のそれぞれの値の一例を示す回路図である。図９（Ｂ）は第１コイルＬ１、第２コイルＬ２を設けない状態の、比較例としての回路図であり、図９（Ｃ）はインダクタンス成分が無いものとしたときの、比較例としての回路図である。
　図１０は、図９（Ａ）（Ｂ）（Ｃ）に示した３つの差動伝送線路の通過特性を示す図である。図９（Ｂ）に示した、第１コイルＬ１および第３コイルＬ３が無い、差動伝送線路では、寄生容量Ｃｄ１およびインダクタンス成分ＥＳＬ１とのＬＣ共振回路がトラップフィルタとして作用し、９ＧＨｚで－３ｄＢにまで減衰する。これに対し、図９（Ａ）に示した、本実施形態に係る伝送線路では、その帯域が１４．５ＧＨｚまで拡がる。なお、図９（Ｃ）に示した伝送線路では、インピーダンス不整合によって、本実施形態に係る伝送線路よりも特性は悪い。
《第２の実施形態》
　第２の実施形態では、第１、第２のＥＳＤ保護回路の構成が第１の実施形態とは異なるＥＳＤ保護デバイスの例を示す。
　図１１は第２の実施形態に係るＥＳＤ保護回路１０２Ｃの回路図である。第１の実施形態で図５に示したＥＳＤ保護回路１０１Ｃとは、ツェナーダイオードＤ３を備えない点で異なる。その他の構成は同じである。
　ダイオードチップ１２は、外面に第１電極Ｅ１、第２電極Ｅ２、第３電極Ｅ３を有し、内部に第１ツェナーダイオードＤ１および第２ツェナーダイオードＤ２を有する。第１ツェナーダイオードＤ１と第２ツェナーダイオードＤ２は、第１電極Ｅ１と第２電極Ｅ２との間に、互いに逆方向に直列接続されている。第１ツェナーダイオードＤ１と第２ツェナーダイオードＤ２との接続点は第３電極Ｅ３に接続されている。
　ＥＳＤ保護回路１０２Ｃおいて、第１ツェナーダイオードＤ１は第１ＥＳＤ保護回路を構成し、第２ツェナーダイオードＤ２は第２ＥＳＤ保護回路を構成する。
　図１２は、本実施形態のＥＳＤ保護回路を構成するＥＳＤ保護デバイスのＥＳＤ電流経路のインダクタンス成分を含めて表した、ＥＳＤ保護回路１０２Ｅの回路図である。ダイオードチップ１１内には、第１ツェナーダイオードＤ１に直列接続されるインダクタンス成分ＥＳＬ１１、第２ツェナーダイオードＤ２に直列接続されるインダクタンス成分ＥＳＬ２１、第１ツェナーダイオードＤ１と第２ツェナーダイオードＤ２との接続点から第３電極Ｅ３までのインダクタンス成分ＥＳＬ３１が含まれる。また、第１接続点ＣＮ１と第１電極Ｅ１との間にインダクタンス成分ＥＳＬ１２、第２接続点ＣＮ２と第２電極Ｅ２との間にインダクタンス成分ＥＳＬ２２、グランドと第３電極Ｅ３との間にインダクタンス成分ＥＳＬ３２がそれぞれ存在する。
　第１の実施形態で示したＥＳＤ保護回路１０１Ｃと同様に、第１コイルＬ１と第３コイルＬ３との結合による負のインダクタンスでインダクタンス成分（ＥＳＬ１１，ＥＳＬ１２）は相殺され、第２コイルＬ２と第４コイルＬ４との結合による負のインダクタンスでインダクタンス成分（ＥＳＬ２１，ＥＳＬ２２）は相殺される。また、中性点ＮＰとグランドの電位とは等しいので、インダクタンス成分ＥＳＬ３１，ＥＳＬ３２の影響は受けない。
　図１３は上記ダイオードチップ１２の構成を示す断面図である。ここでは、素子中にツェナーダイオードの記号およびインダクタンス成分をインダクタの記号で表している。このダイオードチップはＰ型シリコン基板P-subの表面にＮ－のエピタキシャル層を形成し、素子分離用のトレンチＴＲを形成し、Ｎ－のエピタキシャル層内に不純物を適切な濃度で注入することで、N＋ 領域およびＰ＋ 領域を形成する。その他の構成は、図８に示したダイオードチップ１１と同じである。
《第３の実施形態》
　第３の実施形態では、ＥＳＤ保護デバイスを備える差動伝送線路の例を示す。
　図１４は、送信側増幅回路ＡＭＰｔと受信側増幅回路ＡＭＰｒとの間の差動伝送線路２１０を示す図である。この差動伝送線路２１０は、第１線路ＳＬ１と第２線路ＳＬ２による差動伝送線路であり、差動信号を伝送する。この第１線路ＳＬ１と第２線路ＳＬ２との間にＥＳＤ保護回路１０１Ｃが挿入されている。すなわち、この例では、ＥＳＤ保護回路１０１Ｃの第１コイルＬ１と第３コイルＬ３が第１線路ＳＬ１に直列に接続されていて、ＥＳＤ保護回路１０１Ｃの第２コイルＬ２と第４コイルＬ４が第２線路ＳＬ２に直列に接続されている。
　ＥＳＤ保護回路１０１Ｃの構成は第１の実施形態で示したとおりである。
　上記構成により、ＥＳＤ保護回路１０１Ｃを構成するＥＳＤ保護デバイス内の寄生容量とインダクタンス成分とによるＬＣ共振回路の共振周波数は従来のＥＳＤ保護デバイスに比べて高いので、差動伝送線路２１０で扱える信号周波数の帯域を拡大できる。
《第４の実施形態》
　第４の実施形態では、ＥＳＤ保護デバイスおよびコモンモードチョークコイルを備える複合デバイスの例を示す。
　図１５は、複合デバイス回路３１０Ｃの回路図である。このコモンモードフィルタの第１端子Ｔ１と第２端子Ｔ２とで第１平衡ポートが構成され、第５端子Ｔ５と第６端子Ｔ６とで第３平衡ポートが構成される。これら第１平衡ポートおよび第３平衡ポートに差動回路や差動伝送線路が接続される。
　複合デバイス回路３１０Ｃは、コモンモードチョークコイル３０１と、このコモンモードチョークコイル３０１に接続されたＥＳＤ保護回路１０１Ｃと、を有する。コモンモードチョークコイル３０１は第５コイルＬ５とそれに結合する第６コイルＬ６とで構成される。ＥＳＤ保護回路１０１Ｃの構成は第１の実施形態で示したとおりである。
　図１６は本実施形態のコモンモードフィルタが構成される積層体の各層に形成される導体パターンの一例を示す図である。図１７は本実施形態の複合デバイス３１０Ｄの、内部を透視した概略正面図である。複合デバイス３１０Ｄは、所定の導体パターンを形成した樹脂シートの積層体（樹脂多層基板）で構成されている。この積層体３０の内部にダイオードチップ１１が埋設されている。ダイオードチップ１１の構成は第１の実施形態で示したものと同じである。積層体３０の下面に、表面実装用の第１端子Ｔ１、第２端子Ｔ２、第５端子Ｔ５、第６端子Ｔ６および２つのグランド端子ＧＮＤが露出している。
　積層体３０のうち下層にＥＳＤ保護回路１０１Ｃが構成されていて、上層にコモンモードチョークコイル３０１が構成されている。コモンモードチョークコイル３０１とダイオードチップ１１との間には導体パターンの無い樹脂空間ＳＰが介在している。そのため、コモンモードチョークコイル３０１の第５コイルＬ５および第６コイルＬ６とダイオードチップ１１の導体との不要結合は回避される。また、ＥＳＤ保護回路１０１Ｃ内の各コイルＬ１，Ｌ２，Ｌ３，Ｌ４とコモンモードチョークコイル３０１の各コイルＬ５，Ｌ６との間にダイオードチップ１１が介在しているので、ＥＳＤ保護回路１０１Ｃ内の各コイルＬ１，Ｌ２，Ｌ３，Ｌ４とコモンモードチョークコイル３０１の各コイルＬ５，Ｌ６との不要結合も回避される。
　図１６においては、各層Ｓ１～Ｓ１７の下面図を表している。層Ｓ１の下面には第１端子Ｔ１、第２端子Ｔ２、第５端子Ｔ５、第６端子Ｔ６、グランド端子ＧＮＤおよびグランド電極ＥＧが形成されている。積層体３０の下面にはレジスト膜が形成され、そのレジスト膜から露出した部分が、表面実装用の端子として用いられる。層Ｓ２には、第１コイルＬ１、第２コイルＬ２の導体パターンがそれぞれ形成されている。層Ｓ３には、第３コイルＬ３、第４コイルＬ４の導体パターンがそれぞれ形成されている。層Ｓ４にはダイオードチップ１１を搭載（埋設）するための開口部ＣＡが形成されている。
　図１６において、層Ｓ９から層Ｓ１７に亘って、第５コイルＬ５および第６コイルＬ６が形成されている。第５コイルＬ５と第６コイルＬ６は、層が移る毎に外周側と内周側との位置関係が入れ替わる。このことにより、第５コイルＬ５と第６コイルＬ６のインダクタンスを等しくし、差動線路の平衡を保っている。また、第５コイルＬ５および第６コイルＬ６の径は、層が移る毎に大小を交互に繰り返す。このことにより、層間で第５コイルＬ５同士に生じる寄生容量、層間で第６コイルＬ６同士に生じる寄生容量、第５コイルＬ５と第６コイルＬ６との層間に生じる寄生容量をそれぞれ小さくしている。
　上述のとおり、整合回路１３Ａ，１３Ｂを構成する、第１コイルＬ１、第２コイルＬ２、第３コイルＬ３、および第４コイルＬ４の少なくとも一部（第１ループ状導体）は、ダイオードチップ１１が埋設された層と積層体３０の実装面との間の層に設けられている。また、コモンモードチョークコイル３０１を構成する第５コイルＬ５および第６コイルＬ６の少なくとも一部（第２ループ状導体）は、ダイオードチップ１１が埋設された層と、積層体３０の実装面とは反対側の面と、の間の層に設けられている。本実施形態では、上記「第１ループ状導体」は、第１コイルＬ１、第２コイルＬ２、第３コイルＬ３、および第４コイルＬ４を構成するループ状導体の殆ど全部である。また、上記「第２ループ状導体」は、第５コイルＬ５および第６コイルＬ６を構成するループ状導体の殆ど全部である。
　このように整合回路１３Ａ，１３Ｂ用のコイルとコモンモードチョークコイル３０１とを配置することにより、大型化を抑制しつつ、整合回路１３Ａ，１３Ｂとコモンモードチョークコイル３０１との結合が抑制される。
　また、コモンモードチョークコイル３０１のＱ値の低減を抑制されるとともに、不要な共振点の出現が抑制される。
　なお、ダイオードチップ１１を構成する半導体基板はグランド電位であるので、コモンモードチョークコイル３０１とダイオードチップ１１との距離が近いと、コモンモードチョークコイル３０１とグランドとの間に浮遊容量が発生する。本実施形態では、ダイオードチップ１１は、整合回路１３Ａ，１３Ｂ側寄りにオフセット配置されている。すなわち、ダイオードチップ１１とコモンモードチョークコイル３０１との間に電磁気的な間隙が形成されている。このことにより、コモンモードチョークコイル３０１とグランドとの間に生じる浮遊容量は抑制される。
　上述のとおり、本実施形態の複合デバイス３１０Ｄは単一のパッケージに構成された単一の部品である。すなわち、この複合デバイス３１０Ｄは回路基板等に実装される。
　図１８は本実施形態の複合デバイス３１０ＤのＥＳＤ保護特性を示す図である。具体的には、IEC61000-4-2試験規格で、接触８ｋＶ印加時の放電電圧波形を確認した。この試験規格は、低い相対湿度環境で、操作者から直接、または近接物体から発生する静電気放電に対する電子機器のイミュニティ評価に適用される規格である。
　図１８に示すように、１ｎｓオーダーで応答し、且つ放電電圧は８０Ｖ未満に抑えられている。
　図１９は、本実施形態の複合デバイス３１０Ｄとその比較例のコモンモードフィルタの挿入損失特性を示す図である。比較例のコモンモードフィルタは、本実施形態のコモンモードフィルタから、第１コイルＬ１、第２コイルＬ２、第３コイルＬ３および第４コイルＬ４を除いたものである。図１９において、縦軸は挿入損失、横軸は周波数であり、本実施形態のコモンモード信号（ノイズ）の挿入損失S21(CC)E、比較例のコモンモード信号（ノイズ）の挿入損失S21(CC)P、本実施形態のディファレンシャルモード信号の挿入損失S21(DD)E、比較例のディファレンシャル信号の挿入損失S21(DD)P、をそれぞれ示している。
　図１９から明らかなように、コモンモード信号（ノイズ）に対しては、例えば1.8GHz以上3.8GHz以下の周波数帯域で、-10dB以上減衰させる、という規定を満足し、ディファレンシャルモード信号に対しては、例えば7.5GHz以下で-3dB未満という規定を満足している。
《他の実施形態》
　以上に示した各実施形態のうち、図５に示したＥＳＤ保護回路１０１Ｃでは、第１接続点ＣＮ１に第１ツェナーダイオードＤ１のカソードを接続し、第２接続点ＣＮ２に第２ツェナーダイオードＤ２のカソードを接続し、グランドに第３ツェナーダイオードＤ３のカソードを接続したが、これらツェナーダイオードＤ１，Ｄ２，Ｄ３の向きは逆であってもよい。同様に、図１１に示したＥＳＤ保護回路１０２Ｃにおいて、ツェナーダイオードＤ１，Ｄ２の向きは逆であってもよい。
　最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
ＡＭＰｒ…受信側増幅回路
ＡＭＰｔ…送信側増幅回路
Ｃｄ１…寄生容量
ＣＮ１…第１接続点
ＣＮ２…第２接続点
Ｄ１…第１ツェナーダイオード
Ｄ２…第２ツェナーダイオード
Ｄ３…第３ツェナーダイオード
Ｅ１…第１電極
Ｅ２…第２電極
Ｅ３…第３電極
ＥＧ…グランド電極
ＥＳＬ１…インダクタンス成分
ＥＳＬ１１，ＥＳＬ１２…インダクタンス成分
ＥＳＬ２１，ＥＳＬ２２…インダクタンス成分
ＥＳＬ３１，ＥＳＬ３２…インダクタンス成分
ＧＮＤ…グランド端子
Ｌ１…第１コイル
Ｌ２…第２コイル
Ｌ３…第３コイル
Ｌ４…第４コイル
Ｌ５…第５コイル
Ｌ６…第６コイル
ＮＰ…中性点
Ｓ１～Ｓ１７…絶縁性樹脂層
ＳＬ１…第１線路
ＳＬ２…第２線路
ＳＰ…樹脂空間
Ｔ１…第１端子
Ｔ２…第２端子
Ｔ３…第３端子
Ｔ４…第４端子
Ｔ５…第５端子
Ｔ６…第６端子
ＴＲ…トレンチ
Ｖ…層間接続導体
Ｚ１…第１領域
Ｚ２…第２領域
１０…積層体
１１，１２…ダイオードチップ
１３Ａ，１３Ｂ…整合回路
３０…積層体
１０１Ｃ，１０２Ｃ…ＥＳＤ保護回路
１０１Ｄ…ＥＳＤ保護デバイス
１０１Ｅ，１０２Ｅ…ＥＳＤ保護回路（等価回路）
２１０…差動伝送線路
３０１…コモンモードチョークコイル
３１０Ｃ…複合デバイス回路
３１０Ｄ…複合デバイス

Claims (8)

  1. 　第１平衡ポートを構成する第１端子および第２端子と、
    　第２平衡ポートを構成する第３端子および第４端子と、
    　第１ツェナーダイオードを含み、前記第１端子と前記第３端子との間の第１接続点とグランドとの間に接続された、第１ＥＳＤ保護回路と、
    　第２ツェナーダイオードを含み、前記第２端子と前記第４端子との間の第２接続点とグランドとの間に接続され、第１ＥＳＤ保護回路に対して対称の第２ＥＳＤ保護回路と、
    　前記第１端子と前記第１接続点との間に直列に挿入された第１コイルと、
    　前記第１コイルと和動接続され、前記第３端子と前記第１接続点との間に直列に挿入された第３コイルと、
    　前記第２端子と前記第２接続点との間に直列に挿入された第２コイルと、
    　前記第２コイルと和動接続され、前記第４端子と前記第２接続点との間に直列に挿入された第４コイルと、
    　を備える、ＥＳＤ保護回路。
  2. 　前記第１コイルおよび前記第２コイルは、それらのコイル開口が平面視で少なくとも一部で重なる第１領域に形成され、前記第３コイルおよび前記第４コイルは、それらのコイル開口が平面視で少なくとも一部で重なる第２領域に形成され、前記第１領域と前記第２領域との間に前記第１ＥＳＤ保護回路および前記第２ＥＳＤ保護回路が形成された、請求項１に記載のＥＳＤ保護回路。
  3. 　前記第１ツェナーダイオードに対して逆方向、且つ前記第２ツェナーダイオードに対して逆方向に接続される第３ツェナーダイオードを備え、
    　前記第１ＥＳＤ保護回路は、前記第１ツェナーダイオードと前記第３ツェナーダイオードとの直列回路であり、前記第２ＥＳＤ保護回路は、前記第２ツェナーダイオードと前記第３ツェナーダイオードとの直列回路である、請求項１または２に記載のＥＳＤ保護回路。
  4. 　前記第１コイルと前記第３コイルとの結合による相互インダクタンスは、前記第１ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分を相殺する値であり、前記第２コイルと前記第４コイルとの結合による相互インダクタンスは、前記第２ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分を相殺する値である、請求項１から３のいずれかに記載のＥＳＤ保護回路。
  5. 　第１線路および第２線路を有し、差動信号を伝送する差動伝送線路と、当該差動伝送線路に接続されたＥＳＤ保護回路と、を有する差動伝送線路であって、
    　前記ＥＳＤ保護回路は、
    　前記差動伝送線路に接続される第１平衡ポートを構成する第１端子および第２端子と、
    　前記差動伝送線路に接続される第２平衡ポートを構成する第３端子および第４端子と、
    　を備え、
    　第１ツェナーダイオードを含み、前記第１端子と前記第３端子との間の第１接続点とグランドとの間に接続された、第１ＥＳＤ保護回路と、
    　第２ツェナーダイオードを含み、前記第２端子と前記第４端子との間の第２接続点とグランドとの間に接続され、第１ＥＳＤ保護回路に対して対称の第２ＥＳＤ保護回路と、
    　前記第１端子と前記第１接続点との間に直列に挿入された第１コイルと、
    　前記第１コイルと和動接続され、前記第３端子と前記第１接続点との間に直列に挿入された第３コイルと、
    　前記第２端子と前記第２接続点との間に直列に挿入された第２コイルと、
    　前記第２コイルと和動接続され、前記第４端子と前記第２接続点との間に直列に挿入された第４コイルと、
    　を備えることを特徴とする差動伝送線路。
  6. 　コモンモードチョークコイルと、当該コモンモードチョークコイルに接続されたＥＳＤ保護回路と、を有するコモンモードフィルタ回路であって、
    　第１平衡ポートを構成する第１端子および第２端子と、
    　第２平衡ポートを構成する第３端子および第４端子と、
    　第３平衡ポートを構成する第５端子および第６端子と、
    　前記ＥＳＤ保護回路は、
    　第１ツェナーダイオードを含み、前記第１端子と前記第３端子との間の第１接続点とグランドとの間に接続された、第１ＥＳＤ保護回路と、
    　第２ツェナーダイオードを含み、前記第２端子と前記第４端子との間の第２接続点とグランドとの間に接続され、第１ＥＳＤ保護回路に対して対称の第２ＥＳＤ保護回路と、
    　前記第１端子と前記第１接続点との間に直列に挿入された第１コイルと、
    　前記第１コイルと和動接続され、前記第３端子と前記第１接続点との間に直列に挿入された第３コイルと、
    　前記第２端子と前記第２接続点との間に直列に挿入された第２コイルと、
    　前記第２コイルと和動接続され、前記第４端子と前記第２接続点との間に直列に挿入された第４コイルと、を備え、
    　前記コモンモードチョークコイルは、
    　前記第３端子と前記第５端子との間に接続された第５コイルと、
    　前記第４端子と前記第６端子との間に接続され、前記第５コイルと結合する第６コイルと、を備える、
    　コモンモードフィルタ回路。
  7. 　複数の絶縁性樹脂層を積層してなる積層体と、
    　前記積層体の実装面に形成された複数の端子電極と、
    　前記積層体に埋設され、ダイオードが構成されたＥＳＤ保護用半導体チップ部品と、
    　前記積層体の内部に設けられ、前記ＥＳＤ保護用半導体チップ部品と前記複数の端子電極との間に接続された整合回路と、
    　を備え、
    　前記整合回路は、前記絶縁性樹脂層に設けられたループ状導体パターンを含み、
    　前記ループ状導体パターンは、前記ＥＳＤ保護用半導体チップ部品が埋設された層と前記積層体の前記実装面との間の層に設けられている、
    　ＥＳＤ保護デバイス。
  8. 　複数の絶縁性樹脂層を積層してなる積層体と、
    　前記積層体の実装面に形成された複数の端子電極と、
    　前記積層体に埋設され、ダイオードが構成されたＥＳＤ保護用半導体チップ部品と、
    　前記積層体の内部に設けられ、前記ＥＳＤ保護用半導体チップ部品と前記複数の端子電極との間に接続された整合回路と、
    　前記整合回路と前記複数の端子電極との間に接続され、前記積層体の内部に設けられたコモンモードフィルタ回路と、
    　を備え、
    　前記整合回路は、前記絶縁性樹脂層に設けられた第１ループ状導体パターンを含み、前記コモンモードフィルタ回路は、前記絶縁性樹脂層に設けられた第２ループ状導体パターンを含み、
    　前記第１ループ状導体パターンは、前記ＥＳＤ保護用半導体チップ部品が埋設された層と前記積層体の前記実装面との間の層に設けられていて、前記第２ループ状導体パターンは、前記ＥＳＤ保護用半導体チップ部品が埋設された層と、前記積層体の前記実装面とは反対側の面と、の間の層に設けられている、
    　複合デバイス。
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