JPWO2017159282A1 - Ｅｓｄ保護回路、差動伝送線路、コモンモードフィルタ回路、ｅｓｄ保護デバイスおよび複合デバイス - Google Patents

Ｅｓｄ保護回路、差動伝送線路、コモンモードフィルタ回路、ｅｓｄ保護デバイスおよび複合デバイス Download PDF

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Abstract

ＥＳＤ保護デバイス（１０１Ｄ）は、第１平衡ポートを構成する第１端子（Ｔ１）および第２端子（Ｔ２）と、第２平衡ポートを構成する第３端子（Ｔ３）および第４端子（Ｔ４）と、グランド電極（ＥＧ）に導通するグランド端子（ＧＮＤ）とを備える。第１端子（Ｔ１）と第３端子（Ｔ３）との間には、第１ＥＳＤ保護回路のインダクタンス成分を打ち消す、第１コイルおよび第３コイルを形成されていて、第２端子（Ｔ２）と第４端子（Ｔ４）との間には、第２ＥＳＤ保護回路のインダクタンス成分を打ち消す、第２コイルおよび第４コイルを形成されている。

Description

本発明は、ＥＳＤ保護回路、それを備える差動伝送線路およびコモンモードフィルタ回路、ＥＳＤ保護デバイスおよび複合デバイスに関する。
高周波伝送線路に接続された回路を、この高周波伝送線路に侵入するサージ電圧から保護するために、高周波伝送線路にＥＳＤ（electro-static discharge）保護回路を備えた装置が例えば特許文献１に示されている。また、積層体の内部に形成された空洞部に、対向配置された放電電極を備える、スパークギャップ構造のＥＳＤ保護素子は特許文献２に示されている。
特開２００１−３２７０６９号公報 特許第４２４７５８１号公報
特許文献１に示されるように、ツェナーダイオードのＰＮ接合における逆方向特性の安定した降伏領域を利用したＥＳＤ保護素子は、一般に、スパークギャップ構造のＥＳＤ保護素子に比べて、ＥＳＤ放電の開始電圧が低く、回路に印加されるサージ電圧を低く抑えることができる。
ところが、このようなツェナーダイオードを備えるＥＳＤ保護素子においては、ツェナーダイオードのＰＮ接合部に逆バイアス電圧が印加されることにより発生する空乏層に寄生容量が生じる。一方、ＥＳＤ保護素子の内部およびＥＳＤ保護素子の外部において、ＥＳＤの電流経路にはＥＳＬ（等価直列インダクタンス）成分があり、このインダクタンス成分とツェナーダイオードの寄生容量とによってＬＣ直列共振回路が構成される。すなわち、伝送線路が第１線路と第２線路とで構成される差動伝送線路である場合、上記共振回路が第１線路と第２線路との間に接続される構成となる。このような伝送線路では、上記共振回路の影響を受けて、伝送特性が低下するおそれがある。
本発明の目的は、ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分と、ＥＳＤ保護回路の寄生容量と、による共振が抑制されたＥＳＤ保護回路、それを備える差動伝送線路およびコモンモードフィルタ回路、ＥＳＤ保護デバイスおよび複合デバイスを提供することにある。
（１）本発明のＥＳＤ保護回路は、
第１平衡ポートを構成する第１端子および第２端子と、
第２平衡ポートを構成する第３端子および第４端子と、
第１ツェナーダイオードを含み、前記第１端子と前記第３端子との間の第１接続点とグランドとの間に接続された、第１ＥＳＤ保護回路と、
第２ツェナーダイオードを含み、前記第２端子と前記第４端子との間の第２接続点とグランドとの間に接続され、第１ＥＳＤ保護回路に対して対称の第２ＥＳＤ保護回路と、
前記第１端子と前記第１接続点との間に直列に挿入された第１コイルと、
前記第１コイルと和動接続され、前記第３端子と前記第１接続点との間に直列に挿入された第３コイルと、
前記第２端子と前記第２接続点との間に直列に挿入された第２コイルと、
前記第２コイルと和動接続され、前記第４端子と前記第２接続点との間に直列に挿入された第４コイルと、
を備えることを特徴とする。
上記構成により、第１コイルと第２コイルとの結合による相互インダクタンスは、等価的な負のインダクタンスであり、これが第１ＥＳＤ保護回路に対して直列に挿入されることになるので、第１ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分が抑制される。同様に、第２ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分が抑制される。そのため、第１ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分と、第１ＥＳＤ保護回路の容量成分と、で構成される共振回路の共振周波数、第２ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分と、第２ＥＳＤ保護回路の容量成分と、で構成される共振回路の共振周波数、はいずれも非常に高くできる。したがって、このＥＳＤ保護回路が接続される回路や線路の搬送周波数帯域において、ＥＳＤ保護回路に不要な共振が生じるのを抑制できる。
また、第１ＥＳＤ保護回路と第２ＥＳＤ保護回路のそれぞれの一端はグランドに共通接続されるので、このＥＳＤ保護回路が接続される外部の回路の影響を受けることなく、第１接続点から第２接続点までの経路に生じるインダクタンス成分は固定される。そのため、上記インダクタンス成分の抑制効果は外部の回路の影響を受けない。
（２）上記（１）において、前記第１コイルおよび前記第２コイルは、それらのコイル開口が平面視で少なくとも一部で重なる第１領域に形成され、前記第３コイルおよび前記第４コイルは、それらのコイル開口が平面視で少なくとも一部で重なる第２領域に形成され、前記第１領域と前記第２領域との間に前記第１ＥＳＤ保護回路および前記第２ＥＳＤ保護回路が形成された構造であることが好ましい。これにより、限られた厚み寸法内に、第１、第２のＥＳＤ保護回路、および第１、第２、第３、第４の各コイルを配置できる。また、第１、第２、第３、第４の各コイルと第１、第２のＥＳＤ保護回路との不要結合も回避しやすい。
（３）上記（１）または（２）において、前記第１ツェナーダイオードに対して逆方向、且つ前記第２ツェナーダイオードに対して逆方向に接続される第３ツェナーダイオードを備え、
前記第１ＥＳＤ保護回路は、前記第１ツェナーダイオードと前記第３ツェナーダイオードとの直列回路であり、前記第２ＥＳＤ保護回路は、前記第２ツェナーダイオードと前記第３ツェナーダイオードとの直列回路であることが好ましい。この構造により、平衡ポートとグランドとの間に印加されるサージ電圧の極性に依存せず、ＥＳＤ保護を行うことができる。
（４）上記（１）から（３）のいずれかにおいて、前記第１コイルと前記第３コイルとの結合による相互インダクタンスは、前記第１ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分を相殺する値であり、前記第２コイルと前記第４コイルとの結合による相互インダクタンスは、前記第２ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分を相殺する値であることが好ましい。これにより、第１ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分および、第２ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分が相殺されて、上記共振回路の共振周波数はいずれも非常に高くできる。
（５）本発明の差動伝送線路は、
第１線路および第２線路を有し、差動信号を伝送する差動伝送線路と、当該差動伝送線路に接続されたＥＳＤ保護回路と、を有し、
前記ＥＳＤ保護回路は、
前記差動伝送線路に接続される第１平衡ポートを構成する第１端子および第２端子と、
前記差動伝送線路に接続される第２平衡ポートを構成する第３端子および第４端子と、
を備え、
第１ツェナーダイオードを含み、前記第１端子と前記第３端子との間の第１接続点とグランドとの間に接続された、第１ＥＳＤ保護回路と、
第２ツェナーダイオードを含み、前記第２端子と前記第４端子との間の第２接続点とグランドとの間に接続され、第１ＥＳＤ保護回路に対して対称の第２ＥＳＤ保護回路と、
前記第１端子と前記第１接続点との間に直列に挿入された第１コイルと、
前記第１コイルと和動接続され、前記第３端子と前記第１接続点との間に直列に挿入された第３コイルと、
前記第２端子と前記第２接続点との間に直列に挿入された第２コイルと、
前記第２コイルと和動接続され、前記第４端子と前記第２接続点との間に直列に挿入された第４コイルと、
を備えることを特徴とする。
上記構成により、第１ＥＳＤ保護回路の容量成分と、そのＥＳＤ電流経路に生じるインダクタンス成分とで構成される共振回路および、第２ＥＳＤ保護回路の容量成分と、そのＥＳＤ電流経路に生じるインダクタンス成分とで構成される共振回路の共振周波数を搬送周波数帯よりも高い周波数帯に移動させることができ、より高周波数帯まで、差動伝送線路としての特性を維持できる。
（６）本発明のコモンモードフィルタ回路は、
コモンモードチョークコイルと、当該コモンモードチョークコイルに接続されたＥＳＤ保護回路と、を有するコモンモードフィルタ回路であって、
第１平衡ポートを構成する第１端子および第２端子と、
第２平衡ポートを構成する第３端子および第４端子と、
第３平衡ポートを構成する第５端子および第６端子と、
前記ＥＳＤ保護回路は、
第１ツェナーダイオードを含み、前記第１端子と前記第３端子との間の第１接続点とグランドとの間に接続された、第１ＥＳＤ保護回路と、
第２ツェナーダイオードを含み、前記第２端子と前記第４端子との間の第２接続点とグランドとの間に接続され、第１ＥＳＤ保護回路に対して対称の第２ＥＳＤ保護回路と、
前記第１端子と前記第１接続点との間に直列に挿入された第１コイルと、
前記第１コイルと和動接続され、前記第３端子と前記第１接続点との間に直列に挿入された第３コイルと、
前記第２端子と前記第２接続点との間に直列に挿入された第２コイルと、
前記第２コイルと和動接続され、前記第４端子と前記第２接続点との間に直列に挿入された第４コイルと、を備え、
前記コモンモードチョークコイルは、
前記第３端子と前記第５端子との間に接続された第５コイルと、
前記第４端子と前記第６端子との間に接続され、前記第５コイルと結合する第６コイルと、を備える、
ことを特徴とする。
上記構成により、第１ＥＳＤ保護回路の容量成分と、そのＥＳＤ電流経路に生じるインダクタンス成分とで構成される共振回路および、第２ＥＳＤ保護回路の容量成分と、そのＥＳＤ電流経路に生じるインダクタンス成分とで構成される共振回路の共振周波数を搬送周波数帯よりも高い周波数帯に移動させることができ、より高周波数帯まで、コモンモードフィルタ回路としての特性を維持できる。
（７）本発明のＥＳＤ保護デバイスは、
複数の絶縁性樹脂層を積層してなる積層体と、
前記積層体の実装面に形成された複数の端子電極と、
前記積層体に埋設され、ダイオードが構成されたＥＳＤ保護用半導体チップ部品と、
前記積層体の内部に設けられ、前記ＥＳＤ保護用半導体チップ部品と前記複数の端子電極との間に接続された整合回路と、
を備え、
前記整合回路は、前記絶縁性樹脂層に設けられたループ状導体パターンを含み、
前記ループ状導体パターンは、前記ＥＳＤ保護用半導体チップ部品が埋設された層と前記積層体の前記実装面との間の層に設けられている、
ことを特徴とする。
上記構成により、実装用端子電極から整合回路を介してＥＳＤ保護用半導体チップ部品までの経路が最短化され、不要な寄生成分（特に寄生インダクタンス成分）が生じにくくなるので、ＥＳＤ保護時のピーク電圧をより抑制できる。すなわち、ＥＳＤ回路のＥＳＤ保護性能を維持できる。
（８）本発明の複合デバイスは、
複数の絶縁性樹脂層を積層してなる積層体と、
前記積層体の実装面に形成された複数の端子電極と、
前記積層体に埋設され、ダイオードが構成されたＥＳＤ保護用半導体チップ部品と、
前記積層体の内部に設けられ、前記ＥＳＤ保護用半導体チップ部品と前記複数の端子電極との間に接続された整合回路と、
前記整合回路と前記複数の端子電極との間に接続され、前記積層体の内部に設けられたコモンモードフィルタ回路と、
を備え、
前記整合回路は、前記絶縁性樹脂層に設けられた第１ループ状導体パターンを含み、前記コモンモードフィルタ回路は、前記絶縁性樹脂層に設けられた第２ループ状導体パターンを含み、
前記第１ループ状導体パターンは、前記ＥＳＤ保護用半導体チップ部品が埋設された層と前記積層体の前記実装面との間の層に設けられていて、前記第２ループ状導体パターンは、前記ＥＳＤ保護用半導体チップ部品が埋設された層と、前記積層体の前記実装面とは反対側の面と、の間の層に設けられている、
ことを特徴とする。
上記構成により、実装用端子電極と整合回路との間に不要な寄生成分が生じにくくなる。また、コモンモードフィルタ回路に比べて、ＥＳＤ保護回路が実装用端子電極に近い位置に配置されるので、実装用端子電極とＥＳＤ保護回路との間に不要な寄生成分が生じにくくなる。これにより、ＥＳＤ保護時のピーク電圧をより抑制でき、ＥＳＤ回路のＥＳＤ保護性能を維持できる。
本発明によれば、ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分と、ＥＳＤ保護回路の寄生容量と、による共振が抑制されたＥＳＤ保護回路、それを備える差動伝送線路およびコモンモードフィルタ回路、ＥＳＤ保護デバイスおよび複合デバイスが得られる。
図１（Ａ）は第１の実施形態に係るＥＳＤ保護デバイス１０１Ｄの内部構造を表す平面図であり、図１（Ｂ）は図１（Ａ）におけるＢ−Ｂ部分の断面図である。 図２は、ダイオードチップ１１を除いた状態でのＥＳＤ保護デバイス１０１Ｄの平面図である。 図３はＥＳＤ保護デバイス１０１Ｄの下面図である。 図４は積層体１０の各層に形成される導体パターンの一部を示す図である。 図５は第１の実施形態に係るＥＳＤ保護回路１０１Ｃの回路図であり、ＥＳＤ保護デバイス１０１Ｄの回路図でもある。 図６（Ａ）（Ｂ）は、第１コイルＬ１と第３コイルＬ３との結合による相互インダクタンスと、ＥＳＤ電流経路に生じるインダクタンス成分との関係を示す図である。 図７は、第１の実施形態に係るＥＳＤ保護回路１０１Ｅの回路図であり、ＥＳＤ電流経路のインダクタンス成分を含めて表した、ＥＳＤ保護デバイス１０１Ｄの等価回路図である。 図８はダイオードチップ１１の構成を示す断面図である。 図９（Ａ）は、第１コイルＬ１のインダクタンス、第３コイルＬ３のインダクタンス、第１コイルＬ１と第３コイルＬ３との結合係数ｋ、ＥＳＤ電流経路中の寄生容量Ｃｄ１およびインダクタンス成分ＥＳＬ１のそれぞれの値の一例を示す回路図である。図９（Ｂ）は第１コイルＬ１、第２コイルＬ２を設けない状態の、比較例としての回路図であり、図９（Ｃ）はインダクタンス成分が無いものとしたときの、比較例としての回路図である。 図１０は、図９（Ａ）（Ｂ）（Ｃ）に示した３つの差動伝送線路の通過特性を示す図である。 図１１は第２の実施形態に係るＥＳＤ保護回路１０２Ｃの回路図である。 図１２は、第２の実施形態に係るＥＳＤ保護回路の、ＥＳＤ電流経路のインダクタンス成分を含めて表した、ＥＳＤ保護回路１０２Ｅの回路図である。 図１３はダイオードチップ１２の構成を示す断面図である。 図１４は、第３の実施形態に係る差動伝送線路の回路図であり、送信側増幅回路ＡＭＰｔと受信側増幅回路ＡＭＰｒとの間の差動伝送線路２１０を示す図である。 図１５は、第４の実施形態に係る複合デバイス回路３１０Ｃの回路図である。 図１６は、第４の実施形態に係る複合デバイスの各層に形成される導体パターンの一例を示す図である。 図１７は、第４の実施形態に係る複合デバイス３１０Ｄの、内部を透視した概略正面図である。 図１８は第４の実施形態の複合デバイス３１０ＤのＥＳＤ保護特性を示す図である。 図１９は、第４の実施形態の複合デバイス３１０Ｄとその比較例のコモンモードフィルタの挿入損失特性を示す図である。
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
《第１の実施形態》
図１（Ａ）は第１の実施形態に係るＥＳＤ保護デバイス１０１Ｄの内部構造を表す平面図であり、図１（Ｂ）は図１（Ａ）におけるＢ−Ｂ部分の断面図である。図２は後述するダイオードチップ１１を除いた状態でのＥＳＤ保護デバイス１０１Ｄの平面図である。図３はＥＳＤ保護デバイス１０１Ｄの下面図である。
ＥＳＤ保護デバイス１０１Ｄは、所定の導体パターンを形成した樹脂シートの積層体（樹脂多層基板）で構成されている。この積層体１０の内部にダイオードチップ１１が埋設されている。このダイオードチップ１１は「ダイオードが構成されたＥＳＤ保護用半導体チップ部品」の一例である。
ＥＳＤ保護デバイス１０１Ｄの素体は、複数の絶縁性樹脂層の積層体（樹脂多層基板）で構成される。絶縁性樹脂層Ｓ１〜Ｓ７は、代表的にはポリイミドや液晶ポリマ等の熱可塑性樹脂シートである。積層体は、これら熱可塑性樹脂層（シート）Ｓ１〜Ｓ７がその表面同士で融着したものである。各熱可塑性樹脂シートを一括積層し、加熱および加圧することで、一体化される。なお、各熱可塑性樹脂シート間には接着材層を有していてもよい。
ダイオードチップ１１は、第１ツェナーダイオード、第２ツェナーダイオードおよび第３ツェナーダイオードを備える。これらのツェナーダイオードによって第１ＥＳＤ保護回路および第２ＥＳＤ保護回路が構成される。ダイオードチップ１１の構造は後に詳述する。
ＥＳＤ保護デバイス１０１Ｄは、第１平衡ポートを構成する第１端子Ｔ１および第２端子Ｔ２と、第２平衡ポートを構成する第３端子Ｔ３および第４端子Ｔ４と、グランド電極に導通するグランド端子ＧＮＤと、を有する。
図４は上記積層体１０の各層に形成される導体パターンの一部を示す図である。図４において層Ｓ１の下面には第１端子Ｔ１、第２端子Ｔ２、第３端子Ｔ３、第４端子Ｔ４、グランド端子ＧＮＤおよびグランド電極ＥＧが形成されている。積層体１０の下面にはレジスト膜が形成され、そのレジスト膜から露出した部分が、図３に示したような実装用の端子として用いられる。層Ｓ２には、第３コイルＬ３、第４コイルＬ４を構成するループ状導体パターンがそれぞれ形成されている。層Ｓ３には、第１コイルＬ１、第２コイルＬ２を構成するループ状導体パターンがそれぞれ形成されている。層Ｓ４はダイオードチップ１１の搭載（埋設）される位置を示す。
このように、積層体の内部にはループ状導体や引き回し導体等が形成されている。ループ状導体を構成するループ状導体パターン（面内導体）は熱可塑性樹脂シートの表面に設けられた銅等の金属箔をフォトリソグラフィーおよびエッチングによってパターニングしたものである。層間接続導体（ビアホール導体）Ｖは熱可塑性樹脂シートに形成したビアホール導体用孔に錫等を主成分とする金属材料を充填したものである。
ダイオードチップ１１の第１端子Ｔ１、第２端子Ｔ２、第３端子Ｔ３、第４端子Ｔ４、およびグランド端子ＧＮＤの表面には銅めっきが施されている。
各熱可塑性樹脂シートの加熱加圧時に、ビアホール導体用孔に充填された金属材料が金属化するとともに、第１端子Ｔ１、第２端子Ｔ２、第３端子Ｔ３、第４端子Ｔ４、およびグランド端子ＧＮＤに接合（例えば液相拡散接合：Transient Liquid Phase Diffusion Bonding）する。
積層体裏面の上記第１端子Ｔ１、第２端子Ｔ２、第３端子Ｔ３、第４端子Ｔ４、およびグランド端子ＧＮＤも、熱可塑性樹脂シートの表面に設けられた銅等の金属箔をフォトリソグラフィーおよびエッチングによってパターニングしたものである。但し、それらの表面には、Ｎｉ／ＡｕやＮｉ／Ｓｎ等のめっき膜が付与されている。
図１（Ａ）において、第１コイルＬ１および第３コイルＬ３は絶縁性樹脂層Ｓ１〜Ｓ７の積層方向に沿った巻回軸（中心軸）を有したコイルパターンであり、第１領域Ｚ１は、上記第１コイルＬ１および第３コイルＬ３のコイル開口が平面視で少なくとも一部で重なる領域である。同様に、第２コイルＬ２および第４コイルＬ４は絶縁性樹脂層Ｓ１〜Ｓ７の積層方向に沿った巻回軸（中心軸）を有したコイルパターンであり、第２領域Ｚ２は、上記第２コイルＬ２および第４コイルＬ４のコイル開口が平面視で少なくとも一部で重なる領域である。このように、第１領域Ｚ１と第２領域Ｚ２との間に、第１ＥＳＤ保護回路および第２ＥＳＤ保護回路を構成するダイオードチップ１１が配置される。すなわち、積層方向からの平面視で、第１コイルＬ１、第２コイルＬ２、第３コイルＬ３および第４コイルＬ４を構成するコイルパターンの開口部（内径エリア）の全面をダイオードチップ１１が覆わないように配置される。この構造により、第１コイルＬ１、第２コイルＬ２、第３コイルＬ３および第４コイルＬ４のＱ値の低減が抑制される。また、限られた厚み寸法内に、第１、第２のＥＳＤ保護回路、および第１、第２、第３、第４の各コイルを配置できる。また、第１、第２、第３、第４の各コイルと第１、第２のＥＳＤ保護回路との不要結合も回避される。
上述のとおり、本実施形態のＥＳＤ保護デバイス１０１Ｄは単一のパッケージに構成された単一の部品である。すなわち、このＥＳＤ保護デバイス１０１Ｄは回路基板等に実装される。
図５は本実施形態のＥＳＤ保護回路１０１Ｃの回路図である。この回路図は、ＥＳＤ保護デバイス１０１Ｄの回路図でもある。第１コイルＬ１と第３コイルＬ３は直列接続されていて、その接続点が第１接続点ＣＮ１である。この接続点ＣＮ１は、本発明に係る「第１端子（Ｔ１）と第３端子（Ｔ３）との間の第１接続点」に相当する。また、第２コイルＬ２と第４コイルＬ４は直列接続されていて、その接続点が第２接続点ＣＮ２である。この接続点ＣＮ２は、本発明に係る「第２端子（Ｔ２）と第４端子（Ｔ４）との間の第２接続点」に相当する。
第１コイルＬ１と第３コイルＬ３とは和動接続されていて、第２コイルＬ２と第４コイルＬ４は和動接続されている。第１コイルＬ１と第３コイルＬ３とで整合回路１３Ａが構成されていて、第２コイルＬ２と第４コイルＬ４とで整合回路１３Ｂが構成されている。
ダイオードチップ１１は、外面に第１電極Ｅ１、第２電極Ｅ２、第３電極Ｅ３を有し、内部に第１ツェナーダイオードＤ１、第２ツェナーダイオードＤ２および第３ツェナーダイオードＤ３を有する。第１ツェナーダイオードＤ１と第２ツェナーダイオードＤ２は、第１電極Ｅ１と第２電極Ｅ２との間に互いに逆方向に直列接続されている。第３ツェナーダイオードＤ３は、第１ツェナーダイオードＤ１と第２ツェナーダイオードＤ２との接続点と第３電極Ｅ３との間に接続されている。
第１ツェナーダイオードＤ１は、第１接続点ＣＮ１とグランド電極との間に、第３ツェナーダイオードＤ３を介して接続されている。同様に、第２ツェナーダイオードＤ２は、第２接続点ＣＮ２とグランド電極との間に、第３ツェナーダイオードＤ３を介して接続されている。第１ツェナーダイオードＤ１と第３ツェナーダイオードＤ３との直列回路は第１ＥＳＤ保護回路を構成し、第２ツェナーダイオードＤ２と第３ツェナーダイオードＤ３との直列回路は第２ＥＳＤ保護回路を構成する。第２ＥＳＤ保護回路は第１ＥＳＤ保護回路に対して対称である。
図６（Ａ）（Ｂ）は、上記第１コイルＬ１と第３コイルＬ３との結合による相互インダクタンスと、ＥＳＤ電流の経路に生じるインダクタンス成分との関係を示す図である。図６（Ａ）においてキャパシタＣｄ１は第１ツェナーダイオードＤ１の空乏層に生じる寄生容量である。（第１ツェナーダイオードＤ１（図５参照）は第１接続点ＣＮ１と仮想グランドとの間に接続されている。）インダクタＥＳＬ１は、ＥＳＤ電流の経路（第１接続点ＣＮ１とグランドとの間、すなわち第１ツェナーダイオードおよび第１ツェナーダイオードが接続される導体パターンの一部）に生じるインダクタンス成分である。図６（Ａ）に示す第１コイルＬ１と第３コイルＬ３との結合によるトランスは、図６（Ｂ）に示すようなＴ型等価回路で表される。このように、第１コイルＬ１と第３コイルＬ３との結合による相互インダクタンス−Ｍは第１接続点ＣＮ１とグランドとの間に等価的に直列に接続される。第１コイルＬ１と第３コイルＬ３との結合係数をｋで表すと、Ｍ＝ｋ＊√（Ｌ１＊Ｌ２）の関係にある。
上記第１コイルＬ１と第３コイルＬ３とは和動接続されているので、上記相互インダクタンスは負のインダクタンスである。そのため、上記ＥＳＤ保護デバイスのＥＳＤ電流経路に生じるインダクタンス成分が相殺される方向に作用する。相互インダクタンスＭがインダクタＥＳＬ１のインダクタンスがと等しければ、ＥＳＤの電流経路のインダクタンス成分は０となる。なお、第２コイルＬ２と第４コイルＬ４との結合による相互インダクタンスと、ＥＳＤ電流経路に生じるインダクタンス成分との関係についても同様である。
上述のとおり、図５に示した整合回路１３Ａ，１３Ｂは、ＥＳＤ電流の電流経路に生じるインダクタンス成分を相殺するＥＳＬキャンセル回路を構成する。この整合回路１３Ａ，１３Ｂは、図１（Ｂ）に示すように、ダイオードチップ１１が埋設された層と積層体１０の実装面との間の層に設ける。この構成により、実装用端子電極から整合回路１３Ａ，１３Ｂを介してダイオードチップ１１までの経路が最短化され、不要な寄生成分（特にインダクタンス成分）が生じにくくなるので、ＥＳＤ保護時のピーク電圧をより抑制できる。すなわち、ＥＳＤ回路のＥＳＤ保護性能を維持できる。
図７は、本実施形態のＥＳＤ保護回路１０１Ｅの回路図であり、上記ＥＳＤ電流経路のインダクタンス成分を含めて表した、ＥＳＤ保護デバイス１０１Ｄの等価回路図である。ダイオードチップ１１内には、第１ツェナーダイオードＤ１に直列接続されるインダクタンス成分ＥＳＬ１１、第２ツェナーダイオードＤ２に直列接続されるインダクタンス成分ＥＳＬ２１、第３ツェナーダイオードＤ３に直列接続されるインダクタンス成分ＥＳＬ３１が含まれる。また、第１接続点ＣＮ１と第１電極Ｅ１との間にインダクタンス成分ＥＳＬ１２、第２接続点ＣＮ２と第２電極Ｅ２との間にインダクタンス成分ＥＳＬ２２、グランドと第３電極Ｅ３との間にインダクタンス成分ＥＳＬ３２がそれぞれ存在する。
図６（Ｂ）に示したとおり、第１コイルＬ１と第３コイルＬ３との結合による負のインダクタンスでインダクタンス成分（ＥＳＬ１１，ＥＳＬ１２）は抑制され、第２コイルＬ２と第４コイルＬ４との結合による負のインダクタンスでインダクタンス成分（ＥＳＬ２１，ＥＳＬ２２）は抑制される。換言すると、インダクタンス成分（ＥＳＬ１１＋ＥＳＬ１２）を抑制（好ましくは相殺）する、第１コイルＬ１と第３コイルＬ３との結合による負のインダクタンス、が生じるように第１コイルＬ１と第３コイルＬ３との結合係数を定めればよい。同様に、インダクタンス成分（ＥＳＬ２１＋ＥＳＬ２２）を抑制（好ましくは相殺）する、第２コイルＬ２と第４コイルＬ４との結合による負のインダクタンス、が生じるように第２コイルＬ２と第４コイルＬ４との結合係数を定めればよい。
図７に示した、第３ツェナーダイオードＤ３に直列接続されるインダクタンス成分ＥＳＬ３１、およびダイオードチップ１１の第３電極Ｅ３とグランドとの間に生じるインダクタンス成分ＥＳＬ３２はそのまま残るが、これらインダクタンス成分は、次に述べるように、等価的には存在しない。すなわち、ＥＳＤ保護デバイス１０１Ｄが平衡動作している限り、第１ツェナーダイオードＤ１と第２ツェナーダイオードＤ２との接続点は電位的には中性点（図７に示す点ＮＰ）である。この中性点ＮＰとグランドの電位とは等しいので、第３ツェナーダイオードＤ３に直列接続されるインダクタンス成分ＥＳＬ３１、およびダイオードチップ１１の第３電極Ｅ３とグランドとの間に生じるインダクタンス成分ＥＳＬ３２には信号電流が流れない。したがって、ＥＳＤ保護デバイス１０１Ｄは、これらインダクタンス成分の影響を実質的に受けない。
なお、本実施形態で示したＥＳＤ保護デバイス１０１Ｄでは、第１接続点ＣＮ１とグランドとの間に、互いに逆方向に直列接続された２つのツェナーダイオードが挿入され、第２接続点ＣＮ２とグランドとの間に、互いに逆方向に直列接続された２つのツェナーダイオードが挿入されるので、正負、いずれのサージ電圧に対しても同じＥＳＤ保護特性を示す。
図８は上記ダイオードチップ１１の構成を示す断面図である。ここでは、素子中にツェナーダイオードの記号およびインダクタンス成分をインダクタの記号で表している。このダイオードチップはＰ型シリコン基板P-subの表面にＮ−のエピタキシャル層を形成し、素子分離用のトレンチＴＲを形成し、Ｎ−のエピタキシャル層内に不純物を適切な濃度で注入することで、N＋ 領域を形成する。
図８では図示を省略しているが、基板表面にSiO2等の絶縁膜を形成し、N＋ 領域の電極形成位置にコンタクトホールを形成し、その開口位置にＡｌ等の金属電極Ｅ１，Ｅ２，Ｅ３を形成する。
次に、第１コイルＬ１と第３コイルＬ３との結合による相互インダクタンスでＥＳＤ電流経路中のインダクタンス成分を相殺したことによる伝送特性の改善効果について示す。図９（Ａ）は、第１コイルＬ１のインダクタンス、第３コイルＬ３のインダクタンス、第１コイルＬ１と第３コイルＬ３との結合係数ｋ、ＥＳＤ電流経路中の寄生容量Ｃｄ１およびインダクタンス成分ＥＳＬ１のそれぞれの値の一例を示す回路図である。図９（Ｂ）は第１コイルＬ１、第２コイルＬ２を設けない状態の、比較例としての回路図であり、図９（Ｃ）はインダクタンス成分が無いものとしたときの、比較例としての回路図である。
図１０は、図９（Ａ）（Ｂ）（Ｃ）に示した３つの差動伝送線路の通過特性を示す図である。図９（Ｂ）に示した、第１コイルＬ１および第３コイルＬ３が無い、差動伝送線路では、寄生容量Ｃｄ１およびインダクタンス成分ＥＳＬ１とのＬＣ共振回路がトラップフィルタとして作用し、９ＧＨｚで−３ｄＢにまで減衰する。これに対し、図９（Ａ）に示した、本実施形態に係る伝送線路では、その帯域が１４．５ＧＨｚまで拡がる。なお、図９（Ｃ）に示した伝送線路では、インピーダンス不整合によって、本実施形態に係る伝送線路よりも特性は悪い。
《第２の実施形態》
第２の実施形態では、第１、第２のＥＳＤ保護回路の構成が第１の実施形態とは異なるＥＳＤ保護デバイスの例を示す。
図１１は第２の実施形態に係るＥＳＤ保護回路１０２Ｃの回路図である。第１の実施形態で図５に示したＥＳＤ保護回路１０１Ｃとは、ツェナーダイオードＤ３を備えない点で異なる。その他の構成は同じである。
ダイオードチップ１２は、外面に第１電極Ｅ１、第２電極Ｅ２、第３電極Ｅ３を有し、内部に第１ツェナーダイオードＤ１および第２ツェナーダイオードＤ２を有する。第１ツェナーダイオードＤ１と第２ツェナーダイオードＤ２は、第１電極Ｅ１と第２電極Ｅ２との間に、互いに逆方向に直列接続されている。第１ツェナーダイオードＤ１と第２ツェナーダイオードＤ２との接続点は第３電極Ｅ３に接続されている。
ＥＳＤ保護回路１０２Ｃおいて、第１ツェナーダイオードＤ１は第１ＥＳＤ保護回路を構成し、第２ツェナーダイオードＤ２は第２ＥＳＤ保護回路を構成する。
図１２は、本実施形態のＥＳＤ保護回路を構成するＥＳＤ保護デバイスのＥＳＤ電流経路のインダクタンス成分を含めて表した、ＥＳＤ保護回路１０２Ｅの回路図である。ダイオードチップ１１内には、第１ツェナーダイオードＤ１に直列接続されるインダクタンス成分ＥＳＬ１１、第２ツェナーダイオードＤ２に直列接続されるインダクタンス成分ＥＳＬ２１、第１ツェナーダイオードＤ１と第２ツェナーダイオードＤ２との接続点から第３電極Ｅ３までのインダクタンス成分ＥＳＬ３１が含まれる。また、第１接続点ＣＮ１と第１電極Ｅ１との間にインダクタンス成分ＥＳＬ１２、第２接続点ＣＮ２と第２電極Ｅ２との間にインダクタンス成分ＥＳＬ２２、グランドと第３電極Ｅ３との間にインダクタンス成分ＥＳＬ３２がそれぞれ存在する。
第１の実施形態で示したＥＳＤ保護回路１０１Ｃと同様に、第１コイルＬ１と第３コイルＬ３との結合による負のインダクタンスでインダクタンス成分（ＥＳＬ１１，ＥＳＬ１２）は相殺され、第２コイルＬ２と第４コイルＬ４との結合による負のインダクタンスでインダクタンス成分（ＥＳＬ２１，ＥＳＬ２２）は相殺される。また、中性点ＮＰとグランドの電位とは等しいので、インダクタンス成分ＥＳＬ３１，ＥＳＬ３２の影響は受けない。
図１３は上記ダイオードチップ１２の構成を示す断面図である。ここでは、素子中にツェナーダイオードの記号およびインダクタンス成分をインダクタの記号で表している。このダイオードチップはＰ型シリコン基板P-subの表面にＮ−のエピタキシャル層を形成し、素子分離用のトレンチＴＲを形成し、Ｎ−のエピタキシャル層内に不純物を適切な濃度で注入することで、N＋ 領域およびＰ＋ 領域を形成する。その他の構成は、図８に示したダイオードチップ１１と同じである。
《第３の実施形態》
第３の実施形態では、ＥＳＤ保護デバイスを備える差動伝送線路の例を示す。
図１４は、送信側増幅回路ＡＭＰｔと受信側増幅回路ＡＭＰｒとの間の差動伝送線路２１０を示す図である。この差動伝送線路２１０は、第１線路ＳＬ１と第２線路ＳＬ２による差動伝送線路であり、差動信号を伝送する。この第１線路ＳＬ１と第２線路ＳＬ２との間にＥＳＤ保護回路１０１Ｃが挿入されている。すなわち、この例では、ＥＳＤ保護回路１０１Ｃの第１コイルＬ１と第３コイルＬ３が第１線路ＳＬ１に直列に接続されていて、ＥＳＤ保護回路１０１Ｃの第２コイルＬ２と第４コイルＬ４が第２線路ＳＬ２に直列に接続されている。
ＥＳＤ保護回路１０１Ｃの構成は第１の実施形態で示したとおりである。
上記構成により、ＥＳＤ保護回路１０１Ｃを構成するＥＳＤ保護デバイス内の寄生容量とインダクタンス成分とによるＬＣ共振回路の共振周波数は従来のＥＳＤ保護デバイスに比べて高いので、差動伝送線路２１０で扱える信号周波数の帯域を拡大できる。
《第４の実施形態》
第４の実施形態では、ＥＳＤ保護デバイスおよびコモンモードチョークコイルを備える複合デバイスの例を示す。
図１５は、複合デバイス回路３１０Ｃの回路図である。このコモンモードフィルタの第１端子Ｔ１と第２端子Ｔ２とで第１平衡ポートが構成され、第５端子Ｔ５と第６端子Ｔ６とで第３平衡ポートが構成される。これら第１平衡ポートおよび第３平衡ポートに差動回路や差動伝送線路が接続される。
複合デバイス回路３１０Ｃは、コモンモードチョークコイル３０１と、このコモンモードチョークコイル３０１に接続されたＥＳＤ保護回路１０１Ｃと、を有する。コモンモードチョークコイル３０１は第５コイルＬ５とそれに結合する第６コイルＬ６とで構成される。ＥＳＤ保護回路１０１Ｃの構成は第１の実施形態で示したとおりである。
図１６は本実施形態のコモンモードフィルタが構成される積層体の各層に形成される導体パターンの一例を示す図である。図１７は本実施形態の複合デバイス３１０Ｄの、内部を透視した概略正面図である。複合デバイス３１０Ｄは、所定の導体パターンを形成した樹脂シートの積層体（樹脂多層基板）で構成されている。この積層体３０の内部にダイオードチップ１１が埋設されている。ダイオードチップ１１の構成は第１の実施形態で示したものと同じである。積層体３０の下面に、表面実装用の第１端子Ｔ１、第２端子Ｔ２、第５端子Ｔ５、第６端子Ｔ６および２つのグランド端子ＧＮＤが露出している。
積層体３０のうち下層にＥＳＤ保護回路１０１Ｃが構成されていて、上層にコモンモードチョークコイル３０１が構成されている。コモンモードチョークコイル３０１とダイオードチップ１１との間には導体パターンの無い樹脂空間ＳＰが介在している。そのため、コモンモードチョークコイル３０１の第５コイルＬ５および第６コイルＬ６とダイオードチップ１１の導体との不要結合は回避される。また、ＥＳＤ保護回路１０１Ｃ内の各コイルＬ１，Ｌ２，Ｌ３，Ｌ４とコモンモードチョークコイル３０１の各コイルＬ５，Ｌ６との間にダイオードチップ１１が介在しているので、ＥＳＤ保護回路１０１Ｃ内の各コイルＬ１，Ｌ２，Ｌ３，Ｌ４とコモンモードチョークコイル３０１の各コイルＬ５，Ｌ６との不要結合も回避される。
図１６においては、各層Ｓ１〜Ｓ１７の下面図を表している。層Ｓ１の下面には第１端子Ｔ１、第２端子Ｔ２、第５端子Ｔ５、第６端子Ｔ６、グランド端子ＧＮＤおよびグランド電極ＥＧが形成されている。積層体３０の下面にはレジスト膜が形成され、そのレジスト膜から露出した部分が、表面実装用の端子として用いられる。層Ｓ２には、第１コイルＬ１、第２コイルＬ２の導体パターンがそれぞれ形成されている。層Ｓ３には、第３コイルＬ３、第４コイルＬ４の導体パターンがそれぞれ形成されている。層Ｓ４にはダイオードチップ１１を搭載（埋設）するための開口部ＣＡが形成されている。
図１６において、層Ｓ９から層Ｓ１７に亘って、第５コイルＬ５および第６コイルＬ６が形成されている。第５コイルＬ５と第６コイルＬ６は、層が移る毎に外周側と内周側との位置関係が入れ替わる。このことにより、第５コイルＬ５と第６コイルＬ６のインダクタンスを等しくし、差動線路の平衡を保っている。また、第５コイルＬ５および第６コイルＬ６の径は、層が移る毎に大小を交互に繰り返す。このことにより、層間で第５コイルＬ５同士に生じる寄生容量、層間で第６コイルＬ６同士に生じる寄生容量、第５コイルＬ５と第６コイルＬ６との層間に生じる寄生容量をそれぞれ小さくしている。
上述のとおり、整合回路１３Ａ，１３Ｂを構成する、第１コイルＬ１、第２コイルＬ２、第３コイルＬ３、および第４コイルＬ４の少なくとも一部（第１ループ状導体）は、ダイオードチップ１１が埋設された層と積層体３０の実装面との間の層に設けられている。また、コモンモードチョークコイル３０１を構成する第５コイルＬ５および第６コイルＬ６の少なくとも一部（第２ループ状導体）は、ダイオードチップ１１が埋設された層と、積層体３０の実装面とは反対側の面と、の間の層に設けられている。本実施形態では、上記「第１ループ状導体」は、第１コイルＬ１、第２コイルＬ２、第３コイルＬ３、および第４コイルＬ４を構成するループ状導体の殆ど全部である。また、上記「第２ループ状導体」は、第５コイルＬ５および第６コイルＬ６を構成するループ状導体の殆ど全部である。
このように整合回路１３Ａ，１３Ｂ用のコイルとコモンモードチョークコイル３０１とを配置することにより、大型化を抑制しつつ、整合回路１３Ａ，１３Ｂとコモンモードチョークコイル３０１との結合が抑制される。
また、コモンモードチョークコイル３０１のＱ値の低減を抑制されるとともに、不要な共振点の出現が抑制される。
なお、ダイオードチップ１１を構成する半導体基板はグランド電位であるので、コモンモードチョークコイル３０１とダイオードチップ１１との距離が近いと、コモンモードチョークコイル３０１とグランドとの間に浮遊容量が発生する。本実施形態では、ダイオードチップ１１は、整合回路１３Ａ，１３Ｂ側寄りにオフセット配置されている。すなわち、ダイオードチップ１１とコモンモードチョークコイル３０１との間に電磁気的な間隙が形成されている。このことにより、コモンモードチョークコイル３０１とグランドとの間に生じる浮遊容量は抑制される。
上述のとおり、本実施形態の複合デバイス３１０Ｄは単一のパッケージに構成された単一の部品である。すなわち、この複合デバイス３１０Ｄは回路基板等に実装される。
図１８は本実施形態の複合デバイス３１０ＤのＥＳＤ保護特性を示す図である。具体的には、IEC61000-4-2試験規格で、接触８ｋＶ印加時の放電電圧波形を確認した。この試験規格は、低い相対湿度環境で、操作者から直接、または近接物体から発生する静電気放電に対する電子機器のイミュニティ評価に適用される規格である。
図１８に示すように、１ｎｓオーダーで応答し、且つ放電電圧は８０Ｖ未満に抑えられている。
図１９は、本実施形態の複合デバイス３１０Ｄとその比較例のコモンモードフィルタの挿入損失特性を示す図である。比較例のコモンモードフィルタは、本実施形態のコモンモードフィルタから、第１コイルＬ１、第２コイルＬ２、第３コイルＬ３および第４コイルＬ４を除いたものである。図１９において、縦軸は挿入損失、横軸は周波数であり、本実施形態のコモンモード信号（ノイズ）の挿入損失S21(CC)E、比較例のコモンモード信号（ノイズ）の挿入損失S21(CC)P、本実施形態のディファレンシャルモード信号の挿入損失S21(DD)E、比較例のディファレンシャル信号の挿入損失S21(DD)P、をそれぞれ示している。
図１９から明らかなように、コモンモード信号（ノイズ）に対しては、例えば1.8GHz以上3.8GHz以下の周波数帯域で、-10dB以上減衰させる、という規定を満足し、ディファレンシャルモード信号に対しては、例えば7.5GHz以下で-3dB未満という規定を満足している。
《他の実施形態》
以上に示した各実施形態のうち、図５に示したＥＳＤ保護回路１０１Ｃでは、第１接続点ＣＮ１に第１ツェナーダイオードＤ１のカソードを接続し、第２接続点ＣＮ２に第２ツェナーダイオードＤ２のカソードを接続し、グランドに第３ツェナーダイオードＤ３のカソードを接続したが、これらツェナーダイオードＤ１，Ｄ２，Ｄ３の向きは逆であってもよい。同様に、図１１に示したＥＳＤ保護回路１０２Ｃにおいて、ツェナーダイオードＤ１，Ｄ２の向きは逆であってもよい。
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
ＡＭＰｒ…受信側増幅回路
ＡＭＰｔ…送信側増幅回路
Ｃｄ１…寄生容量
ＣＮ１…第１接続点
ＣＮ２…第２接続点
Ｄ１…第１ツェナーダイオード
Ｄ２…第２ツェナーダイオード
Ｄ３…第３ツェナーダイオード
Ｅ１…第１電極
Ｅ２…第２電極
Ｅ３…第３電極
ＥＧ…グランド電極
ＥＳＬ１…インダクタンス成分
ＥＳＬ１１，ＥＳＬ１２…インダクタンス成分
ＥＳＬ２１，ＥＳＬ２２…インダクタンス成分
ＥＳＬ３１，ＥＳＬ３２…インダクタンス成分
ＧＮＤ…グランド端子
Ｌ１…第１コイル
Ｌ２…第２コイル
Ｌ３…第３コイル
Ｌ４…第４コイル
Ｌ５…第５コイル
Ｌ６…第６コイル
ＮＰ…中性点
Ｓ１〜Ｓ１７…絶縁性樹脂層
ＳＬ１…第１線路
ＳＬ２…第２線路
ＳＰ…樹脂空間
Ｔ１…第１端子
Ｔ２…第２端子
Ｔ３…第３端子
Ｔ４…第４端子
Ｔ５…第５端子
Ｔ６…第６端子
ＴＲ…トレンチ
Ｖ…層間接続導体
Ｚ１…第１領域
Ｚ２…第２領域
１０…積層体
１１，１２…ダイオードチップ
１３Ａ，１３Ｂ…整合回路
３０…積層体
１０１Ｃ，１０２Ｃ…ＥＳＤ保護回路
１０１Ｄ…ＥＳＤ保護デバイス
１０１Ｅ，１０２Ｅ…ＥＳＤ保護回路（等価回路）
２１０…差動伝送線路
３０１…コモンモードチョークコイル
３１０Ｃ…複合デバイス回路
３１０Ｄ…複合デバイス
（２）上記（１）において、前記第１コイルおよび前記第３コイルは、それらのコイル開口が平面視で少なくとも一部で重なる第１領域に形成され、前記第２コイルおよび前記第４コイルは、それらのコイル開口が平面視で少なくとも一部で重なる第２領域に形成され、前記第１領域と前記第２領域との間に前記第１ＥＳＤ保護回路および前記第２ＥＳＤ保護回路が形成された構造であることが好ましい。これにより、限られた厚み寸法内に、第１、第２のＥＳＤ保護回路、および第１、第２、第３、第４の各コイルを配置できる。また、第１、第２、第３、第４の各コイルと第１、第２のＥＳＤ保護回路との不要結合も回避しやすい。

Claims (8)

  1. 第１平衡ポートを構成する第１端子および第２端子と、
    第２平衡ポートを構成する第３端子および第４端子と、
    第１ツェナーダイオードを含み、前記第１端子と前記第３端子との間の第１接続点とグランドとの間に接続された、第１ＥＳＤ保護回路と、
    第２ツェナーダイオードを含み、前記第２端子と前記第４端子との間の第２接続点とグランドとの間に接続され、第１ＥＳＤ保護回路に対して対称の第２ＥＳＤ保護回路と、
    前記第１端子と前記第１接続点との間に直列に挿入された第１コイルと、
    前記第１コイルと和動接続され、前記第３端子と前記第１接続点との間に直列に挿入された第３コイルと、
    前記第２端子と前記第２接続点との間に直列に挿入された第２コイルと、
    前記第２コイルと和動接続され、前記第４端子と前記第２接続点との間に直列に挿入された第４コイルと、
    を備える、ＥＳＤ保護回路。
  2. 前記第１コイルおよび前記第２コイルは、それらのコイル開口が平面視で少なくとも一部で重なる第１領域に形成され、前記第３コイルおよび前記第４コイルは、それらのコイル開口が平面視で少なくとも一部で重なる第２領域に形成され、前記第１領域と前記第２領域との間に前記第１ＥＳＤ保護回路および前記第２ＥＳＤ保護回路が形成された、請求項１に記載のＥＳＤ保護回路。
  3. 前記第１ツェナーダイオードに対して逆方向、且つ前記第２ツェナーダイオードに対して逆方向に接続される第３ツェナーダイオードを備え、
    前記第１ＥＳＤ保護回路は、前記第１ツェナーダイオードと前記第３ツェナーダイオードとの直列回路であり、前記第２ＥＳＤ保護回路は、前記第２ツェナーダイオードと前記第３ツェナーダイオードとの直列回路である、請求項１または２に記載のＥＳＤ保護回路。
  4. 前記第１コイルと前記第３コイルとの結合による相互インダクタンスは、前記第１ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分を相殺する値であり、前記第２コイルと前記第４コイルとの結合による相互インダクタンスは、前記第２ＥＳＤ保護回路を通って流れるＥＳＤ電流の経路に生じるインダクタンス成分を相殺する値である、請求項１から３のいずれかに記載のＥＳＤ保護回路。
  5. 第１線路および第２線路を有し、差動信号を伝送する差動伝送線路と、当該差動伝送線路に接続されたＥＳＤ保護回路と、を有する差動伝送線路であって、
    前記ＥＳＤ保護回路は、
    前記差動伝送線路に接続される第１平衡ポートを構成する第１端子および第２端子と、
    前記差動伝送線路に接続される第２平衡ポートを構成する第３端子および第４端子と、
    を備え、
    第１ツェナーダイオードを含み、前記第１端子と前記第３端子との間の第１接続点とグランドとの間に接続された、第１ＥＳＤ保護回路と、
    第２ツェナーダイオードを含み、前記第２端子と前記第４端子との間の第２接続点とグランドとの間に接続され、第１ＥＳＤ保護回路に対して対称の第２ＥＳＤ保護回路と、
    前記第１端子と前記第１接続点との間に直列に挿入された第１コイルと、
    前記第１コイルと和動接続され、前記第３端子と前記第１接続点との間に直列に挿入された第３コイルと、
    前記第２端子と前記第２接続点との間に直列に挿入された第２コイルと、
    前記第２コイルと和動接続され、前記第４端子と前記第２接続点との間に直列に挿入された第４コイルと、
    を備えることを特徴とする差動伝送線路。
  6. コモンモードチョークコイルと、当該コモンモードチョークコイルに接続されたＥＳＤ保護回路と、を有するコモンモードフィルタ回路であって、
    第１平衡ポートを構成する第１端子および第２端子と、
    第２平衡ポートを構成する第３端子および第４端子と、
    第３平衡ポートを構成する第５端子および第６端子と、
    前記ＥＳＤ保護回路は、
    第１ツェナーダイオードを含み、前記第１端子と前記第３端子との間の第１接続点とグランドとの間に接続された、第１ＥＳＤ保護回路と、
    第２ツェナーダイオードを含み、前記第２端子と前記第４端子との間の第２接続点とグランドとの間に接続され、第１ＥＳＤ保護回路に対して対称の第２ＥＳＤ保護回路と、
    前記第１端子と前記第１接続点との間に直列に挿入された第１コイルと、
    前記第１コイルと和動接続され、前記第３端子と前記第１接続点との間に直列に挿入された第３コイルと、
    前記第２端子と前記第２接続点との間に直列に挿入された第２コイルと、
    前記第２コイルと和動接続され、前記第４端子と前記第２接続点との間に直列に挿入された第４コイルと、を備え、
    前記コモンモードチョークコイルは、
    前記第３端子と前記第５端子との間に接続された第５コイルと、
    前記第４端子と前記第６端子との間に接続され、前記第５コイルと結合する第６コイルと、を備える、
    コモンモードフィルタ回路。
  7. 複数の絶縁性樹脂層を積層してなる積層体と、
    前記積層体の実装面に形成された複数の端子電極と、
    前記積層体に埋設され、ダイオードが構成されたＥＳＤ保護用半導体チップ部品と、
    前記積層体の内部に設けられ、前記ＥＳＤ保護用半導体チップ部品と前記複数の端子電極との間に接続された整合回路と、
    を備え、
    前記整合回路は、前記絶縁性樹脂層に設けられたループ状導体パターンを含み、
    前記ループ状導体パターンは、前記ＥＳＤ保護用半導体チップ部品が埋設された層と前記積層体の前記実装面との間の層に設けられている、
    ＥＳＤ保護デバイス。
  8. 複数の絶縁性樹脂層を積層してなる積層体と、
    前記積層体の実装面に形成された複数の端子電極と、
    前記積層体に埋設され、ダイオードが構成されたＥＳＤ保護用半導体チップ部品と、
    前記積層体の内部に設けられ、前記ＥＳＤ保護用半導体チップ部品と前記複数の端子電極との間に接続された整合回路と、
    前記整合回路と前記複数の端子電極との間に接続され、前記積層体の内部に設けられたコモンモードフィルタ回路と、
    を備え、
    前記整合回路は、前記絶縁性樹脂層に設けられた第１ループ状導体パターンを含み、前記コモンモードフィルタ回路は、前記絶縁性樹脂層に設けられた第２ループ状導体パターンを含み、
    前記第１ループ状導体パターンは、前記ＥＳＤ保護用半導体チップ部品が埋設された層と前記積層体の前記実装面との間の層に設けられていて、前記第２ループ状導体パターンは、前記ＥＳＤ保護用半導体チップ部品が埋設された層と、前記積層体の前記実装面とは反対側の面と、の間の層に設けられている、
    複合デバイス。
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