CN210467826U - Esd保护元件 - Google Patents

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Abstract

ESD保护元件(10)具备半导体基板(20)、布线层(30)、以及电感器导体(40)。在半导体基板(20)形成有齐纳二极管。电感器导体(40)形成于布线层(30)，并呈二维螺旋形状。电感器导体(40)的第1电感器导体(41)与第2电感器导体(42)从外周端朝向内周端按顺序连续，在第1电感器导体(41)与第2电感器导体(42)的连接部的附近具有连接导体部(410)。第2电感器导体(42)的宽度小于第1电感器导体(41)的宽度。

Description

ESD保护元件
技术领域
本实用新型涉及具备齐纳二极管和电感器的ESD保护元件。
背景技术
以往，以保护电子部件免受静电等浪涌影响为目的，实际使用ESD 保护元件或者ESD保护电路。
例如，专利文献1记载了使用齐纳二极管和电感器的附带ESD保护功能的电感器。专利文献1所示的附带ESD保护功能的电感器具有第1 端子、第2端子、以及第3端子。
电感器连接于第1端子与第2端子之间。齐纳二极管连接于将第1端子与第2端子连接的连接线与第3端子之间。将第1端子和第2端子设为高频信号的输入输出端子，将第3端子连接为接地电位，由此实现低通滤波功能和ESD保护功能。
在构造方面，齐纳二极管形成于半导体基板，电感器形成于半导体基板的表面的布线层。
专利文献1：国际公开2018/008422
然而，若连接于第1端子与第2端子之间的电感器的卷绕圈数大于1，则因向第3端子侧连接的连接方法而异，存在从第1端子观察到的反射特性(S11特性)与从第2端子观察到的反射特性(S22特性)不同，而使通过特性恶化的情况。
实用新型内容
因此，本实用新型的目的在于，提供一种在具备电感器与齐纳二极管的结构中，从第1端子观察到的反射特性与从第2端子观察到的反射特性成为大致相同的ESD保护元件。
该实用新型的ESD保护元件具备：基板、布线层、电感器导体、第1 外部连接端子、第2外部连接端子、以及第3外部连接端子。基板具有半导体区域，在半导体区域形成有浪涌吸收元件。布线层形成在基板上。电感器导体形成于布线层，是具有外周端与内周端的螺旋形状。第1外部连接端子、第2外部连接端子、以及第3外部连接端子形成在布线层上。电感器导体具有包含外周端的配置于外周侧的第1电感器导体、包含内周端的配置于内周侧的第2电感器导体、以及将第1电感器导体与第2电感器导体连接的连接导体部。电感器导体的外周端连接于第1外部连接端子。电感器导体的内周端连接于第2外部连接端子。另外，电感器导体的连接导体部经由浪涌吸收元件，连接于第3外部连接端子。第2电感器导体的宽度小于第1电感器导体的宽度。
在该结构中，与第1电感器导体的宽度与第2电感器导体的宽度相同的情况相比，能够增大中央开口比第1电感器导体小的第2电感器导体的电感。由此，第1电感器导体的第1电感与第2电感器导体的第2电感成为大致相同。
另外，在该实用新型的ESD保护元件中，优选为接下来的结构。基板具有形成有第1端子导体和第2端子导体的端子形成面。第1端子导体连接于浪涌吸收元件的第1端，第2端子导体连接于浪涌吸收元件的第2 端。
在该结构中，能够可靠地进行浪涌吸收元件与电感器导体间的连接、浪涌吸收元件与第3外部连接端子间的连接。
另外，在该实用新型的ESD保护元件中，优选为接下来的结构。ESD 保护元件具备：将电感器导体的外周端与第1外部连接端子连接的第1层间连接导体、将电感器导体的内周端与第2外部连接端子连接的第2层间连接导体、将连接导体部与第1端子导体连接的第3层间连接导体、以及将第2端子导体与第3外部连接端子连接的第4层间连接导体。
在该结构中，能够可靠地连接分别位于不同的层的浪涌吸收元件、电感器导体、第1外部连接端子、第2外部连接端子以及第3外部连接端子。
另外，在该实用新型的ESD保护元件中，浪涌吸收元件优选包含齐纳二极管。
在该结构中，能够利用简单的结构可靠地实现浪涌吸收元件。
另外，在该实用新型的ESD保护元件中，优选连接导体部的宽度大于第1电感器导体的宽度。
在该结构中，能够增大第3层间连接导体的截面积。由此，传输损失减少。
另外，在该实用新型的ESD保护元件中，螺旋形状也可以呈具有角部的形状。在该情况下，连接导体部优选配置于角部。
在该结构中，即使不在螺旋的中途位置设置连接导体部用的焊盘部，也能够形成截面积较大的连接导体部。另外，螺旋形状不变形，能够抑制特性的劣化。
另外，在该实用新型的ESD保护元件中，螺旋形状也可以呈具有屈曲部或者弯曲部的形状。连接导体部配置于屈曲部或者弯曲部。
在该结构中，也可以不在螺旋的直线部的中途位置设置连接导体部用的焊盘部，而容易形成截面积较大的连接导体部。另外，螺旋形状不变形，能够抑制特性的劣化。
另外，在该实用新型的ESD保护元件中，优选在电感器导体与基板之间配置有多个绝缘层。
在该结构中，能够增加包含浪涌吸收元件TVS在内的基板与电感器导体间的距离。由此，能够抑制基板对于在电感器导体产生的磁通的负面影响。
根据该实用新型，在具备电感器和齐纳二极管的结构中，从第1端子观察到的反射特性与从第2端子观察到的反射特性成为大致相同。
附图说明
图1的(A)是本实用新型的第1实施方式的ESD保护元件10的立体图，图1的(B)是表示ESD保护元件的导体图案的简要结构的图。
图2是本实用新型的第1实施方式的ESD保护元件10的侧剖视图。
图3的(A)、图3的(B)、图3的(C)分别是表示本实用新型的第 1实施方式的ESD保护元件10的分解俯视图的局部的图。
图4的(A)、图4的(B)、图4的(C)分别是表示本实用新型的第 1实施方式的ESD保护元件10的分解俯视图的局部的图。
图5是本实用新型的第1实施方式的ESD保护元件10的等效电路图。
图6是本实用新型的第1实施方式的电感器导体40的立体图。
图7是本实用新型的第1实施方式的电感器导体40的俯视图。
图8的(A)是本实用新型的第1实施方式的半导体基板20的局部俯视图，图8的(B)是半导体基板20的局部剖视图，图8的(C)是半导体基板20的等效电路图。
图9是表示本实用新型的第2实施方式的ESD保护元件的电感器导体40A的形状的俯视图。
图10是表示本实用新型的第3实施方式的ESD保护元件的电感器导体40B的形状的俯视图。
图11是本实用新型的第4实施方式的ESD保护元件10C的剖视图。
图12的(A)、图12的(B)、图12的(C)分别是表示半导体基板的衍生例的图。
具体实施方式
以下，参照附图列举几个具体的例子，表示用于实施本实用新型的多个方式。在各图中，对相同位置标注相同附图标记。考虑要点的说明或者理解的容易性，为了方便而分实施方式来表示，但能够进行不同的实施方式所示的结构的局部的置换或者组合。在第2实施方式及其以后，省略与第1实施方式共有的事项的叙述，仅对不同点进行说明。特别是，不在每个实施方式中依次言及相同的结构带来的相同的作用效果。
参照附图，对本实用新型的第1实施方式的ESD保护元件进行说明。图1的(A)是本实用新型的第1实施方式的ESD保护元件的立体图，图 1的(B)是表示ESD保护元件的导体图案的简要结构的图。图2是本实用新型的第1实施方式的ESD保护元件的侧剖视图。图3的(A)、图3 的(B)、图3的(C)、图4的(A)、图4的(B)、图4的(C)分别是表示本实用新型的第1实施方式的ESD保护元件的分解俯视图的局部的图。图5是本实用新型的第1实施方式的ESD保护元件的等效电路图。图2所示的侧剖面示出了图3的(A)、图3的(B)、图3的(C)、图4 的(A)、图4的(B)、图4的(C)所示的A－A’剖面。
(电路结构)
首先，使用图5，对ESD保护元件10的电路结构进行说明。如图5 所示，ESD保护元件10具备电感器L1、电感器L2、以及浪涌吸收元件TVS(Transient Voltage Suppressor)。齐纳二极管包含于浪涌吸收元件TVS。 ESD保护元件10具备第1外部连接端子P1、第2外部连接端子P2、以及第3外部连接端子P3。
电感器L1与电感器L2连接。该电感器L1与电感器L2间的连接部相当于供后述的连接导体部410配置的部分。电感器L1与电感器L2从第 1外部连接端子P1朝向第2外部连接端子P2按该顺序串联连接。换言之，电感器L1的一端连接于第1外部连接端子P1，电感器L1的另一端经由连接部连接于电感器L2的一端。电感器L2的另一端连接于第2外部连接端子P2。
电感器L1与电感器L2连接的部分经由浪涌吸收元件TVS连接于第 3外部连接端子P3。第3外部连接端子P3例如连接为接地电位。
通过该结构，ESD保护元件10将第1外部连接端子P1与第2外部连接端子P2设为高频信号的输入输出端子，而实现ESD(Electro Static Discharge)保护功能和低通滤波器(low pass filter)功能。此时，电感器 L1与电感器L2电磁场耦合。由此，能够减小电感器L1和电感器L2的形状，并且获得所希望的特性。
(构造)
如图1的(A)、图1的(B)、图2、图3的(A)、图3的(B)、图 3的(C)、图4的(A)、图4的(B)、图4的(C)所示，作为构造，ESD 保护元件10具备半导体基板20和布线层30。
半导体基板20是具有半导体区域的基板。在半导体区域形成有上述的浪涌吸收元件TVS。在本实施方式中，半导体区域形成于半导体基板 20的整体，但半导体区域只要形成于半导体基板的至少局部即可。半导体基板20具有与X方向和Y方向平行的端子形成面201(即，半导体基板表面)和半导体基板背面202。端子形成面201与半导体基板背面202 在Z方向以规定的距离分离。该Z方向的距离与半导体基板20的厚度对应。
半导体基板20具备第1端子导体261与第2端子导体262。即，第1 端子导体261和第2端子导体262形成于半导体基板20的端子形成面201。半导体基板20的具体的内部构造后述，但在半导体基板20的内部形成有电连接于第1端子导体261与第2端子导体262的齐纳二极管。
布线层30形成在半导体基板20之上。即，布线层30形成在半导体基板20的端子形成面201之上。布线层30具备绝缘层301、绝缘层302、绝缘层303。绝缘层301、绝缘层302、绝缘层303从端子形成面201起按该顺序形成。
布线层30具备：电感器导体40、布线导体50、层间连接导体61、层间连接导体62、层间连接导体71、层间连接导体72、层间连接导体73、布线导体81、布线导体82、以及布线导体83。
电感器导体40是螺旋形状的导体图案。更具体而言，在俯视半导体基板20时(在与X方向和Y方向正交的方向(与Z方向平行的方向)观察时)，电感器导体40呈螺旋形状。此外，在本实施方式中，表示了电感器导体40呈二维的螺旋形状的例子，但电感器导体40也可以呈三维的螺旋形状。即，例如，也可以是，电感器导体40分为多层地形成，电感器导体40的被分开的各部分通过层间连接导体相互连接的结构。
电感器导体40具备第1电感器导体41、第2电感器导体42、以及连接导体部410。第1电感器导体41与第2电感器导体42串联连接。此时，第1电感器导体41配置于第2电感器导体42的外周侧。连接导体部410 配置于第1电感器导体41与第2电感器导体42间的连接部。换言之，连接导体部410将第1电感器导体41与第2电感器导体42连接。此外，电感器导体40的具体的形状后述。
电感器导体40形成于绝缘层301与绝缘层302间的边界面。
布线导体50呈大致矩形，并形成于绝缘层301与绝缘层302间的边界面。即，布线导体50与电感器导体40形成于同一面。在俯视半导体基板20时，布线导体50配置于作为电感器导体40的开口的中央开口A40 的内部。在俯视半导体基板20时，布线导体50配置于中央开口A40的大致中央，并与电感器导体40分离地形成。
层间连接导体61和层间连接导体62是在厚度方向(Z方向)贯通绝缘层301的棒状的导体(通路导体)。层间连接导体61将连接导体部410 与第1端子导体261连接。层间连接导体62将布线导体50与第2端子导体262连接。
布线导体81、布线导体82、以及布线导体83形成于绝缘层302与绝缘层303间的边界面。布线导体81、布线导体83、以及布线导体82在X 方向按依次配置。如图4的(A)、图4的(B)、图4的(C)所示，布线导体81与布线导体83之间、布线导体83与布线导体82之间在X方向分离。
层间连接导体71、层间连接导体72、以及层间连接导体73是在厚度方向(Z方向)贯通绝缘层302的棒状的导体。层间连接导体71将第1 电感器导体41的第1端部411(与电感器导体40的外周端对应)与布线导体81连接。层间连接导体72将第2电感器导体42的第2端部422(与电感器导体40的内周端对应)与布线导体82连接。层间连接导体73将布线导体50与布线导体83连接。
在绝缘层303设置有开口部812、开口部822、以及开口部832。在俯视半导体基板20时，开口部812与布线导体81的局部重叠，在该开口部812形成有金属膜811。在俯视半导体基板20时，开口部822与布线导体82的局部重叠，在该开口部822形成有金属膜821。在俯视半导体基板20时，开口部832与布线导体83的局部重叠，在该开口部832形成有金属膜831。金属膜811、金属膜821、金属膜831例如是Ni/Au镀敷物。金属膜811的部分与第1外部连接端子P1对应，金属膜821的部分与第 2外部连接端子P2对应，金属膜831的部分与第3外部连接端子P3对应。
在这样的结构中，如图6、图7所示，电感器导体40具备接下来所示的结构。
如上述那样，在俯视半导体基板20时，电感器导体40呈螺旋形状，并具备第1电感器导体41、第2电感器导体42、以及连接导体部410。
第1电感器导体41与第2电感器导体42从螺旋形状的外周端(电感器导体40的外周端)侧起朝向螺旋形状的内周端(电感器导体40的内周端)侧按该顺序串联连接。换言之，第1电感器导体41配置于第2电感器导体42的外周侧。另外，换言之，电感器导体40的外周部是第1电感器导体41，电感器导体40的内周部是第2电感器导体42。
第1电感器导体41在延伸的方向的一端具有第1端部411，在延伸的方向的另一端具有第2端部412。第2电感器导体42在延伸的方向的一端具有第1端部421，在延伸的方向的另一端具有第2端部422。第1 电感器导体41的第1端部411对应于电感器导体40的外周端。第2电感器导体42的第2端部422对应于电感器导体40的内周端。
第1电感器导体41的第2端部412与第2电感器导体42的第1端部 421经由连接导体部410连接。换言之，连接导体部410配置于第1电感器导体41的第2端部412与第2电感器导体42的第1端部421间的连接部。
第2电感器导体42的宽度W42小于第1电感器导体41的宽度W41 (W42＜W41)。换言之，第1电感器导体41的宽度W41大于第2电感器导体42的宽度W42(W41＞W42)。
通过该结构，能够使第1电感器导体41的电感(电感器L1的电感) 与第2电感器导体42的电感(电感器L2的电感)形成得大致相同。
这基于接下来的理由。
如本申请结构那样，当在第2电感器导体42的外周侧配置有第1电感器导体41的结构中，第1电感器导体41的开口大于第2电感器导体 42的开口。在该情况下，若第1电感器导体41的宽度与第2电感器导体 42的宽度为相同，则第1电感器导体41的电感(电感器L1的电感)大于第2电感器导体42的电感(电感器L2的电感)。
然而，在本申请结构中，由于第2电感器导体42的宽度W42小于第 1电感器导体41的宽度W41(第1电感器导体41的宽度W41大于第2 电感器导体42的宽度W42)，所以能够减小第1电感器导体41的电感(电感器L1的电感)。由此，能够使第1电感器导体41的电感(电感器L1 的电感)与第2电感器导体42的电感(电感器L2的电感)接近，从而能够形成得大致相同。
这样，电感器L1的电感与电感器L2的电感接近(成为大致相同)，由此能够使从第1外部连接端子P1观察ESD保护元件10得到的第1阻抗与从第2外部连接端子P2观察ESD保护元件10得到的第2阻抗接近，形成大致相同(例如，50Ω)。由此，阻抗与经由ESD保护元件10连接于第1外部连接端子P1和第2外部连接端子P2的其他的电路部件(例如，天线与RF模块)匹配。因此，能够抑制通过特性的恶化。
此外，第2电感器导体42的宽度W42、第1电感器导体41的宽度 W41例如如接下来所示那样决定。首先，分别将第2电感器导体42的宽度W42与第1电感器导体41的宽度W41形成得相同，决定第1电感器导体41和第2电感器导体42的形状(长度、中央开口A40的面积)。之后，减小第2电感器导体的宽度W42，而增大第1电感器导体41的宽度 W41。由此，作为电感器L2与电感器L1，不仅实现所希望的电感，并且使电感器L2的电感与电感器L1的电感形成得大致相同。
另外，在本实施方式的结构中，减小第2电感器导体42的宽度W42，由此与第1电感器导体41的宽度和第2电感器导体42的宽度相同的结构相比，能够增大中央开口A40的面积。因此，能够抑制由中央开口A40 的小面积化导致的电感的降低，从而能够抑制电感器L1与电感器L2间的耦合系数的降低。
另外，在本实施方式的结构中，相对于第1电感器导体41的宽度与第2电感器导体42的宽度为相同的结构，使第2电感器导体42的宽度 W42小于第1电感器导体41的宽度W41，由此能够减小平面面积。由此，能够将ESD保护元件10实现为小型。
另外，在本实施方式的结构中，连接导体部410的宽度W410大于第1电感器导体41的宽度W41。通过该结构，能够增大层间连接导体61的截面积。由此，能够减少层间连接导体61的电阻，抑制传输损失。另外， ESD保护元件的层间连接导体流有浪涌电流，因此通常优选较粗(截面积较大)，但通过本实施方式的结构，能够确保层间连接导体61的粗细。
另外，在本实施方式的结构中，连接导体部410配置于第1电感器导体41与第2电感器导体42间的连接部。由此，即使连接导体部410的宽度W410增大，也不会对第1电感器导体41与第2电感器导体42的特性给予负面影响。因此，能够实现优秀的特性的电感器L1和电感器L2。
另外，在本实施方式的结构中，连接导体部410配置于由螺旋形状构成的电感器导体40的角部C412。由此，即使连接导体部410的宽度W410 增大，也能够抑制中央开口A40的面积如将连接导体部410设置于电感器导体40的直线部的情况那样变小。由此，能够抑制穿过电感器L1和电感器L2的磁通紊乱。因此，能够抑制电感器L1和电感器L2的耦合系数的降低、电感的降低、Q值的劣化。其结果，能够实现进一步优秀的特性的电感器L1和电感器L2。
另外，在该结构中，螺旋形状的角部呈被圆弧倒角的形状。这里，圆弧倒角是指角部不成为直角(不以急剧的角度屈曲)地构成角部。更具体而言，例如，是指不使角部屈曲为直角，而是平滑地弯曲、通过多次的屈曲而弯曲90度。由此，能够抑制角部的电场集中导致的损失。因此，能够实现更加优秀的特性的ESD保护元件。
此外，在上述的说明中，第1电感器导体41的宽度W41无需全部在延伸的方向上相同。相同地，第2电感器导体42的宽度W42无需全部在延伸的方向上相同。因此，例如，只要将大幅有助于第2电感器导体42 的特性的部分的宽度设为宽度W42，将大幅有助于第1电感器导体41的特性的部分的宽度设为宽度W41，使宽度W42满足小于宽度W41的条件即可。或者，例如，只要将第2电感器导体42的平均的宽度设为宽度W42，将第1电感器导体41的平均的宽度设为宽度W41，使宽度W42满足小于宽度W41的条件即可。
此外，半导体基板20具有接下来所示的构造。图8的(A)是本实用新型的第1实施方式的半导体基板的局部俯视图，图8的(B)是半导体基板的局部剖视图，图8的(C)是半导体基板的等效电路图。半导体基板20与本实用新型的“基板”对应。
如上述那样，半导体基板20具有与X方向和Y方向平行的端子形成面201和半导体基板背面202。半导体基板20具备第1端子导体261和第2端子导体262。第1端子导体261和第2端子导体262形成于端子形成面201。
半导体基板20具备Psub层21、N外延层22、N外延层23、以及钝化层211。另外，半导体基板20具备：NBL221、NBL222、P型掺杂部 231、P型掺杂部232、N型掺杂部241、N型掺杂部242、沟槽251、沟槽252、沟槽253、以及沟槽254。半导体基板20由公知的半导体形成工序形成。
N外延层22形成于Psub层21的表面(与半导体基板背面202相反一侧的面)，N外延层23形成于N外延层22的表面(和与Psub层21抵接或者对置的面相反一侧的面)。N外延层23与N外延层22的N型杂质的掺杂量不同。钝化层211为绝缘层，形成于N外延层23的表面(和与N外延层22抵接或者对置的面相反一侧的面)。
NBL221是所谓N型埋入层，形成于N外延层22。
P型掺杂部231和N型掺杂部241形成于N外延层23。P型掺杂部 231和N型掺杂部241形成于距N外延层23的表面规定的深度的位置。
在半导体基板20的俯视时，P型掺杂部231与N型掺杂部241分离。在半导体基板20的俯视时，P型掺杂部231与NBL221重叠。此时，NBL221 的面积大于P型掺杂部231的面积。
沟槽251和沟槽252由绝缘体构成，在半导体基板20的厚度方向上贯通N外延层23和N外延层22，到达至Psub层21中的规定的深度。
在俯视半导体基板20时，沟槽251呈从四周包围P型掺杂部231与NBL221的形状。
在俯视半导体基板20时，沟槽252呈从四周包围N型掺杂部241的形状。
如图8的(B)所示，第1端子导体261的局部形成于钝化层211的表面。在俯视半导体基板20时，第1端子导体261的至少局部与P型掺杂部231和N型掺杂部241重叠。另外，第1端子导体261经由钝化层 211的开口连接于P型掺杂部231和N型掺杂部241。
此外，虽未详细图示，但在第2端子导体262的下侧，也以与上述的第1端子导体261的下侧相同的构造形成有NBL222、P型掺杂部232、N 型掺杂部242、沟槽253、以及沟槽254。
通过该结构，半导体基板20实现图8的(C)所示的电路结构。半导体基板20具备：端子Pt1、端子Pt2、二极管D11、二极管D12、二极管 D21、二极管D22、齐纳二极管ZD1、以及齐纳二极管ZD2。端子Pt1由第1端子导体261实现，端子Pt2由第2端子导体262实现。
二极管D11的阳极和二极管D12的阴极连接于端子Pt1。二极管D11 的阴极连接于齐纳二极管ZD1的阴极。齐纳二极管ZD1的阳极与二极管 D12的阳极连接于齐纳二极管ZD2的阳极与二极管D22的阳极。该连接路径(将齐纳二极管ZD1的阳极和二极管D12的阳极与齐纳二极管ZD2 的阳极和二极管D22的阳极连接的路径)由Psub层21实现。
齐纳二极管ZD1的阴极连接于二极管D11的阴极。二极管D21的阳极和二极管D22的阴极连接于端子Pt2。
通过该结构，半导体基板20实现包含齐纳二极管的浪涌吸收元件 TVS。而且，如图8的(A)、图8的(B)所示，具有规定的面积，具备由规定的形状构成的第1端子导体261与第2端子导体262，由此浪涌吸收元件TVS与电感器导体40的经由层间连接导体的连接、浪涌吸收元件 TVS与布线导体83的经由层间连接导体的连接变得可靠且容易。
接下来，参照附图，对本实用新型的第2实施方式的ESD保护元件进行说明。图9是表示本实用新型的第2实施方式的ESD保护元件的电感器导体的形状的俯视图。
第2实施方式的ESD保护元件相对于第1实施方式的ESD保护元件 10，电感器导体40A的形状不同。第2实施方式的ESD保护元件的其他的结构与ESD保护元件10相同，省略相同的部位的说明。
如图9所示，在俯视时，电感器导体40A从中央开口A40A除去一方向的角部C412，而具有大致90°的角部。电感器导体40A在角部C412 具有通过比90°大的角度的2个角进行屈曲的屈曲部。即，电感器导体 40A对角部C412进行圆弧倒角。该屈曲部成为连接导体部410A。
连接导体部410A的宽度W410A大于第1电感器导体41的宽度W41。
即便是这样的结构，也能够具有与第1实施方式相同的作用效果。另外，在该结构中，能够抑制角部的电场集中带来的损失。因此，能够实现更加优秀的特性的ESD保护元件。
接下来，参照附图，对本实用新型的第3实施方式的ESD保护元件进行说明。图10是表示本实用新型的第3实施方式的ESD保护元件的电感器导体的形状的俯视图。
第3实施方式的ESD保护元件相对于第1实施方式的ESD保护元件 10，电感器导体40B的形状不同。第3实施方式的ESD保护元件的其他的结构与ESD保护元件10相同，省略相同的部位的说明。
如图10所示，在俯视时，电感器导体40B呈各角部由大致90°构成的矩形(中央开口A40B呈矩形)。即，电感器导体40B不具有被圆弧倒角的角部。在该情况下，连接导体部410B形成于一个角部。
即便是这样的结构，也能够具有与第1实施方式相同的作用效果。
接下来，参照附图，对本实用新型的第4实施方式的ESD保护元件进行说明。图11是本实用新型的第4实施方式的ESD保护元件的剖视图。
如图11所示，第4实施方式的ESD保护元件10C相对于第1实施方式的ESD保护元件10，布线层30C的结构不同。ESD保护元件10C的其他的结构与ESD保护元件10相同，省略相同的部位的说明。
布线层30C相对于布线层30，追加了绝缘层304、层间连接导体601、以及层间连接导体602这点不同。布线层30C的其他的结构与布线层30 相同，省略相同的位置的说明。
绝缘层304配置于半导体基板20与绝缘层301之间。层间连接导体 601和层间连接导体602在厚度方向(Z方向)贯通绝缘层304。层间连接导体601将第1端子导体261与层间连接导体61连接。层间连接导体 602将第2端子导体262与层间连接导体62连接。
通过该结构，电感器导体40与半导体基板20进一步分离与绝缘层304的厚度对应的量。由此，相对于电感器导体40，能够抑制半导体基板 20给予的影响。因此，电感器L1和电感器L2的特性提高，从而能够实现具有进一步优秀的特性的ESD保护元件10C。
此外，半导体基板20也可以是接下来所示的结构。图12的(A)、图12的(B)、图12的(C)分别是表示半导体基板的衍生例的图。图12 的(A)、图12的(B)、图12的(C)省略作为半导体基板20的基板成为主体的部分的图示，而图示了各功能部的位置关系。
图12的(A)所示的半导体基板20A相对于图8的(A)、图8的(B) 所示的半导体基板20，NBL225和沟槽255的形状不同。半导体基板20A 的其他的结构与半导体基板20相同，省略相同的位置的说明。
在俯视半导体基板20A时，NBL225与重叠于第1端子导体261的P 型掺杂部231和重叠于第2端子导体262的P型掺杂部232双方重叠。
沟槽255在的俯视半导体基板20A时，呈包围NBL225的周围的形状。
图12的(B)所示的半导体基板20B相对于图12的(A)所示的半导体基板20A，NBL226和沟槽256的形状不同。半导体基板20B的其他的结构与半导体基板20A相同，省略相同的部位的说明。
在俯视半导体基板20B时，NBL226与重叠于第1端子导体261的P 型掺杂部231和重叠于第2端子导体262的P型掺杂部232双方重叠。另外，在俯视半导体基板20B时，NBL226包围N型掺杂部241和N型掺杂部242的三方。
在俯视半导体基板20B时，沟槽256呈包围NBL226的周围的形状。
图12的(C)所示的半导体基板20C相对于图12的(A)所示的半导体基板20A，NBL227和沟槽257的形状不同。半导体基板20C的其他的结构与半导体基板20A相同，省略相同的位置的说明。
在俯视半导体基板20时，NBL227与重叠于第1端子导体261的P 型掺杂部231和重叠于第2端子导体262的P型掺杂部232双方重叠。另外，在俯视半导体基板20C时，NBL227包围N型掺杂部241和N型掺杂部242的前方。换言之，NBL227在俯视半导体基板20C的时，在与N型掺杂部241、N型掺杂部242、沟槽252、以及沟槽254重叠的部分具有开口。
沟槽257在半导体基板20C俯视时，呈包围NBL227的周围的形状。
适当地采用图12的(A)、图12的(B)、图12的(C)所示的结构，由此能够使齐纳二极管的面积不同。而且，使齐纳二极管的面积变化，由此能够使齐纳二极管的导通电阻值变化。例如，增大齐纳二极管的面积，由此能够减小导通电阻值。另一方面，减小齐纳二极管的面积，由此容易控制电容值。即，根据成为必要的导通控制、电容值的精度，适当地采用上述的结构，由此能够可靠地实现所要的ESD保护元件。
上述的各实施方式的说明在全部的点为例示，不做限制。对于本领域技术人员而言能够适当地进行变形和变更。
例如，在上述的各实施方式中，示出了端子导体为2个(第1端子导体和第2端子导体)的例子，但也可以具有3个以上的端子导体。另外，端子导体未必呈面状，也可以呈线状。另外，示出了多个端子导体全部配置于端子形成面的例子，但不限定于此。例如，第1端子与体与第2端子导体也可以形成于互不相同的层。
另外，例如，在上述的各实施方式中，示出了连接导体部配置于电感器导体的角部的例子，但不限定于此。连接导体部也可以配置于电感器导体的角部以外的位置。
另外，例如，在上述的各实施方式中，如图8的(C)所示，示出了通过包含2个齐纳二极管的结构，实现浪涌吸收元件TVS的例子，但不限定于此。只要以在双方向产生击穿电压的方式在半导体区域形成有P型半导体区域、N型半导体区域，则能够实现浪涌吸收元件TVS。例如，能够应用使用了N型的MOSFET的结构、p型晶体管。另外，也可以不使用半导体基板，而使用利用了单晶硅的部件、相对于以陶瓷或者玻璃为主材料的基板利用了放电间隙的部件。
【附图标记的说明】
10、10C…ESD保护元件；20、20A、20B、20C…半导体基板；21…Psub 层；22…N外延层；23…N外延层；30、30C…布线层；40、40A、40B…电感器导体；A40…中央开口；41…第1电感器导体；42…第2电感器导体；50…布线导体；61、62、71、72、73、601、602…层间连接导体；81、 82、83…布线导体；201…端子形成面；202…半导体基板背面；211…钝化层；221、222、225、226、227…NBL；231、232…P型掺杂部；241、 242…N型掺杂部；251、252、253、254、255、256、257…沟槽；261…第1端子导体；262…第2端子导体；301、302、303、304…绝缘层；410、410A、410B…连接导体部；411…第1电感器导体的第1端部；412…第1 电感器导体的第2端部；421…第2电感器导体的第1端；422…第2电感器导体的第2端；811、821、831…金属膜；812、822、832…开口部；A40、 A40A…中央开口；C412…角部；D11、D12、D21、D22…二极管；L1…电感器；L2…电感器；P1…第1外部连接端子；P2…第2外部连接端子； P3…第3外部连接端子；Pt1、Pt2…端子；TVS…浪涌吸收元件；ZD1、ZD2…齐纳二极管。

Claims (8)

1.一种ESD保护元件，其特征在于，具备：
基板，其具有半导体区域，在所述半导体区域形成有浪涌吸收元件；
布线层，其形成在所述基板上；
螺旋形状的电感器导体，其形成于所述布线层，并具有外周端与内周端；以及
第1外部连接端子、第2外部连接端子、以及第3外部连接端子，它们形成在所述布线层上，
所述电感器导体具有包含所述外周端的配置于外周侧的第1电感器导体、包含所述内周端的配置于内周侧的第2电感器导体、以及将第1电感器导体与第2电感器导体连接的连接导体部，
所述电感器导体的所述外周端连接于所述第1外部连接端子，
所述电感器导体的所述内周端连接于所述第2外部连接端子，
所述电感器导体的所述连接导体部经由所述浪涌吸收元件，连接于所述第3外部连接端子，
所述第2电感器导体的宽度小于所述第1电感器导体的宽度。
2.根据权利要求1所述的ESD保护元件，其特征在于，
所述基板具有形成有第1端子导体和第2端子导体的端子形成面，并且，所述浪涌吸收元件具有第1端和第2端，
所述第1端子导体连接于所述浪涌吸收元件的所述第1端，
所述第2端子导体连接于所述浪涌吸收元件的所述第2端。
3.根据权利要求2所述的ESD保护元件，其特征在于，具备：
第1层间连接导体，其将所述电感器导体的所述外周端与所述第1外部连接端子连接；
第2层间连接导体，其将所述电感器导体的所述内周端与所述第2外部连接端子连接；
第3层间连接导体，其将所述连接导体部与所述第1端子导体连接；以及
第4层间连接导体，其将所述第2端子导体与所述第3外部连接端子连接。
4.根据权利要求1～3中任一项所述的ESD保护元件，其特征在于，
所述浪涌吸收元件包含齐纳二极管。
5.根据权利要求1所述的ESD保护元件，其特征在于，
所述连接导体部的宽度大于所述第1电感器导体的宽度。
6.根据权利要求1所述的ESD保护元件，其特征在于，
所述螺旋形状呈具有角部的形状，
所述连接导体部配置于所述角部。
7.根据权利要求1所述的ESD保护元件，其特征在于，
所述螺旋形状呈具有屈曲部或者弯曲部的形状，
所述连接导体部配置于所述屈曲部或者所述弯曲部。
8.根据权利要求1所述的ESD保护元件，其特征在于，
在所述电感器导体与所述基板之间配置有多个绝缘层。
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* Cited by examiner, † Cited by third party
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JPWO2022220130A1 (zh) * 2021-04-13 2022-10-20

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3296658B2 (ja) * 1994-03-25 2002-07-02 東洋アルミニウム株式会社 共鳴ラベル
JP2005101097A (ja) * 2003-09-22 2005-04-14 Toshiba Corp 半導体装置及びその製造方法
JP2009272360A (ja) * 2008-05-01 2009-11-19 Panasonic Corp インダクタおよびその製造方法
US8143987B2 (en) * 2010-04-07 2012-03-27 Xilinx, Inc. Stacked dual inductor structure
CN103168354B (zh) * 2010-09-17 2015-11-25 日本电信电话株式会社 电感器
CN208849451U (zh) * 2016-03-15 2019-05-10 株式会社村田制作所 Esd保护器件以及复合器件
CN208143194U (zh) * 2016-07-06 2018-11-23 株式会社村田制作所 带有esd保护功能的电感器

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