CN103168354B - 电感器 - Google Patents

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Abstract

一种电感器(1)包括电感器(L11P)，电感器(L11P)以螺旋形状形成在电感器区域的外周界上并具有连接到端子(N11P)的起点；电感器(L12P)，电感器(L12P)以螺旋的形状形成在电感器区域的内周界上并具有在电感器(L11P)的终点处的起点以及连接到端子(N12P)的终点；和电感器(L13P)，电感器(L13P)以螺旋的形状形成在夹在电感器(L11P)和电感器(L12P)之间的区域中并具有在电感器(L11P)和电感器(L12P)之间的节点处的起点以及连接到端子(N13P)的终点。

Description

电感器
技术领域
本发明涉及一种电感器，该电感器主要可应用于使用处理高频信号的半导体集成电路中的金属配线层形成的电感器，该半导体集成电路例如是在光接收模块中使用的互导放大器或者在光发射模块中使用的激光驱动电路，更具体地，本发明涉及一种在实现高频响应的峰化电路(peakingcircuit)中必不可少的电感器。
背景技术
硅CMOS晶体管具有以下优点：确保高度的集成，以及能够通过大规模生产来廉价地提供半导体集成电路。另一方面，由于硅CMOS晶体管的截止频率低于使用由InP表示的化合物半导体的晶体管的截止频率，电路的工作频率变低。为了解决该问题，广泛使用了以下技术：螺旋形缠绕金属线以形成电感器，并将电感器添加到晶体管的负载电阻或反馈电阻以构建峰化电路，由此扩展频带。根据螺旋电感器的峰化电路，与使用电感器之前的频带相比，半导体集成电路的频带几乎可以扩展两倍。然而，电感器的面积比晶体管的面积大得多，半导体集成电路的面积变大，并且半导体集成电路的成本上升。
图11A和11B是在JaehaKim等的“DesignOptimizationofOn-ChipInductivePeakingStructuresfor0.13-μmCMOS40-Gb/sTransmitterCircuits″，IEEETransactionsonCircuitsandSystems-I，Vol.56，No.12，pp.2544-2555，December2009”(之后将其称为文献1)中公开的常规电感器的平面图。图11C和11D是图11A和11B中分别示出的电感器的等效电路图。图11A和11B中的端子a、b和c对应于图11C和11D中示出的端子a、b和c。参考图11A和11B，将两个电感器L1和L2用于峰化。在图11C和11D中，k是电感器L1和L2之间的耦合系数。
在图11A中示出的示例中，将两个电感器L1和L2连续缠绕以形成一个电感器螺旋。另一方面，在图11B中示出的示例中，电感器L2是通过将其在与电感器L1的方向相反的方向上缠绕而形成的，以使在与图11A的示例中的方向相反的方向上耦合电感器L1和L2。
图12示出了文献1中公开的峰化电路的电路图及其等效电路。图12示出了在缓冲电路中使用峰化电路的示例。缓冲电路包括晶体管M5、负载电阻R3和电流源IS2。将由电感器L1和L2形成的峰化电路插入到负载电阻R3与晶体管M5的漏极之间。将电感器L1和L2的节点连接到缓冲器的输出端子OUT。图12的右侧示出的L1和L2级联的连接形式被称为双分路形式。
在图12的左侧示出了峰化电路的等效电路。亦即，由双分路形式的电感器L1和L2形成的峰化电路等效于由双分路形式的电感器L1eff和L2eff以及在输出端子OUT与电感器L1eff和L2eff的节点之间插入的电感器L3eff形成的峰化电路。电感器L3eff由电感器L1和L2的电感耦合等效地形成。将电路的输出节点与电路相连接的电感器连接形式(如电感器L3eff)被称为串联形式。
发明内容
本发明要解决的技术问题
当除了双分路形式之外还在峰化电路中使用串联形式时，可以有效地扩展半导体集成电路的频带。在文献1中公开的峰化电路中，等效地形成串联形式的电感器L3eff。然而，电感器L3eff与双分路形式的电感器L1eff和L2eff不形成电感耦合。为此，和双分路形式与串联形式电感耦合的情况相比，频带扩展效果受到限制。此外，文献1中公开的峰化电路不可使用与电感器L3eff相关联的电感耦合作为设计参数。因此难以设计峰化特性。
文献1公开了在一个螺旋中缠绕双分路形式的两个电感器的形式，而没有公开缠绕三个或更多电感器的形式。因此，为了使用文献1中公开的电感器结构来对双分路形式和串联形式进行电感耦合以扩展电路的频带，需要分别构建双分路形式和串联形式，并且半导体集成电路的面积增大。特别是当向差分电路添加峰化电路时，在电路的正相侧和负相侧中的每一个上，峰化电路的电感器是必需的。为此，电路的面积显著增加。
此外，在文献1中公开的峰化电路中，不可能自由选择双分路形式和串联形式之间的电感耦合的方向性。
做出本发明以解决上述问题，并且本发明具有其提供电感器的目标，该电感器能够降低形成峰化电路所需的面积，并增加设计峰化特性的自由度。
解决问题的技术手段
根据本发明的电感器包括：第一电感器配线，以螺旋的形状形成在电感器区域的外周界上，并具有连接到第一端子的起点；第二电感器配线，以螺旋的形状形成在电感器区域的内周界上，并具有在所述第一电感器配线的终点处的起点以及连接到第二端子的终点；以及第三电感器配线，以螺旋的形状形成在夹在所述第一电感器配线和所述第二电感器配线之间的区域中，并具有在所述第一电感器配线和所述第二电感器配线之间的节点处的起点以及连接到第三端子的终点。
发明效果
根据本发明，可以在一个螺旋的面积中形成三个电感器配线。因此可以在小面积内形成使用三个电感器并具有较大频带扩展效果的峰化电路。与在分别的电感器区域中提供双分路形式的电感器和串联形式的电感器的情况相比，在本发明中，形成峰化电路所需的电感器的面积可以减少到1/2。因此，根据本发明，可以廉价地提供高速工作的半导体集成电路。此外，在本发明中，各个电感器配线的缠绕方向和电感器配线之间的距离在设计时发生变化，由此自由地选择电感器配线之间的耦合系数和耦合方向。由于这允许调节电感器与电容之间的关系，可以增加设计峰化特性的自由度。因此，与使用常规电感器的情况相比，根据本发明，可以增强峰化电路的频带扩展效果。
附图说明
图1是根据本发明第一实施例的电感器的平面图；
图2是根据本发明第一实施例的电感器的截面图；
图3是使用根据本发明第一实施例的电感器作为峰化电路的CML电路的电路图；
图4是根据本发明第二实施例的电感器的平面图；
图5是根据本发明第二实施例的电感器的截面图；
图6是使用根据本发明第二实施例的电感器作为峰化电路的CML电路的电路图；
图7是用于说明根据本发明第一实施例和第二实施例的电感器的面积减少效果的图；
图8是用于说明根据本发明第二实施例的电感器的频带扩展效果的图；
图9是用于说明根据本发明第二实施例的电感器的频带扩展效果的图；
图10是示出使用常规电感器的CML电路以及使用根据本发明的第二实施例的电感器的CML电路的组延迟的图；
图11A和11B是双分路形式的常规电感器的平面图；
图11C和11D是双分路形式的常规电感器的等效电路图；以及
图12是示出使用双分路形式的电感器的峰化电路及其等效电路的电路图。
具体实施方式
[第一实施方式]
现在，将在下面参照附图说明本发明的实施例。图1是根据本发明第一实施例的电感器的平面图。图2是沿着图1中直线A-A的电感器的横截面图。注意到，图1透视性地示出了多个金属配线层。参考图1，根据本实施例的电感器1包括第一分路电感器L11P(第一电感器配线)、第二分路电感器L12P(第二电感器配线)和第一串联电感器L13P(第三电感器配线)。
下文中将其中形成电感器L11P、L12P和L13P的矩形或圆形区域称为电感器区域。在图1中示出的示例中，由虚线指示的区域是电感器区域。
第一分路电感器L11P是使用第一金属配线层30形成的。将第一分路电感器L11P形成为螺旋，当从上侧观看时，该螺旋在电感器区域最外周界上顺时针形成圆周。第一分路电感器L11P的起点连接到端子N11P。
第二分路电感器L12P是使用第二金属配线层30形成的。将第二分路电感器L12P形成为螺旋，当从上侧观看时，该螺旋在电感器区域最内周界上顺时针形成3/4圆周，并且其起点在第一分路电感器L11P的终点处。第二分路电感器L12P的终点连接到端子N12P。
然而，第二分路电感器L12P在去往端子N12P的途中与第一分路电感器L11P和第一串联电感器L13P交叉。因此，第二分路电感器L12P通过触点(经由孔)10连接到第二金属配线层31，并在之后被形成为使用第二金属配线层31连接到端子N12P。这允许将第二分路电感器L12P连接到端子N12P，而不与第一分路电感器L11P和第一串联电感器L13P有任何接触。
第一串联电感器L13P是使用第一金属配线层30形成的。将第一串联电感器L13P形成为螺旋，当从上侧观看时，该螺旋在夹在第一分路电感器L11P和第二分路电感器L12P之间的周界上逆时针形成1/2圆周，并且其起点在第一分路电感器L11P和第二分路电感器L12P之间的节点11处。亦即，沿着第一分路电感器L11P的内侧以和第一分路电感器L11P的缠绕方向相反的缠绕方向来形成第一串联电感器L13P。第一串联电感器L13P的终点连接到端子N13P。
然而，第一串联电感器L13P在至端子N13P的途中与第一分路电感器L11P交叉。因此，第一串联电感器L13P通过触点12连接到第二金属配线层31，并在之后被形成为使用第二金属配线层31连接到端子N13P。这允许将第一串联电感器L13P连接到端子N13P，而不与第一分路电感器L11P有任何接触。
如图2中示出的，通过绝缘层13将第一金属配线层32与第二金属配线层31彼此绝缘。通过这种方式，可以使用两个金属配线层30和31以及绝缘层13来形成电感器1。金属配线层30和31以及绝缘层13在半导体衬底(未示出)上形成。
第二分路电感器L12P从起点到终点的缠绕方向可以与第一分路电感器L11P从起点到终点的缠绕方向相同或相反。类似地，第一串联电感器L13P从起点到终点的缠绕方向可以与第一分路电感器L11P从起点到终点的缠绕方向相同或相反。然而，在扩展电路的频带时，第一分路电感器L11P与第一串联电感器L13P以相反的方向耦合，由此获得抑制峰化增益增加并由第一串联电感器L13P将谐振频率设置到高频侧的效果。
在本实施例中，示出了使用第一金属配线层和第二金属配线层的示例。然而，可以很容易地推测出，当使用更多配线层时，可以形成具有垂直堆栈的金属配线层的结构，并且可以降低金属配线层的电阻值。
图3示出了使用图1和图2中示出的本实施例的电感器1作为峰化电路的CML(电流模式逻辑)电路。CML电路包括其栅极连接到正相输入端子INP的MOS晶体管M1、其栅极连接到负相输入端子INN的MOS晶体管M2、其栅极连接到电源VDD以及其源极连接到MOS晶体管M1的漏极的MOS晶体管M3、其栅极连接到电源VDD以及其漏极连接到MOS晶体管M2的源极的MOS晶体管M4、其正极端子公共连接到MOS晶体管M1和M2的源极并且负极接地的电流源IS1、其端子N11P连接到MOS晶体管M3的漏极以及其端子N13P连接到CML电路的输出端子OUTP的电感器1、其端子N11N连接到MOS晶体管M4的漏极以及其端子N13N连接到CML电路的输出端子OUTN的电感器1a、其一个端子连接到电源VDD并且另一个端子连接到电感器1的端子N12P的负载电阻R1、以及其一个端子连接到电源VDD并且另一个端子连接到电感器1a的端子N12N的负载电阻R2。
正相侧的电感器1具有图1和2中示出的排列。负相侧的电感器1a也具有与电感器1相同的排列。亦即，电感器1a对应于在其中将电感器1的L11P、L12P、L13P、N11P、N12P和N13P分别替换为L11N、L12N、L13N、N11N、N12N和N13N的结构，并且将省略对其的详细描述。
参考图3，K112P是第一分路电感器L11P与第二分路电感器L12P之间的耦合系数，K131P是第一分路电感器L11P与第一串联电感器L13P之间的耦合系数，以及K123P是第二分路电感器L12P与第一串联电感器L13P之间的耦合系数。类似地，K112N是第一分路电感器L11N与第二分路电感器L12N之间的耦合系数，K131N是第一分路电感器L11N与第一串联电感器L13N之间的耦合系数，以及K123N是第二分路电感器L12N与第一串联电感器L13N之间的耦合系数。
将说明使用本实施例的电感器1和1a的CML电路的操作。将差分信号输入到CML电路的正相输入端子INP和负相输入端子INN。负载电容(未示出)连接到输出端子OUTP和OUTN。负载电容是寄生电容分量，其是连接到CML电路后续级的电路的晶体管等导致的。要求CML电路将差分输入信号放大所期望的增益。理想地，获得所期望的增益，该所期望的增益直到所期望的高频带都是平坦的。
通过电阻R1的值与流经电流源IS1的电流I(DC电流)的乘积来确定来自CML电路的输出端子OUTP的电压输出的幅度。类似地，通过电阻R2的值与电流I(DC电流)的乘积来确定来自输出端子OUTN的电压输出的幅度。输出电压幅度与输入电压幅度的比率是CML电路的增益。
下面将描述CML电路在正相侧的高频操作。假设电感器1是没有电感的配线。从而，通过由负载电阻R1和总电容C定义的时间常数R1×C来确定CML的正相侧上的-3dB频带，总电容C包括附加到输出端子OUTP的负载电容以及端子N11P和N12P的寄生电容。因此，如果总电容C大，则CML电路的频带低。
另一方面，在本实施例中，在RF方面，通过电感器1的第一串联电感器L13P将添加到输出端子OUTP的负载电容从CML电路上断开。在RF方面，通过第一分路电感器L11P将端子N11P的寄生电容从CML电路断开。在RF方面，通过第二分路电感器L12P将端子N12P的寄生电容从CML电路断开。
因此，通过由端子N11P的寄生电容和第一分路电感器L11P形成的谐振电路的高频极点(谐振频率)、由端子N12P的寄生电容和第二分路电感器L12P形成的谐振电路的高频极点、以及由附加到输出端子OUTP的负载电容和第一串联电感器L13P形成的谐振电路的高频极点来确定CML电路的输出电压的响应。可以通过将关于输出端子OUTP和电感器1的描述替换为关于输出端子OUTN和电感器1a的描述来说明CML电路在负相侧的高频操作，并将省略对其的描述。
在本实施例中，可以通过上述的方式，以由电感器L11P、L12P和L13P形成的峰化电路以及由电感器L11N、L12N和L13N形成的峰化电路来扩展CML电路的频带。在本实施例中，可以在一个电感器螺旋的区域中形成三个电感器。因此，可以在小的面积中形成使用三个电感器并具有大的频带扩展效果的峰化电路。与在分别的电感器区域中提供双分路形式的电感器和串联形式的电感器的情况相比，在本实施例中，形成峰化电路所需的电感器的面积可以减少到1/2。因此，根据本实施例，可以廉价地提供高速工作的半导体集成电路。
在文献1中公开的常规电感器中，不能使用与电感器L3eff相关联的电感耦合作为设计参数。由于不可自由选择双分路形式和串联形式之间的电感耦合的方向性，针对所期望的峰化量和峰化频率来调节峰化电路中包括的电容和电感器的值的自由度较低。在文献1中公开的常规电感器中，为了设置低频侧的峰化频率，需要将电感器值设置为较大。因此，峰化量变得太大。另一方面，当将电感器值设置得较小以抑制峰化量时，峰化频率变得太高，并且很难可以获得所期望的平坦的频带扩展。
然而，在本实施例中，在设计时改变各个电感器的缠绕方向和电感器之间的距离。这使得可以自由选择耦合系数K131P和K123P以及第一和第二分路电感器L11P和L12P与第一串联电感器L13P之间的耦合方向，并调节电感器和电容之间的关系。因此，在设计峰化特性中增加自由度是可能的。在负相侧，也可以自由选择耦合系数K131N和K123N以及第一和第二分路电感器L11N和L12N与第一串联电感器L13N之间的耦合方向。在本实施例中，可以通过在设计峰化特性中增加自由度来获得较大的频带扩展效果。
此外，在本实施例中，第一串联电感器L13P在与第一分路电感器L11P的缠绕方向相反的缠绕方向上形成，第一串联电感器L13P是峰化电路中串联形式的电感器，第一分路电感器L11P是峰化电路中双分路形式的电感器。当第一串联电感器L13P在与第一分路电感器L11P的缠绕方向相反的缠绕方向上形成时，耦合方向选择中的自由度受到限制，但是可以进一步提高峰化电路的频带扩展效果。特别是当第一串联电感器L13P在相反的缠绕方向上形成时，第一串联电感器L13P与第一分路电感器L11P之间的电感耦合产生将由负载电容和连接到端子N13P的第一串联电感器L13P形成的谐振频率移动到高频侧的功能。该功能不同于通过简单地降低第一串联电感器L13P的自电感所获得的功能。
此外，在本实施例中，使用第一金属配线层来形成各个电感器配线，并通过仅在该电感器配线与另一电感器配线交叉部分处的触点来将其连接到第二金属配线层，以防止电感器的连接。因此，可以由两个金属配线层来制造多个电感器。在本实施例中，由于可以抑制形成电感器所需的层数，可以廉价地提供包括使用了多个电感器的峰化电路的半导体集成电路。
要注意到，在图1中显而易见地，第一串联电感器L13P具有在夹在第一分路电感器L11P的内周界和第二分路电感器L12P的内周界之间的区域中形成的部分，以及在夹在第一分路电感器L11P的内周界和第二分路电感器L12P的外周界之间的区域中形成的部分。第一串联电感器L13P可以在这两个区域中的任一个中形成。第一分路电感器L11P和第一串联电感器L13P相邻之处的位置以及缠绕方向确定了互电感的值和符号。
[第二实施方式]
接下来将描述第二实施例。图4是根据本发明第二实施例的电感器的平面图。图5是沿着图4中直线B-B的电感器的横截面图。注意到，图4透视性地示出了多个金属配线层。在本实施例中，将在差分电路的正相侧使用的三个电感器和在负相侧使用的三个电感器缠绕到一个螺旋中。参考图4，根据本实施例的电感器2包括正相侧上的第一分路电感器L11P(第一电感器配线)、正相侧上的第二分路电感器L12P(第二电感器配线)、正相侧上的第一串联电感器L13P(第三电感器配线)、负相侧上的第一分路电感器L11N(第四电感器配线)、负相侧上的第二分路电感器L12N(第五电感器配线)以及负相侧上的第一串联电感器L13N(第六电感器配线)。在图4中，和图1中一样，由虚线指示的区域是电感器区域。
正相侧上的第一分路电感器L11P是使用第一金属配线层30形成的。将正相侧上的第一分路电感器L11P形成为螺旋，当从上侧观看时，该螺旋在电感器区域外周界上顺时针形成圆周。正相侧上的第一分路电感器L11P的起点连接到端子N11P。
正相侧上的第二分路电感器L12P是使用第一金属配线层30形成的。将正相侧上的第二分路电感器L12P形成为螺旋，当从上侧观看时，该螺旋在电感器区域的内周界上顺时针形成3/4圆周，并且其起点在正相侧上的第一分路电感器L11P的终点处。正相侧上的第二分路电感器L12P的终点连接到端子N12P。
然而，正相侧上的第二分路电感器L12P在去往端子N12P的途中与正相侧上的第一分路电感器L11P、正相侧上的第一串联电感器L13P、负相侧上的第一分路电感器L11N和负相侧上的第二分路电感器L12N交叉。因此，正相侧上的第二分路电感器L12P通过触点(经由孔)10连接到第二金属配线层31，并在之后被形成为使用第二金属配线层31连接到端子N12P。这允许将正相侧上的第二分路电感器L12P连接到端子N12P，而不与正相侧上的第一分路电感器L11P、正相侧上的第一串联电感器L13P、负相侧上的第一分路电感器L11N和负相侧上的第二分路电感器L12N有任何接触。
正相侧上的第一串联电感器L13P是使用第一金属配线层30形成的。将正相侧上的第一串联电感器L13P形成为螺旋，当从上侧观看时，该螺旋在夹在正相侧上的第一分路电感器L11P和正相侧上的第二分路电感器L12P之间的周界上逆时针形成1/2圆周，并且其起点在正相侧上的第一分路电感器L11P和正相侧上的第二分路电感器L12P之间的节点11处。亦即，沿着正相侧上的第一分路电感器L11P的内侧以和正相侧上的第一分路电感器L11P的缠绕方向相反的缠绕方向来形成在正相侧上的第一串联电感器L13P。正相侧上的第一串联电感器L13P的终点连接到端子N13P。
然而，正相侧上的第一串联电感器L13P在至端子N13P的途中与正相侧上的第一分路电感器L11P和负相侧上的第一分路电感器L11N交叉。因此，正相侧上的第一串联电感器L13P通过触点12连接到第二金属配线层31，并在之后被形成为使用第二金属配线层31连接到端子N13P。这允许将正相侧上的第一串联电感器L13P连接到端子N13P，而不与正相侧上的第一分路电感器L11P和负相侧上的第一分路电感器L11N交叉。
负相侧上的第一分路电感器L11N是使用第一金属配线层30形成的。将负相侧上的第一分路电感器L11N形成为螺旋，当从上侧观看时，该螺旋在电感器区域外周界上逆时针形成圆周。负相侧上的第一分路电感器L11N的起点连接到端子N11N。
然而，负相侧上的第一分路电感器L11N在从起点至终点的途中与正相侧上的第一分路电感器L11P交叉。因此，负相侧上的第一分路电感器L11N通过触点14连接到第二金属配线层31，并被使用第二金属配线层31来形成，直至正相侧上第一分路电感器L11P交叉处的触点15的位置。然后，负相侧上的第一分路电感器L11N通过触点15连接到第一金属配线层30，并在之后被使用第一金属配线层30来形成，直至终点位置。这允许形成负相侧上的第一分路电感器L11N，而不与正相侧上的第一分路电感器L11P有任何接触。
负相侧上的第二分路电感器L12N是使用第一金属配线层30形成的。将负相侧上的第二分路电感器L12N形成为螺旋，当从上侧观看时，该螺旋在电感器区域的内周界上逆时针形成3/4圆周，并且其起点在负相侧上的第一分路电感器L11N的终点处。负相侧上的第二分路电感器L12N的终点连接到端子N12N。
然而，负相侧上的第二分路电感器L12N在从起点至端子N12N的途中与正相侧上的第二分路电感器L12P交叉。因此，正相侧上的第二分路电感器L12N通过触点16连接到第二金属配线层31，并被使用第二金属配线层31来形成，直至正相侧上的第二分路电感器L12P交叉处的触点17的位置。然后，负相侧上的第二分路电感器L12N通过触点17连接到第一金属配线层30。
使用第一金属配线层30形成的负相侧上的第二分路电感器L12N与正相侧上的第二分路电感器L12P交叉。因此，负相侧上的第二分路电感器L12N通过触点18连接到第二金属配线层31，并被使用第二金属配线层31来形成，直至负相侧上的第二分路电感器L12P交叉处的触点19的位置。然后，负相侧上的第二分路电感器L12N通过触点19连接到第一金属配线层30。
负相侧上的第二分路电感器L12N还与正相侧上的第一分路电感器L11P、正相侧上的第二分路电感器L12P、负相侧上的第一分路电感器L11N和负相侧上的第一串联电感器L13N交叉。因此，负相侧上的第二分路电感器L12N通过触点20连接到第二金属配线层31，并在之后被形成为使用第二金属配线层31连接到端子N12N。这允许将负相侧上的第二分路电感器L12N连接到端子N12N，而不与正相侧上的第一分路电感器L11P、正相侧上的第二分路电感器L12P、负相侧上的第一分路电感器L11N和负相侧上的第一串联电感器L13N有任何接触。
负相侧上的第一串联电感器L13N是使用第一金属配线层30形成的。将负相侧上的第一串联电感器L13N形成为螺旋，当从上侧观看时，该螺旋在夹在负相侧上的第一分路电感器L11N和负相侧上的第二分路电感器L12N之间的周界上顺时针形成1/2圆周，并且其起点在触点16的位置处，触点16是负相侧上的第一分路电感器L11N和负相侧上的第二分路电感器L12N之间的节点。亦即，沿着负相侧上的第一分路电感器L11N的内侧以和负相侧上的第一分路电感器L11N的缠绕方向相反的缠绕方向来形成在负相侧上的第一串联电感器L13N。负相侧上的第一串联电感器L13N的终点连接到端子N13N。
然而，负相侧上的第一串联电感器L13N在至端子N13N的途中与正相侧上的第一分路电感器L11P和负相侧上的第一分路电感器L11N交叉。因此，负相侧上的第一串联电感器L13N通过触点21连接到第二金属配线层31，并在之后被形成为使用第二金属配线层31连接到端子N13N。这允许将负相侧上的第一串联电感器L13N连接到端子N13N，而不与正相侧上的第一分路电感器L11P和负相侧上的第一分路电感器L11N交叉。
如图5中示出的，和第一实施例中一样，通过绝缘层13将第一金属配线层30与第二金属配线层31彼此绝缘。通过这种方式，可以使用两个金属配线层30和31以及绝缘层13来形成电感器2。金属配线层30和31以及绝缘层13在半导体衬底(未示出)上形成。
正相侧上的第二分路电感器L12P从起点到终点的缠绕方向可以与正相侧上的第一分路电感器L11P从起点到终点的缠绕方向相同或相反。正相侧上的第一串联电感器L13P从起点到终点的缠绕方向可以与正相侧上的第一分路电感器L11P从起点到终点的缠绕方向相同或相反。此外，负相侧上的第二分路电感器L12N从起点到终点的缠绕方向可以与负相侧上的第一分路电感器L11N从起点到终点的缠绕方向相同或相反。负相侧上的第一串联电感器L13N从起点到终点的缠绕方向可以与负相侧上的第一分路电感器L11N从起点到终点的缠绕方向相同或相反。
如图4中示出的，在电感器2中，关于直线23，相对于正相侧上的第一分路电感器L11P轴向对称地形成负相侧上的第一分路电感器L11N，直线23穿过正相侧上和负相侧上的电感器L11P、L12P、L13P、L11N、L12N和L13N的螺旋的中心22，并与在其上形成螺旋的平面平行。将负相侧上的第二分路电感器L12N形成为关于直线23相对于正相侧上的第二分路电感器L12P轴向对称。将负相侧上的第一串联电感器L13N形成为关于直线23相对于正相侧上的第一串联电感器L13P轴向对称。如上所述，在本实施例中，将正相侧上的电感器L11P、L12P和L13P与负相侧上的电感器L11N、L12N和L13N轴向对称地排列。这允许使用少量的层来实现用于针对差分信号集成峰化电路所需的6个电感器的最优布局。注意到，在将正相侧上的电感器L11P、L12P和L13P与负相侧上的电感器L11N、L12N和L13N轴向对称地排列时，可以获得较大的互电感。如果互电感可以稍小，为了电路布局的方便，可以例如将正相侧上的电感器L11P、L12P和L13P或者负相侧上的电感器L11N、L12N和L13N旋转几度到45度，而不移位螺旋的中心22。
图6示出了使用图4和图5中示出的电感器2作为峰化电路的CML电路。CML电路包括：其栅极连接到正相输入端子INP的MOS晶体管M1；其栅极连接到负相输入端子INN的MOS晶体管M2；其栅极连接到电源VDD以及其源极连接到MOS晶体管M1的漏极的MOS晶体管M3；其栅极连接到电源VDD以及其源极连接到MOS晶体管M2的漏极的MOS晶体管M4；其阳极端子公共连接到MOS晶体管M1和M2的源极并且阴极接地的电流源IS1；其端子N11P连接到MOS晶体管M3的漏极、其端子N11N连接到MOS晶体管M4的漏极、其端子N13P连接到CML电路的输出端子OUTP以及其端子N13N连接到CML电路的输出端子OUTN的电感器2；其一个端子连接到电源VDD并且另一个端子连接到电感器2的端子N12P的负载电阻R1；以及其一个端子连接到电源VDD并且另一个端子连接到电感器2的端子N12N的负载电阻R2。
将说明使用本实施例的电感器2的CML电路的操作。将差分信号输入到CML电路的正相输入端子INP和负相输入端子INN。负载电容(未示出)连接到输出端子OUTP和OUTN。如在第一实施例中所述的，负载电容是寄生电容分量，其是连接到CML电路的后续级的电路的晶体管等导致的。需要CML电路将差分输入信号放大所期望的增益。理想地，获得所期望的增益，该所期望的增益直到所期望的高频带都是平坦的。
通过电阻R1的值与流经电流源IS1的电流I(DC电流)的乘积来确定来自CML电路的输出端子OUTP的电压输出的幅度。类似地，通过电阻R2的值与电流I(DC电流)的乘积来确定来自输出端子OUTN的电压输出的幅度。输出电压幅度与输入电压幅度的比率是CML电路的增益。
下面将描述CML电路在正相侧的高频操作。假设电感器2是没有电感的配线。从而，通过负载电阻R1和总电容C所确定的时间常数R1×C来确定CML的正相侧上的-3dB频带，总电容C包括附加到输出端子OUTP的负载电容以及端子N11P和N12P的寄生电容。因此，如果总电容C较大，则CML电路的频带较低。
另一方面，在本实施例中，在RF方面，通过电感器2的正相侧上的第一串联电感器L13P将添加到输出端子OUTP的负载电容从CML电路上断开。在RF方面，通过正相侧上的第一分路电感器L11P将端子N11P的寄生电容从CML电路断开。在RF方面，通过正相侧上的第二分路电感器L12P将端子N12P的寄生电容从CML电路断开。
因此，通过由端子N11P的寄生电容和正相侧上的第一分路电感器L11P形成的谐振电路的高频极点(谐振频率)、由端子N12P的寄生电容和正相侧上的第二分路电感器L12P形成的谐振电路的高频极点、以及由附加到输出端子OUTP的负载电容和正相侧上的第一串联电感器L13P形成的谐振电路的高频极点来确定CML电路的输出电压的响应。通过将关于输出端子OUTP以及正相侧上的电感器L11P、L12P和L13P的描述替换为关于输出端子OUTN以及负相侧上的电感器L11N、L12N和L13N的描述，可以说明CML电路在负相侧的高频操作，并将省略对其的描述。
在本实施例中，可以通过上述的方式，以由正相侧上的电感器L11P、L12P和L13P形成的峰化电路以及由负相侧上的电感器L11N、L12N和L13N形成的峰化电路来扩展CML电路的频带。在本实施例中，可以在一个电感器螺旋的区域中形成正相侧上的3个电感器以及负相侧上的3个电感器。因此，可以在小的面积中形成使用正相侧和负相侧各自上的3个电感器并具有大的频带扩展效果的峰化电路。与在分别的电感器区域中提供双分路形式的电感器和串联形式的电感器的情况相比，在本实施例中，形成峰化电路所需的电感器的面积可以减少到1/4。与第一实施例相比，形成电感器所需的电感器的面积可以减少到1/2，在第一实施例中，正相侧上的电感器和负相侧上的电感器是分别形成的。因此，根据本实施例，可以廉价地提供高速工作的半导体集成电路。
在文献1中公开的常规电感器中，不能使用与电感器L3eff相关联的电感耦合作为设计参数。由于不可自由选择双分路形式和串联形式之间的电感耦合的方向性，针对所期望的峰化量和峰化频率来调节峰化电路中包括的电容和电感器的值的自由度较低。
然而，在本实施例中，为了将电感器相邻排列，在设计时改变各个电感器的缠绕方向和电感器之间的距离。这使得可以自由选择耦合系数K131P和K123P以及正相侧上的第一和第二分路电感器L11P和L12P与正相侧上的第一串联电感器L13P之间的耦合方向，并调节电感器和电容之间的关系。因此，可以在设计峰化特性中增加自由度。在负相侧，也可以自由选择耦合系数K131N和K123N以及负相侧上的第一和第二分路电感器L11N和L12N与负相侧上的第一串联电感器L13N之间的耦合方向。在本实施例中，可以通过在设计峰化特性中增加自由度来获得较大的频带扩展效果。此外，在本实施例中，正相侧上的电感组和负相侧上的电感组可以进行强电感耦合。因此，与使用常规电感器的情况相比，在本实施例中，可以增强峰化电路的频带扩展效果。
此外，在本实施例中，负相侧上的第一串联电感器L13N在与负相侧上的第一分路电感器L11N的缠绕方向相反的缠绕方向上形成，负相侧上的第一串联电感器L13N是峰化电路中串联形式的电感器，负相侧上的第一分路电感器L11N是峰化电路中双分路形式的电感器。当在与负相侧上的第一分路电感器L11N的缠绕方向相反的缠绕方向上形成负相侧上的第一串联电感器L13N时，耦合方向选择中的自由度受到限制，但是可以进一步提高峰化电路的频带扩展效果。
此外，在本实施例中，使用第一金属配线层来形成各个电感器配线，并通过仅在该电感器配线与另一电感器配线交叉部分处的触点来将其连接到第二金属配线层。因此，可以由两个金属配线层来制造多个电感器。在本实施例中，由于可以抑制形成电感器所需的层数，可以廉价地提供包括使用了多个电感器的峰化电路的半导体集成电路。
将参考图7来描述第一实施例和第二实施例的电感器面积减少效果。图7示出了形成具有图3中示出的差分排列的峰化电路的电感器的面积。在图7中，通过将根据第二实施例的电感器2的面积定义为1来对面积进行归一化。之后将一个电感器2的面积称为电感器区域。参考图7，附图标记700表示第一实施例的电感器1和1a的总面积；701表示第二实施例的电感器2的面积；702表示当在正相侧和负相侧上各自提供文献1中公开的常规电感器时的总面积；以及703表示当将正相侧和负相侧上的串联电感器分别添加到常规电感器时的总面积。
根据文献1中公开的常规电感器，在一个电感器区域中形成双分路形式。当向双分路形式的电感器添加串联形式的电感器时，仅在正相侧便必须要两个电感器区域。为此，如图7中的703所指示的，在整个差分电路中必须要4个电感器区域的面积。如果如参考图12所述的，由双分路形式等效地形成串联形式的电感器，如图7中的702所指示的，可以减少两个电感器区域。然而，不能进行双分路形式的电感器与串联形式的电感器之间的电感耦合来对频带扩展做出贡献。
另一方面，根据第一实施例，可以在两个电感器区域中形成能够使用双分路形式的电感器与串联形式的电感器之间的电感耦合的峰化电路。根据第二实施例，可以在一个电感器区域中形成具有差分排列的峰化电路。
接下来将参考图8描述常规电感器和第二实施例的电感器的频带扩展效果。参考图8，附图标记800表示使用文献1中公开的常规电感器的CML电路的频率特性；以及801表示使用根据第二实施例的电感器2的CML电路的频率特性。使用0.18umCMOS晶体管来形成CML电路。连接两倍大的电路作为CML电路的负载。通过仿真来计算CML电路的增益。
在使用常规电感器的CML电路中，将图6中示出的电感器L11P和L11N设置为0.335nH，将电感器L12P和L12N设置为0.210nH，将电感器L13P和L13N设置为0.225nH，以及将电感器之间的所有耦合系数K112P、K131P、K123P、K112N、K131N和K123N设置为零。电感器的值是通过仿真来调节的，并被确定为最佳地扩展CML电路的频带的值。
另一方面，使用通过实际布局第二实施例的电感器2而提取的电感器和耦合系数并执行电磁场分析来仿真的CML电路的频率特性是由图8中的901表示的特性。此时，将电感器L11P和L11N设置为0.335nH，将电感器L12P和L12N设置为0.110nH，将电感器L13P和L13N设置为0.125nH。
电感器L11P与L12P之间的耦合系数K112P是0.2，电感器L11P与L13P之间的耦合系数K131P是0.2，电感器L11P与L12P之间的耦合系数K112P是-0.4，电感器L11P与L11N之间的耦合系数是-0.67，电感器L11P与L12N之间的耦合系数是-0.2，以及电感器L11P与L13N之间的耦合系数是0.33。
电感器L12P与L11N之间的耦合系数是-0.2，电感器L12P与L12N之间的耦合系数是-0.4，电感器L12P与L13N之间的耦合系数是0.34，电感器L13P与L11N之间的耦合系数是0.33，电感器L13P与L12N之间的耦合系数是0.34，电感器L11N与L12N之间的耦合系数K112N是0.2，以及电感器L11N与L13N之间的耦合系数K131N是-0.4。将其绝对值小于0.1的耦合系数定义为0。
从图8中显而易见的是，与使用常规电感器的CML电路的频带扩展效果相比，第二实施例实现的电感器之间的互电感耦合允许获得大20％以上的频带扩展效果，并且还获得平坦的增益特性。
将参考图9进一步描述根据第二实施例的电感器的频带扩展效果。参考图9，附图标记900表示使用文献1中公开的常规电感器的CML电路的-3dB频带；以及901表示使用根据第二实施例的电感器的CML电路的-3dB频带。在图9中示出的示例中，假设由半导体集成电路的金属配线层来形成电感器。通过仿真来计算当向各个电感器添加与金属线的寄生电容相对应的地电容时的CML电路的-3dB频带。使用常规电感器的CML电路的电感器的值和耦合系数的值以及使用第二实施例的电感器的CML电路的电感器的值和耦合系数的值与图8中示出的仿真所使用的值相同。
通过定义向CML电路的各个电感器添加寄生电容以作为线寄生电容倍率“1”的情况，将寄生电容加倍并添加以作为线寄生电容倍率“2”的情况，以及不添加寄生电容以作为线寄生电容倍率“0”的情况，图9示出了各个CML电路的-3dB频带的计算值。注意到，在使用常规电感器的CML电路中，由于如图12中所示，电感器L3eff是虚拟形成的，仅添加电感器L3eff，而不添加寄生电容。
在使用第二实施例的电感器的CML电路中，由于寄生电容导致频带降低1.5GHz。然而，此外在使用常规电感器的CML电路中，由于寄生电容导致频带降低大约1GHz。从图9中显而易见的是，与使用常规电感器的CML电路的频带扩展效果相比，使用第二实施例的电感器的CML电路可以获得大约高20％的频带扩展效果，而与寄生电容存在/不存在无关。
向电感器添加的寄生电容可被划分为在衬底和用于形成电感器的金属配线层之间形成的地电容以及在相邻金属配线层之间形成的线电容。地电容取决于所使用的半导体工艺或所使用的金属配线层而改变。线电容取决于相邻金属配线层之间有多近。上述的图9示出了半导体衬底与电感器的金属线之间的距离是1μm、相邻金属线之间的距离是2μm以及电感器的金属线的宽度是6μm的示例。由于半导体衬底与电感器的金属线之间的距离短于金属线之间的距离，地电容占据了向电感器添加的寄生电容的大部分。当使用远离半导体衬底的上部金属线作为电感器的金属线时，获得由图9中的寄生电容倍率“0”至“1”指示的频带扩展效果。当金属线之间的距离变短并且线电容变得大于地电容时，获得由图9中的寄生电容倍率“1”至“2”指示的频带扩展效果。
图10是示出使用文献1中公开的常规电感器的CML电路以及使用第二实施例的电感器的CML电路的组延迟的图，该组延迟是通过仿真获得的。参考图10，附图标记1000表示以线寄生电容倍率“0”使用常规电感器的CML电路的组延迟；1000a表示以线寄生电容倍率“1”使用常规电感器的CML电路的组延迟；1001表示以线寄生电容倍率“0”使用第二实施例的电感器的CML电路的组延迟；以及1001a表示以线寄生电容倍率“1”使用第二实施例的电感器的CML电路的组延迟。
如果要放大信号的频带中的频率之间的组延迟偏差较大，则在输出波形中出现抖动或失真。从图10中显而易见的是，组延迟的趋势不会取决于寄生电容的存在/不存在而发生很大改变。在使用常规电感器的CML电路中，1GHz处的组延迟是24ps，以及在高于10GHz的高频峰处的组延迟最大是140ps。亦即，最大展现出116ps的组延迟偏差。另一方面，在使用第二实施例的电感器的CML电路中，1GHz处的组延迟是17ps，以及在高于10GHz的高频峰处的组延迟最大是59ps。组延迟偏差最大被抑制到42ps。如上所述，使用第二实施例的电感器的CML电路将组延迟偏差降低到使用常规电感器的CML电路的组延迟偏差的大约1/3.7。这允许不仅扩展频带，还降低了输出波形中的抖动或失真。
注意到，已经参考图9和10描述了第二实施例的效果。此外，在第一实施例中，可以获得大于等于第二实施例的效果。这是因为与第二实施例相比，在第一实施例中，电感器的金属线之间的距离更长，并且线电容更小。
如图4中显而易见地，正相侧上的第一串联电感器L13P具有在夹在正相侧上的第一分路电感器L11P的内周界和正相侧上的第二分路电感器L12P的内周界之间的区域中形成的部分，以及在夹在正相侧上的第一分路电感器L11P的内周界和正相侧上的第二分路电感器L12P的外周界之间的区域中形成的部分。正相侧上的第一串联电感器L13P可以在这两个区域中的任一个中形成。正相侧上的第一分路电感器L11P和正相侧上的第一串联电感器L13P相邻处的位置以及缠绕方向确定了互电感的值和符号。
类似地，负相侧上的第一串联电感器L13N具有在夹在负相侧上的第一分路电感器L11N的内周界和负相侧上的第二分路电感器L12N的内周界之间的区域中形成的部分，以及在夹在负相侧上的第一分路电感器L11N的内周界和负相侧上的第二分路电感器L12N的外周界之间的区域中形成的部分。负相侧上的第一串联电感器L13N可以在这两个区域中的任一个中形成。负相侧上的第一分路电感器L11N和负相侧上的第一串联电感器L13N相邻之处的位置以及缠绕方向确定了互电感的值和符号。
工业应用性
本发明可应用于针对扩展半导体集成电路的频带的峰化电路等使用的电感器。
符号说明
1、1a...电感器，10、12、14至21...触点，11...节点、13...绝缘层，30、31...金属配线层，L11P、L12P、L11N、L12N...分路电感器，L13P、L13N...串联电感器，M1、M2、M3、M4...MOS晶体管、IS1...电流源，R1、R2...负载电容。

Claims (8)

1.一种电感器，包括：
第一电感器配线，以螺旋的形状形成在电感器区域的外周界上，并具有连接到第一端子的起点；
第二电感器配线，以螺旋的形状形成在电感器区域的内周界上，并具有在所述第一电感器配线的终点处的起点以及连接到第二端子的终点；以及
第三电感器配线，以螺旋的形状形成在夹在所述第一电感器配线和所述第二电感器配线之间的区域中，并具有在所述第一电感器配线和所述第二电感器配线之间的节点处的起点以及连接到第三端子的终点；
其中，所述第一电感器配线在所述第一电感器配线的终点处分叉到所述第二电感器配线和所述第三电感器配线。
2.根据权利要求1所述的电感器，其中，在与所述第一电感器配线的缠绕方向相反的缠绕方向上沿着所述第一电感器配线的内侧形成所述第三电感器配线。
3.根据权利要求1所述的电感器，还包括：
第四电感器配线，以螺旋的形状形成在电感器区域的外周界上，并具有连接到第四端子的起点；
第五电感器配线，以螺旋的形状形成在电感器区域的内周界上，并具有在所述第四电感器配线的终点处的起点以及连接到第五端子的终点；以及
第六电感器配线，以螺旋的形状形成在夹在所述第四电感器配线和所述第五电感器配线之间的区域中，并具有在所述第四电感器配线和所述第五电感器配线之间的节点处的起点以及连接到第六端子的终点，
其中，关于穿过所述第一至第六电感器配线的螺旋中心并平行于在其上形成螺旋的平面的直线，相对于所述第一电感器配线轴向对称地形成所述第四电感器配线，
所述第五电感器配线关于所述直线与所述第二电感器配线轴向对称地形成，以及
所述第六电感器配线关于所述直线与所述第三电感器配线轴向对称地形成。
4.根据权利要求3所述的电感器，其中，在与所述第四电感器配线的缠绕方向相反的缠绕方向上沿着所述第四电感器配线的内侧形成所述第六电感器配线。
5.根据权利要求1所述的电感器，其中，所述第一至第三电感器配线中的每一个是使用第一金属配线层形成的，并且所述第一至第三电感器配线中的任一个通过仅在该电感器配线与另一电感器配线交叉部分处的触点连接到第二金属配线层，以防止电感器配线之间的连接。
6.根据权利要求3所述的电感器，其中，所述第一至第六电感器配线中的每一个是使用第一金属配线层形成的，并且所述第一至第六电感器配线中的任一个通过仅在该电感器配线与另一电感器配线交叉部分处的触点连接到第二金属配线层，以防止电感器配线之间的连接。
7.一种峰化电路，包括：
第一晶体管和第二晶体管，具有被输入差分信号的差分排列；
电流源，向所述第一晶体管和所述第二晶体管供给恒定电流；
第一负载电阻和第二负载电阻，各自具有连接到所述电流源的一个端子；
第一电感器，具有在正相侧连接到所述第一晶体管的输出端子的第一端子，连接到所述第一负载电阻的另一端子的第二端子，以及连接到电路的正相侧输出端子的第三端子；以及
第二电感器，具有在负相侧连接到所述第二晶体管的输出端子的第一端子，连接到所述第二负载电阻的另一端子的第二端子，以及连接到电路的负相侧输出端子的第三端子，
各个电感器包括：
第一电感器配线，以螺旋的形状形成在电感器区域的外周界上，并具有连接到第一端子的起点；
第二电感器配线，以螺旋的形状形成在电感器区域的内周界上，并具有在所述第一电感器配线的终点处的起点以及连接到第二端子的终点；以及
第三电感器配线，以螺旋的形状形成在夹在所述第一电感器配线和所述第二电感器配线之间的区域中，并具有在所述第一电感器配线和所述第二电感器配线之间的节点处的起点以及连接到第三端子的终点，
其中，所述第一电感器和所述第二电感器在分离的电感器区域中形成。
8.一种峰化电路，包括：
第一晶体管和第二晶体管，所述第一晶体管和第二晶体管具有被输入差分信号的差分排列；
电流源，向所述第一晶体管和所述第二晶体管供给恒定电流；
第一负载电阻和第二负载电阻，各自具有连接到所述电流源的一个端子；
第一电感器，具有在正相侧连接到所述第一晶体管的输出端子的第一端子，连接到所述第一负载电阻的另一端子的第二端子，以及连接到电路的正相侧输出端子的第三端子；以及
第二电感器，具有在负相侧连接到所述第二晶体管的输出端子的第四端子，连接到所述第二负载电阻的另一端子的第五端子，以及连接到电路的负相侧输出端子的第六端子，
所述第一电感器包括：
第一电感器配线，以螺旋的形状形成在电感器区域的外周界上，并具有连接到第一端子的起点；
第二电感器配线，以螺旋的形状形成在电感器区域的内周界上，并具有在所述第一电感器配线的终点处的起点以及连接到第二端子的终点；以及
第三电感器配线，以螺旋的形状形成在夹在所述第一电感器配线和所述第二电感器配线之间的区域中，并具有在所述第一电感器配线和所述第二电感器配线之间的节点处的起点以及连接到第三端子的终点，以及
所述第二电感器包括：
第四电感器配线，以螺旋的形状形成在所述电感器区域的外周界上，并具有连接到第四端子的起点；
第五电感器配线，以螺旋的形状形成在电感器区域的内周界上，并具有在所述第四电感器配线的终点处的起点以及连接到第五端子的终点；以及
第六电感器配线，以螺旋的形状形成在夹在所述第四电感器配线和所述第五电感器配线之间的区域中，并具有在所述第四电感器配线和所述第五电感器配线之间的节点处的起点以及连接到第六端子的终点，
其中，关于穿过所述第一至第六电感器配线的螺旋的中心并平行于在其上形成螺旋的平面的直线，相对于所述第一电感器配线轴向对称地形成所述第四电感器配线，
所述第五电感器配线关于所述直线与所述第二电感器配线轴向对称地形成，以及
所述第六电感器配线关于所述直线与所述第三电感器配线轴向对称地形成。
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