JP2002189767A - インダクタ認識方法、レイアウト検査方法、レイアウト検査プログラムを記録したコンピュータ読取可能な記録媒体および半導体装置の製造方法 - Google Patents
インダクタ認識方法、レイアウト検査方法、レイアウト検査プログラムを記録したコンピュータ読取可能な記録媒体および半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 半導体装置のレイアウトにおけるインダクタ
を認識するためのインダクタ認識方法、このインダクタ
認識方法を利用して自動的にインダクタにおける設計基
準などの検証を行なうことが可能なレイアウト検査方
法、このレイアウト検査方法を用いた半導体装置の製造
方法を提供する。 【解決手段】 インダクタ認識方法は、インダクタとし
て作用し、かつ、始点と終点とを有する配線部分の設計
パターンを囲むように、インダクタ位置表示マークを配
置する工程（Ｓ３２０）と、設計パターンにおいて、始
点と終点とに対応する領域をそれぞれ囲むように、始点
位置表示マークと終点位置表示マークとを配置する工程
（Ｓ３２０）と、インダクタ位置表示マークと始点位置
表示マークと終点位置表示マークとによって、設計され
るべきインダクタに関する情報を認識する工程（Ｓ３３
０）とを備える。
を認識するためのインダクタ認識方法、このインダクタ
認識方法を利用して自動的にインダクタにおける設計基
準などの検証を行なうことが可能なレイアウト検査方
法、このレイアウト検査方法を用いた半導体装置の製造
方法を提供する。 【解決手段】 インダクタ認識方法は、インダクタとし
て作用し、かつ、始点と終点とを有する配線部分の設計
パターンを囲むように、インダクタ位置表示マークを配
置する工程（Ｓ３２０）と、設計パターンにおいて、始
点と終点とに対応する領域をそれぞれ囲むように、始点
位置表示マークと終点位置表示マークとを配置する工程
（Ｓ３２０）と、インダクタ位置表示マークと始点位置
表示マークと終点位置表示マークとによって、設計され
るべきインダクタに関する情報を認識する工程（Ｓ３３
０）とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、インダクタ認識
方法、レイアウト検査方法、レイアウト検査プログラム
を記録したコンピュータ読取可能な記録媒体および半導
体装置の製造方法に関し、より特定的には、半導体装置
の開発において回路のレイアウトの設計・検証工程のた
めのＣＡＤ（Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉ
ｇｎ）ツールにおいて用いられるインダクタ認識方法お
よびレイアウト検査方法と、そのレイアウト検査方法を
実施するレイアウト検査プログラムを記録したコンピュ
ータ読取可能な記録媒体およびレイアウト検査プログラ
ムを利用した半導体装置の製造方法に関する。
方法、レイアウト検査方法、レイアウト検査プログラム
を記録したコンピュータ読取可能な記録媒体および半導
体装置の製造方法に関し、より特定的には、半導体装置
の開発において回路のレイアウトの設計・検証工程のた
めのＣＡＤ（Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉ
ｇｎ）ツールにおいて用いられるインダクタ認識方法お
よびレイアウト検査方法と、そのレイアウト検査方法を
実施するレイアウト検査プログラムを記録したコンピュ
ータ読取可能な記録媒体およびレイアウト検査プログラ
ムを利用した半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の開発・製
造工程では、ＬＳＩの回路の論理設計工程および回路の
論理検証工程を実施した後、設計された回路の回路図を
実際のＬＳＩとして製造するため、半導体基板上に形成
される素子や配線などのレイアウトを決定するレイアウ
ト設計・検証工程が実施される。このレイアウト設計・
検証工程では、素子や配線などのレイアウトが回路図を
正確に反映したものになっているか、また、配線幅や配
線間の距離などが設計基準を満たしているかなどの検証
を行なう。このような検証作業は、通常ＬＶＳ（Ｌａｙ
ｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ）ツールや
ＤＲＣ（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ）ツール
と呼ばれるＣＡＤツール（検証用プログラム）を用いて
行なわれる。このようなＣＡＤツールは、たとえば、レ
イアウト検査用プログラムであるＣＡＤツールのプログ
ラムをインストールしたコンピュータを用いて利用され
る。
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の開発・製
造工程では、ＬＳＩの回路の論理設計工程および回路の
論理検証工程を実施した後、設計された回路の回路図を
実際のＬＳＩとして製造するため、半導体基板上に形成
される素子や配線などのレイアウトを決定するレイアウ
ト設計・検証工程が実施される。このレイアウト設計・
検証工程では、素子や配線などのレイアウトが回路図を
正確に反映したものになっているか、また、配線幅や配
線間の距離などが設計基準を満たしているかなどの検証
を行なう。このような検証作業は、通常ＬＶＳ（Ｌａｙ
ｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ）ツールや
ＤＲＣ（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ）ツール
と呼ばれるＣＡＤツール（検証用プログラム）を用いて
行なわれる。このようなＣＡＤツールは、たとえば、レ
イアウト検査用プログラムであるＣＡＤツールのプログ
ラムをインストールしたコンピュータを用いて利用され
る。
【０００３】このようなＣＡＤツールを用いることによ
り、ＬＳＩのような多数の回路素子を含む半導体装置を
開発・製造する際に、回路図を正確に反映し、かつ設計
基準を満たしているかどうかを検証することが可能にな
る。そして、ＬＳＩなどの集積度が向上し、また、微細
化も進んできている現在、人の目によるレイアウトの検
証は実質不可能になってきており、上記のようなＣＡＤ
ツールは半導体装置の開発・製造工程において必須のツ
ールとなっている。
り、ＬＳＩのような多数の回路素子を含む半導体装置を
開発・製造する際に、回路図を正確に反映し、かつ設計
基準を満たしているかどうかを検証することが可能にな
る。そして、ＬＳＩなどの集積度が向上し、また、微細
化も進んできている現在、人の目によるレイアウトの検
証は実質不可能になってきており、上記のようなＣＡＤ
ツールは半導体装置の開発・製造工程において必須のツ
ールとなっている。
【０００４】
【発明が解決しようとする課題】しかし、従来のＣＡＤ
ツールにおいて、レイアウトにおける配線や電界効果ト
ランジスタなどはそれぞれ認識され、設計基準の検証な
どが行なわれていたが、回路中のインダクタについては
特に認識されず、通常の配線と同様の取扱いがなされて
いた。そのため、インダクタについては、回路図通りと
なっているかどうかの検査や設計基準を満足するかどう
かといった検査を人が目視で行なっていた。これは、従
来インダクタを含むような半導体装置の集積度はそう高
いものではなく、また、１つの半導体装置の回路に含ま
れるコイルなどのインダクタの数はそれほど多くはなか
ったため、人が目視で検査を行なうことが充分可能であ
ったためである。
ツールにおいて、レイアウトにおける配線や電界効果ト
ランジスタなどはそれぞれ認識され、設計基準の検証な
どが行なわれていたが、回路中のインダクタについては
特に認識されず、通常の配線と同様の取扱いがなされて
いた。そのため、インダクタについては、回路図通りと
なっているかどうかの検査や設計基準を満足するかどう
かといった検査を人が目視で行なっていた。これは、従
来インダクタを含むような半導体装置の集積度はそう高
いものではなく、また、１つの半導体装置の回路に含ま
れるコイルなどのインダクタの数はそれほど多くはなか
ったため、人が目視で検査を行なうことが充分可能であ
ったためである。
【０００５】しかし、近年、半導体装置の微細化・高集
積化が進むにつれて、インダクタを用いたＲＦ回路など
を含む半導体装置（たとえばシステムＬＳＩ）の高集積
化が進み、１つのシステムＬＳＩ中に形成される素子の
数は増大してきている。このようなシステムＬＳＩにお
いては、回路中のインダクタの数も増加し、これらのイ
ンダクタについて人の目で検証するには多大な時間と労
力とを要することになっていた。このため、インダクタ
の検証工程は、システムＬＳＩの開発工程を長期化させ
る原因の一つとなっていた。また、人の目で検証を行な
うため、ＣＡＤツールで自動的に設計基準の検証などを
行なう場合より、検証もれが発生するといった危険性が
高くなるとも考えられる。
積化が進むにつれて、インダクタを用いたＲＦ回路など
を含む半導体装置（たとえばシステムＬＳＩ）の高集積
化が進み、１つのシステムＬＳＩ中に形成される素子の
数は増大してきている。このようなシステムＬＳＩにお
いては、回路中のインダクタの数も増加し、これらのイ
ンダクタについて人の目で検証するには多大な時間と労
力とを要することになっていた。このため、インダクタ
の検証工程は、システムＬＳＩの開発工程を長期化させ
る原因の一つとなっていた。また、人の目で検証を行な
うため、ＣＡＤツールで自動的に設計基準の検証などを
行なう場合より、検証もれが発生するといった危険性が
高くなるとも考えられる。
【０００６】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の目的は、半導体
装置のレイアウトにおけるインダクタを認識するための
インダクタ認識方法、このインダクタ認識方法を利用し
て自動的にインダクタにおける設計基準などの検証を行
なうことが可能なレイアウト検査方法、このレイアウト
検査方法を用いた半導体装置の製造方法を提供すること
である。
ためになされたものであり、この発明の目的は、半導体
装置のレイアウトにおけるインダクタを認識するための
インダクタ認識方法、このインダクタ認識方法を利用し
て自動的にインダクタにおける設計基準などの検証を行
なうことが可能なレイアウト検査方法、このレイアウト
検査方法を用いた半導体装置の製造方法を提供すること
である。
【０００７】
【課題を解決するための手段】この発明の１の局面にお
けるインダクタ認識方法は、インダクタとして作用し、
かつ、始点と終点とを有する配線部分の設計パターンを
囲むように、インダクタ位置表示マークを配置する工程
と、設計パターンにおいて、始点と終点とに対応する領
域をそれぞれ囲むように、始点位置表示マークと終点位
置表示マークとを配置する工程と、インダクタ位置表示
マークと始点位置表示マークと終点位置表示マークとに
よって、設計されるべきインダクタに関する情報を認識
する工程とを備える（請求項１）。
けるインダクタ認識方法は、インダクタとして作用し、
かつ、始点と終点とを有する配線部分の設計パターンを
囲むように、インダクタ位置表示マークを配置する工程
と、設計パターンにおいて、始点と終点とに対応する領
域をそれぞれ囲むように、始点位置表示マークと終点位
置表示マークとを配置する工程と、インダクタ位置表示
マークと始点位置表示マークと終点位置表示マークとに
よって、設計されるべきインダクタに関する情報を認識
する工程とを備える（請求項１）。
【０００８】このようにすれば、インダクタ位置表示マ
ークによりインダクタの存在する領域の座標情報を検出
できるとともに、インダクタ位置表示マークの内部にお
いて始点位置表示マークと終点位置表示マークとにより
挟まれたインダクタとして作用する配線部分の設計パタ
ーンを、他の配線部分の設計パターンと区別することが
できる。このため、始点位置表示マークと終点位置表示
マークとにより挟まれた配線部分の設計パターンをイン
ダクタの設計パターンとして検出することができる。こ
の結果、インダクタとして作用する配線部分の設計パタ
ーンについて、他の配線回路素子と同様に回路図との整
合性の検証やインダクタとしての特性値が設定値通りと
なっているかといった検査工程を自動的に行なう事が可
能になる。
ークによりインダクタの存在する領域の座標情報を検出
できるとともに、インダクタ位置表示マークの内部にお
いて始点位置表示マークと終点位置表示マークとにより
挟まれたインダクタとして作用する配線部分の設計パタ
ーンを、他の配線部分の設計パターンと区別することが
できる。このため、始点位置表示マークと終点位置表示
マークとにより挟まれた配線部分の設計パターンをイン
ダクタの設計パターンとして検出することができる。こ
の結果、インダクタとして作用する配線部分の設計パタ
ーンについて、他の配線回路素子と同様に回路図との整
合性の検証やインダクタとしての特性値が設定値通りと
なっているかといった検査工程を自動的に行なう事が可
能になる。
【０００９】この発明の別の局面におけるレイアウト検
査方法は、半導体装置のレイアウト検査方法であって、
インダクタとして作用し、かつ、始点と終点とを有する
配線部分の設計パターンを囲むように、インダクタ位置
表示マークを配置する工程と、設計パターンにおいて、
始点と終点とに対応する領域をそれぞれ囲むように、始
点位置表示マークと終点位置表示マークとを配置する工
程と、インダクタ位置表示マークと始点位置表示マーク
と終点位置表示マークとによって、設計されるべきイン
ダクタに関する情報を認識する工程と、インダクタに関
する情報に基づいて、インダクタの特性評価値を算出す
る工程と、特性評価値と特性評価値の基準値とを比較す
る工程とを備える（請求項２）。
査方法は、半導体装置のレイアウト検査方法であって、
インダクタとして作用し、かつ、始点と終点とを有する
配線部分の設計パターンを囲むように、インダクタ位置
表示マークを配置する工程と、設計パターンにおいて、
始点と終点とに対応する領域をそれぞれ囲むように、始
点位置表示マークと終点位置表示マークとを配置する工
程と、インダクタ位置表示マークと始点位置表示マーク
と終点位置表示マークとによって、設計されるべきイン
ダクタに関する情報を認識する工程と、インダクタに関
する情報に基づいて、インダクタの特性評価値を算出す
る工程と、特性評価値と特性評価値の基準値とを比較す
る工程とを備える（請求項２）。
【００１０】このようにすれば、インダクタ位置表示マ
ークによりインダクタの存在する領域の座標情報を検出
できるとともに、インダクタ位置表示マークの内部にお
いて始点位置表示マークと終点位置表示マークとにより
挟まれた配線部分の設計パターンを、他の配線部分の設
計パターンと区別することができる。このため、始点位
置表示マークと終点位置表示マークとにより挟まれた配
線部分の設計パターンをインダクタの設計パターンとし
て検出することができる。さらに、インダクタ位置表示
マーク、始点位置表示マークおよび終点位置表示マーク
が配置されれば、インダクタの特性評価値の算出とこの
算出された特性評価値と基準値との比較までを行なうこ
とができるので、設計されるべきインダクタが所定の特
性を満足しているかどうかを、迅速かつ容易に判別でき
る。
ークによりインダクタの存在する領域の座標情報を検出
できるとともに、インダクタ位置表示マークの内部にお
いて始点位置表示マークと終点位置表示マークとにより
挟まれた配線部分の設計パターンを、他の配線部分の設
計パターンと区別することができる。このため、始点位
置表示マークと終点位置表示マークとにより挟まれた配
線部分の設計パターンをインダクタの設計パターンとし
て検出することができる。さらに、インダクタ位置表示
マーク、始点位置表示マークおよび終点位置表示マーク
が配置されれば、インダクタの特性評価値の算出とこの
算出された特性評価値と基準値との比較までを行なうこ
とができるので、設計されるべきインダクタが所定の特
性を満足しているかどうかを、迅速かつ容易に判別でき
る。
【００１１】上記別の局面におけるレイアウト検査方法
では、特性評価値を算出する工程が、インダクタに関す
る情報に基づいて、インダクタの構造情報を得る工程
と、構造情報を用いて特性評価値を算出する工程とを含
むことが好ましい（請求項３）。
では、特性評価値を算出する工程が、インダクタに関す
る情報に基づいて、インダクタの構造情報を得る工程
と、構造情報を用いて特性評価値を算出する工程とを含
むことが好ましい（請求項３）。
【００１２】この場合、インダクタを構成する配線部分
の座標データなどのインダクタに関する情報を用いれ
ば、インダクタを構成する配線部分の長さや線幅といっ
た構造情報を容易に得ることができる。このような構造
情報は、インダクタのインダクタンスやＱ値といった特
性評価値を算出するために必要なデータである。
の座標データなどのインダクタに関する情報を用いれ
ば、インダクタを構成する配線部分の長さや線幅といっ
た構造情報を容易に得ることができる。このような構造
情報は、インダクタのインダクタンスやＱ値といった特
性評価値を算出するために必要なデータである。
【００１３】上記別の局面におけるレイアウト検査方法
では、構造情報がインダクタのサイズ情報であってもよ
い（請求項４）。
では、構造情報がインダクタのサイズ情報であってもよ
い（請求項４）。
【００１４】この場合、インダクタのサイズ情報は、特
性評価値としてのインダクタのインダクタンスやＱ値を
算出するための基礎データとして利用できる。したがっ
て、インダクタのインダクタンスやＱ値を自動的に算出
することが可能になる。
性評価値としてのインダクタのインダクタンスやＱ値を
算出するための基礎データとして利用できる。したがっ
て、インダクタのインダクタンスやＱ値を自動的に算出
することが可能になる。
【００１５】上記別の局面におけるレイアウト検査方法
では、構造情報がインダクタの巻き数情報であってもよ
い（請求項５）。
では、構造情報がインダクタの巻き数情報であってもよ
い（請求項５）。
【００１６】この場合、インダクタの巻き数情報はイン
ダクタのインダクタンスやＱ値を算出するための基礎デ
ータとして利用できるので、インダクタのインダクタン
スやＱ値を自動的に算出する事が可能になる。
ダクタのインダクタンスやＱ値を算出するための基礎デ
ータとして利用できるので、インダクタのインダクタン
スやＱ値を自動的に算出する事が可能になる。
【００１７】上記別の局面におけるレイアウト検査方法
では、構造情報がインダクタを構成する配線の配線幅情
報であってもよい（請求項６）。
では、構造情報がインダクタを構成する配線の配線幅情
報であってもよい（請求項６）。
【００１８】この場合、上記配線幅情報は特性評価値と
してのインダクタの寄生容量や寄生抵抗、さらにはＱ値
を算出するための基礎データとして利用できる。
してのインダクタの寄生容量や寄生抵抗、さらにはＱ値
を算出するための基礎データとして利用できる。
【００１９】上記別の局面におけるレイアウト検査方法
では、構造情報がインダクタを構成する配線を露出させ
るように形成されたビアホールのサイズ情報と位置情報
であってもよい（請求項７）。
では、構造情報がインダクタを構成する配線を露出させ
るように形成されたビアホールのサイズ情報と位置情報
であってもよい（請求項７）。
【００２０】この場合、上記ビアホールのサイズ情報と
位置情報とは特性評価値としてのインダクタの寄生容量
や寄生抵抗、さらにはＱ値を算出するための基礎データ
として利用できる。
位置情報とは特性評価値としてのインダクタの寄生容量
や寄生抵抗、さらにはＱ値を算出するための基礎データ
として利用できる。
【００２１】上記別の局面におけるレイアウト検査方法
では、構造情報がインダクタを構成する配線の材質に関
する情報であってもよい（請求項８）。
では、構造情報がインダクタを構成する配線の材質に関
する情報であってもよい（請求項８）。
【００２２】この場合、インダクタを構成する配線の材
質に関する情報はインダクタのインダクタンスやＱ値を
算出するための基礎データとして利用できるので、イン
ダクタのインダクタンスやＱ値を自動的に算出する事が
可能になる。
質に関する情報はインダクタのインダクタンスやＱ値を
算出するための基礎データとして利用できるので、イン
ダクタのインダクタンスやＱ値を自動的に算出する事が
可能になる。
【００２３】上記別の局面におけるレイアウト検査方法
では、特性評価値が、インダクタのインダクタンス、寄
生容量、寄生抵抗およびＱ値からなる群から選択される
少なくとも１つを含むことが好ましい（請求項９）。
では、特性評価値が、インダクタのインダクタンス、寄
生容量、寄生抵抗およびＱ値からなる群から選択される
少なくとも１つを含むことが好ましい（請求項９）。
【００２４】この場合、特性評価値として上記のような
データを用いる事で、インダクタの特性を正確に評価す
る事ができる。
データを用いる事で、インダクタの特性を正確に評価す
る事ができる。
【００２５】この発明の他の局面における半導体装置の
製造方法は、上記別の局面におけるレイアウト検査方法
を用いる（請求項１０）。
製造方法は、上記別の局面におけるレイアウト検査方法
を用いる（請求項１０）。
【００２６】この場合、上記別の局面におけるレイアウ
ト検査方法を利用する事で、従来人の目で行なっていた
インダクタのレイアウト検証をＣＡＤツールなどにおい
て自動化することができる。この結果、半導体装置の開
発・製造工程の期間を短縮化すると共に、インダクタの
レイアウト検証における精度を向上させることができ
る。
ト検査方法を利用する事で、従来人の目で行なっていた
インダクタのレイアウト検証をＣＡＤツールなどにおい
て自動化することができる。この結果、半導体装置の開
発・製造工程の期間を短縮化すると共に、インダクタの
レイアウト検証における精度を向上させることができ
る。
【００２７】この発明のもう一つの局面におけるコンピ
ュータ読取可能な記録媒体は、インダクタとして作用
し、かつ、始点と終点とを有する配線部分の設計パター
ンを囲むように、インダクタ位置表示マークを配置する
ステップと、設計パターンにおいて、始点と終点とに対
応する領域をそれぞれ囲むように、始点位置表示マーク
と終点位置表示マークとを配置するステップと、インダ
クタ位置表示マークと始点位置表示マークと終点位置表
示マークとによって、設計されるべきインダクタに関す
る情報を認識するステップとをコンピュータに実行させ
るレイアウト検査プログラムを記録する（請求項１
１）。
ュータ読取可能な記録媒体は、インダクタとして作用
し、かつ、始点と終点とを有する配線部分の設計パター
ンを囲むように、インダクタ位置表示マークを配置する
ステップと、設計パターンにおいて、始点と終点とに対
応する領域をそれぞれ囲むように、始点位置表示マーク
と終点位置表示マークとを配置するステップと、インダ
クタ位置表示マークと始点位置表示マークと終点位置表
示マークとによって、設計されるべきインダクタに関す
る情報を認識するステップとをコンピュータに実行させ
るレイアウト検査プログラムを記録する（請求項１
１）。
【００２８】この場合、上記記録媒体によれば、インダ
クタ位置表示マークによりインダクタの存在する領域の
座標情報を検出できるとともに、インダクタ位置表示マ
ークの内部において始点位置表示マークと終点位置表示
マークとにより挟まれたインダクタとして作用する配線
部分の設計パターンを、他の配線部分の設計パターンと
区別することができる。このため、始点位置表示マーク
と終点位置表示マークとにより挟まれた配線部分の設計
パターンをインダクタの設計パターンとして自動的に検
出することが可能になる。
クタ位置表示マークによりインダクタの存在する領域の
座標情報を検出できるとともに、インダクタ位置表示マ
ークの内部において始点位置表示マークと終点位置表示
マークとにより挟まれたインダクタとして作用する配線
部分の設計パターンを、他の配線部分の設計パターンと
区別することができる。このため、始点位置表示マーク
と終点位置表示マークとにより挟まれた配線部分の設計
パターンをインダクタの設計パターンとして自動的に検
出することが可能になる。
【００２９】上記もう一つの局面におけるコンピュータ
読取可能な記録媒体に記録されたレイアウト検査プログ
ラムは、インダクタに関する情報に基づいて、インダク
タの特性評価値を算出するステップと、特性評価値と特
性評価値の基準値とを比較するステップとをさらに含ん
でいてもよい（請求項１２）。
読取可能な記録媒体に記録されたレイアウト検査プログ
ラムは、インダクタに関する情報に基づいて、インダク
タの特性評価値を算出するステップと、特性評価値と特
性評価値の基準値とを比較するステップとをさらに含ん
でいてもよい（請求項１２）。
【００３０】この場合、上記記録媒体によれば、インダ
クタ位置表示マーク、始点位置表示マークおよび終点位
置表示マークが配置されることにより、インダクタの特
性評価値の算出からこの算出された特性評価値と基準値
との比較までを行なうことができるので、設計されるべ
きインダクタが所定の特性を満足しているかどうかを、
迅速かつ容易に判別できる。
クタ位置表示マーク、始点位置表示マークおよび終点位
置表示マークが配置されることにより、インダクタの特
性評価値の算出からこの算出された特性評価値と基準値
との比較までを行なうことができるので、設計されるべ
きインダクタが所定の特性を満足しているかどうかを、
迅速かつ容易に判別できる。
【００３１】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。なお、以下の図面において、同一
または相当する部分には同一の参照番号を付し、その説
明は繰り返さない。
施の形態を説明する。なお、以下の図面において、同一
または相当する部分には同一の参照番号を付し、その説
明は繰り返さない。
【００３２】（実施の形態１）図１は、この発明の実施
の形態による半導体装置の製造方法において用いられる
レイアウト検査装置を構成するコンピュータの一般的な
構成を示すブロック図である。
の形態による半導体装置の製造方法において用いられる
レイアウト検査装置を構成するコンピュータの一般的な
構成を示すブロック図である。
【００３３】図１を参照して、このレイアウト検査装置
は、コンピュータを用いてインダクタを認識し、半導体
装置のレイアウトの検査を行なうためのものであって、
ＣＲＴ（Ｃａｔｈｏｄｅ−Ｒａｙ Ｔｕｂｅ）や液晶な
どのディスプレイ１と、中央処理装置（ＣＰＵ）２と、
リードオンリメモリ（ＲＯＭ）３と、ランダムアクセス
メモリ（ＲＡＭ）４と、ハードディスク（ＨＤ）５と、
キーボード６と、マウス７と、ＣＤ−ＲＯＭドライブ８
と、プリンタ９とを備える。ＲＯＭ３、ＲＡＭ４および
ハードディスク５がメモリとして機能し、キーボード６
およびマウス７が入力装置として機能し、ディスプレイ
およびプリンタ９が出力装置として機能する。これらは
相互にバス１０により接続されている。
は、コンピュータを用いてインダクタを認識し、半導体
装置のレイアウトの検査を行なうためのものであって、
ＣＲＴ（Ｃａｔｈｏｄｅ−Ｒａｙ Ｔｕｂｅ）や液晶な
どのディスプレイ１と、中央処理装置（ＣＰＵ）２と、
リードオンリメモリ（ＲＯＭ）３と、ランダムアクセス
メモリ（ＲＡＭ）４と、ハードディスク（ＨＤ）５と、
キーボード６と、マウス７と、ＣＤ−ＲＯＭドライブ８
と、プリンタ９とを備える。ＲＯＭ３、ＲＡＭ４および
ハードディスク５がメモリとして機能し、キーボード６
およびマウス７が入力装置として機能し、ディスプレイ
およびプリンタ９が出力装置として機能する。これらは
相互にバス１０により接続されている。
【００３４】ＣＤ−ＲＯＭ１１はコンピュータ読取可能
な記録媒体であって、後述するレイアウト検査プログラ
ム（ＣＡＤツール）が予め記録されている。このＣＤ−
ＲＯＭ１１をＣＤ−ＲＯＭドライブ８に装着し、レイア
ウト検査プログラムをハードディスク５にインストール
すると、このコンピュータはレイアウト検査装置として
機能する。なお、ここでは記録媒体としてＣＤ−ＲＯＭ
１１を用いているが、これに代えて光磁気（ＭＯ）ディ
スクやフロッピー（登録商標）ディスクなどの記録媒体
を用いることもできる。また、通常はレイアウト検査プ
ログラムを動作可能にするためのオペレーションシステ
ム（ＯＳ）がハードディスク５に予めインストールされ
ている。
な記録媒体であって、後述するレイアウト検査プログラ
ム（ＣＡＤツール）が予め記録されている。このＣＤ−
ＲＯＭ１１をＣＤ−ＲＯＭドライブ８に装着し、レイア
ウト検査プログラムをハードディスク５にインストール
すると、このコンピュータはレイアウト検査装置として
機能する。なお、ここでは記録媒体としてＣＤ−ＲＯＭ
１１を用いているが、これに代えて光磁気（ＭＯ）ディ
スクやフロッピー（登録商標）ディスクなどの記録媒体
を用いることもできる。また、通常はレイアウト検査プ
ログラムを動作可能にするためのオペレーションシステ
ム（ＯＳ）がハードディスク５に予めインストールされ
ている。
【００３５】図２は、図１に示したレイアウト検査装置
を用いる半導体装置の製造方法を説明するためのフロー
チャートである。図２を参照して、本発明による半導体
装置の製造方法では、まず半導体装置の仕様が決定され
た後、フロアプランなどのアーキテクチャ設計を経て半
導体装置における回路の論理設計工程（Ｓ１００）が行
なわれる。次に、論理設計工程（Ｓ１００）により得ら
れた回路が正しく機能するかどうかを検証する論理検証
工程（Ｓ２００）を実施する。このようにして、所定の
機能を実現する半導体装置の回路図を得る。
を用いる半導体装置の製造方法を説明するためのフロー
チャートである。図２を参照して、本発明による半導体
装置の製造方法では、まず半導体装置の仕様が決定され
た後、フロアプランなどのアーキテクチャ設計を経て半
導体装置における回路の論理設計工程（Ｓ１００）が行
なわれる。次に、論理設計工程（Ｓ１００）により得ら
れた回路が正しく機能するかどうかを検証する論理検証
工程（Ｓ２００）を実施する。このようにして、所定の
機能を実現する半導体装置の回路図を得る。
【００３６】次に、論理検証工程（Ｓ２００）を経た回
路図を元に、レイアウトパターンを設計するとともに、
そのレイアウトパターンの検証を行なうレイアウト設計
・検証工程（Ｓ３００）を実施する。このレイアウト設
計・検証工程（Ｓ３００）において，図１に示したレイ
アウト検査装置が用いられることにより、後述するよう
に本発明によるレイアウト検査方法が実施される。な
お、このレイアウト設計・検証工程（Ｓ３００）では、
配線やキャパシタおよびトランジスタなどのインダクタ
以外の素子についても同様にレイアウトパターンの検証
が行なわれる。
路図を元に、レイアウトパターンを設計するとともに、
そのレイアウトパターンの検証を行なうレイアウト設計
・検証工程（Ｓ３００）を実施する。このレイアウト設
計・検証工程（Ｓ３００）において，図１に示したレイ
アウト検査装置が用いられることにより、後述するよう
に本発明によるレイアウト検査方法が実施される。な
お、このレイアウト設計・検証工程（Ｓ３００）では、
配線やキャパシタおよびトランジスタなどのインダクタ
以外の素子についても同様にレイアウトパターンの検証
が行なわれる。
【００３７】次に、得られたレイアウトパターンに基づ
いて、半導体基板上に回路素子を形成するための写真製
版加工に用いられるマスクのマスクデータを作成する工
程（Ｓ４００）を実施する。
いて、半導体基板上に回路素子を形成するための写真製
版加工に用いられるマスクのマスクデータを作成する工
程（Ｓ４００）を実施する。
【００３８】次に、マスクデータに基づいてマスクを作
製するマスク作製工程（Ｓ５００）を実施する。
製するマスク作製工程（Ｓ５００）を実施する。
【００３９】次に、半導体基板上に導電体膜や絶縁膜な
ど所定の膜を形成する成膜工程や、作製した上記マスク
を用いた写真製版加工工程を実施することにより、半導
体装置を製造する工程（Ｓ６００）を実施する。このよ
うにして、本発明によるレイアウト検査方法を利用した
半導体装置の製造方法を実施する。
ど所定の膜を形成する成膜工程や、作製した上記マスク
を用いた写真製版加工工程を実施することにより、半導
体装置を製造する工程（Ｓ６００）を実施する。このよ
うにして、本発明によるレイアウト検査方法を利用した
半導体装置の製造方法を実施する。
【００４０】次に、レイアウト設計・検証工程（Ｓ３０
０）において、本発明によるレイアウト検査プログラム
により実施されるレイアウト検査方法について、図３〜
６を参照して説明する。図３は、製造される半導体装置
において形成されるべきインダクタを示す平面模式図で
ある。図４は、本発明によるレイアウト検査方法のフロ
ーチャートである。図５は、レイアウト検査装置におい
て、レイアウト検査方法を実施する際にＣＲＴなどのデ
ィスプレイ１（図１参照）に表示される画面の例を示す
模式図である。図６は、図４に示したレイアウト検査方
法の一部をより詳しく説明するためのフローチャートで
ある。
０）において、本発明によるレイアウト検査プログラム
により実施されるレイアウト検査方法について、図３〜
６を参照して説明する。図３は、製造される半導体装置
において形成されるべきインダクタを示す平面模式図で
ある。図４は、本発明によるレイアウト検査方法のフロ
ーチャートである。図５は、レイアウト検査装置におい
て、レイアウト検査方法を実施する際にＣＲＴなどのデ
ィスプレイ１（図１参照）に表示される画面の例を示す
模式図である。図６は、図４に示したレイアウト検査方
法の一部をより詳しく説明するためのフローチャートで
ある。
【００４１】図３を参照して、形成されるべきインダク
タは、半導体基板（図示せず）の表面上に配置された層
間絶縁膜１３の上部表面上に形成されたインダクタ用配
線１２からなる。インダクタ用配線１２は、アルミニウ
ム膜あるいはアルミニウム合金膜からなり、図３に示す
ように層間絶縁膜１３の上部表面上において渦巻き状に
配置されている。また、インダクタ用配線１２は始点と
終点とを有する。
タは、半導体基板（図示せず）の表面上に配置された層
間絶縁膜１３の上部表面上に形成されたインダクタ用配
線１２からなる。インダクタ用配線１２は、アルミニウ
ム膜あるいはアルミニウム合金膜からなり、図３に示す
ように層間絶縁膜１３の上部表面上において渦巻き状に
配置されている。また、インダクタ用配線１２は始点と
終点とを有する。
【００４２】図２に示したレイアウト設計・検証工程
（Ｓ３００）においては、図１に示したレイアウト検査
装置を用いて、本発明によるレイアウト検査方法により
図３に示したインダクタのレイアウトパターンの検証工
程を実施する。図４を参照して、本発明によるレイアウ
ト検査方法では、まずインダクタ用配線のレイアウトパ
ターン（設計パターン）であるインダクタ用配線パター
ン１４（図５参照）を、所定の位置に配置する工程（Ｓ
３１０）（すなわち、インダクタ用配線パターンの位置
座標を決定する工程）を実施する。
（Ｓ３００）においては、図１に示したレイアウト検査
装置を用いて、本発明によるレイアウト検査方法により
図３に示したインダクタのレイアウトパターンの検証工
程を実施する。図４を参照して、本発明によるレイアウ
ト検査方法では、まずインダクタ用配線のレイアウトパ
ターン（設計パターン）であるインダクタ用配線パター
ン１４（図５参照）を、所定の位置に配置する工程（Ｓ
３１０）（すなわち、インダクタ用配線パターンの位置
座標を決定する工程）を実施する。
【００４３】次に、インダクタ検出用レイヤを配置する
工程（Ｓ３２０）を実施する。このインダクタ検出用レ
イヤは、インダクタ用配線パターンの位置座標を自動的
に認識するために用いる座標データである。インダクタ
検出用レイヤとしては、たとえば図５に示すようにイン
ダクタ用配線パターン１４の周囲を囲むように配置され
たインダクタ位置表示マークとしてのインダクタ領域指
示レイヤ１５と、インダクタ始点指示レイヤ１６ａおよ
びインダクタ終点指示レイヤ１６ｂとを用いることがで
きる。ここで、始点位置表示マークとしてのインダクタ
始点指示レイヤ１６ａは、インダクタ用配線１２（図３
参照）の始点に対応する始点パターン部分１７ａを囲む
ように配置されている。また、終点位置表示マークとし
てのインダクタ終点指示レイヤ１６ｂは、インダクタ用
配線１２の終点に対応する終点パターン部分１７ｂを囲
むように配置されている。
工程（Ｓ３２０）を実施する。このインダクタ検出用レ
イヤは、インダクタ用配線パターンの位置座標を自動的
に認識するために用いる座標データである。インダクタ
検出用レイヤとしては、たとえば図５に示すようにイン
ダクタ用配線パターン１４の周囲を囲むように配置され
たインダクタ位置表示マークとしてのインダクタ領域指
示レイヤ１５と、インダクタ始点指示レイヤ１６ａおよ
びインダクタ終点指示レイヤ１６ｂとを用いることがで
きる。ここで、始点位置表示マークとしてのインダクタ
始点指示レイヤ１６ａは、インダクタ用配線１２（図３
参照）の始点に対応する始点パターン部分１７ａを囲む
ように配置されている。また、終点位置表示マークとし
てのインダクタ終点指示レイヤ１６ｂは、インダクタ用
配線１２の終点に対応する終点パターン部分１７ｂを囲
むように配置されている。
【００４４】次に、インダクタに関する情報を認識する
工程としてのインダクタの認識工程（Ｓ３３０）を実施
する。図６を参照して、インダクタの認識工程（Ｓ３３
０）の内容をより詳しく説明する。
工程としてのインダクタの認識工程（Ｓ３３０）を実施
する。図６を参照して、インダクタの認識工程（Ｓ３３
０）の内容をより詳しく説明する。
【００４５】図６を参照して、インダクタの認識工程
（Ｓ３３０）では、まずインダクタ領域指示レイヤ１
５、インダクタ始点指示レイヤ１６ａおよびインダクタ
終点指示レイヤ１６ｂなどのインダクタ検出用レイヤの
座標データ（位置データ）を認識する工程（Ｓ３３１）
を実施する。
（Ｓ３３０）では、まずインダクタ領域指示レイヤ１
５、インダクタ始点指示レイヤ１６ａおよびインダクタ
終点指示レイヤ１６ｂなどのインダクタ検出用レイヤの
座標データ（位置データ）を認識する工程（Ｓ３３１）
を実施する。
【００４６】次に、インダクタ領域指示レイヤ１５によ
り囲まれた領域内に位置する配線パターンをインダクタ
用配線パターン１４として認識する工程（Ｓ３３２）を
実施する。ここでは、インダクタ領域指示レイヤ１５の
座標データと配線パターンの座標データとを対比するこ
とにより、インダクタ用配線パターンが１４位置する領
域の座標データを自動的にかつ容易に識別できる。ま
た、インダクタ始点指示レイヤ１６ａおよびインダクタ
終点指示レイヤ１６ｂの座標データと配線パターンの座
標データとを対比することにより、配線パターンのうち
で、インダクタとして作用する配線部分（インダクタ用
配線１２）の配線パターンであるインダクタ用配線パタ
ーン１４の座標を容易に認識できる。この結果、後述す
るようにインダクタ用配線１２の設計パターンとしての
インダクタ用配線パターン１４について、他の回路素子
と同様に回路図との整合性の検証やインダクタとしての
特性値が設定値通りとなっているかといった検査を自動
的に行なう事が可能になる。
り囲まれた領域内に位置する配線パターンをインダクタ
用配線パターン１４として認識する工程（Ｓ３３２）を
実施する。ここでは、インダクタ領域指示レイヤ１５の
座標データと配線パターンの座標データとを対比するこ
とにより、インダクタ用配線パターンが１４位置する領
域の座標データを自動的にかつ容易に識別できる。ま
た、インダクタ始点指示レイヤ１６ａおよびインダクタ
終点指示レイヤ１６ｂの座標データと配線パターンの座
標データとを対比することにより、配線パターンのうち
で、インダクタとして作用する配線部分（インダクタ用
配線１２）の配線パターンであるインダクタ用配線パタ
ーン１４の座標を容易に認識できる。この結果、後述す
るようにインダクタ用配線１２の設計パターンとしての
インダクタ用配線パターン１４について、他の回路素子
と同様に回路図との整合性の検証やインダクタとしての
特性値が設定値通りとなっているかといった検査を自動
的に行なう事が可能になる。
【００４７】次に、後述する特性評価値を算出するため
に必要な、インダクタ用配線パターン１４の座標データ
などの位置データおよび形状データを取得する工程（Ｓ
３３３）を実施する。ここでは、すでにインダクタ用配
線パターン１４が認識されているので、当該インダクタ
用配線パターン１４の座標データから、インダクタの形
状データ（インダクタ用配線パターンが曲がっているコ
ーナー部の位置やその配線パターンの間隔など）といっ
た、インダクタに関する情報としてのデータを自動的に
算出することができる。
に必要な、インダクタ用配線パターン１４の座標データ
などの位置データおよび形状データを取得する工程（Ｓ
３３３）を実施する。ここでは、すでにインダクタ用配
線パターン１４が認識されているので、当該インダクタ
用配線パターン１４の座標データから、インダクタの形
状データ（インダクタ用配線パターンが曲がっているコ
ーナー部の位置やその配線パターンの間隔など）といっ
た、インダクタに関する情報としてのデータを自動的に
算出することができる。
【００４８】次に、図４を参照して、インダクタの認識
工程（Ｓ３３０）を行なった後、工程（Ｓ３３３）にお
いて取得したデータに基づいて、インダクタの特性評価
値を算出するために必要な構造情報としてのデータを準
備する工程（Ｓ３４０）を実施する。この必要なデータ
を準備する工程（Ｓ３４０）では、たとえば、図６に示
すように、インダクタ用配線パターン１４における、サ
イズ情報としてのインダクタとして作用する部分の一辺
の長さｒを検出する工程（Ｓ３４１）や、インダクタの
巻き数ｎを検出する工程（Ｓ３４２）を実施する。
工程（Ｓ３３０）を行なった後、工程（Ｓ３３３）にお
いて取得したデータに基づいて、インダクタの特性評価
値を算出するために必要な構造情報としてのデータを準
備する工程（Ｓ３４０）を実施する。この必要なデータ
を準備する工程（Ｓ３４０）では、たとえば、図６に示
すように、インダクタ用配線パターン１４における、サ
イズ情報としてのインダクタとして作用する部分の一辺
の長さｒを検出する工程（Ｓ３４１）や、インダクタの
巻き数ｎを検出する工程（Ｓ３４２）を実施する。
【００４９】ここで、たとえば、長さｒを検出する工程
（Ｓ３４１）では、工程（Ｓ３３３）において得られた
インダクタに関する情報としてのインダクタ用配線パタ
ーン１４の座標データに基づいて、配線パターンの始点
パターン部分１７ａとコーナー部２０ａとの間の距離を
算出することにより、長さｒを算出することができる。
また、巻き数ｎを検出する工程では、たとえばインダク
タ用配線パターン１４のコーナー部２０ａ〜２０ｋにお
ける曲がり角度を積算することにより、インダクタの巻
き数ｎを検出する。つまり、図５に示したインダクタ用
配線パターンでは、便宜上終点パターン部分１７ｂでの
曲がり角度を９０°と定義すれば、コーナー部２０ａ〜
２０ｋおよび終点パターン部分１７ｂでの曲がり角度の
積算値が１０８０°となる。この積算値を３６０°で割
ると、３となる。つまり、図５に示したインダクタの巻
き数ｎは３であることが分かる。
（Ｓ３４１）では、工程（Ｓ３３３）において得られた
インダクタに関する情報としてのインダクタ用配線パタ
ーン１４の座標データに基づいて、配線パターンの始点
パターン部分１７ａとコーナー部２０ａとの間の距離を
算出することにより、長さｒを算出することができる。
また、巻き数ｎを検出する工程では、たとえばインダク
タ用配線パターン１４のコーナー部２０ａ〜２０ｋにお
ける曲がり角度を積算することにより、インダクタの巻
き数ｎを検出する。つまり、図５に示したインダクタ用
配線パターンでは、便宜上終点パターン部分１７ｂでの
曲がり角度を９０°と定義すれば、コーナー部２０ａ〜
２０ｋおよび終点パターン部分１７ｂでの曲がり角度の
積算値が１０８０°となる。この積算値を３６０°で割
ると、３となる。つまり、図５に示したインダクタの巻
き数ｎは３であることが分かる。
【００５０】また、必要なデータを準備する工程（Ｓ３
４０）においては、上記のような長さｒや巻き数ｎ以外
のデータであって、インダクタの特性評価値としてのイ
ンダクタンスＬやＱ値を算出するために必要なデータを
準備する工程（Ｓ３４３）を実施する。ここで、必要な
データを準備する工程では、たとえば配線幅情報として
の配線パターン幅Ｗ、配線パターン長さ、配線を構成す
る材料の種類に関する情報などのデータを準備すること
が好ましい。
４０）においては、上記のような長さｒや巻き数ｎ以外
のデータであって、インダクタの特性評価値としてのイ
ンダクタンスＬやＱ値を算出するために必要なデータを
準備する工程（Ｓ３４３）を実施する。ここで、必要な
データを準備する工程では、たとえば配線幅情報として
の配線パターン幅Ｗ、配線パターン長さ、配線を構成す
る材料の種類に関する情報などのデータを準備すること
が好ましい。
【００５１】このようにすれば、上記の長さｒ、巻き数
ｎ、配線パターン幅ＷなどのデータはインダクタンスＬ
やＱ値などを算出するための基礎データとして利用でき
るので、後述するようにインダクタンスＬやＱ値を自動
的に算出することが可能になる。
ｎ、配線パターン幅ＷなどのデータはインダクタンスＬ
やＱ値などを算出するための基礎データとして利用でき
るので、後述するようにインダクタンスＬやＱ値を自動
的に算出することが可能になる。
【００５２】次に、特性評価値を算出する工程として、
インダクタのインダクタンスＬおよびＱ値を自動的に算
出する工程（Ｓ３５０）を実施する。
インダクタのインダクタンスＬおよびＱ値を自動的に算
出する工程（Ｓ３５０）を実施する。
【００５３】ここでは、たとえば
【００５４】
【数１】
【００５５】という式によりインダクタンスＬ（単位：
Ｈ）を算出できる。上記の式において、ｎは巻き数、ｒ
はインダクタとして作用する部分の一辺の長さ（単位：
ｍ）（図５参照）である。
Ｈ）を算出できる。上記の式において、ｎは巻き数、ｒ
はインダクタとして作用する部分の一辺の長さ（単位：
ｍ）（図５参照）である。
【００５６】また、インダクタの寄生抵抗Ｒ（単位：
Ω）は、たとえばＲ＝ｌ×ｒ0／Ｗという式により求め
ることができる。ここで、ｌはインダクタとして作用す
る配線部分の長さであり、ｒ0はインダクタとして作用
する配線部分のシート抵抗であり、Ｗはインダクタとし
て作用する配線部分の幅（配線パターン幅）である。
Ω）は、たとえばＲ＝ｌ×ｒ0／Ｗという式により求め
ることができる。ここで、ｌはインダクタとして作用す
る配線部分の長さであり、ｒ0はインダクタとして作用
する配線部分のシート抵抗であり、Ｗはインダクタとし
て作用する配線部分の幅（配線パターン幅）である。
【００５７】また、インダクタの寄生容量Ｃ（単位：
Ｆ）は、たとえばｌ×Ｗ×Ｃ0という数式により求める
ことができる。ここで、Ｃ0はインダクタとして作用す
る配線部分の単位面積当たりの容量である。
Ｆ）は、たとえばｌ×Ｗ×Ｃ0という数式により求める
ことができる。ここで、Ｃ0はインダクタとして作用す
る配線部分の単位面積当たりの容量である。
【００５８】また、インダクタのＱ値は、インダクタの
等価回路を図７に示すような回路であると仮定して、た
とえば
等価回路を図７に示すような回路であると仮定して、た
とえば
【００５９】
【数２】
【００６０】という式により算出できる。ここで、ωは
インダクタに供給される交流電源の周波数であり、Ｒp
はシリコン基板の寄生抵抗である。なお、図７は、図３
に示したインダクタの等価回路図である。このようなイ
ンダクタンスＬやＱ値を用いて、インダクタの特性を正
確に評価することができる。
インダクタに供給される交流電源の周波数であり、Ｒp
はシリコン基板の寄生抵抗である。なお、図７は、図３
に示したインダクタの等価回路図である。このようなイ
ンダクタンスＬやＱ値を用いて、インダクタの特性を正
確に評価することができる。
【００６１】次に、図４に示すように、算出したインダ
クタンスＬおよびＱ値を、所定の基準値と比較して、現
状のインダクタが所定の基準値を満足するかどうかを検
証する検証工程（Ｓ３６０）を実施する。特性評価値と
してのインダクタンスＬおよびＱ値が基準値を満たす場
合、レイアウト検査方法におけるインダクタについての
検証は終了する。一方、特性評価値が基準を満たさない
場合、再度レイアウト設計をやり直し、インダクタ用配
線パターン１４を変更する。この変更後のインダクタ用
配線パターンについて、図４に示したインダクタ用配線
の配置工程（Ｓ３１０）から検証工程（Ｓ３６０）まで
を、検証工程（１６）において特性評価値が基準値を満
足するまでくり返し実施する。
クタンスＬおよびＱ値を、所定の基準値と比較して、現
状のインダクタが所定の基準値を満足するかどうかを検
証する検証工程（Ｓ３６０）を実施する。特性評価値と
してのインダクタンスＬおよびＱ値が基準値を満たす場
合、レイアウト検査方法におけるインダクタについての
検証は終了する。一方、特性評価値が基準を満たさない
場合、再度レイアウト設計をやり直し、インダクタ用配
線パターン１４を変更する。この変更後のインダクタ用
配線パターンについて、図４に示したインダクタ用配線
の配置工程（Ｓ３１０）から検証工程（Ｓ３６０）まで
を、検証工程（１６）において特性評価値が基準値を満
足するまでくり返し実施する。
【００６２】このようにして、本発明によれば、インダ
クタについてパターン検証を自動的に行なうＣＡＤツー
ルを実現できるとともに、図２に示したレイアウト設計
・検証工程（Ｓ３００）において、インダクタに関する
レイアウトの検証工程を自動的に実施することができ
る。
クタについてパターン検証を自動的に行なうＣＡＤツー
ルを実現できるとともに、図２に示したレイアウト設計
・検証工程（Ｓ３００）において、インダクタに関する
レイアウトの検証工程を自動的に実施することができ
る。
【００６３】（実施の形態２）図８は、本発明によるレ
イアウト検査方法の実施の形態２を利用して製造される
半導体装置において形成されるべきインダクタを示す平
面模式図であり、図３に対応する。図８を参照して、本
発明によるレイアウト検査方法の実施の形態２を利用し
て製造される半導体装置において形成されるべきインダ
クタを説明する。
イアウト検査方法の実施の形態２を利用して製造される
半導体装置において形成されるべきインダクタを示す平
面模式図であり、図３に対応する。図８を参照して、本
発明によるレイアウト検査方法の実施の形態２を利用し
て製造される半導体装置において形成されるべきインダ
クタを説明する。
【００６４】図８を参照して、インダクタは基本的には
図３に示したインダクタと同様の構造を備えるが、イン
ダクタ用配線１２の始点が位置する領域において、イン
ダクタ用配線１２上に位置する層間絶縁膜にインダクタ
用配線１２の上部表面を露出させるコンタクトホール１
８ａが形成されている。また、インダクタ用配線１２の
終点が位置する領域においては、インダクタ用配線１２
下に位置する層間絶縁膜１３にインダクタ用配線１２の
下部表面を露出させるコンタクトホール１８ｂが形成さ
れている。なお、コンタクトホール１８ａは、インダク
タ用配線１２の下部表面を露出させるように層間絶縁膜
１３において形成されていてもよい。また、コンタクト
ホール１８ｂは、インダクタ用配線１２上に位置する層
間絶縁膜にインダクタ用配線１２の上部表面を露出させ
るように形成されていてもよい。
図３に示したインダクタと同様の構造を備えるが、イン
ダクタ用配線１２の始点が位置する領域において、イン
ダクタ用配線１２上に位置する層間絶縁膜にインダクタ
用配線１２の上部表面を露出させるコンタクトホール１
８ａが形成されている。また、インダクタ用配線１２の
終点が位置する領域においては、インダクタ用配線１２
下に位置する層間絶縁膜１３にインダクタ用配線１２の
下部表面を露出させるコンタクトホール１８ｂが形成さ
れている。なお、コンタクトホール１８ａは、インダク
タ用配線１２の下部表面を露出させるように層間絶縁膜
１３において形成されていてもよい。また、コンタクト
ホール１８ｂは、インダクタ用配線１２上に位置する層
間絶縁膜にインダクタ用配線１２の上部表面を露出させ
るように形成されていてもよい。
【００６５】このようなインダクタを備える半導体装置
を製造する場合にも、本発明の実施の形態１において示
した半導体装置の製造方法およびレイアウト検査方法を
適用することができる。ただし、図４に示したインダク
タ検出用レイヤを配置する工程（Ｓ３２０）において、
図９に示すようにコンタクトホールパターン１９ａを囲
むようにインダクタ始点指示レイヤ１６ａを配置する。
また、コンタクトホールパターン１９ｂを囲むようにイ
ンダクタ終点指示レイヤ１６ｂを配置する。なお、コン
タクトホールパターン１９ａ、１９ｂは、コンタクトホ
ール１８ａ、１８ｂにそれぞれ対応する。ここで、図９
は、レイアウト検査装置において、本発明によるレイア
ウト検査方法の実施の形態２を実施する際にＣＲＴなど
の出力装置に表示される画面の例を示す模式図であり、
図５に対応する。
を製造する場合にも、本発明の実施の形態１において示
した半導体装置の製造方法およびレイアウト検査方法を
適用することができる。ただし、図４に示したインダク
タ検出用レイヤを配置する工程（Ｓ３２０）において、
図９に示すようにコンタクトホールパターン１９ａを囲
むようにインダクタ始点指示レイヤ１６ａを配置する。
また、コンタクトホールパターン１９ｂを囲むようにイ
ンダクタ終点指示レイヤ１６ｂを配置する。なお、コン
タクトホールパターン１９ａ、１９ｂは、コンタクトホ
ール１８ａ、１８ｂにそれぞれ対応する。ここで、図９
は、レイアウト検査装置において、本発明によるレイア
ウト検査方法の実施の形態２を実施する際にＣＲＴなど
の出力装置に表示される画面の例を示す模式図であり、
図５に対応する。
【００６６】この場合、コンタクトホールパターン１９
ａ、１９ｂは、インダクタ用配線パターン１４の始点と
終点とに位置しているので、本発明の実施の形態１と同
様の効果を得ることができる。
ａ、１９ｂは、インダクタ用配線パターン１４の始点と
終点とに位置しているので、本発明の実施の形態１と同
様の効果を得ることができる。
【００６７】図１０は、レイアウト検査装置において、
本発明によるレイアウト検査方法の実施の形態２の変形
例を実施する際にＣＲＴなどの出力装置に表示される画
面の例を示す模式図であり、図９に対応する。
本発明によるレイアウト検査方法の実施の形態２の変形
例を実施する際にＣＲＴなどの出力装置に表示される画
面の例を示す模式図であり、図９に対応する。
【００６８】図１０に示したレイアウト検査方法の対象
となるインダクタは、基本的に図８に示したインダクタ
と同様の構造を備えるが、インダクタ用配線１２（図８
参照）の下部表面を露出させるコンタクトホールが層間
絶縁膜１３に複数形成されている。図１０においては、
これらのコンタクトホールに対応するコンタクトホール
パターン２１が示されている。図１０に示したインダク
タ用配線パターン１４に対応するインダクタを備える半
導体装置では、インダクタ用配線１２下に位置する領域
において層間絶縁膜１３下に形成され、インダクタとし
て作用する他の配線部分と、コンタクトホールパターン
２１に対応するコンタクトホールの内部に形成され、イ
ンダクタ用配線１２と他の配線部分とを電気的に接続す
る導電体膜とを備える。
となるインダクタは、基本的に図８に示したインダクタ
と同様の構造を備えるが、インダクタ用配線１２（図８
参照）の下部表面を露出させるコンタクトホールが層間
絶縁膜１３に複数形成されている。図１０においては、
これらのコンタクトホールに対応するコンタクトホール
パターン２１が示されている。図１０に示したインダク
タ用配線パターン１４に対応するインダクタを備える半
導体装置では、インダクタ用配線１２下に位置する領域
において層間絶縁膜１３下に形成され、インダクタとし
て作用する他の配線部分と、コンタクトホールパターン
２１に対応するコンタクトホールの内部に形成され、イ
ンダクタ用配線１２と他の配線部分とを電気的に接続す
る導電体膜とを備える。
【００６９】このようなインダクタに対しても、本発明
の実施の形態２に示したレイアウト検査方法を適用する
ことにより、本発明の実施の形態２と同様の効果を得る
ことができる。この場合、図６に示したインダクタ用配
線パターンの座標データなどの位置データおよび形状デ
ータを取得する工程（Ｓ３３３）において、インダクタ
の構造情報としてコンタクトホールパターン２１につい
ての座標データなどを取得して、インダクタンスＬやＱ
値の算出に反映させることができる。
の実施の形態２に示したレイアウト検査方法を適用する
ことにより、本発明の実施の形態２と同様の効果を得る
ことができる。この場合、図６に示したインダクタ用配
線パターンの座標データなどの位置データおよび形状デ
ータを取得する工程（Ｓ３３３）において、インダクタ
の構造情報としてコンタクトホールパターン２１につい
ての座標データなどを取得して、インダクタンスＬやＱ
値の算出に反映させることができる。
【００７０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００７１】
【発明の効果】本発明によれば、半導体装置のレイアウ
トにおけるインダクタを自動的に認識することが可能と
なるので、インダクタにおける設計基準などの検証を自
動化することが可能になる。
トにおけるインダクタを自動的に認識することが可能と
なるので、インダクタにおける設計基準などの検証を自
動化することが可能になる。
【図１】 この発明の実施の形態による半導体装置の製
造方法において用いられるレイアウト検査装置を構成す
るコンピュータの一般的な構成を示すブロック図であ
る。
造方法において用いられるレイアウト検査装置を構成す
るコンピュータの一般的な構成を示すブロック図であ
る。
【図２】 図１に示したレイアウト検査装置を用いる半
導体装置の製造方法を説明するためのフローチャートで
ある。
導体装置の製造方法を説明するためのフローチャートで
ある。
【図３】 製造される半導体装置において形成されるべ
きインダクタを示す平面模式図である。
きインダクタを示す平面模式図である。
【図４】 本発明によるレイアウト検査方法のフローチ
ャートである。
ャートである。
【図５】 レイアウト検査装置において、レイアウト検
査方法を実施する際にＣＲＴなどのディスプレイ１（図
１参照）に表示される画面の例を示す模式図である。
査方法を実施する際にＣＲＴなどのディスプレイ１（図
１参照）に表示される画面の例を示す模式図である。
【図６】 図４に示したレイアウト検査方法の一部をよ
り詳しく説明するためのフローチャートである。
り詳しく説明するためのフローチャートである。
【図７】 図３に示したインダクタの等価回路図であ
る。
る。
【図８】 本発明によるレイアウト検査方法の実施の形
態２を利用して製造される半導体装置において形成され
るべきインダクタを示す平面模式図である。
態２を利用して製造される半導体装置において形成され
るべきインダクタを示す平面模式図である。
【図９】 レイアウト検査装置において、本発明による
レイアウト検査方法の実施の形態２を実施する際にＣＲ
Ｔなどの出力装置に表示される画面の例を示す模式図で
ある。
レイアウト検査方法の実施の形態２を実施する際にＣＲ
Ｔなどの出力装置に表示される画面の例を示す模式図で
ある。
【図１０】 レイアウト検査装置において、本発明によ
るレイアウト検査方法の実施の形態２の変形例を実施す
る際にＣＲＴなどの出力装置に表示される画面の例を示
す模式図である。
るレイアウト検査方法の実施の形態２の変形例を実施す
る際にＣＲＴなどの出力装置に表示される画面の例を示
す模式図である。
１ ディスプレイ、２ ＣＰＵ、３ ＲＯＭ、４ ＲＡ
Ｍ ５ ＨＤ、６ キーボード、７ マウス、８ ＣＤ
‐ＲＯＭドライブ、９ プリンタ、１０ バス、１１
ＣＤ−ＲＯＭ、１２ インダクタ用配線、１３ 層間絶
縁膜、１４ インダクタ用配線パターン、１５ インダ
クタ領域指示レイヤ、１６ａ インダクタ始点指示レイ
ヤ、１６ｂ インダクタ終点指示レイヤ、１７ａ 始点
パターン部分、１７ｂ 終点パターン部分、１８ａ，１
８ｂ コンタクトホール、１９ａ，１９ｂ，２１ コン
タクトホールパターン、２０ａ〜２０ｋ コーナー部。
Ｍ ５ ＨＤ、６ キーボード、７ マウス、８ ＣＤ
‐ＲＯＭドライブ、９ プリンタ、１０ バス、１１
ＣＤ−ＲＯＭ、１２ インダクタ用配線、１３ 層間絶
縁膜、１４ インダクタ用配線パターン、１５ インダ
クタ領域指示レイヤ、１６ａ インダクタ始点指示レイ
ヤ、１６ｂ インダクタ終点指示レイヤ、１７ａ 始点
パターン部分、１７ｂ 終点パターン部分、１８ａ，１
８ｂ コンタクトホール、１９ａ，１９ｂ，２１ コン
タクトホールパターン、２０ａ〜２０ｋ コーナー部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 (72)発明者 小紫 浩史 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 前田 茂伸 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 吉田 収司 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 Ｆターム(参考） 5B046 AA08 BA04 JA01 5F038 AZ04 CA01 CA17 CD12 CD13 EZ09 EZ20 5F064 CC30 DD02 DD14 EE08 EE09 EE17 EE42 EE43 EE60 HH02 HH06 HH10 HH14
Claims (12)
- 【請求項１】 インダクタとして作用し、かつ、始点と
終点とを有する配線部分の設計パターンを囲むように、
インダクタ位置表示マークを配置する工程と、 前記設計パターンにおいて、前記始点と前記終点とに対
応する領域をそれぞれ囲むように、始点位置表示マーク
と終点位置表示マークとを配置する工程と、 前記インダクタ位置表示マークと前記始点位置表示マー
クと前記終点位置表示マークとによって、設計されるべ
きインダクタに関する情報を認識する工程とを備える、
インダクタ認識方法。 - 【請求項２】 半導体装置のレイアウト検査方法であっ
て、 インダクタとして作用し、かつ、始点と終点とを有する
配線部分の設計パターンを囲むように、インダクタ位置
表示マークを配置する工程と、 前記設計パターンにおいて、前記始点と前記終点とに対
応する領域をそれぞれ囲むように、始点位置表示マーク
と終点位置表示マークとを配置する工程と、 前記インダクタ位置表示マークと前記始点位置表示マー
クと前記終点位置表示マークとによって、設計されるべ
きインダクタに関する情報を認識する工程と、 前記インダクタに関する情報に基づいて、インダクタの
特性評価値を算出する工程と、 前記特性評価値と前記特性評価値の基準値とを比較する
工程とを備える、レイアウト検査方法。 - 【請求項３】 前記特性評価値を算出する工程は、 前記インダクタに関する情報に基づいて、前記インダク
タの構造情報を得る工程と、 前記構造情報を用いて前記特性評価値を算出する工程と
を含む、請求項２に記載のレイアウト検査方法。 - 【請求項４】 前記構造情報は、前記インダクタのサイ
ズ情報である、請求項３に記載のレイアウト検査方法。 - 【請求項５】 前記構造情報は、前記インダクタの巻き
数情報である、請求項３に記載のレイアウト検査方法。 - 【請求項６】 前記構造情報は、前記インダクタを構成
する配線の配線幅情報である、請求項３に記載のレイア
ウト検査方法。 - 【請求項７】 前記構造情報は、前記インダクタを構成
する配線を露出させるように形成されたビアホールのサ
イズ情報と位置情報である、請求項３に記載のレイアウ
ト検査方法。 - 【請求項８】 前記構造情報は、前記インダクタを構成
する配線の材質に関する情報である、請求項３に記載の
レイアウト検査方法。 - 【請求項９】 前記特性評価値は、前記インダクタのイ
ンダクタンス、寄生容量、寄生抵抗およびＱ値からなる
群から選択される少なくとも１つを含む、請求項２〜８
のいずれか１項に記載のレイアウト検査方法。 - 【請求項１０】 請求項２〜９のいずれか１項に記載の
レイアウト検査方法を用いた半導体装置の製造方法。 - 【請求項１１】 インダクタとして作用し、かつ、始点
と終点とを有する配線部分の設計パターンを囲むよう
に、インダクタ位置表示マークを配置するステップと、
前記設計パターンにおいて、前記始点と前記終点とに対
応する領域をそれぞれ囲むように、始点位置表示マーク
と終点位置表示マークとを配置するステップと、 前記インダクタ位置表示マークと前記始点位置表示マー
クと前記終点位置表示マークとによって、設計されるべ
きインダクタに関する情報を認識するステップとをコン
ピュータに実行させるレイアウト検査プログラムを記録
したコンピュータ読取可能な記録媒体。 - 【請求項１２】 前記インダクタに関する情報に基づい
て、インダクタの特性評価値を算出するステップと、 前記特性評価値と前記特性評価値の基準値とを比較する
ステップとを含む、請求項１１に記載のレイアウト検査
プログラムを記録したコンピュータ読取可能な記録媒
体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000390258A JP2002189767A (ja) | 2000-12-22 | 2000-12-22 | インダクタ認識方法、レイアウト検査方法、レイアウト検査プログラムを記録したコンピュータ読取可能な記録媒体および半導体装置の製造方法 |
| US09/951,427 US6500722B2 (en) | 2000-12-22 | 2001-09-14 | Inductor recognition method, layout inspection method, computer readable recording medium in which a layout inspection program is recorded and process for a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000390258A JP2002189767A (ja) | 2000-12-22 | 2000-12-22 | インダクタ認識方法、レイアウト検査方法、レイアウト検査プログラムを記録したコンピュータ読取可能な記録媒体および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002189767A true JP2002189767A (ja) | 2002-07-05 |
Family
ID=18856662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000390258A Pending JP2002189767A (ja) | 2000-12-22 | 2000-12-22 | インダクタ認識方法、レイアウト検査方法、レイアウト検査プログラムを記録したコンピュータ読取可能な記録媒体および半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6500722B2 (ja) |
| JP (1) | JP2002189767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018518757A (ja) * | 2015-05-19 | 2018-07-12 | メンター・グラフィクス・コーポレーション | レイアウト系検査のための解析プロセス・パラメータの視覚化 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005039220A (ja) * | 2003-06-26 | 2005-02-10 | Nec Electronics Corp | 半導体装置 |
| US7243321B2 (en) * | 2004-04-07 | 2007-07-10 | Cadence Design Systems, Inc. | IC layout physical verification method |
| FR2928030B1 (fr) * | 2008-02-22 | 2010-03-26 | Commissariat Energie Atomique | Procede d'alignement de deux substrats par des microbobines. |
| DE102010003450B4 (de) * | 2010-03-30 | 2021-12-02 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Halbleiterbauelement mit E-Sicherung auf Metallbasis mit verbesserter Programmiereffizienz durch Erhöhen der Wärmeerzeugung |
| US9082543B2 (en) | 2010-09-17 | 2015-07-14 | Nippon Telegraph And Telephone Corporation | Inductor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5297053A (en) * | 1991-06-04 | 1994-03-22 | Computervision Corporation | Method and apparatus for deferred package assignment for components of an electronic circuit for a printed circuit board |
| JP3474722B2 (ja) | 1996-12-03 | 2003-12-08 | 松下電器産業株式会社 | 回路の抽出装置及び抽出方法、シミュレーション情報生成システム及び方法 |
| JP2000114387A (ja) | 1998-10-08 | 2000-04-21 | Toshiba Corp | パターンレイアウト装置、その方法およびパターンレイアウトプログラムを記録したコンピュータ読取可能な記憶媒体 |
-
2000
- 2000-12-22 JP JP2000390258A patent/JP2002189767A/ja active Pending
-
2001
- 2001-09-14 US US09/951,427 patent/US6500722B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018518757A (ja) * | 2015-05-19 | 2018-07-12 | メンター・グラフィクス・コーポレーション | レイアウト系検査のための解析プロセス・パラメータの視覚化 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020110936A1 (en) | 2002-08-15 |
| US6500722B2 (en) | 2002-12-31 |
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