TWI731097B - 用於半導體器件之檢驗及計量之方法及裝置 - Google Patents

用於半導體器件之檢驗及計量之方法及裝置 Download PDF

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Abstract

本發明揭示使用設計分析來判定計量目標之電子相關位置之方法及系統。該方法可包含：基於一積體電路之一設計識別該積體電路之至少一關鍵設計元件；判定該積體電路之設計是否允許將一計量目標插入該至少一關鍵設計元件之一鄰近中；及當該積體電路之設計允許插入該設計目標時，藉由將一計量目標插入至該至少一關鍵設計元件之鄰近中來修改該積體電路之設計。

Description

用於半導體器件之檢驗及計量之方法及裝置
本發明大體上係關於檢驗及計量之領域，且特定而言係關於半導體器件之檢驗及計量。
薄拋光板(諸如矽晶圓及類似者)係現代技術之一非常重要部分。例如，一晶圓可意指用於製造積體電路及其他器件之一薄片半導體材料。薄拋光板之其他實例可包含磁碟基板、塊規及類似者。儘管本文所描述之技術主要意指晶圓，但應瞭解，本技術亦適用於其他類型之拋光板。術語「晶圓」及術語「薄拋光板」在本發明中可互換使用。
現代半導體器件通常係由使用各種(例如，微影蝕刻)技術印刷於晶圓上之半導體、導體或絕緣體材料層製成。半導體製造期間，精確定位及對準至關重要。
當前可得質量保證方法可量測臨界尺寸(CD)及與相鄰晶片之間的切割道中之正式計量目標之重疊。一些最近發展之質量保證方法亦可量測CD及與適合但嚴格基於該晶片之物理屬性自該晶片佈局內隨機挑選之目標之重疊。應注意，此等目標與電子關鍵設計元件沒有關聯，且因而來自此等目標之量測根本不可能一直反映尺寸保真度或與該等關鍵設計元件之 重疊。相反地，當該等電子關鍵設計元件在線測試結束期間或更糟糕在實際客戶使用中顯示執行故障時，來自此等目標之資料幾乎不可能可解釋此等故障。
本發明係針對一種方法。該方法可包含：基於一積體電路之一設計識別該積體電路之至少一關鍵設計元件；判定該積體電路之設計是否允許將一計量目標插入該至少一關鍵設計元件之一鄰近中；及當該積體電路之設計允許插入該設計目標時，藉由將一計量目標插入至該至少一關鍵設計元件之鄰近中來修改該積體電路之設計。
本發明之一進一步實施例係一方法。該方法可包含：基於一積體電路之一設計識別該積體電路之至少一關鍵設計元件；判定該積體電路之設計是否允許將一計量目標插入該至少一關鍵設計元件之一鄰近中；將該至少一關鍵設計元件之鄰近上或鄰近中之一或多個既有特徵指定為一計量目標；及將該等指定為該計量目標之一或多個既有特徵提供至一檢驗工具以促進計量檢驗。
本發明之一額外實施例係針對一裝置。該裝置可包含一記憶體媒體，其經組態以儲存一計量目標庫，及與該記憶體媒體通信之一處理器。該處理器可經組態以：基於一積體電路之一設計識別該積體電路之至少一關鍵設計元件；判定該積體電路之設計是否允許將一計量目標插入該至少一關鍵設計元件之一鄰近中；及當該積體電路之設計允許插入該計量目標時，藉由將自該計量目標庫中選擇之一計量目標插入至該至少一關鍵設計元件之鄰近中來修改該積體電路之設計。
應理解，前述[發明內容]及以下[實施方式]兩者皆僅為例示性及闡釋 性的且未必限制本發明。併入說明書中且構成說明書之一部分之隨附圖式繪示本發明之標的。說明及圖式一起用於闡釋本發明之原理。
100:目標位置方法
102:元件識別步驟
104:步驟
106:步驟
108:步驟
110:步驟
112:步驟
114:設計驗證步驟
116:步驟
118:步驟
120:步驟
122:步驟
200:晶圓生產系統
202:設計工具
204:計量目標位置工具
206:製造工具
208:檢驗工具
熟習技術者可藉由參考附圖較佳理解本發明之諸多優點，其中：圖1係描繪根據本發明之一實施例組態之一目標位置方法之一流程圖；且圖2係描繪使用根據本發明之一實施例組態之一計量目標位置工具之一晶圓生產系統之一方塊圖。
相關申請案之交叉參考
本申請案根據35 U.S.C.§119(e)主張2016年6月7日申請之美國臨時申請案第62/346,774號之權利。該美國臨時申請案第62/346,774號之全文以引用的方式併入本文中。
本申請案亦根據35 U.S.C.§ 119(e)主張2016年11月28日申請之美國臨時申請案第62/427,009號之權利。該美國臨時申請案第62/427,009號之全文以引用的方式併入本文中。
現將詳細參考繪示於附圖中之所揭示標的。
根據本發明之實施例係針對基於積體電路(IC)設計分析提供計量目標之目標晶片內位置之系統及方法。更特定而言，在一些實施例中，可利用一目標位置方法來分析一IC之邏輯設計及電子設計以識別適合檢驗位點。該方法亦可判定以何種方式將目標安放於此等所識別檢驗位點處，從而有效地允許依高粒度且在晶片佈局中之緊鄰對計量(例如，重疊)敏感之電子關鍵IC設計元件之位置處提供目標。據考量，如此般安放之目標可允許檢驗工具有效地評估所繪製尺寸之真實圖案化保真度及各種半導體製造 步驟之層對層重疊效能。
大體上參考圖1，展示描繪根據本發明之一實施例組態之一目標位置方法100之一流程圖。目標位置方法100可經組態以在一步驟102中藉由分析一IC之邏輯設計及電子設計來識別該IC之一或多個關鍵設計元件(例如，關鍵路徑)。據考量，可利用各種技術來幫助識別該等關鍵設計元件。例如，在一些實施例中，可執行延遲檢查及/或電阻檢查來幫助識別該等關鍵設計元件。替代地及/或另外，亦可利用來自已執行之各種類型之設計關鍵性分析之一或多個報告(例如，作為標稱設計驗證及簽核程序之一部分)來幫助識別該等關鍵設計元件。此外，亦可在關鍵設計元件識別步驟102中將十分適合線內CD及重疊計量之一大小、形狀及成像屬性範圍內之一計量目標庫(例如，儲存於一記憶體媒體中)納入考慮，其可識別且追蹤跨該IC之所有遮罩層之實體形狀以幫助識別該等關鍵設計元件。
就所識別之關鍵設計元件而言，可採取額外步驟以幫助將計量目標安放於其等之鄰近處。例如，若已完成該IC之實體設計(如一步驟104中所判定般)，則可調用一步驟106來找到對應於該等所識別之關鍵設計元件之實體元件，且可利用一步驟110來找到鄰近此等實體元件之適合開口區域。另一方面，若未完成該IC之實體設計，則可能仍存在調用一設計修改步驟108來修改該設計之機會，使得可在對應於該等所識別之關鍵設計元件之實體元件周圍創造開口區域。
找到(或創造)此等實體元件周圍之開口區域之目的在於幫助最佳化該等所識別之關鍵設計元件之計量目標位置。例如，若鄰近一特定關鍵設計元件處存在一適合開口區域，則一步驟112可選擇將一或多個適合計量目標插入至此開口區域中以幫助改進該特定關鍵設計元件之適當對準。此開 口區域可係在X-Y座標系統中最靠近該特定關鍵設計元件但未被已存在於該設計中之任何其他實體元件所佔據之一位置。另一方面，若鄰近一特定關鍵設計元件處不存在適合開口區域，則可調用一步驟118來幫助判定該周圍區域內之任何既有實體元件/特徵是否可充當計量目標自身。若經判定，該周圍區域內之實體元件/特徵均不可充當一計量目標，則可(在一選用步驟120中)將此一判定提供至一IC設計師，其可選擇基於此資訊重新設計該IC。另一方面，若經判定，該周圍區域內之一些實體元件/特徵可充當(若干)計量目標(例如，若此等特徵展現可用作一參考目標之特定幾何圖案，或此等特徵提供使計量變得固有地更輕易之特定成像優點，或此等特徵經連接至其他遮罩層中之其他特徵，其中此連接促進快速擷取任何圖案位置錯誤，等等)，則可如此般在一步驟122中指定此等實體元件/特徵。
返回參考步驟112，其中可將一或多個適合計量目標插入至鄰近一特定關鍵設計元件之一開口區域中，以幫助改進此特定關鍵設計元件之適當對準。據考量，因為依此方式插入計量目標可具有將改變引入至該IC之潛力及修改包含於其中之各種元件之該等關鍵性之潛力，所以在特定實施例中，可調用一設計驗證步驟114來幫助驗證所插入之(若干)計量目標是否仍可通過對該設計之實體驗證簽核。例如，在一些實施例中，可調用設計規則檢查(DRC)及/或佈局對電路(LVS)檢查來幫助驗證所提出擬插入之計量目標之有效性。若所提出之插入通過驗證(例如，插入所提出之計量目標仍將滿足設計規則)，則可同意插入此等計量目標。另一方面，若經判定，所提出之插入違反該等設計規則之一或多者，則可在一步驟116中重新評價及/或最佳化該等所提出之計量目標(例如，在大小及/或位置方 面)，直至該等所提出之插入可通過驗證步驟114。
據考量，可依各種方式重新評價及/或最佳化該等所提出之擬插入計量目標。例如，步驟116可調用經組態以處理此特定任務之一目標插入算法。在一些實施例中，該目標插入算法可經組態以自一計量目標庫選擇擬合該開口區域之可得大小、寬高比及形狀之一特定目標。就該區域之遮罩層處可得之材料對比而言，亦可選擇該特定目標以提供良好成像屬性。在一些實施例中，可選擇該目標來提供以最易於引起該關鍵設計元件中之故障之一方向定向之一計量結構。例如，若該關鍵設計元件係最易於引起水平方向上之故障之一垂直金屬線，則所選擇目標較佳地可首先在該水平方向上提供一重疊量測。若空間允許，則可在鄰近該第一目標處插入可允許在垂直方向上之重疊量測之一第二/額外目標。
應瞭解，上文中所描述之目標插入算法僅出於繪示性目的呈現，且不意在限制。據考量，可利用各種其他類型之算法來幫助判定在不背離本發明之精神及範疇之情況下，可在何處及以何種方式插入(若干)目標。亦經考量，在已插入該(等)計量目標之後，可再次利用各種類型之驗證步驟來幫助驗證該經修改設計，以保證該(等)目標插入未意外地轉變該IC(且尤其是沿著該等關鍵設計元件)之電子行為。
如自上文之描述將理解，根據本發明組態之目標位置方法100能有意地在最靠近設計關鍵設計元件之鄰近中插入/安放/指定(若干)計量目標，該等設計關鍵設計元件可基於標稱設計驗證及簽核資料來識別。據考量，可將依此方式安放/指定之目標提供至計量工具(如步驟122中所展示)，從而允許該等計量工具有效地評估所繪製尺寸之真實圖案化保真度及各種半導體製造步驟之層對層重疊效能。
亦經考量，由於以根據本發明之方式安放之目標可非常小，因此使用電子束檢驗工具來幫助檢驗含有此等目標而製造之IC可係有利的。例如，在遮罩鑒定期間，或在晶圓位準計量操作期間，可使用電子束成像在合適層處成像根據本發明安放之目標。所獲得之資料可被視為其中採取一特定精確量測之一真實計量。替代地，該資料可被視為該等設計關鍵設計元件之一般健康之一定性指示符。另外，可如由該等設計關鍵設計元件之故障之先前知識導引而採用樣品規劃策略(在擬量測之晶圓及晶粒之數目及該晶圓上之此等晶粒之空間位置方面)。關聯引擎亦可將所收集資料視為沿著該等設計關鍵設計元件之一特定位置之一屬性，因此允許在該製造程序之分類階段及封裝測試階段中之與此等設計關鍵設計元件之功能及效能之一單一關聯或組合關聯。
此外，應注意，對依根據本發明之方式安放之目標所採取之量測可非常接近該等設計關鍵設計元件之實際程序條件。在透過計量資料與電子測試資料之關聯確認此假設之一適合時間段之後，此等量測可充當針對該製造程序之最佳可得早期警報信號。
現參考圖2，展示描繪根據本發明之實施例組態之一晶圓生產系統200之一方塊圖。晶圓生產系統200可包含一設計工具202，其經組態以促進一晶圓(或一積體電路)之設計。設計工具202可用於邏輯、電子、實體、遮罩或晶圓位準設計。設計工具202可經通信地耦合至一計量目標位置工具204及一或多個製造工具206。計量目標位置工具204可經組態以基於該晶圓(或該IC)之設計提供計量目標之目標晶片內位置，且製造工具206可經組態根據設計工具202及計量目標位置工具204所提供之資訊來製造該晶圓(或該IC)。
晶圓生產系統200亦可包含一或多個檢驗工具208(例如，計量工具)，其等經組態以在該製造程序之各種階段中檢驗該晶圓(或該IC)。例如，一或多個檢驗工具208可經組態以獲得由計量目標位置工具204所規定之一或多個計量目標之影像(例如，電子束影像)。據考量，此等目標可允許檢驗工具208有效地評估所繪製尺寸之真實圖案化保真度及各種製造工具206之層對層重疊效能。亦經考量，可利用檢驗結果之一些來對製造工具206提供早期警報信號。在實際晶圓處理期間，計量及/或檢驗工具可經緊密地整合至處理工具中用於原位計量/檢驗。
應瞭解，僅出於繪示性目的在圖2中將設計工具202及計量目標位置工具204描繪為分開之方塊。據考量，在不背離本發明之精神及範疇之情況下，可聯合地或分開地實施設計工具202及計量目標位置工具204。亦經考量，在不背離本發明之精神及範疇之情況下，設計工具202及計量目標位置工具204可依任何適合方式(例如，經由一或多個傳輸媒體，其等可包含「有線」及/或「無線」傳輸媒體)耦合至製造工具206及檢驗工具208。
據進一步考量，檢驗工具208可經組態以使用該等所獲得影像執行若干功能。例如，檢驗工具208可包含經組態以使用該等所獲得影像偵測樣本上之缺陷之一或多個處理器。該等處理器可藉由對該等所獲得影像應用一些缺陷偵測算法及/或方法來執行偵測該樣本上之缺陷。該缺陷偵測算法及/或方法可包含該項技術中已知之任何適合算法及/或方法。例如，該等處理器可量化一些所偵測特徵且將其等與一臨限值比較。任何具有高於該臨限值之值的輸出可被識別為一潛在缺陷，而任何具有低於該臨限值之值的輸出可不被識別為一潛在缺陷。再另一實例中，該等處理器可經組態 以在未對該輸出執行缺陷偵測之情況下，將該等所獲得影像發送至一儲存媒體(在圖2中未展示)。
據考量，設計工具202及計量目標位置工具204可經實施為一或多個處理器或電腦系統。本文所描述之該等(若干)電腦系統之各者可採用各種形式，包含一個人電腦系統、影像電腦、主機電腦系統、工作站、網路器具、網際網路器具或其他器件。一般而言，術語「電腦系統」可廣泛地界定為涵蓋具有執行來自一記憶體媒體之指令之一或多個處理器之任何器件。該等(若干)電腦子系統或(若干)系統亦可包含該項技術中已知之任何適合處理器(諸如一平行處理器)。另外，該等(若干)電腦子系統或(若干)系統可包含具有高速處理及軟體之一電腦平台，作為一分立或一網路工具。
若一電腦系統包含一個以上電腦子系統，則該等不同電腦子系統可經彼此耦合，使得可在電腦子系統之間發送影像、資料、資訊、指令等等，如本文中所進一步描述。例如，一電腦子系統可藉由任何適合傳輸媒體耦合至(若干)額外電腦子系統，該等傳輸媒體可包含該項技術中已知之任何適合有線及/或無線傳輸媒體。兩個或兩個以上之此等電腦子系統亦可藉由一共用電腦可讀儲存媒體有效耦合。
據考量，本發明之一額外實施例係關於一非暫時性電腦可讀媒體，其儲存可在一電腦系統上執行之用於執行針對如上文所描述之目標位置之一電腦實施方法之程式指令。該電腦可讀媒體可係一儲存媒體，諸如一磁碟或光碟、一磁帶或該項技術中已知之任何其他適合非暫時性電腦可讀媒體。可依各種方式(尤其包含基於程序之技術、基於組件之技術及/或物件導向技術)之任何者實施程式指令。例如，可根據期望使用ActiveX控制、 C++物件、JavaBeans、微軟基礎類別(「MFC」)、SSE(串流SIMD擴展)或其他技術或方法來實施程式指令。
應瞭解，儘管上述實例意指晶圓，然在不背離本發明之精神及範疇之情況下，根據本發明之系統及方法亦可適用於其他類型之拋光板。用於本發明中的術語「晶圓」可包含用於製造積體電路及其他器件以及其他薄拋光板(諸如，磁碟基板、塊規、液晶顯示器基板、晶片封裝基板及類似者)之一薄片半導體材料。
據考量，本發明中所描述之方法及系統可經實施為分立產品或實施為各種晶圓量測、檢驗及/或設計工具之組件。應瞭解，所揭示方法中之步驟之特定順序或階層係例示性方法之實例。基於設計偏好，應瞭解，該方法中之步驟之特定順序或階層可經重新配置同時保持在本發明之精神及範疇內。亦應瞭解，該等圖中所描繪之各種方塊僅出於繪示性目的而分開呈現。據考量，儘管該等圖中所描繪之各種方塊可經實施為分開之(及通信地耦合之)器件及/或處理單元，然在不背離本發明之精神及範疇之情況下，亦可將其等整合在一起。
據信，藉由先前描述將瞭解本發明之系統及裝置以及其諸多附帶優點，且將明白在不脫離所揭示標的之情況下或在不犧牲其之所有材料優點之情況下，可在組件之形式、構造及配置方面做出各種改變。所描述之形式僅係闡釋性。
100:目標位置方法
102:元件識別步驟
104:步驟
106:步驟
108:步驟
110:步驟
112:步驟
114:設計驗證步驟
116:步驟
118:步驟
120:步驟
122:步驟

Claims (15)

  1. 一種用於半導體器件之檢驗及計量之方法，其包括：基於一積體電路之一設計識別該積體電路之一邏輯性(logically)或一電性(electrically)關鍵設計元件之至少一者；判定該積體電路之該設計是否允許將一計量目標插入位於一邏輯性或一電性關鍵設計元件之該至少一者附近之該積體電路佈局內；當該積體電路之該設計允許插入該計量目標時，藉由將一計量目標插入位於一邏輯性或一電性關鍵設計元件之該至少一者附近之該積體電路佈局內來修改該積體電路之該設計，其中待插入於一邏輯性或一電性關鍵設計元件之該至少一者附近之該計量目標經選擇以提供定向在易於引起一邏輯性或一電性關鍵設計元件之該至少一者中之故障之一方向上之一計量結構；及將經修改之該設計提供給用於製造該積體電路之一製造工具。
  2. 如請求項1之方法，其進一步包括：修改該積體電路之該設計以將該計量目標之一位置容納於一邏輯性或一電性關鍵設計元件之該至少一者附近。
  3. 如請求項1之方法，其中基於位於一邏輯性或一電性關鍵設計元件之該至少一者附近之一開口區域之一大小、一寬高比(aspect ratio)或一形狀來選擇待插入一邏輯性或一電性關鍵設計元件之該至少一者之鄰近(vicinity)中之該計量目標。
  4. 如請求項1之方法，其進一步包括：當該積體電路之該設計允許插入一個以上計量目標時，將一額外計量目標插入一邏輯性或一電性關鍵設計元件之該至少一者附近。
  5. 如請求項4之方法，其進一步包括：執行一設計驗證程序以判定待插入之該計量目標是否通過實體驗證需求。
  6. 如請求項5之方法，其中該設計驗證程序包括設計規則檢查(DRC)或一佈局對電路(LVS)程序之至少一者。
  7. 一種用於半導體器件之檢驗及計量之方法，其包括：基於一積體電路之一設計來識別該積體電路之一邏輯性或一電性關鍵設計元件之至少一者；判定該積體電路之該設計是否允許將一計量目標插入位於一邏輯性或一電性關鍵設計元件之該至少一者附近之該積體電路佈局內；當該積體電路之該設計不允許將一計量目標插入一邏輯性或一電性關鍵設計元件之該至少一者附近時，將位於一邏輯性或一電性關鍵設計元件之該至少一者上或附近的一或多個既有特徵指定為一計量目標；及將指定為該計量目標之該一或多個既有特徵提供至一計量工具，用於該積體電路之該一或多個既有特徵之一或多個計量測量(metrology measurements)。
  8. 如請求項7之方法，其中該計量工具包括一臨界尺寸(critical dimension)計量工具或一重疊計量(overlay metrology)工具之至少一者。
  9. 一種用於半導體器件之檢驗及計量之裝置，其包括：一記憶體媒體，其經組態以儲存一計量目標庫；及一處理器，其與該記憶體媒體通信，該處理器經組態以：基於一積體電路之一設計識別該積體電路之一邏輯性或一電性關鍵設計元件之至少一者；判定該積體電路之該設計是否允許將一計量目標插入位於一邏輯性或一電性關鍵設計元件之該至少一者附近之該積體電路佈局內；當該積體電路之該設計允許插入該計量目標時，藉由將自該計量目標庫所選擇之一計量目標插入位於一邏輯性或一電性關鍵設計元件之該至少一者附近之該積體電路佈局內來修改該積體電路之該設計，其中待插入於一邏輯性或一電性關鍵設計元件之該至少一者附近之該計量目標經選擇以提供定向在易於引起一邏輯性或一電性關鍵設計元件之該至少一者中之故障之一方向上之一計量結構；及將經修改之該設計提供給用於製造該積體電路之一製造工具。
  10. 如請求項9之裝置，其中該處理器經進一步組態以：修改該積體電路之該設計以將該計量目標之一位置容納於一邏輯性或一電性關鍵設計元件之該至少一者附近。
  11. 如請求項9之裝置，其中基於位於一邏輯性或一電性關鍵設計元件之該至少一者附近之一開口區域之一大小、一寬高比或一形狀來選擇待插入一邏輯性或一電性關鍵設計元件之該至少一者附近之該計量目標。
  12. 如請求項9之裝置，其中該一或多個處理器經進一步經組態以執行一設計驗證程序以判定待插入之該計量目標是否通過實體驗證需求。
  13. 如請求項12之裝置，其中該設計驗證程序包括設計規則檢查(DRC)或一佈局對電路(LVS)程序之至少一者。
  14. 一種用於半導體器件之檢驗及計量之裝置，其包括：一記憶體媒體，其經組態以儲存一計量目標庫；及一處理器，其與該記憶體媒體通信，該處理器經組態以：基於一積體電路之一設計識別該積體電路之一邏輯性或一電性關鍵設計元件之至少一者；判定該積體電路之該設計是否允許將一計量目標插入位於一邏輯性或一電性關鍵設計元件之該至少一者附近之該積體電路佈局內；當該積體電路之該設計不允許將一計量目標插入一邏輯性或一電性關鍵設計元件之該至少一者附近時，將位於一邏輯性或一電性關鍵設計元件之該至少一者上或附近的一或多個既有特徵指定為一計量目標；及將指定為該計量目標之該一或多個既有特徵提供至一計量工具，用於該積體電路之該一或多個既有特徵之一或多個計量測量。
  15. 如請求項14之裝置，其中該計量工具包括一臨界尺寸計量工具或一重疊計量工具之至少一者。
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