WO2019155582A1 - 増幅回路、加算回路、受信回路及び集積回路 - Google Patents

増幅回路、加算回路、受信回路及び集積回路 Download PDF

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英樹 加納
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株式会社ソシオネクスト
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Definitions

  • the present invention relates to an amplifier circuit, an adder circuit, a receiver circuit, and an integrated circuit.
  • An amplifier circuit and an adder circuit using a differential pair are used in a front end portion of a receiving circuit of a deserializer of a serializer / deserializer (SerDes: Serializer / De-serializer).
  • SerDes Serializer / De-serializer
  • the power supply voltage is being lowered due to miniaturization of CMOS technology and the like.
  • PAM4 Pulse Amplitude Modulation 4
  • the interval between signal amplitude levels corresponding to each value is preferably equal.
  • the receiving circuit that receives the PAM4 signal if the differential pair of transistors in the amplifier circuit has non-linearity, the value “00b” (b indicates binary representation) or the value “11b” is large. ", The gain is suppressed and the signal amplitude is reduced. As a result, the size of the eye opening in the PAM4 signal changes. Therefore, in order to obtain good reception accuracy, high linearity is required for the gain characteristic in the amplification circuit of the reception circuit. In order to expand the region where the gain characteristic exhibits linearity, it is necessary to increase the power supply voltage. In order to widen the output voltage range, it is conceivable to increase the load resistance and constant current in the amplifier circuit. However, in the case of an Nch differential pair, the output common voltage may drop and the transistor may not operate. It is necessary to raise.
  • An object of the present invention is to provide an amplifier circuit and an adder circuit of a receiving circuit capable of achieving both low voltage and linearity.
  • One aspect of the amplifier circuit includes a first current source connected to a power supply line to which a first potential is supplied, and a differential input connected between the first current source and the first node and receiving a differential input signal.
  • a circuit, a second current source connected between a first node and a power supply line supplied with a second potential different from the first potential, and a power supply line supplied with the first potential and the second node A load circuit connected between the first node and the second node; and an inductor circuit connected between the first node and the second node.
  • an amplifier circuit and an adder circuit of a receiving circuit that can achieve both low voltage and linearity.
  • FIG. 1 is a diagram illustrating a configuration example of an amplifier circuit according to an embodiment of the present invention.
  • FIG. 2 is a diagram for explaining the operation of the amplifier circuit in the present embodiment.
  • FIG. 3 is a diagram illustrating an example of gain characteristics of the amplifier circuit according to the present embodiment.
  • FIG. 4 is a diagram illustrating another configuration example of the amplifier circuit according to the present embodiment.
  • FIG. 5 is a diagram illustrating a configuration example of the adder circuit in the present embodiment.
  • FIG. 6 is a diagram illustrating another configuration example of the adder circuit according to the present embodiment.
  • FIG. 7 is a diagram illustrating another configuration example of the adder circuit according to the present embodiment.
  • FIG. 8 is a diagram illustrating a configuration example of the integrated circuit in the present embodiment.
  • FIG. 9A is a diagram illustrating a configuration example of a low-frequency equalizer according to the present embodiment.
  • FIG. 9B is a diagram for explaining the characteristics of the low-frequency equalizer shown in FIG. 9A.
  • FIG. 9C is a diagram for explaining the characteristics of the low-frequency equalizer shown in FIG. 9A.
  • FIG. 9D is a diagram for explaining the characteristics of the low-frequency equalizer shown in FIG. 9A.
  • FIG. 10A is a diagram illustrating a configuration example of a high-frequency equalizer according to the present embodiment.
  • FIG. 10B is a diagram for explaining the characteristics of the high-frequency equalizer shown in FIG. 10A.
  • FIG. 10C is a diagram for explaining the characteristics of the high-frequency equalizer shown in FIG. 10A.
  • FIG. 10A is a diagram illustrating a configuration example of a high-frequency equalizer according to the present embodiment.
  • FIG. 10B is a diagram for explaining the characteristics of the high-frequency equalizer shown in FIG. 10
  • FIG. 10D is a diagram for explaining the characteristics of the high-frequency equalizer shown in FIG. 10A.
  • FIG. 11 is a diagram illustrating another configuration example of the amplifier circuit according to the present embodiment.
  • FIG. 12 is a diagram illustrating another configuration example of the amplifier circuit according to the present embodiment.
  • FIG. 13 is a diagram illustrating another configuration example of the adder circuit according to the present embodiment.
  • FIG. 14 is a diagram illustrating another configuration example of the adder circuit according to the present embodiment.
  • FIG. 15 is a diagram illustrating another configuration example of the adder circuit according to the present embodiment.
  • FIG. 1 is a diagram illustrating a configuration example of an amplifier circuit according to the present embodiment.
  • the amplifier circuit in this embodiment is a folded amplifier circuit (folded cascode amplifier circuit).
  • the amplifier circuit in this embodiment includes P-channel transistors TR11 and TR12, N-channel transistors TR13 and TR14, current sources IS11, IS12 and IS13, resistors R11 and R12, and inductors L11, L12, L13 and L14.
  • the P-channel transistor TR11 has a source connected to the current source IS11, a gate connected to an input terminal to which one signal INM of the differential input signal is input, and a drain connected to the current source IS12.
  • the P-channel transistor TR12 has a source connected to the current source IS11, a gate connected to the input terminal to which the other signal INP of the differential input signal is input, and a drain connected to the current source IS13.
  • Current source IS11 is a current source of the current amount I 0, is connected to a power supply line to the first potential (high potential VDD in the power supply voltage) is supplied.
  • the current sources IS12 and IS13 are current sources of, for example, a current amount (3/4) I 0 and are connected to a power supply line to which a second potential (low potential VSS in the power supply voltage) is supplied.
  • the current sources IS11, IS12, and IS13 are realized by, for example, MOS transistors.
  • the resistor R11 is a load resistor, and one end is connected to a power supply line to which a first potential (high potential VDD in the power supply voltage) is supplied, and the other end is connected to the drain of the N-channel transistor TR13 via the inductor L11.
  • the resistor R12 is a load resistor, and one end is connected to a power supply line to which a first potential (high potential VDD in the power supply voltage) is supplied, and the other end is connected to the drain of the N-channel transistor TR14 via the inductor L12. Is done.
  • connection point (output node) between the inductor L11 and the drain of the N-channel transistor TR13 is connected to an output terminal that outputs one signal OUTP of the differential output signal.
  • connection point (output node) between the inductor L12 and the drain of the N-channel transistor TR14 is connected to the output terminal that outputs the other signal OUTM of the differential output signal.
  • a bias voltage having a predetermined value in terms of DC direct current
  • AC alternating current
  • the inductor L13 has one end connected to a connection point (folding node) between the P-channel transistor TR11 and the current source IS12, and the other end connected to the source of the N-channel transistor TR13.
  • one end of the inductor L14 is connected to a connection point (folding node) between the P-channel transistor TR12 and the current source IS13, and the other end is connected to the source of the N-channel transistor TR14.
  • the transistors TR11 and TR12 as differential input circuits that receive a pair of differential inputs are connected between the current source IS11 connected to the power supply line that supplies the first potential and the folded node. Connected to. Current sources IS12 and IS13 are connected between the folded node and the power supply line for supplying the second potential. Further, resistors R11 and R12 and inductors L11 and L12 as load circuits are connected between a power supply line that supplies a first potential and an output node that outputs a pair of differential outputs, and inductors L13 and L14 and a transistor TR13. , TR14 is connected between the return node and the output node.
  • the output current of the differential pair by the P-channel transistors TR11 and TR12 exhibits linearity in a range that is half of the output possible amplitude range (full amplitude).
  • the output possible amplitude range (full amplitude) is a range in which the current 0 is the minimum value and the current 2I dc is the maximum value when the DC component of the current is I dc (> 0).
  • the current value flowing through the transistors on one side of the differential pair is a range in which the current 0 is the minimum value and the current I 0 is the maximum value (1/2) I 0 ⁇ (1/2 ) I 0 (the first term represents a direct current component (DC component) and the second term represents an alternating current component (AC component)).
  • the output current from the input differential pair exhibits linearity and is driven in a range that is half the output possible amplitude range (full amplitude), and is configured as shown in FIG. Driven with a current width of ⁇ (1/4) I 0 indicating linearity. That is, the currents I DM and I DP of the input differential pair are in the range of (1/2) I 0 ⁇ (1/4) I 0 . Then, the alternating current is folded and passed through the resistors R11 and R12 which are load resistors. Since the current of the folded current source is (3/4) I 0 , the value obtained by subtracting the DC component is folded, and the AC component is folded with the absolute value as it is but the sign is reversed.
  • the currents I LP and I LM can be driven in the range of (1/4) I 0 ⁇ (1/4) I 0 , and the DC current component of the first term and the AC current component of the second term are equal and full amplitude Output can be realized.
  • the folded node to which the current sources IS12 and IS13 are connected has a large parasitic capacitance, which makes it difficult to drive at a high frequency, resulting in a decrease in bandwidth. Therefore, in the present embodiment, the inductors L13 and L14 are inserted into the turn-back nodes so as to achieve capacitance separation, thereby enabling high-frequency signal amplification. That is, as shown in FIG. 2, the parasitic capacitances C F and C C are connected to the folded node, but the parasitic capacitors C F and C C can be separated by inserting the inductors L13 and L14 to the folded node.
  • the node ncn, ncp is that the voltage from the gate bias of the transistors TR13, TR14 is determined, to set the inductance value of the inductor L13, L14 so that the parallel resonant circuit with the inductor L13, L14 and the capacitor C F
  • the nodes nfn and nfp become resonance nodes and become high impedance, and the parasitic capacitance can be canceled. Furthermore, the back electromotive force is generated by the current flowing through the inductors L13 and L14, and the effect of boosting the source voltage of the transistors TR13 and TR14 is obtained.
  • FIG. 3 shows an example of gain characteristics of the amplifier circuit according to this embodiment.
  • the horizontal axis represents frequency
  • the vertical axis represents gain.
  • a gain characteristic L31 indicated by a solid line indicates the gain characteristic of the amplifier circuit in the present embodiment
  • a gain characteristic L32 indicated by a broken line indicates the gain characteristic of the conventional amplifier circuit.
  • the linear gain characteristic is shown up to a frequency higher than the conventional one, and the linearity of the gain characteristic is improved without increasing the power supply voltage.
  • the resonance frequency f 1 / Based on (2 ⁇ (LC) 0.5 ), it becomes possible to cope with a PAM4 signal (20 Gbs to 72 Gbs at a data rate) of 10 GHz to 36 GHz.
  • the present embodiment it is possible to achieve both low voltage and linearity in the amplifier circuit of the receiving circuit that amplifies the high-frequency signal by inserting the inductor at the folded node of the folded amplifier circuit. And good reception accuracy can be obtained.
  • FIG. 11 is a diagram illustrating another configuration example of the amplifier circuit according to the present embodiment. In FIG. 11, components having the same functions as those shown in FIG.
  • the drain of the P-channel transistor TR11 is connected to the current source IS12 via the inductor L15
  • the drain of the P-channel transistor TR12 is connected to the current source IS13 via the inductor L16.
  • the source of the N-channel transistor TR13 is connected to the connection point (folding node) between the P-channel transistor TR11 and the inductor L15
  • the source of the N-channel transistor TR14 is connected to the P-channel transistor TR12 and the inductor L16. Connected to connection point (turnback node).
  • transistors TR11 and TR12 as differential input circuits that receive differential inputs are connected between a current source IS11 connected to the power supply line that supplies the first potential and the folded node. Is done.
  • Current sources IS12 and IS13 are connected between the folded node and the power supply line for supplying the second potential.
  • resistors R11 and R12 and inductors L11 and L12 as load circuits are connected between the power supply line supplying the first potential and the return node, and inductors L15 and L16 are connected between the return node and the current sources IS12 and IS13. Connected between.
  • FIG. 4 is a diagram illustrating another configuration example of the amplifier circuit according to the present embodiment.
  • N-channel transistors TR21 and TR22 P-channel transistors TR23 and TR24, current sources IS21, IS22 and IS23, resistors R21 and R22, and inductors L21, L22, L23 and L24.
  • the N-channel transistor TR21 has a source connected to the current source IS21, a gate connected to an input terminal to which one of the differential input signals INM is input, and a drain connected to the current source IS22.
  • the N-channel transistor TR22 has a source connected to the current source IS21, a gate connected to the input terminal to which the other signal INP of the differential input signal is input, and a drain connected to the current source IS23.
  • Current source IS21 is a current source of the current amount I 0, is connected to a power supply line to the first potential (low potential VSS of the power supply voltage) is supplied.
  • the current sources IS22 and IS23 are current sources having a current amount (3/4) I 0 and are connected to a power supply line to which a second potential (a high potential VDD in the power supply voltage) is supplied.
  • the current sources IS21, IS22, IS23 are realized by, for example, MOS transistors.
  • the resistor R21 is a load resistor, and one end is connected to the power supply line to which the first potential (low potential VSS in the power supply voltage) is supplied, and the other end is connected to the drain of the P-channel transistor TR23 via the inductor L21.
  • the resistor R22 is a load resistor, and one end is connected to the power supply line to which the first potential (low potential VSS in the power supply voltage) is supplied, and the other end is connected to the drain of the P-channel transistor TR24 via the inductor L22. Is done.
  • connection point (output node) between the inductor L21 and the drain of the P-channel transistor TR23 is connected to the output terminal that outputs one signal OUTP of the differential output signal.
  • connection point (output node) between the inductor L22 and the drain of the P-channel transistor TR24 is connected to the output terminal that outputs the other signal OUTM of the differential output signal.
  • a bias voltage having a predetermined value in terms of DC direct current
  • AC alternating current
  • the inductor L23 has one end connected to a connection point (folding node) between the N-channel transistor TR21 and the current source IS22, and the other end connected to the source of the P-channel transistor TR23.
  • the inductor L24 has one end connected to a connection point (turnback node) between the N-channel transistor TR22 and the current source IS23, and the other end connected to the source of the P-channel transistor TR24.
  • the transistors TR21 and TR22 as differential input circuits that receive a pair of differential inputs are connected between the current source IS21 connected to the power supply line that supplies the first potential and the folded node. Connected to. Further, current sources IS22 and IS23 are connected between the folded node and the power supply line for supplying the second potential. Also, resistors R21 and R22 and inductors L21 and L22 as load circuits are connected between a power supply line that supplies the first potential and an output node that outputs a pair of differential outputs, and inductors L23 and L24 and transistor TR23. , TR24 is connected between the return node and the output node.
  • FIG. 12 is a diagram illustrating another configuration example of the amplifier circuit according to the present embodiment. 12, components having the same functions as those shown in FIG. 4 are given the same reference numerals, and redundant descriptions are omitted.
  • the drain of the N-channel transistor TR21 is connected to the current source IS22 via the inductor L25, and the drain of the N-channel transistor TR22 is connected to the current source IS23 via the inductor L26.
  • the source of the P-channel transistor TR23 is connected to the connection point (folding node) between the N-channel transistor TR21 and the inductor L25, and the source of the P-channel transistor TR24 is connected to the N-channel transistor TR22 and the inductor L26. Connected to connection point (turnback node).
  • transistors TR21 and TR22 as differential input circuits that receive differential inputs are connected between a current source IS21 connected to the power supply line that supplies the first potential and the folded node. Is done. Further, current sources IS22 and IS23 are connected between the folded node and the power supply line for supplying the second potential. Also, resistors R21 and R22 as load circuits and inductors L21 and L22 are connected between the power supply line supplying the first potential and the return node, and inductors L25 and L26 are connected between the return node and the current sources IS22 and IS23. Connected between.
  • a parallel resonant circuit can be configured with the inductors L25 and L26 and the parasitic capacitance of the folded node. The same effect as that of the amplifier circuit shown in FIG. 4 can be obtained.
  • FIG. 5 is a diagram illustrating a configuration example of the adder circuit in the present embodiment.
  • the adder circuit in the present embodiment is an adder circuit that uses a folded amplifier circuit (folded cascode amplifier circuit).
  • the adder circuit in the present embodiment is used, for example, in a DFE (Decision Feedback Equalizer) of a receiving circuit, and adds a feedback signal to an input signal and outputs it.
  • DFE Decision Feedback Equalizer
  • the adder circuit in this embodiment includes P-channel transistors TR31 and TR32, N-channel transistors TR33 and TR34, current sources IS31, IS32, IS33, IS34, IS35, resistors R31, R32, and inductors L31, L32, L33, L34.
  • the P-channel transistor TR31 has a source connected to the current source IS31, a gate connected to an input terminal to which one of the differential input signals INM is input, and a drain connected to the current source IS32.
  • the P-channel transistor TR32 has a source connected to the current source IS31, a gate connected to the input terminal to which the other signal INP of the differential input signal is input, and a drain connected to the current source IS33.
  • Current source IS31 is a current source of the current amount I 0, is connected to a power supply line to the first potential (high potential VDD in the power supply voltage) is supplied. Further, the current sources IS32, IS33 is a current source of the current amount I h, are connected to a power supply line to the second potential (low potential VSS of the power supply voltage) is supplied.
  • the current sources IS31, IS32, IS33 are realized by, for example, MOS transistors.
  • the resistor R31 is a load resistor, and one end is connected to a power supply line to which a first potential (high potential VDD in the power supply voltage) is supplied, and the other end is connected to the drain of the N-channel transistor TR33 via an inductor L31.
  • the resistor R32 is a load resistor, one end is connected to a power supply line to which a first potential (a high potential VDD in the power supply voltage) is supplied, and the other end is connected to the drain of the N-channel transistor TR34 via an inductor L32. Is done.
  • connection point (output node) between the inductor L31 and the drain of the N-channel transistor TR33 is connected to the output terminal that outputs one signal OUTP of the differential output signal.
  • connection point (output node) between the inductor L32 and the drain of the N-channel transistor TR34 is connected to the output terminal that outputs the other signal OUTM of the differential output signal.
  • a bias voltage having a predetermined value in terms of DC direct current
  • AC alternating current
  • the inductor L33 has one end connected to a connection point (folding node) between the P-channel transistor TR31 and the current source IS32, and the other end connected to the source of the N-channel transistor TR33.
  • the inductor L34 has one end connected to a connection point (turnback node) between the P-channel transistor TR32 and the current source IS33, and the other end connected to the source of the N-channel transistor TR34.
  • the current source IS34 is a current source having a current amount I FBP , and a power source to which a connection point (turnback node) between the P-channel transistor TR31 and the current source IS32 and a second potential (low potential VSS in the power supply voltage) is supplied. Connected between the wires.
  • the current source IS35 is a current source having a current amount I FBM , and is supplied with a connection point (turnback node) between the P-channel transistor TR32 and the current source IS33 and a second potential (low potential VSS in the power supply voltage). Connected to the power line. Note that the current amount I FBP of the current source IS34 and the current amount I FBM of the current source IS35 are variable, and are controlled by a control input (not shown) according to the input data determination result of the DFE.
  • the transistors TR31 and TR32 as differential input circuits that receive a pair of differential inputs are connected between the current source IS31 connected to the power supply line that supplies the first potential and the folded node. Connected to. Further, current sources IS32 and IS33 are connected between the return node and the power supply line for supplying the second potential. Further, resistors R31 and R32 and inductors L31 and L32 as load circuits are connected between a power supply line that supplies a first potential and an output node that outputs a pair of differential outputs, and inductors L33 and L34 and a transistor TR33. , TR34 is connected between the return node and the output node. Further, current sources IS34 and IS35 whose current amount is controlled by a control input (feedback signal) are connected between the return node and the power supply line for supplying the second potential.
  • the adder circuit in the present embodiment uses a folding amplifier circuit, so that the output current from the differential pair can be output in the entire possible output range without limiting the current according to the feedback signal. It becomes.
  • I FB0 is a DC component of the current in the current source IS34, IS35 (DC component)
  • I AC is the AC component of the output current (AC component)
  • I FB is out of the current in the current source IS34, IS35 It is an alternating current component (AC component) controlled according to a control input.
  • the differential pair current source is I 0
  • the folded DC current is (3/2) I 0 in total
  • a DC current of (1 ⁇ 2) I 0 is passed through the load resistance.
  • the above expression is an expression indicating the current flowing in the half circuit of the differential pair, and the first term indicates the DC current.
  • FIG. 13 is a diagram illustrating another configuration example of the adder circuit according to the present embodiment.
  • components having the same functions as those shown in FIG. 5 are given the same reference numerals, and redundant descriptions are omitted.
  • the drain of the P-channel transistor TR31 is connected to the current source IS32 via the inductor L35, and the drain of the P-channel transistor TR32 is connected to the current source IS33 via the inductor L36.
  • the source of the N-channel transistor TR33 is connected to the connection point (folding node) between the P-channel transistor TR31 and the inductor L35, and the source of the N-channel transistor TR34 is the connection point between the P-channel transistor TR32 and the inductor L36. It is connected to (turnback node).
  • the current source IS34 is connected between a connection point (turnback node) between the P-channel transistor TR31 and the inductor L35 and a power supply line to which a second potential is supplied.
  • the current source IS35 is connected between a connection point (folding node) between the P-channel transistor TR32 and the inductor L36 and a power supply line to which a second potential is supplied.
  • transistors TR31 and TR32 as differential input circuits that receive differential inputs are connected between a current source IS31 connected to a power supply line that supplies a first potential and a folded node. Is done. Further, current sources IS32 and IS33 are connected between the return node and the power supply line for supplying the second potential. Also, resistors R31 and R32 and inductors L31 and L32 as load circuits are connected between the power supply line supplying the first potential and the return node, and inductors L35 and L36 are connected between the return node and the current sources IS32 and IS33. Connected between. Further, current sources IS34 and IS35 whose current amount is controlled by a control input (feedback signal) are connected between the return node and the power supply line for supplying the second potential.
  • a parallel resonant circuit can be configured by the inductors L35 and L36 and the parasitic capacitance of the folded node, and the same effect as the adder circuit shown in FIG. 5 can be obtained. it can.
  • FIG. 6 is a diagram illustrating another configuration example of the adder circuit according to the present embodiment.
  • the adding circuit shown in FIG. 6 is provided with current sources IS36, IS37, IS38, and IS39 in place of the current sources IS34 and IS35 for supplying a current corresponding to a control input (feedback signal).
  • current sources IS36, IS37, IS38, and IS39 in place of the current sources IS34 and IS35 for supplying a current corresponding to a control input (feedback signal).
  • FIG. 6 components having the same functions as those shown in FIG. 5 are given the same reference numerals, and redundant descriptions are omitted.
  • the current source IS36 is a current source having a current amount I FBM , and a power source to which a connection point (turnback node) between the P-channel transistor TR31 and the current source IS32 and a first potential (high potential VDD in the power supply voltage) is supplied. is connected between the lines, a current source IS37 is a current source of the current amount (1/2) I FB0, a connection point between the P-channel transistor TR31 and the current source IS32 and (folded node), a second potential It is connected to a power supply line to which (low potential VSS at the power supply voltage) is supplied.
  • the current source IS38 is a current source having a current amount I FBP and is supplied with a connection point (turnback node) between the P-channel transistor TR32 and the current source IS33 and a first potential (a high potential VDD in the power supply voltage). connected between that supply line, the current source IS39 is a current source of the current amount (1/2) I FB0, a connection point between the P-channel transistor TR32 and the current source IS33 and (folded node), the The power source line is connected to two potentials (low potential VSS in the power source voltage). Note that the current amount I FBM of the current source IS36 and the current amount I FBP of the current source IS38 are variable, and are controlled by a control input (not shown) according to the DFE input data determination result. In the configuration shown in FIG. 6, the current I h is (3/4) I 0 .
  • the current sources IS36 and IS38 pass a current containing a direct current component and an alternating current component, and the current sources IS37 and IS39 pass the direct current component so that only the current of the alternating current component is folded. I have to.
  • the current flowing through the load resistors R31 and R32 is the same as that of the adding circuit shown in FIG. 5 described above, and the same effect can be obtained.
  • FIG. 14 is a diagram illustrating another configuration example of the adder circuit according to the present embodiment.
  • components having the same functions as those shown in FIGS. 6 and 13 are given the same reference numerals, and redundant descriptions are omitted.
  • the current source IS36 is connected between a connection point (folding node) between the P-channel transistor TR31 and the inductor L35 and the power supply line to which the first potential is supplied, and the current source IS37. Is connected between a connection point (turnback node) between the P-channel transistor TR31 and the inductor L35 and a power supply line to which the second potential is supplied.
  • the current source IS38 is connected between a connection point (turnback node) between the P-channel transistor TR32 and the inductor L36 and a power supply line to which the first potential is supplied, and the current source IS39 is a P-channel transistor.
  • connection point (turnback node) between TR32 and inductor L36 is connected to the power supply line to which the second potential is supplied.
  • a parallel resonant circuit can be configured by the inductors L35 and L36 and the parasitic capacitance of the folded node, and the same effect as the adder circuit shown in FIG. 6 can be obtained. it can.
  • FIG. 7 is a diagram illustrating another configuration example of the adder circuit according to the present embodiment.
  • the adder circuit in this embodiment includes N-channel transistors TR41 and TR42, P-channel transistors TR43 and TR44, current sources IS41, IS42, IS43, IS44, IS45, I46 and I47, resistors R41 and R42, and inductors L41 and L42. , L43, L44.
  • the N-channel transistor TR41 has a source connected to the current source IS41, a gate connected to an input terminal to which one of the differential input signals INM is input, and a drain connected to the current source IS42.
  • the N-channel transistor TR42 has a source connected to the current source IS41, a gate connected to the input terminal to which the other signal INP of the differential input signal is input, and a drain connected to the current source IS43.
  • Current source IS41 is a current source of the current amount I 0, is connected to a power supply line to the first potential (low potential VSS of the power supply voltage) is supplied. Further, the current sources IS42, IS43 is a current source of the current amount I h, are connected to a power supply line to a second potential (high potential VDD in the power supply voltage) is supplied.
  • the current sources IS41, IS42, IS43 are realized by, for example, MOS transistors.
  • the resistor R41 is a load resistor, and one end is connected to the power supply line to which the first potential (low potential VSS in the power supply voltage) is supplied, and the other end is connected to the drain of the P-channel transistor TR43 via the inductor L41.
  • the resistor R42 is a load resistor, and one end is connected to the power supply line to which the first potential (low potential VSS in the power supply voltage) is supplied, and the other end is connected to the drain of the P-channel transistor TR44 through the inductor L42. Is done.
  • connection point (output node) between the inductor L41 and the drain of the P-channel transistor TR43 is connected to the output terminal that outputs one signal OUTP of the differential output signal.
  • connection point (output node) between the inductor L42 and the drain of the P-channel transistor TR44 is connected to the output terminal that outputs the other signal OUTM of the differential output signal.
  • a bias voltage having a predetermined value in terms of DC direct current
  • AC alternating current
  • the inductor L43 has one end connected to a connection point (folding node) between the N-channel transistor TR41 and the current source IS42, and the other end connected to the source of the P-channel transistor TR43.
  • the inductor L44 has one end connected to a connection point (turnback node) between the N-channel transistor TR42 and the current source IS43, and the other end connected to the source of the P-channel transistor TR44.
  • Current source IS44 is a current source of the current amount (1/2) I FB0 + I FBM , the connection point between the N-channel transistor TR41 and the current source IS42 and (folded node), a low potential at the first potential (power supply voltage VSS) is connected between the power supply line supplied, the current source IS45 is a current source of the current amount (1/2) I FB0, the connection point between the N-channel transistor TR41 and the current source IS42 (folded Node) and a power supply line to which a second potential (a high potential VDD in the power supply voltage) is supplied.
  • the current source IS46 the amount of current (1/2) a current source I FB0 + I FBP, the connection point between the N-channel transistor TR42 and the current source IS43 and (folded node), the first potential (power supply voltage is connected between a power supply line low potential VSS) is supplied
  • the current source IS47 is a current source of the current amount (1/2) I FB0
  • the current amount I FBM of the current source IS44 and the current amount I FBP of the current source IS46 are variable and are controlled by a control input (not shown).
  • FIG. 15 is a diagram illustrating another configuration example of the adder circuit according to the present embodiment. 15, components having the same functions as those shown in FIG. 7 are given the same reference numerals, and redundant descriptions are omitted.
  • the drain of the N-channel transistor TR41 is connected to the current source IS42 via the inductor L45
  • the drain of the N-channel transistor TR42 is connected to the current source IS43 via the inductor L46.
  • the source of the P-channel transistor TR43 is connected to the connection point (turnback node) between the N-channel transistor TR41 and the inductor L45
  • the source of the P-channel transistor TR44 is the connection point between the N-channel transistor TR42 and the inductor L46. It is connected to (turnback node).
  • the current source IS44 is connected between a connection point (folding node) between the N-channel transistor TR41 and the inductor L45 and a power supply line to which a first potential is supplied.
  • the current source IS45 is connected to the N-channel transistor TR41. It is connected between the connection point (folding node) with the inductor L45 and the power supply line to which the second potential is supplied.
  • the current source IS46 is connected between a connection point (folding node) between the N-channel transistor TR42 and the inductor L46 and a power supply line to which the first potential is supplied.
  • the current source IS47 is an N-channel transistor.
  • the connection point (turnback node) between TR42 and inductor L46 is connected to the power supply line to which the second potential is supplied.
  • a parallel resonant circuit can be configured by the inductors L45 and L46 and the parasitic capacitance of the folded node, and the same effect as the adder circuit shown in FIG. 7 can be obtained. it can.
  • FIG. 8 is a diagram showing a configuration example of the integrated circuit in the present embodiment.
  • the integrated circuit 801 in this embodiment receives a parallel signal (data) from the receiving circuit 802 having a function of a deserializer circuit that converts an input serial signal of a quaternary PAM4 signal into a parallel signal, and performs processing.
  • An internal circuit 805 such as a logic circuit is provided.
  • the reception circuit 802 includes a front end circuit 803 and a clock generation circuit 804.
  • the front-end circuit 803 includes an equalizer circuit (CTLE: Continuous Time Linear Equalizer) 810, a determination circuit (DFE) 820, and a demultiplexer 830.
  • CTLE Continuous Time Linear Equalizer
  • the equalizer circuit 810 is configured using the amplifier circuit in the above-described embodiment, and includes a variable gain amplifier (VGA) 811, a high frequency equalizer (HF-CTLE) 812, a variable gain amplifier (VGA) 813, and a low frequency equalizer (LF). -CTLE) 814.
  • VGA variable gain amplifier
  • HF-CTLE high frequency equalizer
  • VGA variable gain amplifier
  • LF low frequency equalizer
  • -CTLE low frequency equalizer
  • a variable gain amplifier (VGA) 811 amplifies differential input serial signals (PAM4 signals) RXIN and RXINX transmitted via a transmission path or the like.
  • the high frequency equalizer (HF-CTLE) 812 is a circuit that compensates and recovers the high frequency component attenuated in the transmission path, and compensates the high frequency component of the PAM4 signal amplified by the variable gain amplifier (VGA) 811.
  • variable gain amplifier (VGA) 813 amplifies the PAM4 signal whose high frequency component is compensated by the high frequency equalizer (HF-CTLE) 812.
  • the low frequency equalizer (LF-CTLE) 814 is a circuit that compensates and recovers the high frequency component attenuated in the transmission line, and attenuates the low frequency component of the PAM4 signal amplified by the variable gain amplifier (VGA) 813.
  • the determination circuit 820 includes an addition circuit 821, comparison circuits 822, 823, and 824, a decoder 825, and a digital filter 826.
  • the adder circuit 821 is configured using the adder circuit in the above-described embodiment, and adds a signal corresponding to the control input (feedback signal) output from the digital filter 826 to the PAM4 signal output from the equalizer circuit 810. Output.
  • the comparison circuits 822, 823, and 824 are comparison circuits for determining the value of the PAM4 signal after the addition process output from the addition circuit 821.
  • the comparison circuits 822, 823, and 824 have different threshold values, for example, the comparison circuit 822 has a determination threshold value of “11b” and a value “10b”, and the comparison circuit 823 has a value “10b”.
  • the comparison circuit 824 has a determination threshold value of “01b” and a value “00b”.
  • the decoder 825 decodes the outputs of the comparison circuits 822 to 824, determines the values (MSB and LSB) of the PAM4 signal, and outputs them.
  • the digital filter 826 filters the values (MSB and LSB) of the PAM4 signal output from the decoder 825, generates a feedback signal, and outputs the feedback signal to the adding circuit 821.
  • the demultiplexer 830 converts the output of the determination circuit 820 into a parallel signal RXOUT and outputs it.
  • the clock generation circuit 804 generates a clock signal with reference to the output of the front end circuit 803 and supplies it to the determination circuit 820 and the like.
  • the parallel signal RXOUT output from the receiving circuit 802 is taken into the internal circuit 805 by the flip-flop 806 and processed.
  • FIG. 9A is a diagram illustrating a configuration example of the low-frequency equalizer illustrated in FIG.
  • the low frequency equalizer includes a folding amplifier circuit 901 and a feedback amplifier circuit 902 having a low-pass filter 903.
  • the folded amplifier circuit 901 is configured in the same manner as the amplifier circuit in the above-described embodiment, and exhibits gain characteristics as shown in FIG. 9B when the output signals FP and FM of the feedback amplifier circuit 902 are not input.
  • the folding amplifier circuit 901 receives the differential input signals IP and IM and outputs differential output signals OP and OM. Further, the folding amplification circuit 901 receives the output signals FP and FM of the feedback amplification circuit 902.
  • the feedback amplifier circuit 902 receives the differential output signals OP and OM output from the folding amplifier circuit 901 via the internal low-pass filter 903.
  • the feedback amplifier circuit 902 has characteristics as shown in FIG. 9C, and generates and outputs output signals FP and FM based on low frequency components in the differential output signals OP and OM.
  • the gain for the low frequency component in the folding amplification circuit 901 is attenuated.
  • the gain characteristic in the folding amplification circuit 901 becomes as shown in FIG. 9D, and it is possible to compensate for the high frequency component attenuated in the transmission path in the received signal.
  • FIG. 10A is a diagram illustrating a configuration example of the high-frequency equalizer illustrated in FIG.
  • the high-frequency equalizer is configured in the same manner as the amplifier circuit in the above-described embodiment, and further includes a resistor R101 and a capacitor C101 between the sources of the differential pair of transistors.
  • the high frequency equalizer shown in FIG. 10A receives differential input signals IP and IM and outputs differential output signals OP and OM.
  • FIG. 10A by connecting a capacitor C101 in parallel with the resistor R101 between the sources of the differential pair of transistors, the sources of the differential pair of transistors are short-circuited at high frequencies, thereby causing mutual conductance. (Gm) is increased, and the gain at high frequency is increased as shown in FIG. 10D. Accordingly, the high frequency equalizer illustrated in FIG. 10A can compensate for a high frequency component attenuated in the transmission path in the received signal.
  • an amplifier circuit and an adder circuit of a receiving circuit that can achieve both low voltage and linearity.

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Abstract

第１電位が供給される電源線に接続された第１電流源（ＩＳ１１）と、第１電流源と第１ノードとの間に接続され、差動入力信号を受ける差動入力回路（ＴＲ１１、ＴＲ１２）と、第２電位が供給される電源線と第１ノードとの間に接続された第２電流源（ＩＳ１２、ＩＳ１３）と、第１電位が供給される電源線と第２ノードとの間に接続された負荷回路（Ｒ１１、Ｒ１２）とを有し、さらに第１ノードと第２ノードとの間にインダクタ回路（Ｌ１３、Ｌ１４）を接続することで、低電圧化と線形性の両立を図る。

Description

増幅回路、加算回路、受信回路及び集積回路
　本発明は、増幅回路、加算回路、受信回路及び集積回路に関する。
　シリアライザ／デシリアライザ（ＳｅｒＤｅｓ：Serializer/De-serializer）のデシリアライザの受信回路のフロントエンド部等において、差動対を用いた増幅回路や加算回路が使用されている。これら増幅回路や加算回路は、ＣＭＯＳテクノロジの微細化等による電源電圧の低電圧化が進んでいる。また、信号振幅レベルの多値化のため、２値のＮＲＺ（Non-Return Zero）信号ではなく、ＰＡＭ４（Pulse Amplitude Modulation 4）と呼ばれる４値のパルス振幅変調信号を送受信する回路がある。４値のＰＡＭ４信号では、各値に対応する信号振幅レベルの間隔は等間隔であることが望ましい。
　しかし、ＰＡＭ４信号を受信する受信回路において、増幅回路における差動対のトランジスタが非線形性を有すると、信号振幅レベルが大きい値“００ｂ”（ｂはバイナリ表記であることを示す）や値“１１ｂ”のときにゲインが抑圧されて信号振幅が目減りしてしまう。これにより、ＰＡＭ４信号におけるアイ（ｅｙｅ）開口部の大きさが変わってしまうため、良好な受信精度を得るには、受信回路の増幅回路におけるゲイン特性に高い線形性が要求される。ゲイン特性が線形性を示す領域を広げるためには、電源電圧を上げる必要がある。また、出力電圧範囲を広げるために増幅回路における負荷抵抗や定電流を増やすことが考えられるが、Ｎｃｈ差動対の場合には出力コモン電圧が下がりトランジスタが動作しなくなるおそれがあるので電源電圧を上げる必要がある。
米国特許第８８７２５８６号明細書 米国特許第７８４８７２４号明細書 米国特許第７３０１４０１号明細書
　本発明の目的は、低電圧化と線形性の両立を図ることができる受信回路の増幅回路及び加算回路を提供することにある。
　増幅回路の一態様は、第１電位が供給される電源線に接続された第１電流源と、第１電流源と第１ノードとの間に接続され、差動入力信号を受ける差動入力回路と、第１電位とは異なる第２電位が供給される電源線と第１ノードとの間に接続された第２電流源と、第１電位が供給される電源線と第２ノードとの間に接続された負荷回路と、第１ノードと第２ノードとの間に接続されたインダクタ回路とを有する。
　本発明によれば、低電圧化と線形性の両立を図ることができる受信回路の増幅回路及び加算回路を提供することができる。
図１は、本発明の実施形態における増幅回路の構成例を示す図である。 図２は、本実施形態における増幅回路の動作を説明する図である。 図３は、本実施形態における増幅回路のゲイン特性の例を示す図である。 図４は、本実施形態における増幅回路の他の構成例を示す図である。 図５は、本実施形態における加算回路の構成例を示す図である。 図６は、本実施形態における加算回路の他の構成例を示す図である。 図７は、本実施形態における加算回路の他の構成例を示す図である。 図８は、本実施形態における集積回路の構成例を示す図である。 図９Ａは、本実施形態における低周波イコライザの構成例を示す図である。 図９Ｂは、図９Ａに示す低周波イコライザの特性を説明する図である。 図９Ｃは、図９Ａに示す低周波イコライザの特性を説明する図である。 図９Ｄは、図９Ａに示す低周波イコライザの特性を説明する図である。 図１０Ａは、本実施形態における高周波イコライザの構成例を示す図である。 図１０Ｂは、図１０Ａに示す高周波イコライザの特性を説明する図である。 図１０Ｃは、図１０Ａに示す高周波イコライザの特性を説明する図である。 図１０Ｄは、図１０Ａに示す高周波イコライザの特性を説明する図である。 図１１は、本実施形態における増幅回路の他の構成例を示す図である。 図１２は、本実施形態における増幅回路の他の構成例を示す図である。 図１３は、本実施形態における加算回路の他の構成例を示す図である。 図１４は、本実施形態における加算回路の他の構成例を示す図である。 図１５は、本実施形態における加算回路の他の構成例を示す図である。
　以下、本発明の実施形態を図面に基づいて説明する。
　本発明の一実施形態における増幅回路について説明する。図１は、本実施形態における増幅回路の構成例を示す図である。本実施形態における増幅回路は、折返し増幅回路（folded cascode 増幅回路）である。本実施形態における増幅回路は、Ｐチャネル型トランジスタＴＲ１１、ＴＲ１２、Ｎチャネル型トランジスタＴＲ１３、ＴＲ１４、電流源ＩＳ１１、ＩＳ１２、ＩＳ１３、抵抗Ｒ１１、Ｒ１２、及びインダクタＬ１１、Ｌ１２、Ｌ１３、Ｌ１４を有する。
　Ｐチャネル型トランジスタＴＲ１１は、ソースが電流源ＩＳ１１に接続され、ゲートが差動入力信号の一方の信号ＩＮＭが入力される入力端子に接続され、ドレインが電流源ＩＳ１２に接続される。また、Ｐチャネル型トランジスタＴＲ１２は、ソースが電流源ＩＳ１１に接続され、ゲートが差動入力信号の他方の信号ＩＮＰが入力される入力端子に接続され、ドレインが電流源ＩＳ１３に接続される。
　電流源ＩＳ１１は、電流量Ｉ０の電流源であり、第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続される。また、電流源ＩＳ１２、ＩＳ１３は、例えば電流量（３／４）Ｉ０の電流源であり、第２電位（電源電圧における低電位ＶＳＳ）が供給される電源線に接続される。電流源ＩＳ１１、ＩＳ１２、ＩＳ１３は、例えばＭＯＳトランジスタにより実現される。
　抵抗Ｒ１１は負荷抵抗であり、一端が第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続され、他端がインダクタＬ１１を介してＮチャネル型トランジスタＴＲ１３のドレインに接続される。また、抵抗Ｒ１２は負荷抵抗であり、一端が第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続され、他端がインダクタＬ１２を介してＮチャネル型トランジスタＴＲ１４のドレインに接続される。
　インダクタＬ１１とＮチャネル型トランジスタＴＲ１３のドレインとの接続点（出力ノード）が差動出力信号の一方の信号ＯＵＴＰを出力する出力端子に接続される。また、インダクタＬ１２とＮチャネル型トランジスタＴＲ１４のドレインとの接続点（出力ノード）が差動出力信号の他方の信号ＯＵＴＭを出力する出力端子に接続される。なお、Ｎチャネル型トランジスタＴＲ１３、ＴＲ１４のゲートには、ＡＣ（交流）的にはグランドであるが、ＤＣ（直流）的には所定の値を有するバイアス電圧が印加されている。
　インダクタＬ１３は、一端がＰチャネル型トランジスタＴＲ１１と電流源ＩＳ１２との接続点（折返しノード）に接続され、他端がＮチャネル型トランジスタＴＲ１３のソースに接続される。また、インダクタＬ１４は、一端がＰチャネル型トランジスタＴＲ１２と電流源ＩＳ１３との接続点（折返しノード）に接続され、他端がＮチャネル型トランジスタＴＲ１４のソースに接続される。
　すなわち、図１に示す増幅回路は、一対の差動入力を受ける差動入力回路としてのトランジスタＴＲ１１、ＴＲ１２が、第１電位を供給する電源線に接続された電流源ＩＳ１１と折返しノードとの間に接続される。また、電流源ＩＳ１２、ＩＳ１３が、折返しノードと第２電位を供給する電源線との間に接続される。また、負荷回路としての抵抗Ｒ１１、Ｒ１２及びインダクタＬ１１、Ｌ１２が、第１電位を供給する電源線と一対の差動出力を出力する出力ノードとの間に接続され、インダクタＬ１３、Ｌ１４及びトランジスタＴＲ１３、ＴＲ１４が折返しノードと出力ノードとの間に接続される。
　ここで、Ｐチャネル型トランジスタＴＲ１１、ＴＲ１２による差動対の出力電流は、出力可能な振幅範囲（フル振幅）の半分の範囲で線形性を示すものとする。なお、出力可能な振幅範囲（フル振幅）とは、電流の直流成分をＩｄｃ（＞０）とした場合、電流０を最小値とし電流２Ｉｄｃを最大値とする範囲である。電流源の電流をＩ０とした場合、差動対の片側のトランジスタに流れる電流値が電流０を最小値とし電流Ｉ０を最大値とする範囲（１／２）Ｉ０±（１／２）Ｉ０（第１項が直流成分（ＤＣ成分）、第２項が交流成分（ＡＣ成分）を表す）である。
　そこで、本実施形態では、入力差動対からの出力電流が線形性を示す、出力可能な振幅範囲（フル振幅）の半分の範囲で駆動するようにし、図１に示すように構成することで、線形性を示す±（１／４）Ｉ０の電流幅で駆動される。すなわち、入力差動対の電流ＩＤＭ、ＩＤＰは、（１／２）Ｉ０±（１／４）Ｉ０の範囲となる。そして、交流電流を折返して負荷抵抗である抵抗Ｒ１１、Ｒ１２に流す。折返し電流源の電流が（３／４）Ｉ０であり、ＤＣ成分は引いた値が折返され、ＡＣ成分に関しては絶対値はそのままで符号が逆になって折返されるため、増幅回路の出力電流ＩＬＰ、ＩＬＭとして（１／４）Ｉ０±（１／４）Ｉ０の範囲で駆動することができ、第１項のＤＣ電流成分と第２項のＡＣ電流成分が等しくフル振幅での出力を実現することができる。
　また、電流源ＩＳ１２、ＩＳ１３が接続する折返しノードは寄生容量が大きく、高周波での駆動が困難となり、帯域が落ちてしまう。そこで、本実施形態では、折返しノードにインダクタＬ１３、Ｌ１４を挿入して容量分離を図り、高周波信号の増幅を可能にしている。すなわち、図２に示すように、折返しノードには寄生容量ＣＦ及びＣＣが接続されるが、折返しノードにインダクタＬ１３、Ｌ１４を挿入することで寄生容量ＣＦ及びＣＣが分離できる。また、ノードｎｃｎ、ｎｃｐはトランジスタＴＲ１３、ＴＲ１４のゲートバイアスから電圧が決定するが、インダクタＬ１３、Ｌ１４と容量ＣＦとで並列共振回路となるようにインダクタＬ１３、Ｌ１４のインダクタンス値を設定することで、ノードｎｆｎ、ｎｆｐが共振ノードとなってハイインピーダンスとなり、寄生容量を打ち消すことができる。さらには、インダクタＬ１３、Ｌ１４を流れる電流により逆起電力が発生し、トランジスタＴＲ１３、ＴＲ１４のソース電圧をブーストする効果が得られる。
　図３に、本実施形態における増幅回路のゲイン特性の例を示す。図３において、横軸は周波数であり、縦軸はゲインである。また、実線で示すゲイン特性Ｌ３１が本実施形態における増幅回路のゲイン特性を示し、破線で示すゲイン特性Ｌ３２が従来の増幅回路のゲイン特性を示している。本実施形態によれば、従来よりも高い周波数まで線形のゲイン特性を示しており、電源電圧を上げることなく、ゲイン特性の線形性が向上している。例えば、折返しノードの寄生容量の容量値Ｃが１００ｆＦ～３００ｆＦであり、インダクタＬ１３、Ｌ１４のインダクタンス値Ｌがレイアウトサイズの制約等により０．２ｎＨ～０．８ｎＨである場合、共振周波数ｆ＝１／（２π（ＬＣ）０．５）に基づいて１０ＧＨｚ～３６ＧＨｚのＰＡＭ４信号（データレートで２０Ｇｂｓ～７２Ｇｂｓ）に対応することが可能となる。
　以上のように本実施形態によれば、折返し増幅回路の折返しノードにインダクタを挿入することで、高周波信号を増幅する受信回路の増幅回路において、低電圧化と線形性との両立を図ることができ、良好な受信精度を得ることが可能となる。
　なお、前述した説明では、折返しノードと出力ノードとの間にインダクタＬ１３、Ｌ１４を接続するようにしているが、図１１に示すように折返しノードと電流源ＩＳ１２、ＩＳ１３との間にインダクタＬ１５、Ｌ１６を接続するようにしても良い。図１１は、本実施形態における増幅回路の他の構成例を示す図である。図１１において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
　図１１に示す増幅回路において、Ｐチャネル型トランジスタＴＲ１１のドレインが、インダクタＬ１５を介して電流源ＩＳ１２に接続され、Ｐチャネル型トランジスタＴＲ１２のドレインが、インダクタＬ１６を介して電流源ＩＳ１３に接続される。また、Ｎチャネル型トランジスタＴＲ１３のソースが、Ｐチャネル型トランジスタＴＲ１１とインダクタＬ１５との接続点（折返しノード）に接続され、Ｎチャネル型トランジスタＴＲ１４のソースが、Ｐチャネル型トランジスタＴＲ１２とインダクタＬ１６との接続点（折返しノード）に接続される。
　すなわち、図１１に示す増幅回路は、差動入力を受ける差動入力回路としてのトランジスタＴＲ１１、ＴＲ１２が、第１電位を供給する電源線に接続された電流源ＩＳ１１と折返しノードとの間に接続される。また、電流源ＩＳ１２、ＩＳ１３が、折返しノードと第２電位を供給する電源線との間に接続される。また、負荷回路としての抵抗Ｒ１１、Ｒ１２及びインダクタＬ１１、Ｌ１２が、第１電位を供給する電源線と折返しノードとの間に接続され、インダクタＬ１５、Ｌ１６が折返しノードと電流源ＩＳ１２、ＩＳ１３との間に接続される。
　図１１に示すように構成した増幅回路においても、インダクタＬ１５、Ｌ１６のインダクタンス値を適切に設定することで、インダクタＬ１５、Ｌ１６と折返しノードの寄生容量とで並列共振回路を構成することができ、図１に示した増幅回路と同様の効果を得ることができる。
　また、前述した説明では、差動入力を受けるトランジスタにＰチャネル型トランジスタを用いた増幅回路を一例として示したが、図４に示すように差動入力を受けるトランジスタにＮチャネル型トランジスタを用いる構成も可能であり、同様の効果が得られる。図４は、本実施形態における増幅回路の他の構成例を示す図である。
　図４に示す増幅回路は、Ｎチャネル型トランジスタＴＲ２１、ＴＲ２２、Ｐチャネル型トランジスタＴＲ２３、ＴＲ２４、電流源ＩＳ２１、ＩＳ２２、ＩＳ２３、抵抗Ｒ２１、Ｒ２２、及びインダクタＬ２１、Ｌ２２、Ｌ２３、Ｌ２４を有する。
　Ｎチャネル型トランジスタＴＲ２１は、ソースが電流源ＩＳ２１に接続され、ゲートが差動入力信号の一方の信号ＩＮＭが入力される入力端子に接続され、ドレインが電流源ＩＳ２２に接続される。また、Ｎチャネル型トランジスタＴＲ２２は、ソースが電流源ＩＳ２１に接続され、ゲートが差動入力信号の他方の信号ＩＮＰが入力される入力端子に接続され、ドレインが電流源ＩＳ２３に接続される。
　電流源ＩＳ２１は、電流量Ｉ０の電流源であり、第１電位（電源電圧における低電位ＶＳＳ）が供給される電源線に接続される。また、電流源ＩＳ２２、ＩＳ２３は、電流量（３／４）Ｉ０の電流源であり、第２電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続される。電流源ＩＳ２１、ＩＳ２２、ＩＳ２３は、例えばＭＯＳトランジスタにより実現される。
　抵抗Ｒ２１は負荷抵抗であり、一端が第１電位（電源電圧における低電位ＶＳＳ）が供給される電源線に接続され、他端がインダクタＬ２１を介してＰチャネル型トランジスタＴＲ２３のドレインに接続される。また、抵抗Ｒ２２は負荷抵抗であり、一端が第１電位（電源電圧における低電位ＶＳＳ）が供給される電源線に接続され、他端がインダクタＬ２２を介してＰチャネル型トランジスタＴＲ２４のドレインに接続される。
　インダクタＬ２１とＰチャネル型トランジスタＴＲ２３のドレインとの接続点（出力ノード）が差動出力信号の一方の信号ＯＵＴＰを出力する出力端子に接続される。また、インダクタＬ２２とＰチャネル型トランジスタＴＲ２４のドレインとの接続点（出力ノード）が差動出力信号の他方の信号ＯＵＴＭを出力する出力端子に接続される。なお、Ｐチャネル型トランジスタＴＲ２３、ＴＲ２４のゲートには、ＡＣ（交流）的にはグランドであるが、ＤＣ（直流）的には所定の値を有するバイアス電圧が印加されている。
　インダクタＬ２３は、一端がＮチャネル型トランジスタＴＲ２１と電流源ＩＳ２２との接続点（折返しノード）に接続され、他端がＰチャネル型トランジスタＴＲ２３のソースに接続される。また、インダクタＬ２４は、一端がＮチャネル型トランジスタＴＲ２２と電流源ＩＳ２３との接続点（折返しノード）に接続され、他端がＰチャネル型トランジスタＴＲ２４のソースに接続される。
　すなわち、図４に示す増幅回路は、一対の差動入力を受ける差動入力回路としてのトランジスタＴＲ２１、ＴＲ２２が、第１電位を供給する電源線に接続された電流源ＩＳ２１と折返しノードとの間に接続される。また、電流源ＩＳ２２、ＩＳ２３が、折返しノードと第２電位を供給する電源線との間に接続される。また、負荷回路としての抵抗Ｒ２１、Ｒ２２及びインダクタＬ２１、Ｌ２２が、第１電位を供給する電源線と一対の差動出力を出力する出力ノードとの間に接続され、インダクタＬ２３、Ｌ２４及びトランジスタＴＲ２３、ＴＲ２４が折返しノードと出力ノードとの間に接続される。
　また、図４に示した増幅回路では、折返しノードと出力ノードとの間にインダクタＬ２３、Ｌ２４を接続するようにしているが、図１２に示すように折返しノードと電流源ＩＳ２２、ＩＳ２３との間にインダクタＬ２５、Ｌ２６を接続するようにしても良い。図１２は、本実施形態における増幅回路の他の構成例を示す図である。図１２において、図４に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
　図１２に示す増幅回路において、Ｎチャネル型トランジスタＴＲ２１のドレインが、インダクタＬ２５を介して電流源ＩＳ２２に接続され、Ｎチャネル型トランジスタＴＲ２２のドレインが、インダクタＬ２６を介して電流源ＩＳ２３に接続される。また、Ｐチャネル型トランジスタＴＲ２３のソースが、Ｎチャネル型トランジスタＴＲ２１とインダクタＬ２５との接続点（折返しノード）に接続され、Ｐチャネル型トランジスタＴＲ２４のソースが、Ｎチャネル型トランジスタＴＲ２２とインダクタＬ２６との接続点（折返しノード）に接続される。
　すなわち、図１２に示す増幅回路は、差動入力を受ける差動入力回路としてのトランジスタＴＲ２１、ＴＲ２２が、第１電位を供給する電源線に接続された電流源ＩＳ２１と折返しノードとの間に接続される。また、電流源ＩＳ２２、ＩＳ２３が、折返しノードと第２電位を供給する電源線との間に接続される。また、負荷回路としての抵抗Ｒ２１、Ｒ２２及びインダクタＬ２１、Ｌ２２が、第１電位を供給する電源線と折返しノードとの間に接続され、インダクタＬ２５、Ｌ２６が折返しノードと電流源ＩＳ２２、ＩＳ２３との間に接続される。
　図１２に示すように構成した増幅回路においても、インダクタＬ２５、Ｌ２６のインダクタンス値を適切に設定することで、インダクタＬ２５、Ｌ２６と折返しノードの寄生容量とで並列共振回路を構成することができ、図４に示した増幅回路と同様の効果を得ることができる。
　次に、本発明の一実施形態における加算回路について説明する。図５は、本実施形態における加算回路の構成例を示す図である。本実施形態における加算回路は、折返し増幅回路（folded cascode 増幅回路）を利用した加算回路である。本実施形態における加算回路は、例えば受信回路のＤＦＥ（Decision Feedback Equalizer）に使用され、入力される信号にフィードバック信号を加算して出力する。
　本実施形態における加算回路は、Ｐチャネル型トランジスタＴＲ３１、ＴＲ３２、Ｎチャネル型トランジスタＴＲ３３、ＴＲ３４、電流源ＩＳ３１、ＩＳ３２、ＩＳ３３、ＩＳ３４、ＩＳ３５、抵抗Ｒ３１、Ｒ３２、及びインダクタＬ３１、Ｌ３２、Ｌ３３、Ｌ３４を有する。
　Ｐチャネル型トランジスタＴＲ３１は、ソースが電流源ＩＳ３１に接続され、ゲートが差動入力信号の一方の信号ＩＮＭが入力される入力端子に接続され、ドレインが電流源ＩＳ３２に接続される。また、Ｐチャネル型トランジスタＴＲ３２は、ソースが電流源ＩＳ３１に接続され、ゲートが差動入力信号の他方の信号ＩＮＰが入力される入力端子に接続され、ドレインが電流源ＩＳ３３に接続される。
　電流源ＩＳ３１は、電流量Ｉ０の電流源であり、第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続される。また、電流源ＩＳ３２、ＩＳ３３は、電流量Ｉｈの電流源であり、第２電位（電源電圧における低電位ＶＳＳ）が供給される電源線に接続される。電流源ＩＳ３１、ＩＳ３２、ＩＳ３３は、例えばＭＯＳトランジスタにより実現される。
　抵抗Ｒ３１は負荷抵抗であり、一端が第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続され、他端がインダクタＬ３１を介してＮチャネル型トランジスタＴＲ３３のドレインに接続される。また、抵抗Ｒ３２は負荷抵抗であり、一端が第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続され、他端がインダクタＬ３２を介してＮチャネル型トランジスタＴＲ３４のドレインに接続される。
　インダクタＬ３１とＮチャネル型トランジスタＴＲ３３のドレインとの接続点（出力ノード）が差動出力信号の一方の信号ＯＵＴＰを出力する出力端子に接続される。また、インダクタＬ３２とＮチャネル型トランジスタＴＲ３４のドレインとの接続点（出力ノード）が差動出力信号の他方の信号ＯＵＴＭを出力する出力端子に接続される。なお、Ｎチャネル型トランジスタＴＲ３３、ＴＲ３４のゲートには、ＡＣ（交流）的にはグランドであるが、ＤＣ（直流）的には所定の値を有するバイアス電圧が印加されている。
　インダクタＬ３３は、一端がＰチャネル型トランジスタＴＲ３１と電流源ＩＳ３２との接続点（折返しノード）に接続され、他端がＮチャネル型トランジスタＴＲ３３のソースに接続される。また、インダクタＬ３４は、一端がＰチャネル型トランジスタＴＲ３２と電流源ＩＳ３３との接続点（折返しノード）に接続され、他端がＮチャネル型トランジスタＴＲ３４のソースに接続される。
　電流源ＩＳ３４は、電流量ＩＦＢＰの電流源であり、Ｐチャネル型トランジスタＴＲ３１と電流源ＩＳ３２との接続点（折返しノード）と、第２電位（電源電圧における低電位ＶＳＳ）が供給される電源線との間に接続される。また、電流源ＩＳ３５は、電流量ＩＦＢＭの電流源であり、Ｐチャネル型トランジスタＴＲ３２と電流源ＩＳ３３との接続点（折返しノード）と、第２電位（電源電圧における低電位ＶＳＳ）が供給される電源線との間に接続される。なお、電流源ＩＳ３４の電流量ＩＦＢＰ、及び電流源ＩＳ３５の電流量ＩＦＢＭは可変であり、ＤＦＥの入力データ判定結果に応じて図示しない制御入力によって制御される。
　すなわち、図５に示す加算回路は、一対の差動入力を受ける差動入力回路としてのトランジスタＴＲ３１、ＴＲ３２が、第１電位を供給する電源線に接続された電流源ＩＳ３１と折返しノードとの間に接続される。また、電流源ＩＳ３２、ＩＳ３３が、折返しノードと第２電位を供給する電源線との間に接続される。また、負荷回路としての抵抗Ｒ３１、Ｒ３２及びインダクタＬ３１、Ｌ３２が、第１電位を供給する電源線と一対の差動出力を出力する出力ノードとの間に接続され、インダクタＬ３３、Ｌ３４及びトランジスタＴＲ３３、ＴＲ３４が折返しノードと出力ノードとの間に接続される。また、制御入力（フィードバック信号）により電流量が制御される電流源ＩＳ３４、ＩＳ３５が、折返しノードと第２電位を供給する電源線との間に接続される。
　差動対を用いた一般的な加算回路では、フィードバック信号に応じた電流が０であっても一定の電流が負荷抵抗に流れるため、差動対からの出力電流は出力可能な範囲の一部に限定されてしまう。それに対して、本実施形態における加算回路は、折返し増幅回路を利用することで、差動対からの出力電流はフィードバック信号に応じた電流の制限なく、出力可能な範囲の全体での出力が可能となる。
　図５に示した加算回路における各電流の値の範囲を以下に示す。
　Ｉｈ＝（３／４）Ｉ０－（１／２）ＩＦＢ０
　ＩＤＰ、ＩＤＭ＝（１／２）Ｉ０±（１／４）ＩＡＣ
　ＩＦＢＰ、ＩＦＢＭ＝（１／２）ＩＦＢ０±（１／２）ＩＦＢ
　折返し電流のＤＣ成分はＩｈ＋ＩＦＢＰ／ＦＢＭ＝（３／４）Ｉ０
　ＩＬＰ、ＩＬＭ＝（１／４）Ｉ０±（１／４）ＩＡＣ±（１／２）ＩＦＢ
　なお、ＩＦＢ０は電流源ＩＳ３４、ＩＳ３５における電流の直流成分（ＤＣ成分）であり、ＩＡＣは出力電流の交流成分（ＡＣ成分）であり、ＩＦＢは電流源ＩＳ３４、ＩＳ３５における電流のうちの制御入力に応じて制御される交流成分（ＡＣ成分）である。
　このように、差動対電流源はＩ０で、折返しの直流電流は差動合計で（３／２）Ｉ０で、負荷抵抗に（１／２）Ｉ０の直流電流を流す。上式は差動対の半回路に流れる電流を示す式であり、第１項がＤＣ電流を示す。これにより、フィードバック信号が０である場合にフィードバックに係る直流電流が負荷に流れないため、差動対における出力可能な範囲の全体での出力が可能となる。また、前述した増幅回路と同様に、折返しノードにインダクタＬ３３、Ｌ３４を挿入することで高周波信号に対応可能である。
　なお、図５に示した加算回路では、折返しノードと出力ノードとの間にインダクタＬ３３、Ｌ３４を接続するようにしているが、図１３に示すように折返しノードと電流源ＩＳ３２、ＩＳ３３との間にインダクタＬ３５、Ｌ３６を接続するようにしても良い。図１３は、本実施形態における加算回路の他の構成例を示す図である。図１３において、図５に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
　図１３に示す加算回路において、Ｐチャネル型トランジスタＴＲ３１のドレインが、インダクタＬ３５を介して電流源ＩＳ３２に接続され、Ｐチャネル型トランジスタＴＲ３２のドレインが、インダクタＬ３６を介して電流源ＩＳ３３に接続される。Ｎチャネル型トランジスタＴＲ３３のソースが、Ｐチャネル型トランジスタＴＲ３１とインダクタＬ３５との接続点（折返しノード）に接続され、Ｎチャネル型トランジスタＴＲ３４のソースが、Ｐチャネル型トランジスタＴＲ３２とインダクタＬ３６との接続点（折返しノード）に接続される。また、電流源ＩＳ３４は、Ｐチャネル型トランジスタＴＲ３１とインダクタＬ３５との接続点（折返しノード）と、第２電位が供給される電源線との間に接続される。電流源ＩＳ３５は、Ｐチャネル型トランジスタＴＲ３２とインダクタＬ３６との接続点（折返しノード）と、第２電位が供給される電源線との間に接続される。
　すなわち、図１３に示す加算回路は、差動入力を受ける差動入力回路としてのトランジスタＴＲ３１、ＴＲ３２が、第１電位を供給する電源線に接続された電流源ＩＳ３１と折返しノードとの間に接続される。また、電流源ＩＳ３２、ＩＳ３３が、折返しノードと第２電位を供給する電源線との間に接続される。また、負荷回路としての抵抗Ｒ３１、Ｒ３２及びインダクタＬ３１、Ｌ３２が、第１電位を供給する電源線と折返しノードとの間に接続され、インダクタＬ３５、Ｌ３６が折返しノードと電流源ＩＳ３２、ＩＳ３３との間に接続される。また、制御入力（フィードバック信号）により電流量が制御される電流源ＩＳ３４、ＩＳ３５が、折返しノードと第２電位を供給する電源線との間に接続される。
　図１３に示すように構成した加算回路においても、インダクタＬ３５、Ｌ３６と折返しノードの寄生容量とで並列共振回路を構成することができ、図５に示した加算回路と同様の効果を得ることができる。
　図６は、本実施形態における加算回路の他の構成例を示す図である。図６に示す加算回路は、制御入力（フィードバック信号）に応じた電流を流す電流源ＩＳ３４、ＩＳ３５に替えて、電流源ＩＳ３６、ＩＳ３７、ＩＳ３８、ＩＳ３９を設けたものである。図６において、図５に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
　電流源ＩＳ３６は、電流量ＩＦＢＭの電流源であり、Ｐチャネル型トランジスタＴＲ３１と電流源ＩＳ３２との接続点（折返しノード）と、第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線との間に接続され、電流源ＩＳ３７は、電流量（１／２）ＩＦＢ０の電流源であり、Ｐチャネル型トランジスタＴＲ３１と電流源ＩＳ３２との接続点（折返しノード）と、第２電位（電源電圧における低電位ＶＳＳ）が供給される電源線との間に接続される。また、電流源ＩＳ３８は、電流量ＩＦＢＰの電流源であり、Ｐチャネル型トランジスタＴＲ３２と電流源ＩＳ３３との接続点（折返しノード）と、第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線との間に接続され、電流源ＩＳ３９は、電流量（１／２）ＩＦＢ０の電流源であり、Ｐチャネル型トランジスタＴＲ３２と電流源ＩＳ３３との接続点（折返しノード）と、第２電位（電源電圧における低電位ＶＳＳ）が供給される電源線との間に接続される。なお、電流源ＩＳ３６の電流量ＩＦＢＭ、及び電流源ＩＳ３８の電流量ＩＦＢＰは可変であり、ＤＦＥの入力データ判定結果に応じて図示しない制御入力によって制御される。また、図６に示す構成において、電流Ｉｈは（３／４）Ｉ０である。
　図６に示した加算回路では、電流源ＩＳ３６、ＩＳ３８が直流成分と交流成分を含む電流を流し、電流源ＩＳ３７、ＩＳ３９がその直流成分を流すことで、交流成分の電流のみが折返されるようにしている。負荷抵抗Ｒ３１、Ｒ３２に流れる電流は、前述した図５に示した加算回路と同様であり、同様の効果が得られる。
　なお、図６に示した加算回路では、折返しノードと出力ノードとの間にインダクタＬ３３、Ｌ３４を接続するようにしているが、図１４に示すように折返しノードと電流源ＩＳ３２、ＩＳ３３との間にインダクタＬ３５、Ｌ３６を接続するようにしても良い。図１４は、本実施形態における加算回路の他の構成例を示す図である。図１４において、図６、図１３に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
　図１４に示す加算回路において、電流源ＩＳ３６は、Ｐチャネル型トランジスタＴＲ３１とインダクタＬ３５との接続点（折返しノード）と、第１電位が供給される電源線との間に接続され、電流源ＩＳ３７は、Ｐチャネル型トランジスタＴＲ３１とインダクタＬ３５との接続点（折返しノード）と、第２電位が供給される電源線との間に接続される。また、電流源ＩＳ３８は、Ｐチャネル型トランジスタＴＲ３２とインダクタＬ３６との接続点（折返しノード）と、第１電位が供給される電源線との間に接続され、電流源ＩＳ３９は、Ｐチャネル型トランジスタＴＲ３２とインダクタＬ３６との接続点（折返しノード）と、第２電位が供給される電源線との間に接続される。図１４に示すように構成した加算回路においても、インダクタＬ３５、Ｌ３６と折返しノードの寄生容量とで並列共振回路を構成することができ、図６に示した加算回路と同様の効果を得ることができる。
　また、前述した説明では、Ｐチャネル型トランジスタの差動対を用いた加算回路を一例として示したが、図７に示すようにＮチャネル型トランジスタの差動対を用いる構成も可能であり、同様の効果が得られる。図７は、本実施形態における加算回路の他の構成例を示す図である。
　本実施形態における加算回路は、Ｎチャネル型トランジスタＴＲ４１、ＴＲ４２、Ｐチャネル型トランジスタＴＲ４３、ＴＲ４４、電流源ＩＳ４１、ＩＳ４２、ＩＳ４３、ＩＳ４４、ＩＳ４５、Ｉ４６、Ｉ４７、抵抗Ｒ４１、Ｒ４２、及びインダクタＬ４１、Ｌ４２、Ｌ４３、Ｌ４４を有する。
　Ｎチャネル型トランジスタＴＲ４１は、ソースが電流源ＩＳ４１に接続され、ゲートが差動入力信号の一方の信号ＩＮＭが入力される入力端子に接続され、ドレインが電流源ＩＳ４２に接続される。また、Ｎチャネル型トランジスタＴＲ４２は、ソースが電流源ＩＳ４１に接続され、ゲートが差動入力信号の他方の信号ＩＮＰが入力される入力端子に接続され、ドレインが電流源ＩＳ４３に接続される。
　電流源ＩＳ４１は、電流量Ｉ０の電流源であり、第１電位（電源電圧における低電位ＶＳＳ）が供給される電源線に接続される。また、電流源ＩＳ４２、ＩＳ４３は、電流量Ｉｈの電流源であり、第２電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続される。電流源ＩＳ４１、ＩＳ４２、ＩＳ４３は、例えばＭＯＳトランジスタにより実現される。
　抵抗Ｒ４１は負荷抵抗であり、一端が第１電位（電源電圧における低電位ＶＳＳ）が供給される電源線に接続され、他端がインダクタＬ４１を介してＰチャネル型トランジスタＴＲ４３のドレインに接続される。また、抵抗Ｒ４２は負荷抵抗であり、一端が第１電位（電源電圧における低電位ＶＳＳ）が供給される電源線に接続され、他端がインダクタＬ４２を介してＰチャネル型トランジスタＴＲ４４のドレインに接続される。
　インダクタＬ４１とＰチャネル型トランジスタＴＲ４３のドレインとの接続点（出力ノード）が差動出力信号の一方の信号ＯＵＴＰを出力する出力端子に接続される。また、インダクタＬ４２とＰチャネル型トランジスタＴＲ４４のドレインとの接続点（出力ノード）が差動出力信号の他方の信号ＯＵＴＭを出力する出力端子に接続される。なお、Ｐチャネル型トランジスタＴＲ４３、ＴＲ４４のゲートには、ＡＣ（交流）的にはグランドであるが、ＤＣ（直流）的には所定の値を有するバイアス電圧が印加されている。
　インダクタＬ４３は、一端がＮチャネル型トランジスタＴＲ４１と電流源ＩＳ４２との接続点（折返しノード）に接続され、他端がＰチャネル型トランジスタＴＲ４３のソースに接続される。また、インダクタＬ４４は、一端がＮチャネル型トランジスタＴＲ４２と電流源ＩＳ４３との接続点（折返しノード）に接続され、他端がＰチャネル型トランジスタＴＲ４４のソースに接続される。
　電流源ＩＳ４４は、電流量（１／２）ＩＦＢ０＋ＩＦＢＭの電流源であり、Ｎチャネル型トランジスタＴＲ４１と電流源ＩＳ４２との接続点（折返しノード）と、第１電位（電源電圧における低電位ＶＳＳ）が供給される電源線との間に接続され、電流源ＩＳ４５は、電流量（１／２）ＩＦＢ０の電流源であり、Ｎチャネル型トランジスタＴＲ４１と電流源ＩＳ４２との接続点（折返しノード）と、第２電位（電源電圧における高電位ＶＤＤ）が供給される電源線との間に接続される。また、電流源ＩＳ４６は、電流量（１／２）ＩＦＢ０＋ＩＦＢＰの電流源であり、Ｎチャネル型トランジスタＴＲ４２と電流源ＩＳ４３との接続点（折返しノード）と、第１電位（電源電圧における低電位ＶＳＳ）が供給される電源線との間に接続され、電流源ＩＳ４７は、電流量（１／２）ＩＦＢ０の電流源であり、Ｎチャネル型トランジスタＴＲ４２と電流源ＩＳ４３との接続点（折返しノード）と、第２電位（電源電圧における高電位ＶＤＤ）が供給される電源線との間に接続される。なお、電流源ＩＳ４４の電流量ＩＦＢＭ、及び電流源ＩＳ４６の電流量ＩＦＢＰは可変であり、図示しない制御入力によって制御される。
　なお、図７に示した加算回路では、折返しノードと出力ノードとの間にインダクタＬ４３、Ｌ４４を接続するようにしているが、図１５に示すように折返しノードと電流源ＩＳ４２、ＩＳ４３との間にインダクタＬ４５、Ｌ４６を接続するようにしても良い。図１５は、本実施形態における加算回路の他の構成例を示す図である。図１５において、図７に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
　図１５に示す加算回路において、Ｎチャネル型トランジスタＴＲ４１のドレインが、インダクタＬ４５を介して電流源ＩＳ４２に接続され、Ｎチャネル型トランジスタＴＲ４２のドレインが、インダクタＬ４６を介して電流源ＩＳ４３に接続される。Ｐチャネル型トランジスタＴＲ４３のソースが、Ｎチャネル型トランジスタＴＲ４１とインダクタＬ４５との接続点（折返しノード）に接続され、Ｐチャネル型トランジスタＴＲ４４のソースが、Ｎチャネル型トランジスタＴＲ４２とインダクタＬ４６との接続点（折返しノード）に接続される。
　電流源ＩＳ４４は、Ｎチャネル型トランジスタＴＲ４１とインダクタＬ４５との接続点（折返しノード）と、第１電位が供給される電源線との間に接続され、電流源ＩＳ４５は、Ｎチャネル型トランジスタＴＲ４１とインダクタＬ４５との接続点（折返しノード）と、第２電位が供給される電源線との間に接続される。また、電流源ＩＳ４６は、Ｎチャネル型トランジスタＴＲ４２とインダクタＬ４６との接続点（折返しノード）と、第１電位が供給される電源線との間に接続され、電流源ＩＳ４７は、Ｎチャネル型トランジスタＴＲ４２とインダクタＬ４６との接続点（折返しノード）と、第２電位が供給される電源線との間に接続される。図１５に示すように構成した加算回路においても、インダクタＬ４５、Ｌ４６と折返しノードの寄生容量とで並列共振回路を構成することができ、図７に示した加算回路と同様の効果を得ることができる。
　図８は、本実施形態における集積回路の構成例を示す図である。本実施形態における集積回路８０１は、４値のＰＡＭ４信号の入力シリアル信号をパラレル信号に変換するデシリアライザ回路の機能を有する受信回路８０２、及び受信回路８０２からのパラレル信号（データ）を受けて処理を行うロジック回路等の内部回路８０５を有する。受信回路８０２は、フロントエンド回路８０３及びクロック生成回路８０４を有する。フロントエンド回路８０３は、イコライザ回路（ＣＴＬＥ：Continuous Time Linear Equalizer）８１０、判定回路（ＤＦＥ）８２０、及びデマルチプレクサ８３０を有する。
　イコライザ回路８１０は、前述した本実施形態における増幅回路を用いて構成され、可変ゲインアンプ（ＶＧＡ）８１１、高周波イコライザ（ＨＦ－ＣＴＬＥ）８１２、可変ゲインアンプ（ＶＧＡ）８１３、及び低周波イコライザ（ＬＦ－ＣＴＬＥ）８１４を有する。可変ゲインアンプ（ＶＧＡ）８１１は、伝送路等を介して伝送された差動の入力シリアル信号（ＰＡＭ４信号）ＲＸＩＮ，ＲＸＩＮＸを増幅する。高周波イコライザ（ＨＦ－ＣＴＬＥ）８１２は、伝送路で減衰される高周波成分を補償して回復する回路であり、可変ゲインアンプ（ＶＧＡ）８１１で増幅されたＰＡＭ４信号の高周波成分を補償する。可変ゲインアンプ（ＶＧＡ）８１３は、高周波イコライザ（ＨＦ－ＣＴＬＥ）８１２で高周波成分が補償されたＰＡＭ４信号を増幅する。低周波イコライザ（ＬＦ－ＣＴＬＥ）８１４は、伝送路で減衰される高周波成分を補償して回復する回路であり、可変ゲインアンプ（ＶＧＡ）８１３で増幅されたＰＡＭ４信号の低周波成分を減衰させる。
　判定回路８２０は、加算回路８２１、比較回路８２２、８２３、８２４、デコーダ８２５、及びデジタルフィルタ８２６を有する。加算回路８２１は、前述した本実施形態における加算回路を用いて構成され、イコライザ回路８１０から出力されたＰＡＭ４信号に、デジタルフィルタ８２６から出力される制御入力（フィードバック信号）に応じた信号を加算して出力する。比較回路８２２、８２３、８２４は、加算回路８２１から出力される加算処理後のＰＡＭ４信号の値を判定するための比較回路である。比較回路８２２、８２３、８２４は互いに異なるしきい値を有し、例えば比較回路８２２は値“１１ｂ”と値“１０ｂ”との判定しきい値を有し、比較回路８２３は値“１０ｂ”と値“０１ｂ”との判定しきい値を有し、比較回路８２４は値“０１ｂ”と値“００ｂ”との判定しきい値を有する。
　デコーダ８２５は、比較回路８２２～８２４の出力をデコードして、ＰＡＭ４信号の値（ＭＳＢ及びＬＳＢ）を決定し出力する。デジタルフィルタ８２６は、デコーダ８２５から出力されるＰＡＭ４信号の値（ＭＳＢ及びＬＳＢ）をフィルタ処理してフィードバック信号を生成し加算回路８２１に出力する。デマルチプレクサ８３０は、判定回路８２０の出力をパラレル信号ＲＸＯＵＴに変換して出力する。
　クロック生成回路８０４は、フロントエンド回路８０３の出力等を参照してクロック信号を生成し、判定回路８２０等に供給する。受信回路８０２から出力されるパラレル信号ＲＸＯＵＴは、フリップフロップ８０６によって内部回路８０５に取り込まれ処理等が行われる。
　図９Ａは、図８に示した低周波イコライザの構成例を示す図である。図９Ａに示すように、低周波イコライザは、折返し増幅回路９０１と、ローパスフィルタ９０３を有するフィードバック増幅回路９０２とを有する。折返し増幅回路９０１は、前述した本実施形態における増幅回路と同様に構成され、フィードバック増幅回路９０２の出力信号ＦＰ、ＦＭの入力がない場合に図９Ｂに示すようなゲイン特性を示す。折返し増幅回路９０１は、差動入力信号ＩＰ、ＩＭを受けて差動出力信号ＯＰ、ＯＭを出力する。また、折返し増幅回路９０１は、フィードバック増幅回路９０２の出力信号ＦＰ、ＦＭが入力される。
　フィードバック増幅回路９０２は、折返し増幅回路９０１から出力される差動出力信号ＯＰ、ＯＭを内部のローパスフィルタ９０３を介して受ける。フィードバック増幅回路９０２は、図９Ｃに示すような特性を有しており、差動出力信号ＯＰ、ＯＭにおける低周波成分に基づいた出力信号ＦＰ、ＦＭを生成し出力する。
　このようにローパスフィルタ９０３を有するフィードバック増幅回路９０２の出力信号ＦＰ、ＦＭで折返し増幅回路９０１にフィードバックをかけることで、折返し増幅回路９０１における低周波成分に対するゲインを減衰させる。これにより、折返し増幅回路９０１におけるゲイン特性は、図９Ｄに示すようになり、受信信号において、伝送路で減衰される高周波成分を補償することが可能となる。
　図１０Ａは、図８に示した高周波イコライザの構成例を示す図である。図１０Ａに示すように、高周波イコライザは、前述した本実施形態における増幅回路と同様に構成され、さらに差動対のトランジスタのソース間に抵抗Ｒ１０１及び容量Ｃ１０１を有する。図１０Ａに示す高周波イコライザは、差動入力信号ＩＰ、ＩＭを受けて差動出力信号ＯＰ、ＯＭを出力する。
　折返し増幅回路は、差動対のトランジスタのソース間の抵抗Ｒ１０１によって相互コンダクタンス（ｇｍ）が決まってしまい（ｇｍ＝１／Ｒ）、通常はｇｍ段だけでは図１０Ｂに示すようなゲイン特性を示し、負荷抵抗だけを見た場合には図１０Ｃに示すようなゲイン特性を示す。それに対して、図１０Ａに示すように、差動対のトランジスタのソース間に抵抗Ｒ１０１に対して並列に容量Ｃ１０１を接続することで、高周波では差動対のトランジスタのソースがショートされて相互コンダクタンス（ｇｍ）が高くなり、図１０Ｄに示すように高周波でのゲインが高くなる特性を示す。これにより、図１０Ａに示す高周波イコライザは、受信信号において、伝送路で減衰される高周波成分を補償することが可能となる。
　また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
　本発明によれば、低電圧化と線形性の両立を図ることができる受信回路の増幅回路及び加算回路を提供することができる。

Claims (28)

  1. 　第１電位が供給される電源線に接続された第１電流源と、
    　前記第１電流源と第１ノードとの間に接続され、差動入力信号を受ける差動入力回路と、
    　前記第１電位とは異なる第２電位が供給される電源線と前記第１ノードとの間に接続された第２電流源と、
    　前記第１電位が供給される電源線と第２ノードとの間に接続された負荷回路と、
    　前記第１ノードと前記第２ノードとの間に接続されたインダクタ回路とを有することを特徴とする増幅回路。
  2. 　第１電位が供給される電源線に接続された第１電流源と、
    　前記第１電流源と第１ノードとの間に接続され、差動入力信号を受ける差動入力回路と、
    　前記第１電位とは異なる第２電位が供給される電源線と前記第１ノードとの間に接続された第２電流源と、
    　前記第１電位が供給される電源線と前記第１ノードとの間に接続された負荷回路と、
    　前記第１ノードと前記第２電流源との間に接続されたインダクタ回路とを有することを特徴とする増幅回路。
  3. 　前記第１ノードに係る寄生容量と前記インダクタ回路のインダクタとで並列共振回路を構成することを特徴とする請求項１又は２記載の増幅回路。
  4. 　前記差動入力信号は、多値信号であることを特徴とする請求項１～３の何れか１項に記載の増幅回路。
  5. 　前記差動入力信号は、高周波信号であることを特徴とする請求項１～４の何れか１項に記載の増幅回路。
  6. 　前記差動入力回路は、ゲートに前記差動入力信号が入力されるＰチャネル型トランジスタであり、
    　前記第１電位は、前記第２電位より高い電位であることを特徴とする請求項１～５の何れか１項に記載の増幅回路。
  7. 　前記差動入力回路は、ゲートに前記差動入力信号が入力されるＮチャネル型トランジスタであり、
    　前記第１電位は、前記第２電位より低い電位であることを特徴とする請求項１～５の何れか１項に記載の増幅回路。
  8. 　第１電位が供給される電源線に接続された第１電流源と、
    　前記第１電流源と第１ノードとの間に接続され、差動入力信号を受ける差動入力回路と、
    　前記第１電位とは異なる第２電位が供給される電源線と前記第１ノードとの間に接続された第２電流源と、
    　前記第１電位が供給される電源線と第２ノードとの間に接続された負荷回路と、
    　前記第１ノードと前記第２ノードとの間に接続されたインダクタ回路と、
    　前記第２電位が供給される電源線と前記第１ノードとの間に接続され、制御入力に応じて電流量が変化する第３電流源とを有することを特徴とする加算回路。
  9. 　第１電位が供給される電源線に接続された第１電流源と、
    　前記第１電流源と第１ノードとの間に接続され、差動入力信号を受ける差動入力回路と、
    　前記第１電位とは異なる第２電位が供給される電源線と前記第１ノードとの間に接続された第２電流源と、
    　前記第１電位が供給される電源線と第２ノードとの間に接続された負荷回路と、
    　前記第１ノードと前記第２ノードとの間に接続されたインダクタ回路と、
    　前記第２電位が供給される電源線と前記第１ノードとの間に接続される第３電流源と、
    　前記第１電位が供給される電源線と前記第１ノードとの間に接続され、制御入力に応じて電流量が変化する第４電流源とを有することを特徴とする加算回路。
  10. 　第１電位が供給される電源線に接続された第１電流源と、
    　前記第１電流源と第１ノードとの間に接続され、差動入力信号を受ける差動入力回路と、
    　前記第１電位とは異なる第２電位が供給される電源線と前記第１ノードとの間に接続された第２電流源と、
    　前記第１電位が供給される電源線と前記第１ノードとの間に接続された負荷回路と、
    　前記第１ノードと前記第２電流源との間に接続されたインダクタ回路と、
    　前記第２電位が供給される電源線と前記第１ノードとの間に接続され、制御入力に応じて電流量が変化する第３電流源とを有することを特徴とする加算回路。
  11. 　第１電位が供給される電源線に接続された第１電流源と、
    　前記第１電流源と第１ノードとの間に接続され、差動入力信号を受ける差動入力回路と、
    　前記第１電位とは異なる第２電位が供給される電源線と前記第１ノードとの間に接続された第２電流源と、
    　前記第１電位が供給される電源線と前記第１ノードとの間に接続された負荷回路と、
    　前記第１ノードと前記第２電流源との間に接続されたインダクタ回路と、
    　前記第２電位が供給される電源線と前記第１ノードとの間に接続される第３電流源と、
    　前記第１電位が供給される電源線と前記第１ノードとの間に接続され、制御入力に応じて電流量が変化する第４電流源とを有することを特徴とする加算回路。
  12. 　前記第１ノードに係る寄生容量と前記インダクタ回路のインダクタとで並列共振回路を構成することを特徴とする請求項８～１１の何れか１項に記載の加算回路。
  13. 　前記差動入力信号は、多値信号であることを特徴とする請求項８～１２の何れか１項に記載の加算回路。
  14. 　前記差動入力信号は、高周波信号であることを特徴とする請求項８～１３の何れか１項に記載の加算回路。
  15. 　前記差動入力回路は、ゲートに前記差動入力信号が入力されるＰチャネル型トランジスタであり、
    　前記第１電位は、前記第２電位より高い電位であることを特徴とする請求項８～１４の何れか１項に記載の加算回路。
  16. 　前記差動入力回路は、ゲートに前記差動入力信号が入力されるＮチャネル型トランジスタであり、
    　前記第１電位は、前記第２電位より低い電位であることを特徴とする請求項８～１４の何れか１項に記載の加算回路。
  17. 　入力される差動入力信号を増幅して出力する増幅回路と、
    　前記増幅回路により増幅された前記差動入力信号の値を判定する判定回路とを有し、
    　前記増幅回路は、
    　第１電位が供給される電源線に接続された第１電流源と、
    　前記第１電流源と第１ノードとの間に接続され、前記差動入力信号を受ける差動入力回路と、
    　前記第１電位とは異なる第２電位が供給される電源線と前記第１ノードとの間に接続された第２電流源と、
    　前記第１電位が供給される電源線と第２ノードとの間に接続された負荷回路と、
    　前記第１ノードと前記第２ノードとの間に接続されたインダクタ回路とを有することを特徴とする受信回路。
  18. 　入力される差動入力信号を増幅して出力する増幅回路と、
    　前記増幅回路により増幅された前記差動入力信号の値を判定する判定回路とを有し、
    　前記増幅回路は、
    　第１電位が供給される電源線に接続された第１電流源と、
    　前記第１電流源と第１ノードとの間に接続され、前記差動入力信号を受ける差動入力回路と、
    　前記第１電位とは異なる第２電位が供給される電源線と前記第１ノードとの間に接続された第２電流源と、
    　前記第１電位が供給される電源線と前記第１ノードとの間に接続された負荷回路と、
    　前記第１ノードと前記第２電流源との間に接続されたインダクタ回路とを有することを特徴とする受信回路。
  19. 　入力される差動入力信号を増幅して出力する増幅回路と、
    　前記増幅回路により増幅された前記差動入力信号に、前に判定された値に応じた制御入力に基づく信号を加算する加算回路を有し、前記加算回路の出力から前記差動入力信号の値を判定する判定回路とを有し、
    　前記加算回路は、
    　第１電位が供給される電源線に接続された第１電流源と、
    　前記第１電流源と第１ノードとの間に接続され、前記差動入力信号を受ける差動入力回路と、
    　前記第１電位とは異なる第２電位が供給される電源線と前記第１ノードとの間に接続された第２電流源と、
    　前記第１電位が供給される電源線と第２ノードとの間に接続された負荷回路と、
    　前記第１ノードと前記第２ノードとの間に接続されたインダクタ回路と、
    　前記第２電位が供給される電源線と前記第１ノードとの間に接続され、前記制御入力に応じて電流量が変化する第３電流源とを有することを特徴とする受信回路。
  20. 　入力される差動入力信号を増幅して出力する増幅回路と、
    　前記増幅回路により増幅された前記差動入力信号に、前に判定された値に応じた制御入力に基づく信号を加算する加算回路を有し、前記加算回路の出力から前記差動入力信号の値を判定する判定回路とを有し、
    　前記加算回路は、
    　第１電位が供給される電源線に接続された第１電流源と、
    　前記第１電流源と第１ノードとの間に接続され、前記差動入力信号を受ける差動入力回路と、
    　前記第１電位とは異なる第２電位が供給される電源線と前記第１ノードとの間に接続された第２電流源と、
    　前記第１電位が供給される電源線と第２ノードとの間に接続された負荷回路と、
    　前記第１ノードと前記第２ノードとの間に接続されたインダクタ回路と、
    　前記第２電位が供給される電源線と前記第１ノードとの間に接続される第３電流源と、
    　前記第１電位が供給される電源線と前記第１ノードとの間に接続され、前記制御入力に応じて電流量が変化する第４電流源とを有することを特徴とする受信回路。
  21. 　入力される差動入力信号を増幅して出力する増幅回路と、
    　前記増幅回路により増幅された前記差動入力信号に、前に判定された値に応じた制御入力に基づく信号を加算する加算回路を有し、前記加算回路の出力から前記差動入力信号の値を判定する判定回路とを有し、
    　前記加算回路は、
    　第１電位が供給される電源線に接続された第１電流源と、
    　前記第１電流源と第１ノードとの間に接続され、前記差動入力信号を受ける差動入力回路と、
    　前記第１電位とは異なる第２電位が供給される電源線と前記第１ノードとの間に接続された第２電流源と、
    　前記第１電位が供給される電源線と前記第１ノードとの間に接続された負荷回路と、
    　前記第１ノードと前記第２電流源との間に接続されたインダクタ回路と、
    　前記第２電位が供給される電源線と前記第１ノードとの間に接続され、前記制御入力に応じて電流量が変化する第３電流源とを有することを特徴とする受信回路。
  22. 　入力される差動入力信号を増幅して出力する増幅回路と、
    　前記増幅回路により増幅された前記差動入力信号に、前に判定された値に応じた制御入力に基づく信号を加算する加算回路を有し、前記加算回路の出力から前記差動入力信号の値を判定する判定回路とを有し、
    　前記加算回路は、
    　第１電位が供給される電源線に接続された第１電流源と、
    　前記第１電流源と第１ノードとの間に接続され、前記差動入力信号を受ける差動入力回路と、
    　前記第１電位とは異なる第２電位が供給される電源線と前記第１ノードとの間に接続された第２電流源と、
    　前記第１電位が供給される電源線と前記第１ノードとの間に接続された負荷回路と、
    　前記第１ノードと前記第２電流源との間に接続されたインダクタ回路と、
    　前記第２電位が供給される電源線と前記第１ノードとの間に接続される第３電流源と、
    　前記第１電位が供給される電源線と前記第１ノードとの間に接続され、前記制御入力に応じて電流量が変化する第４電流源とを有することを特徴とする受信回路。
  23. 　入力される差動入力信号を増幅して出力する増幅回路と、
    　前記増幅回路により増幅された前記差動入力信号の値を判定する判定回路と、
    　前記判定回路で判定された値に係る信号を受けて処理動作を行う内部回路とを有し、
    　前記増幅回路は、
    　第１電位が供給される電源線に接続された第１電流源と、
    　前記第１電流源と第１ノードとの間に接続され、前記差動入力信号を受ける差動入力回路と、
    　前記第１電位とは異なる第２電位が供給される電源線と前記第１ノードとの間に接続された第２電流源と、
    　前記第１電位が供給される電源線と第２ノードとの間に接続された負荷回路と、
    　前記第１ノードと前記第２ノードとの間に接続されたインダクタ回路とを有することを特徴とする集積回路。
  24. 　入力される差動入力信号を増幅して出力する増幅回路と、
    　前記増幅回路により増幅された前記差動入力信号の値を判定する判定回路と、
    　前記判定回路で判定された値に係る信号を受けて処理動作を行う内部回路とを有し、
    　前記増幅回路は、
    　第１電位が供給される電源線に接続された第１電流源と、
    　前記第１電流源と第１ノードとの間に接続され、前記差動入力信号を受ける差動入力回路と、
    　前記第１電位とは異なる第２電位が供給される電源線と前記第１ノードとの間に接続された第２電流源と、
    　前記第１電位が供給される電源線と前記第１ノードとの間に接続された負荷回路と、
    　前記第１ノードと前記第２電流源との間に接続されたインダクタ回路とを有することを特徴とする集積回路。
  25. 　入力される差動入力信号を増幅して出力する増幅回路と、
    　前記増幅回路により増幅された前記差動入力信号に、前に判定された値に応じた制御入力に基づく信号を加算する加算回路を有し、前記加算回路の出力から前記差動入力信号の値を判定する判定回路と、
    　前記判定回路で判定された値に係る信号を受けて処理動作を行う内部回路とを有し、
    　前記加算回路は、
    　第１電位が供給される電源線に接続された第１電流源と、
    　前記第１電流源と第１ノードとの間に接続され、前記差動入力信号を受ける差動入力回路と、
    　前記第１電位とは異なる第２電位が供給される電源線と前記第１ノードとの間に接続された第２電流源と、
    　前記第１電位が供給される電源線と第２ノードとの間に接続された負荷回路と、
    　前記第１ノードと前記第２ノードとの間に接続されたインダクタ回路と、
    　前記第２電位が供給される電源線と前記第１ノードとの間に接続され、前記制御入力に応じて電流量が変化する第３電流源とを有することを特徴とする集積回路。
  26. 　入力される差動入力信号を増幅して出力する増幅回路と、
    　前記増幅回路により増幅された前記差動入力信号に、前に判定された値に応じた制御入力に基づく信号を加算する加算回路を有し、前記加算回路の出力から前記差動入力信号の値を判定する判定回路と、
    　前記判定回路で判定された値に係る信号を受けて処理動作を行う内部回路とを有し、
    　前記加算回路は、
    　第１電位が供給される電源線に接続された第１電流源と、
    　前記第１電流源と第１ノードとの間に接続され、前記差動入力信号を受ける差動入力回路と、
    　前記第１電位とは異なる第２電位が供給される電源線と前記第１ノードとの間に接続された第２電流源と、
    　前記第１電位が供給される電源線と第２ノードとの間に接続された負荷回路と、
    　前記第１ノードと前記第２ノードとの間に接続されたインダクタ回路と、
    　前記第２電位が供給される電源線と前記第１ノードとの間に接続される第３電流源と、
    　前記第１電位が供給される電源線と前記第１ノードとの間に接続され、前記制御入力に応じて電流量が変化する第４電流源とを有することを特徴とする集積回路。
  27. 　入力される差動入力信号を増幅して出力する増幅回路と、
    　前記増幅回路により増幅された前記差動入力信号に、前に判定された値に応じた制御入力に基づく信号を加算する加算回路を有し、前記加算回路の出力から前記差動入力信号の値を判定する判定回路と、
    　前記判定回路で判定された値に係る信号を受けて処理動作を行う内部回路とを有し、
    　前記加算回路は、
    　第１電位が供給される電源線に接続された第１電流源と、
    　前記第１電流源と第１ノードとの間に接続され、前記差動入力信号を受ける差動入力回路と、
    　前記第１電位とは異なる第２電位が供給される電源線と前記第１ノードとの間に接続された第２電流源と、
    　前記第１電位が供給される電源線と前記第１ノードとの間に接続された負荷回路と、
    　前記第１ノードと前記第２電流源との間に接続されたインダクタ回路と、
    　前記第２電位が供給される電源線と前記第１ノードとの間に接続され、前記制御入力に応じて電流量が変化する第３電流源とを有することを特徴とする集積回路。
  28. 　入力される差動入力信号を増幅して出力する増幅回路と、
    　前記増幅回路により増幅された前記差動入力信号に、前に判定された値に応じた制御入力に基づく信号を加算する加算回路を有し、前記加算回路の出力から前記差動入力信号の値を判定する判定回路と、
    　前記判定回路で判定された値に係る信号を受けて処理動作を行う内部回路とを有し、
    　前記加算回路は、
    　第１電位が供給される電源線に接続された第１電流源と、
    　前記第１電流源と第１ノードとの間に接続され、前記差動入力信号を受ける差動入力回路と、
    　前記第１電位とは異なる第２電位が供給される電源線と前記第１ノードとの間に接続された第２電流源と、
    　前記第１電位が供給される電源線と前記第１ノードとの間に接続された負荷回路と、
    　前記第１ノードと前記第２電流源との間に接続されたインダクタ回路と、
    　前記第２電位が供給される電源線と前記第１ノードとの間に接続される第３電流源と、
    　前記第１電位が供給される電源線と前記第１ノードとの間に接続され、前記制御入力に応じて電流量が変化する第４電流源とを有することを特徴とする集積回路。
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