WO2007110915A1 - ピーキング制御回路 - Google Patents

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WO2007110915A1
WO2007110915A1 PCT/JP2006/306186 JP2006306186W WO2007110915A1 WO 2007110915 A1 WO2007110915 A1 WO 2007110915A1 JP 2006306186 W JP2006306186 W JP 2006306186W WO 2007110915 A1 WO2007110915 A1 WO 2007110915A1
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peaking
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control circuit
inductor
peak
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Kouichi Kanda
Hirotaka Tamura
Hisakatsu Yamaguchi
Junji Ogawa
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Fujitsu Limited
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Definitions

  • the present invention relates to a technique for controlling peaking of a circuit that transmits a high-frequency signal.
  • LSI Large Scale Integrated circuit
  • LSI Large Scale Integrated circuit
  • a high-speed clock signal that determines the operation timing of these circuits is also necessary.
  • the data communication rate is high, the operation speed of the output driver on the transmission side is increased, and a high-frequency clock signal corresponding to the operation speed is required, and the high-speed circuit itself is an important issue.
  • Patent Document 1 Japanese Patent Laid-Open No. 2002-217483
  • the peaking state includes circuit load resistance, transistor small signal parameters, Or it depends on the capacitance value of the output node. For example, when the inductor becomes larger than the optimum value, it becomes a state called over peaking, and the transmitted signal waveform is disturbed. On the other hand, if the inductor value is smaller than the optimum value, the frequency band is narrowed and the high-speed circuit cannot be supported.
  • circuit design is performed so that the value of the inductor becomes an optimum value, but it is difficult to change the value after manufacturing the LSI.
  • values such as small signal parameters and capacitance of resistors and transistors fluctuate due to variations in the semiconductor manufacturing process and changes in temperature and voltage during the operation of the LSI. The value of also fluctuates. . In this way, it is difficult to uniquely determine the optimum inductor value that does not always cause peaking because the optimum inductor value fluctuates due to various factors. In particular, as manufacturing variations increase due to miniaturization of semiconductor processes, it becomes increasingly difficult to produce mass-produced products with stable quality.
  • an object of the present invention is to always perform optimum peaking control even when there are variations in manufacturing of circuit elements and semiconductor processes, or changes in the operating environment such as power supply voltage and temperature. It is to provide a peaking control circuit that can.
  • a peaking detection unit that detects the peaking amount of the output unit of the inductor peaking circuit, and a control signal that varies a circuit parameter of the inductor peaking circuit based on the peaking amount detected by the peaking detection unit And a generation unit.
  • the inductor peaking circuit has an inductor and a resistor inserted in series between the output unit and the power supply, and a capacitor connected in parallel between the output unit and the GND. The peaking that occurs in the output section can be suppressed by the respective values of and.
  • the peaking detection unit monitors the signal of the output unit to detect the peaking amount, and the control signal generation unit, conversely, has a slow characteristic so as to decrease when the peaking amount of the output unit is large. Therefore, control the circuit parameters to raise the peak.
  • the peaking amount detected by the peaking detection unit is monitored, and the resistance value and the capacitance value are varied so that the peaking amount is reduced. Or instead of resistance
  • an active element such as a digital device, finer control becomes possible and tracking performance becomes faster.
  • the control signal generator controls digitally. For example, digital control of the resistance value and capacitance value makes it less susceptible to noise in the circuit and can improve the linearity of the control value.
  • the peaking control circuit according to the present invention constantly monitors the peaking amount of the output section, so that peaking occurs due to static causes such as variations in manufacturing such as circuit elements and processes.
  • the peaking due to dynamic causes such as changes in the operating environment such as power supply voltage and temperature can be suppressed.
  • a second inductor peaking circuit having the same circuit configuration is provided separately from the original first inductor peaking circuit inserted into the transmission line.
  • the second inductor peaking circuit includes a test signal generation unit, a peaking detection unit that detects the peaking amount of the output unit of the second inductor peaking circuit, and a second peaking circuit based on the peaking amount detected by the peaking detection unit.
  • a control signal generator for varying circuit parameters of the inductor peaking circuit. The control signal generator varies the circuit parameters of the second inductor peaking circuit and at the same time the circuit parameters of the first inductor peaking circuit.
  • a frequency selection unit is provided before peaking detection.
  • the frequency selection unit separates the monitor signal of the output unit for each preset frequency component.
  • the peaking detection unit detects peaking for each frequency separated by the frequency selection unit. By separating each frequency, only peaking at a specific frequency can be suppressed. For example, by removing low frequency component signals that affect control, By performing peaking detection, the peaking detection accuracy can be improved.
  • the peaking control circuit according to the present invention may cause excessive peaking or insufficient peaking even if there is a manufacturing variation in circuit elements or semiconductor processes, or a change in operating environment such as power supply voltage or temperature. It can be controlled to always be in a stable state.
  • FIG. 1 is a block diagram of a data transmission circuit to which a peaking control circuit according to the present invention is applied.
  • FIG. 2 is a circuit diagram of an inductor peaking circuit.
  • FIG. 3 is an explanatory diagram for explaining the characteristics of an inductor peaking circuit.
  • FIG. 4 is a circuit diagram of a peaking control circuit according to the first and second embodiments.
  • FIG. 5 is a circuit diagram showing a configuration example of a variable resistor.
  • FIG. 6 is a circuit diagram showing a configuration example of a variable capacitor.
  • FIG. 7 is a circuit diagram showing an example of a peak value detection circuit.
  • FIG. 8 is a circuit diagram showing an example of an average value detection circuit.
  • FIG. 9 is a circuit diagram of an analog control signal generation circuit in the peaking control circuit according to the first embodiment.
  • FIG. 10 is a circuit diagram of an analog control signal generation circuit in a peaking control circuit according to a second embodiment.
  • FIG. 11 is a circuit diagram of a peaking control circuit according to a third embodiment.
  • FIG. 12 is an explanatory diagram showing an example of characteristics in the case of having a plurality of peaking.
  • FIG. 13 is a circuit diagram of a peaking control circuit according to a fourth embodiment.
  • FIG. 14 is a circuit diagram in which a variable resistor is configured digitally.
  • FIG. 15 is a circuit diagram in which a variable capacitor is configured digitally.
  • FIG. 16 is a circuit diagram of a peaking control circuit according to a fifth embodiment.
  • FIG. 17 is a circuit diagram of a peaking control circuit according to a sixth embodiment.
  • FIG. 18 is an explanatory diagram showing frequency characteristics by simulation.
  • FIG. 19 is an explanatory diagram showing eye waveforms by simulation.
  • the peaking control circuit according to the present invention is used in an interface circuit and a clock distribution circuit for inputting / outputting data in an LSI or the like constituting a data transmission apparatus.
  • the peaking state of the signal waveform is controlled by varying the circuit parameters based on the inductor peaking circuit.
  • FIG. 1 is a block diagram of a data transmission LSI 101 such as a network switch.
  • the data transmission LSI 101 has N reception channels (1) to (N) and N transmission channels (1) to (N).
  • An interface circuit 102 is provided at the entrance of the N reception channels, and receives data sent from the network side and outputs it to the core logic 103. Further, an interface circuit 104 is provided at the exit of the N transmission channels, and the data generated by the core port jig unit 103 is transmitted to the network side.
  • a PLL circuit 105 is provided in the data transmission LSI 101, and generates a clock to be supplied to the LSI.
  • the generated clock is transferred to N reception channels (1) to (N) and N transmission channels (1) to (N) via a clock distribution circuit 106 composed of a nother B1 force and B7. Supplied.
  • the peaking control circuit according to the present invention is used for the interface circuit 102 on the reception side, the interface circuit 104 on the transmission side, the clock distribution circuit 106, and the like.
  • FIG. 2 shows an inductor peaking circuit 201 that is the basis of this embodiment.
  • the inductor picking circuit 201 is based on a differential amplifier circuit, and includes a complementary input signal composed of a non-inverting input signal in and an inverting input signal inx, and a complementary output signal consisting of a non-inverting output signal out and an inverting output signal outx. And have.
  • the non-inverted input signal in is input to the gate of the nMOS transistor Tr21. Trang
  • the source of the transistor Tr21 is connected to the power supply (Vcc) via the resistor R21 and the inductor L21, and outputs an inverted output signal outx obtained by inverting the non-inverted input signal in.
  • the source of the nMOS transistor Tr22 is connected to the power supply (Vcc) via the resistor R22 and the inductor L22, and outputs the non-inverted output signal out obtained by inverting the inverted input signal inx input to the gate of the transistor Tr22. To do.
  • the drains of the transistors Tr21 and Tr22 are grounded (GND) through the nMOS transistor Tr23, and a bias current flowing through the transistors Tr21 and Tr22 is caused by a bias voltage applied to the gate of the transistor Tr23. Be controlled.
  • capacitors C21 and C22 constituting an output capacitance are connected between the non-inverted output signal out and the inverted output signal outx, respectively, and GND.
  • the non-inverted input signal in and the inverted input signal inx constituting the complementary input signal are corrected by the circuit characteristics determined by the inductors L21 and L22, resistors R21 and R22, and capacitors C21 and C22, and constitute the complementary output signal Output as non-inverted output signal out and inverted output signal outx.
  • Inductor picking circuit 201 is a combination of the constants of inductors L21 and L22, resistors R21 and R22, and capacitors C21 and C22, and can have the circuit characteristics shown in FIG.
  • the horizontal axis represents frequency (GHz) and the vertical axis represents gain.
  • the bit rate of an NRZ signal passing through the inductor peaking circuit 201 is 0 Gbps, the frequency component of the signal spreads around 20 GHz indicated by the dotted line 251.
  • the signal waveform is dull because the signal is greatly attenuated around 20 GHz. In the worst case, a data error occurs when the signal waveform is dull.
  • the peaking control circuit 301 makes it possible to vary the circuit characteristics after the LSI is manufactured or during the LSI operation, and the use of the LSI such as variations in manufacturing and temperature. Enables stable peaking control even when the environment changes.
  • the same reference numerals as those in FIG. Variable resistors VR31 and VR32 are provided in place of the resistors R21 and R22 in FIG. 2, and variable capacitors VC31 and VC32 are provided in place of the capacitors C21 and C22 in FIG.
  • a peak value detection circuit 302 and an analog control signal generation circuit 303 are provided.
  • the peak value detection circuit 302 detects the peak values of the non-inverted output signal out and the inverted output signal outx constituting the complementary output signal, and outputs them to the analog control signal generation circuit 303.
  • the analog control signal generation circuit 303 compares the peak value detected by the peak value detection circuit 302 with the value of the reference signal 304 set in advance, generates a control signal based on analog voltage, and outputs the variable resistors VR31 and VR32. And output to the variable capacitors VC31 and VC32.
  • variable resistor VR31 a circuit example of the variable resistor VR31 is shown in FIG.
  • the variable resistor VR32 can also be realized with the same circuit.
  • the variable resistor circuit 401 can be configured.
  • the source and drain of a p-MOS transistor Tr41 are connected in parallel between al and bl of a resistor R41.
  • the gate voltage of the transistor Tr41 connected to the control terminal cl is varied, the resistance value between the source and the drain of the transistor Tr41 changes, so the resistance value between the al and bl of the resistor R41 also changes.
  • variable resistors VR31 and VR32 can be configured in the LSI.
  • FIG. 6 shows a circuit example of the variable capacitors VC31 and VC32. If the capacitor terminal of the variable capacitor VC31 is dl and el, and the control terminal is hi, the variable capacitor circuit 402 can be configured.
  • the variable capacitance circuit 402 is composed of two transistors, nMOS type transistors Tr42 and Tr43.
  • the gate of transistor Tr42 is the terminal dl and the source Source and drain.
  • the source and drain of transistor Tr42 are connected to the source of transistor Tr43, and the drain of transistor Tr43 is defined as terminal el.
  • variable capacitors VC31 and VC32 can be configured in the LSI.
  • FIG. 7 shows a circuit example of the peak detection circuit 302 in FIG.
  • the peak detection circuit 302 can be composed of, for example, an nMOS transistor Tr51, a resistor R51, and a capacitor C51.
  • the source of transistor Tr51 is connected to Vcc, and drain force signal 502 is output.
  • a capacitor C51 and a resistor R51 connected in parallel are connected between the drain and GND.
  • the monitor signal 501 of the non-inverted output signal out or the inverted output signal outx in FIG. 4 is input to the gate of the transistor Tr51, and a voltage corresponding to the voltage of the monitor signal 501 is held in the capacitor C51.
  • a motor signal 501 having a voltage lower than the voltage held in the capacitor C51 is input, the holding voltage of the capacitor C51 is not affected, so that the holding voltage of the capacitor C51 is used as a peak value.
  • a detection signal 502 is output.
  • the peak detection circuit 302 can hold the peak voltage of the monitor signal 501 in the capacitor C51 and output the peak voltage as the detection signal 502.
  • the resistor R51 since the resistor R51 is connected in parallel, the holding voltage of the capacitor C51 is discharged through the resistor R51 when a certain time elapses according to the time constant determined by the capacitor C51 and the resistor R51.
  • the peak detection circuit 302 detects the respective peak voltages of the non-inverted output signal out and the inverted output signal outx shown in FIG. 4 and outputs them to the analog control signal generation circuit 303.
  • the peak voltage of each of the non-inverted output signal out and the inverted output signal outx may be a peak value, or one of them may be a peak value.
  • an average value detection circuit 503 as shown in FIG. You may comprise as follows.
  • the average value detection circuit 503 can be composed of resistors R52 and R53 that divide the non-inverted output signal out and the inverted output signal outx shown in FIG. 4 and a capacitor C52 that stabilizes the output voltage.
  • the average voltage obtained by dividing the non-inverted output signal out and the inverted output signal outx by the resistors R52 and R53 is output as the detection signal 504.
  • the average value of the detection signal 504 is normally zero. However, as the picking increases, the symmetry is lost. For example, if a peaking point 505 larger than the inverted output signal outx appears in the non-inverted output signal out, the average value swings to the plus side, so that the detection signal 504 also swings to the plus side. Conversely, when the peaking point 506, which is larger than the non-inverted output signal ou, appears in the inverted output signal outx, the average value swings to the minus side, so that the detection signal 504 also swings to the minus side.
  • the peak voltages of the non-inverted output signal out and the inverted output signal outx shown in FIG. 4 can be detected.
  • the absolute value of the detection signal 504 of the average value detection circuit 503 may be taken and the peak voltage may be output as a positive voltage value.
  • the analog control signal generation circuit 303a includes resistors R61 and R62 and nMOS transistors Tr61, Tr62, and Tr63.
  • the sources of the transistors Tr61 and Tr62 are connected to Vcc through resistors R61 and R62, respectively.
  • the drains of the transistors Tr61 and Tr62 are connected to the source of the transistor Tr63, and the bias current flowing through the drain grounded to GND is varied by the gate voltage 605.
  • the analog control signal generation circuit 303a includes a differential amplifier circuit that outputs the difference between the non-inverting input signal in—a and the inverting input signal inx—a to the non-inverting output signal out and the inverting output signal outx. Constitute.
  • the peak voltage output from the peak detection circuit 302 is input to the non-inverted input signal in-a, and the reference voltage set by an external input is input to the inverted input signal inx.
  • the peak voltage is higher than the reference voltage, a positive differential voltage is applied to the non-inverted output signal out.
  • a negative differential voltage is output to each of the inverted output signals outx.
  • a negative differential voltage is output to the non-inverted output signal out, and a positive differential voltage is output to the inverted output signal outx.
  • the non-inversion output signal out is output from the variable resistor VR31 and the variable resistance VR31. It is input as a control signal for VR32 and variable capacitors VC31 and VC32.
  • the variable resistors VR31 and VR32 are configured as shown in FIG. 5
  • the resistance values of the variable resistors VR31 and VR32 decrease.
  • the variable capacitors VC31 and VC32 are configured as shown in FIG.
  • the output of the peak detection circuit 302 increases.
  • the resistance values of the variable resistors VR31 and VR32 and the capacitance values of the variable capacitors VC31 and VC32 increase. Peaking peaks are kept low.
  • the output of the peak detection circuit 302 decreases.
  • the resistance values of the variable resistors VR31 and VR32 and the capacitance values of the variable capacitors VC31 and VC32 become small, and the peaking The mountain moves in the direction of increasing height.
  • the peaking control circuit of this embodiment has the same configuration as the peaking control circuit 301 of the first embodiment shown in FIG.
  • the difference from the first embodiment is the configuration of the analog control signal generation circuit 303, and a circuit diagram of the analog control signal generation circuit 303b of this embodiment is shown in FIG.
  • the analog control signal generation circuit 303b includes two inverters each configured by a pair of an nMOS transistor Tr71 and a pMOS transistor Tr72 and a pair of an nMOS transistor Tr73 and a pMOS transistor Tr74, It consists of an nMOS transistor Tr75 that changes the bias current of the two inverters.
  • a non-inverted input signal in_b is input to the gates of the transistors Tr71 and Tr72, and an inverted output signal o utx_b is output from the connection point between the drain of the transistor Tr71 and the source of the transistor Tr72.
  • the inverted input signal in _b is input to the gates of the transistors Tr73 and Tr74, and the non-inverted output signal out—re-inverted from the inverted input signal in—b from the connection point between the drain of the transistor Tr73 and the source of the transistor Tr74— b is output.
  • the peak voltage of the peak detection circuit 302 is input to the non-inverted input signal in-b, and the reference voltage is input to the inverted input signal inx-b.
  • the analog control signal generation circuit 303 in FIG. 4 is configured so that the non-inversion output signal out-b becomes the output of the analog control signal generation circuit 303b, the non-inversion output signal out-b is variable. It is input as a control signal for resistors VR31 and VR32 and variable capacitors VC31 and VC32.
  • the resistance values of the variable resistors VR31 and VR32 become low, the current flowing through the transistors Tr21 and Tr22 increases, and the peaking peak is high. Is, up to high frequency Several bands are expanded.
  • the capacitance values of the variable capacitors VC31 and VC32 are lowered, the load capacitance is reduced, so that the peaking peak is increased, but the frequency band is widened.
  • the resistance values of the variable resistors VR31 and VR32 and the capacitance values of the variable capacitors VC31 and VC32 increase, so the peaking peak is low.
  • the frequency band is narrowed.
  • the peak voltage of the peak detection circuit 302 increases.
  • the resistance values of the variable resistors VR31 and VR32 and the capacitance values of the variable capacitance capacitors VC31 and VC32 increase. Peaking peaks are kept low.
  • the peak voltage of the peak detection circuit 302 becomes smaller. If the peak voltage of the peak detection circuit 302 becomes lower than the reference voltage set in the analog control signal generation circuit 303, the resistance values of the variable resistors VR31 and VR32 and the capacitance values of the variable capacitors VC31 and VC32 will decrease and peaking will occur.
  • the mountain moves in the direction of increasing. That is, automatic control can be performed so that the peak voltage of the peak detection circuit 302 becomes the reference voltage set in the analog control signal generation circuit 303. As a result, the peaking state can be freely controlled by varying the reference voltage set in the analog control signal generation circuit 303 after the LSI is manufactured and incorporated in a circuit or device. .
  • a peaking control circuit 801 according to the third embodiment will be described with reference to FIG.
  • an inductor L81 is inserted between the source of the transistor Tr21 and the inverted output signal outx, and the inductor L82 is not connected between the source of the transistor Tr22 and the non-inverted output signal out. Is inserted. In this way, by providing inductors at a plurality of locations, it becomes possible to finely adjust the circuit characteristics. In the case of the circuit in Fig. 11, inductors are inserted in two places, so there are three peaking resonance points.
  • the frequency characteristics between the non-inverting input signal in and the inverting input signal inx in FIG. 11, the non-inverting output signal o ut and the inverting output signal outx are as shown by a curve 810 in FIG.
  • the horizontal axis represents frequency (GHz) and the vertical axis represents gain.
  • the lower frequency of curve 810 in turn also has a first peaking peak near 18 GHz in dotted circle 811, a peaking peak near 20 GHz in dotted circle 812, and a third peak near 28 GHz in dotted circle 813. A peak of peaking is made. In this way, the three resonance points realize complex frequency characteristics.
  • the peaking peak is one. As a result, it usually has a large peaking peak around 20GHz, which is the center of 40Gbps signal. However, increasing the peaking peak widens the band, but increases the signal waveform distortion, which is not preferable.
  • the peaking control circuit 801 of this embodiment has inductors arranged at two locations, as shown in FIG. 12, by providing small peaking peaks near 18 GHz and 28 GHz, It is possible to obtain characteristics that allow transmission up to a band near 28 GHz without extremely increasing the peak of one peaking.
  • a peak value detection circuit 804 capable of detecting a plurality of peak values is provided.
  • the peak value detection circuit 804 receives signals of two frequency bands f H and fL from the band pass filter 802.
  • the band-pass filter 802 has two band-pass filters, and the characteristics of the two band-pass filters can be varied by a frequency selection signal 803 given from the outside. Depending on the frequency of the signal to be controlled, for example, it can be set to pass signals near 18 GHz and 28 GHz. The signal centered at 18 GHz is the fL signal, and the signal centered at 28 GHz is the fH signal. And output to the peak value detection circuit 804.
  • the peak value detection circuit 804 in which signals in the two frequency bands fL and fH are input from the bandpass filter 802, has a peak value detection circuit 302 in each of the fL frequency band and the fH frequency band. It is configured. In other words, this can be achieved by providing two circuits as shown in Fig. 5.
  • the peak value detection circuit 804 is, for example, too much (+2 points) or slightly too much ( + 1 point), Optimal (0 point), Slightly deficient (1 point), Lack of deficiency (2 points).
  • the addition value of the evaluation points of each system is output to the analog control signal generation circuit 303.
  • the operation of the analog control signal generation circuit 303 is performed by changing the values of the variable resistors VR31, VR32, the variable capacitors VC31, VC32, etc., as in the first and second embodiments.
  • the peak value of the system is weighted and added.
  • the peaking state is controlled so that the reference voltage is set in advance.
  • a peaking control circuit 901 according to the fourth embodiment will be described with reference to FIG.
  • the peaking control circuit 901 includes a sample and hold circuit 902, an AZD converter 903, an analog control signal generation circuit 303, and a decoder 905.
  • the peaking control circuit 901 digitally controls the variable resistors VR31 and VR32 and the variable capacitors VC31 and VC32 in FIG. Note that the same reference numerals as those in FIG.
  • the sample and hold circuit 902 samples the signals flowing in the non-inverted output signal out and the inverted output signal outx in synchronization with the clock signal 906 to which an external force is also applied, and holds the sampled voltage value.
  • the AZD converter 903 converts the output voltage of the analog control signal generation circuit 303 into M-bit digital data and outputs it to the decoder 905.
  • the decoder 905 converts the M-bit digital data output from the AZD converter 903 into N-bit digital data suitable for controlling the digital variable resistors VR91 and VR92 and the digital variable capacitors VC91 and VC92. Convert. Digital variable resistors VR91 and VR92 and digital variable capacitors VC91 and VC92 can be digitally controlled unlike the variable resistors VR31 and VR32 and variable capacitors VC31 and VC32 shown in FIG.
  • a configuration example of the digital variable resistor VR91 will be described with reference to FIG. Digital
  • the resistance terminals of the variable resistor VR91 are a2 and b2, and the control terminal is c2, for example, a digital variable resistance circuit 910 can be configured.
  • the digital variable resistor VR92 can also be realized with the same circuit.
  • N switches SW91 to SW93 are connected in series to N resistors R91 to R93, and are connected in parallel between terminals a2 and b2 of the digital variable resistor VR91.
  • Corresponding to the control terminal c2 is an N-bit control input for controlling on / off of each of the N switches SW91 to 93. For example, as the number of N switches turned on increases, the resistance connected in parallel increases, so the resistance between terminals a2 and b2 decreases. Conversely, as the number of N switches turned off increases, the resistance connected in parallel decreases, so the resistance between terminals a2 and b2 increases. In this way, the resistance value can be varied digitally.
  • the decoder 905 performs a logical operation so that the number of N switches SW91 to 93 that are turned on and off changes according to the value of the M-bit digital data output from the AZD converter 903. For example, when the value of the N-bit digital data output from the AZD converter 903 is the maximum, all N switches are turned off. Conversely, when the value of the N-bit digital data is the minimum, the N switches Logical operation is performed so that all are turned on.
  • FIG. 15 shows a circuit example of the digital variable capacitor VC91.
  • the digital variable capacitance capacitor VC91 can be configured as a digital variable capacitance circuit 912, where d2 and e2 are the capacitor terminals and h2 is the control terminal.
  • the digital variable capacitor VC92 can also be realized with the same circuit.
  • the digital variable capacitance circuit 912 is directly connected to N capacitors from capacitors C91 to C93.
  • N switches SW94 to SW96 are connected to the row, and are connected in parallel between the terminals d2 and e2 of the variable capacitor VC91. Force corresponding to the control terminal h2 N switches N-bit control input that controls the on / off of each of SW94 to SW96.
  • the logic of the on / off control of the N switches SW94 to SW96 is opposite to the logic of the on / off control of the N switches SW91 to SW93 of the variable resistance circuit 910. For example, N switches SW91 to SW93 are turned on with logic, 1 ", and N switches SW94 to SW96 are turned on with logic" 0 ".
  • the decoder 905 operates in the same manner as the digital variable resistors VR91 and VR92, and turns on and off N switches SW94 to 96 according to the size of the N-bit digital data output from the A ZD converter 903. Logical operations are performed so that the number changes. For example, when the value of the N-bit digital data output from the AZD converter 903 is the maximum, all N switches are turned off. Conversely, when the digital value is the minimum, all the N-bit switches are turned on. Logical operation.
  • the peaking control circuit 921 is provided with a digital control signal generation circuit 923 instead of the analog control signal generation circuit 303 of FIG.
  • the peak voltage held in the sample and hold circuit 902 is converted into M-bit digital data by the AZD converter 922.
  • the M-bit digital data is input to the digital control signal generation circuit 922, and the digital data indicating the M-bit peak voltage is compared with the digital reference voltage 924 provided from a microprocessor or the like.
  • the peak voltage is compared with the reference voltage 924. If it is too large, output N-bit digital data to change the digital variable resistors VR91 and VR92 and the digital variable capacitors VC91 and VC92 so as to lower the peak of peaking.
  • the peak voltage converted into digital data by the AZD change ⁇ 922 is compared with the reference voltage set in the digital data, and depending on the magnitude relationship, the digital variable resistors VR91, VR92 and Since the method of changing the digital variable capacitors VC91 and VC92 is the same as that of the fourth embodiment, the description thereof is omitted.
  • the peak voltage held by the sample and hold circuit 902 can be processed digitally after being converted into M-bit digital data by the AZD converter 922, which is compared with the fourth embodiment. This makes software control by the microprocessor even easier.
  • the peaking control circuit 251 is a variable resistor for control without providing a peak value detection circuit in the transmission circuit 252 between the non-inverting input signal in and the inverting input signal inx and the non-inverting output signal out and the inverting output signal outx. Only VR31 and VR32 and variable capacitors VC31 and VC32 are provided. On the other hand, a replica circuit 253 having the same circuit configuration as that of the transmission circuit 252 of this signal is provided to control the replica circuit 253, the variable resistors VR31 and VR32, and the variable capacitors VC31 and VC32.
  • the replica circuit 253 includes inductors L21b and L22b, variable resistors VR31b and VR32b, variable capacitors VC31b and VC32b, and nMOS transistors Tr21b, Tr22b, Tr 23b, a band-pass filter 801, a peak value detection circuit 802, an analog control voltage generation circuit 303, and a test signal generation circuit 254.
  • the same reference numerals as those in FIGS. 4 and 11 indicate the same items.
  • inductors L21b and L22b are inductors L21 and L22
  • variable resistors VR3 lb and VR32b are variable resistors VR31 and VR32
  • transistors Tr2 lb to Tr23b are transistors Tr21 to Tr23
  • variable capacitors VC31b and VC32b are The variable capacitors VC31 and VC32 are formed by the same design and the same semiconductor process, respectively.
  • the replica circuit 253 basically has the same configuration as in FIG. 11, and the test signal generated by the force test signal generation circuit 254 that operates in the same manner is used as a non-inverted input signal in and an inverted input signal in X Input to work.
  • test signal generation circuit 254 generates complementary signals such as alternating codes of “0” and “1” and PRBS (pseudo-random code) and inputs them to the gates of the transistors Tr21b and Tr22b.
  • the peaking control circuit 251 is configured so that the analog control signal generation circuit 304 of the replica circuit 253 includes variable resistors VR31b and VR32b, a variable capacitance capacitor VC31b, and a test signal generated by the test signal generation circuit 254. Controls the value of VC32b.
  • the operation in this case is the same as in FIG.
  • the control signal output from the analog control signal generation circuit 304 of the replica circuit 253 is the variable resistance VR31b and VR32 of this signal transmission circuit 252 only with the variable resistors VR31b and VR32b of the replica circuit 253 and the variable capacitors VC3 lb and VC32b. This is also output to the variable capacitors VC31 and VC32 and varies in the same way. For example, if the value of the variable resistors VR31b and VR32b is increased to reduce peaking in the replica circuit 253 mm, control is performed so that the values of the variable resistors VR31 and VR32 of the transmission circuit 252 for this signal are also increased. To do.
  • variable capacitors VC31b and VC32b when the values of the variable capacitors VC31b and VC32b are increased, the values of the variable capacitors VC31 and VC32 of the transmission circuit 252 for this signal are also increased. Conversely, to reduce the value of the variable resistors VR31b and VR32b in order to increase peaking, change the transmission circuit 252 of this signal. The values of resistors VR31 and VR32 are also controlled to decrease. Similarly, when the values of variable capacitors VC31b and VC32b are decreased, the values of variable capacitors VC31 and VC32 of transmission circuit 252 of this signal are also decreased. Control in the direction you want.
  • the signal of the transmission circuit 252 of the main signal is generated by the signal generated by the test signal generation circuit 254 of the replica circuit 253 without detecting the peak value by monitoring the signal of the transmission circuit 252 of the main signal. Peaking control can be performed. In general, if an extra circuit such as a peak value detection circuit is added to the transmission path of this signal, there is a problem that the characteristics of this signal change depending on the added circuit. This embodiment is applied in such a case. can do.
  • replica circuit 253 is simultaneously manufactured by the same semiconductor process as the signal circuit 252, variations due to manufacturing are reduced.
  • environment where the LSI is used such as temperature, is the same, control close to the configuration shown in Fig. 4 is possible.
  • the replica circuit 253 may have the same circuit configuration as that of the other embodiments other than the circuit configuration of FIG.
  • Figure 18 shows the results of simulating the frequency characteristics of the inductor peaking circuit when optimal peaking control is performed and when peaking control is not performed.
  • the horizontal axis represents frequency (GHz) and the vertical axis represents gain (dB).
  • the frequency waveform 851 is the frequency characteristic when optimal peaking control is performed, and the optimal characteristic that gently attenuates the force around 10 GHz is obtained.
  • the waveform 852 is a frequency characteristic when excessive peaking is strong, and a large peak occurs from around 10 GHz.
  • Waveform 853 is a frequency characteristic when peaking is insufficient, and the front force near 10 GHz is greatly attenuated.
  • FIG. 19 shows the result of simulating the eye waveform of the signal when optimal peaking control is performed and when peaking control is not performed.
  • the horizontal axis indicates time (psec)
  • the vertical axis indicates voltage (V)
  • states A, B, and C are the same time axis.
  • state A is the eye waveform when peaking is insufficient, and the signal waveform is dull. Therefore, in the worst case where the eye opening is bad, a data error occurs.
  • state B is the eye waveform when optimal peaking control is performed, and the eye is clearly opened between the signal voltage of 0.6V and 1.2V, and high-quality data transmission is possible.
  • the eye waveform when excessive peaking is active until the state a disturbance of the signal exceeding 1.2V occurs, and the influence on the circuit becomes large.
  • the peaking control circuit according to the present invention is excessively picked even if there is a manufacturing variation in circuit elements or semiconductor processes, a change in operating environment such as power supply voltage or temperature, and the like. Since it can be controlled so that it is always in a stable state without any shortage or shortage, high-quality data transmission without data errors is possible.
  • this invention was demonstrated in detail, said embodiment and its modification are only examples of this invention, and this invention is not limited to this. Obviously, modifications can be made without departing from the scope of the present invention.
  • the present invention can be applied to a circuit that controls peaking when transmitting a high-frequency signal in an LSI.

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Abstract

　インダクタピーキング回路の出力部のピーキング量を検出するピーキング検出部と、ピーキング検出部が検出したピーキング量に基づいてインダクタピーキング回路の回路パラメータを可変する制御信号生成部とを有する。特に、インダクタピーキング回路は、出力部と電源との間に直列に挿入されたインダクタおよび抵抗と、出力部とＧＮＤとの間に並列に接続された容量とを有し、これらのインダクタと抵抗と容量とのそれぞれの値によって、出力部に発生するピーキングを抑制することができる。 　このように、常に、出力部のピーキング量をモニタしているので、回路素子やプロセスなど製造時のばらつきなど静的な原因によるピーキングの発生だけでなく、電源電圧や温度など動作環境の変化など動的な原因によるピーキングの発生も抑制することができる。

Description

明 細 書
ピーキング制御回路
技術分野
[0001] 本発明は、高周波信号を伝送する回路のピーキングを制御する技術に関する。
背景技術
[0002] 近年、コンピュータや通信分野にぉ 、て、処理されるべき情報量が増大して 、る。
この増大傾向にある情報量に対応するため、 LSI (Large Scale Integrated circuit)の 演算速度が高速化し、有線でのデジタルデータ送受信回路や、高周波無線装置の アナログ回路などで、高周波信号を伝送する必要が出てきた。例えば、高速なデー タ通信を行うデータ送信回路では、複数の低速なパラレル信号を高速なシリアル信 号に変換する必要がある。また、これらの回路の動作タイミングを決める高速なクロッ ク信号も必要〖こなる。一般に、データの通信レートが高い場合は、送信側の出力ドラ ィバの動作速度が速ぐそれに応じた高周波のクロック信号が必要になり、回路自体 の高速ィ匕が重要な課題である。
[0003] 例えば、高速なクロックを用いてデータ伝送を行う回路では、伝送するデータの信 号波形にピーキング (オーバーシュートなど）が発生する。ピーキングの発生によって 、信号波形が乱れたり、回路に耐圧以上の電圧が力かったりする。これを防止するた めに、従来技術では、インダクタを用いて、ピーキングを抑える「インダクタ'ピーキン グ」と呼ばれる方法が知られている。つまり、インダクタの値を最適化することによって 、伝送する信号の周波数に最適な特性にして、ピーキングを抑える方法である。
[0004] 例えば、特許文献 1に記載の半導体レーザ駆動回路では、差動増幅器の非反転 出力側および反転出力側の両方のプルアップ抵抗にインダクタを直列に接続するこ とで、オーバーシュートを減らす技術が紹介されて 、る。
特許文献 1 :特開 2002— 217483号公報
発明の開示
発明が解決しょうとする課題
[0005] ところが、ピーキングの状態は、回路の負荷抵抗、トランジスタの小信号パラメータ、 あるいは出力ノードの容量値などによって決まる。例えば、インダクタが最適値よりも 大きくなると、オーバー 'ピーキングと呼ばれる状態になり、伝送する信号波形が乱れ る。逆に、インダクタの値が最適値よりも小さくなると、周波数帯域が狭くなり、回路の 高速ィ匕に対応できなくなる。
[0006] 一般に、インダクタの値が最適値になるように回路設計を行うが、 LSIの製造後に変 更することは困難である。一方で、抵抗やトランジスタの小信号パラメータあるいは容 量などの値は、半導体の製造過程でのバラツキや LSIを動作させて 、る時の温度お よび電圧の変化などにより変動するため、最適なインダクタの値もまた変動する。。 このように、様々な要因によって最適なインダクタの値が変動し、常にピーキングが 生じないようなインダクタの最適値を設計時点で一意に決めることは難しい。特に、半 導体プロセスの微細化によって製造バラツキが大きくなると、品質の安定した量産品 を作ることは、益々、困難になる。
[0007] 上記課題に鑑み、本発明の目的は、回路素子や半導体プロセスなどの製造ばらつ き、或いは電源電圧や温度など動作環境の変化などがあっても、常に最適なピーキ ング制御を行うことができるピーキング制御回路を提供することである。
課題を解決するための手段
[0008] 本発明の一形態では、インダクタピーキング回路の出力部のピーキング量を検出 するピーキング検出部と、ピーキング検出部が検出したピーキング量に基づいてイン ダクタピーキング回路の回路パラメータを可変する制御信号生成部とを有する。 特に、インダクタピーキング回路は、出力部と電源との間に直列に挿入されたインダ クタおよび抵抗と、出力部と GNDとの間に並列に接続された容量とを有し、これらの インダクタと抵抗と容量とのそれぞれの値によって、出力部に発生するピーキングを 抑帘 Uすることができる。
[0009] ピーキング検出部が、出力部の信号をモニタして、ピーキング量を検出し、制御信 号生成部は、出力部のピーキング量が多い時は少なくなるように、逆に、特性が鈍つ て 、る時は、ピークを持ち上げるように回路のパラメータを制御する。
例えば、ピーキング検出部が検出したピーキング量をモニタして、ピーキング量が 少なくなるように抵抗の値や容量の値を可変する。或いは、抵抗の代わりにトランジス タのようなアクティブ素子を使用することによって、より精細な制御が可能となり、追従 性が速くなる。また、バラクタやトランジスタのバイアス電圧を可変することによって、 等価的に容量を可変することによって、電気的な制御が容易になる。さらに、制御信 号生成部は、ディジタル的に制御する。例えば、抵抗値や容量値をデジタル的に制 御することで、回路内のノイズの影響を受けにくくなり、制御値のリニアリティなども向 上することができる。
[0010] このように、本発明に係るピーキング制御回路は、常に、出力部のピーキング量を モニタしているので、回路素子やプロセスなど製造時のばらつきなど静的な原因によ るピーキングの発生だけでなぐ電源電圧や温度など動作環境の変化など動的な原 因によるピーキングの発生も抑制することができる。
本発明の別の一形態では、伝送路に挿入される本来の第 1のインダクタピーキング 回路とは別に、同じ回路構成の第 2のインダクタピーキング回路を設ける。第 2のイン ダクタピーキング回路には、テスト信号生成部と、第 2のインダクタピーキング回路の 出力部のピーキング量を検出するピーキング検出部と、ピーキング検出部が検出し たピーキング量に基づいて第 2のインダクタピーキング回路の回路パラメータを可変 する制御信号生成部とが設けられている。この制御信号生成部は、第 2のインダクタ ピーキング回路の回路パラメータを可変すると同時に、第 1のインダクタピーキング回 路の回路パラメータも同じように可変する。
[0011] このように、テスト用の信号を入力している第 2のインダクタピーキング回路の出力 部のピーキング量をモニタするので、本来の伝送路に挿入されている第 1のインダク タピーキング回路の出力部に余計な回路を付加せずに済む。その結果、本来の伝 送路の信号品質に悪い影響を与えることなぐ第 1のインダクタピーキング回路のピ 一キング制御を行うことができる。
[0012] 上述した形態における好ましい例では、ピーキング検出の前に周波数選択部を設 ける。周波数選択部は、出力部のモニタ信号を予め設定された周波数成分毎に分 離する。ピーキング検出部は、周波数選択部が分離した周波数毎に、ピーキングを 検出する。周波数毎に分離することによって、特定の周波数のピーキングだけを抑え ることができる。例えば、制御に影響を与えるような低周波数成分の信号を除去して、 ピーキング検出を行うことで、ピーキングの検出精度を向上することができる。
発明の効果
[0013] 本発明に係るピーキング制御回路は、回路素子や半導体プロセスなどの製造ばら つき、電源電圧あるいは温度などの動作環境の変化などがあっても、ピーキングが掛 力り過ぎたり、不足したりすることなぐ常に、安定した状態になるように制御することが できる。
図面の簡単な説明
[0014] [図 1]本発明に係るピーキング制御回路を適用するデータ伝送回路のブロック図であ る。
[図 2]インダクタピーキング回路の回路図である。
[図 3]インダクタピーキング回路の特性を説明するための説明図である。
[図 4]第 1および第 2の実施形態に係るピーキング制御回路の回路図である。
[図 5]可変抵抗の構成例を示す回路図である。
[図 6]可変容量コンデンサの構成例を示す回路図である。
[図 7]ピーク値検出回路の一例を示す回路図である。
[図 8]平均値検出回路の一例を示す回路図である。
[図 9]第 1の実施形態に係るピーキング制御回路におけるアナログ制御信号生成回 路の回路図である。
[図 10]第 2の実施形態に係るピーキング制御回路におけるアナログ制御信号生成回 路の回路図である。
[図 11]第 3の実施形態に係るピーキング制御回路の回路図である。
[図 12]複数のピーキングを有する場合の特性例を示す説明図である。
[図 13]第 4の実施形態に係るピーキング制御回路の回路図である。
[図 14]可変抵抗をデジタル的に構成した回路図である。
[図 15]可変容量コンデンサをデジタル的に構成した回路図である。
[図 16]第 5の実施形態に係るピーキング制御回路の回路図である。
[図 17]第 6の実施形態に係るピーキング制御回路の回路図である。
[図 18]シミュレーションによる周波数特性を示す説明図である。 [図 19]シミュレーションによるアイ波形を示す説明図ある。
発明を実施するための最良の形態
[0015] 本発明のいくつかの実施形態について説明する前に、先ず、各実施形態に共通の 技術について説明する。
本発明に係るピーキング制御回路は、データ伝送装置を構成する LSIなどにおい て、データを入出力するインターフェース回路やクロック分配回路などに使用される。 特に、インダクタピーキング回路をベースとし、回路パラメータを可変することで信号 波形のピーキング状態を制御する。
[0016] 図 1は、ネットワークスィッチなどデータ伝送用 LSI101のブロック図である。データ 伝送用 LSI101は、 N個の受信チャネル（1)から（N)と、 N個の送信チャネル（1)から (N)とを有する。 N個の受信チャネルの入口には、インターフェース回路 102が設け られ、ネットワーク側力も送られてくるデータを受信し、コアロジック 103に出力する。 また、 N個の送信チャネルの出口には、インターフェース回路 104が設けられ、コア口 ジック部 103が生成したデータをネットワーク側に送信する。
[0017] また、データ伝送用 LSI101内には、 PLL回路 105が設けられ、 LSI内に供給する クロックを生成する。生成されたクロックは、ノ ッファ B1力ら B7で構成するクロック分 配回路 106を介して、 N個の受信チャネル（1)から（N)および N個の送信チャネル（ 1)から (N)に供給される。
本発明に係るピーキング制御回路は、受信側のインターフェース回路 102、送信側 のインターフェース回路 104およびクロック分配回路 106などに用いられる。
[0018] 以下、インターフェース回路 102および 104や、クロック分配回路 106に適用するピ 一キング制御回路の実施形態について説明する。
(第 1の実施形態）
本実施形態の基本となるインダクタピーキング回路 201を図 2に示す。インダクタピ 一キング回路 201は、差動増幅器の回路をベースとし、非反転入力信号 inおよび反 転入力信号 inxからなる相補入力信号と、非反転出力信号 outおよび反転出力信号 outx力 なる相補出力信号とを有する。
[0019] 非反転入力信号 inは、 nMOS型のトランジスタ Tr21のゲートに入力される。トラン ジスタ Tr21のソースは、抵抗 R21とインダクタ L21を介して電源 (Vcc)に接続され、 非反転入力信号 inを反転した反転出力信号 outxを出力する。
同様に、 nMOS型のトランジスタ Tr22のソースは、抵抗 R22とインダクタ L22を介し て電源 (Vcc)に接続され、トランジスタ Tr22のゲートに入力された反転入力信号 inx を反転した非反転出力信号 outを出力する。
[0020] また、トランジスタ Tr21および Tr22のドレインは、 nMOS型のトランジスタ Tr23を 介して接地（GND)され、トランジスタ Tr23のゲートに与えられるバイアス電圧によつ て、トランジスタ Tr21および Tr22に流れるバイアス電流が制御される。
さらに、非反転出力信号 outおよび反転出力信号 outxには、出力容量を構成する コンデンサ C21および C22が GNDとの間にそれぞれ接続されている。
[0021] 相補入力信号を構成する非反転入力信号 inおよび反転入力信号 inxは、インダク タ L21および L22、抵抗 R21および R22、コンデンサ C21および C22によって決まる 回路特性で補正され、相補出力信号を構成する非反転出力信号 outおよび反転出 力信号 outxとして出力される。
ここで、インダクタピーキング回路 201の回路特性について説明する。インダクタピ 一キング回路 201は、インダクタ L21および L22、抵抗 R21および R22、コンデンサ C21および C22の定数の組み合わせで、図 3に示すような回路特性を持たせること 力 Sできる。同図において、横軸は周波数 (GHz)、縦軸はゲインを示している。例えば 、インダクタピーキング回路 201を通る NRZ方式の信号のビットレート力 0Gbpsの 時、信号の周波数成分は、点線 251で示した 20GHz付近を中心に広がる。この時、 インダクタピーキング回路 201の周波数特性力 曲線 252のような特性の場合、 20G Hz付近で信号が大きく減衰しているので、信号波形が鈍ってしまう。信号波形が鈍 ると、最悪の場合、データ誤りが生じる。
[0022] このため、データ伝送用 LSI101の設計時に、理想的な特性を示す曲線 253にな るように、インダクタ L21および L22、抵抗 R21および R22、コンデンサ C21および C 22の定数を設計する。ところが、半導体製造時のばらつきや使用時の温度変化など でピーキング状態が変わり、その結果、曲線 254に示すようなピーキングが生じる。最 悪の場合は、曲線 255に示すような巨大なピーキングが現れて、伝送する信号の品 質が著しく劣化してしまう。
[0023] そこで、図 4に示す本実施形態に係るピーキング制御回路 301は、 LSI製造後に、 或いは、 LSI動作中に、回路特性を可変できるようにし、製造時のばらつきや温度な ど LSIの使用環境が変化しても、安定したピーキング制御を可能とする。尚、図 4に おいて、図 2と同じ符号のものは同じものを示すので、説明は省略する。図 2の抵抗 R 21および R22の代わりに、可変抵抗 VR31および VR32を設け、図 2のコンデンサ C 21および C22の代わりに、可変容量コンデンサ VC31および VC32を設けた。さらに 、ピーク値検出回路 302と、アナログ制御信号生成回路 303とを設けた。ピーク値検 出回路 302は、相補出力信号を構成する非反転出力信号 outおよび反転出力信号 outxのピーク値を検出し、アナログ制御信号生成回路 303に出力する。アナログ制 御信号生成回路 303は、ピーク値検出回路 302が検出したピーク値と予め設定され た参照信号 304の値とを比較して、アナログ電圧による制御信号を生成し、可変抵 抗 VR31と VR32および可変容量コンデンサ VC31と VC32とに出力する。
[0024] ここで、可変抵抗 VR31の回路例を図 5に示す。尚、可変抵抗 VR32も同じ回路で 実現できる。可変抵抗 VR31の端子を alおよび bl、制御端子を clとすると、可変抵 抗回路 401のように構成できる。可変抵抗回路 401は、抵抗 R41の alと blの間に p MOS型のトランジスタ Tr41のソースとドレインを並列に接続する。制御端子 clに接 続されるトランジスタ Tr41のゲート電圧を可変すると、トランジスタ Tr41のソースとド レイン間の抵抗値が変化するので、抵抗 R41の alと blの間の抵抗値も変化する。例 えば、制御端子 clにかかる電圧を高くすると、トランジスタ Tr41のソースとドレイン間 の抵抗値は小さくなるので、 alと blの間の抵抗値は低くなる。逆に、制御端子 clに かかる電圧を低くすると、トランジスタ Tr41のソースとドレイン間の抵抗値は大きくなる ので、 alと blの間の抵抗値は高くなる。このようにして、可変抵抗 VR31および VR3 2を LSI内に構成することができる。
[0025] 次に、可変容量コンデンサ VC31および VC32の回路例を図 6に示す。可変容量コ ンデンサ VC31のコンデンサの端子を dlおよび el、制御端子を hiとすると、可変容 量回路 402のように構成できる。可変容量回路 402は、 nMOS型のトランジスタ Tr4 2と Tr43の 2個のトランジスタで構成する。トランジスタ Tr42のゲートを端子 dlとし、ソ ースとドレインを結合する。トランジスタ Tr43のソースにトランジスタ Tr42のソースとド レインとを接続し、トランジスタ Tr43のドレインを端子 elとする。この状態で、制御端 子 hiからトランジスタ Tr43のゲート電圧を可変すると、トランジスタ Tr42のソースとド レインに掛カる電圧が変化し、トランジスタ Tr42のゲートに対する容量も変化する。こ のようにして、可変容量コンデンサ VC31および VC32を LSI内に構成することができ る。
[0026] 次に、図 4のピーク検出回路 302の回路例を図 7に示す。ピーク検出回路 302は、 例えば、 nMOS型のトランジスタ Tr51と、抵抗 R51と、コンデンサ C51とで構成でき る。トランジスタ Tr51のソースは Vccに接続され、ドレイン力 信号 502を出力する。 また、ドレインと GNDの間には、並列に接続されたコンデンサ C51と抵抗 R51が接続 されている。
[0027] 図 4の非反転出力信号 out或いは反転出力信号 outxのモニタ信号 501は、トラン ジスタ Tr51のゲートに入力され、モニタ信号 501の電圧に応じた電圧がコンデンサ C51に保持される。ここで、コンデンサ C51に保持された電圧よりも低い電圧のモ- タ信号 501が入力された場合は、コンデンサ C51の保持電圧に影響を与えないので 、そのままコンデンサ C51の保持電圧をピーク値とする検出信号 502が出力される。
[0028] このように、ピーク検出回路 302は、モニタ信号 501のピーク電圧をコンデンサ C51 に保持し、ピーク電圧を検出信号 502として出力することができる。但し、並列に抵抗 R51が接続されて!ヽるので、コンデンサ C51と抵抗 R51とで決まる時定数によって、 一定時間が経過すると、コンデンサ C51の保持電圧は、抵抗 R51を介して放電する 。コンデンサ C51と抵抗 R51とで決まる時定数を、ピーキング制御したい時間間隔に 設定することで、インターフェース回路に流れる信号に応じたピーク電圧を検出する ことができる。尚、ピーク検出回路 302は、図 4に示す非反転出力信号 outおよび反 転出力信号 outxのそれぞれのピーク電圧を検出して、アナログ制御信号生成回路 3 03に出力する。ここで、非反転出力信号 outおよび反転出力信号 outxのそれぞれ のピーク電圧は、加算した値をピーク値としてもよいし、いずれか一方をピーク値とし ても構わない。
[0029] 或いは、ピーク検出回路 302の代わりに、図 8に示すような平均値検出回路 503の ように構成しても構わない。平均値検出回路 503は、図 4に示す非反転出力信号 out および反転出力信号 outxを分圧する抵抗 R52および R53と、出力電圧を安定させ るコンデンサ C52とで構成できる。非反転出力信号 outおよび反転出力信号 outxを 抵抗 R52および R53で分圧した平均値電圧は、検出信号 504として出力される。
[0030] ここで、相補信号を構成する非反転出力信号 outおよび反転出力信号 outxは、対 称的な信号波形を示すので、通常、検出信号 504の平均値は零になる。ところが、ピ 一キングが大きくなると、対称性が崩れる。例えば、反転出力信号 outxよりも大きなピ 一キング点 505が非反転出力信号 outに現れると、平均値がプラス側に振れるので、 検出信号 504もプラス側に振れる。逆に、非反転出力信号 ou りも大きなピーキン グ点 506が反転出力信号 outxに現れると、平均値がマイナス側に振れるので、検出 信号 504もマイナス側に振れる。
[0031] このようにして、図 4に示す非反転出力信号 outおよび反転出力信号 outxのピーク 電圧を検出することができる。尚、平均値検出回路 503の検出信号 504の絶対値を 取って、ピーク電圧を正の電圧値として出力するようにしても構わな 、。
次に、図 4に示すアナログ制御信号生成回路 303の回路の一例として、図 9にアナ ログ制御信号生成回路 303aの回路図を示す。アナログ制御信号生成回路 303aは 、抵抗 R61および R62、 nMOS型のトランジスタ Tr61、 Tr62、 Tr63とで構成される
[0032] アナログ制御信号生成回路 303aにおいて、トランジスタ Tr61および Tr62のソース は、それぞれ抵抗 R61および R62で Vccに接続されている。また、トランジスタ Tr61 および Tr62のドレインは、トランジスタ Tr63のソースに接続され、ゲート電圧 605に よって、 GNDに接地されたドレインに流れるバイアス電流を可変する。このように、ァ ナログ制御信号生成回路 303aは、非反転入力信号 in— aと反転入力信号 inx— aと の差分を、非反転出力信号 outおよび反転出力信号 outxに出力する差動増幅回路 を構成する。
[0033] ここで、非反転入力信号 in— aにピーク検出回路 302が出力するピーク電圧を入力 し、反転入力信号 inxに外部カゝら設定される参照電圧を入力する。この時、ピーク電 圧が参照電圧よりも高い場合は、非反転出力信号 outにはプラスの差分電圧が、反 転出力信号 outxにはマイナスの差分電圧がそれぞれ出力される。逆に、ピーク電圧 が参照電圧よりも低い場合は、非反転出力信号 outにはマイナスの差分電圧が、反 転出力信号 outxにはプラスの差分電圧がそれぞれ出力される。
[0034] 今、非反転出力信号 outがアナログ制御信号生成回路 303aの出力になるように、 図 4のアナログ制御信号生成回路 303を構成した場合、非反転出力信号 outは、可 変抵抗 VR31および VR32、可変容量コンデンサ VC31および VC32の制御信号と して入力される。例えば、可変抵抗 VR31および VR32を図 5のように構成した場合、 非反転出力信号 outの出力電圧がプラスに大きくなると、可変抵抗 VR31および VR 32の抵抗値は低くなる。また、可変容量コンデンサ VC31および VC32を図 6のよう に構成した場合、非反転出力信号 outの出力電圧がプラスに大きくなると、可変容量 コンデンサ VC31および VC32の容量は小さくなる。つまり、図 4の回路において、可 変抵抗 VR31および VR32の抵抗値が低くなると、トランジスタ Tr 21および Tr 22に 流れる電流が増え、ピーキングは高くなるが、周波数帯域が広くなる。同様に、可変 容量コンデンサ VC31および VC32の容量値が低くなると、負荷容量が減るのでピー キングの山は高くなるが、周波数帯域は広くなる。逆に、非反転出力信号 outの出力 電圧がマイナス側に大きくなると、可変抵抗 VR31および VR32の抵抗値や、可変容 量コンデンサ VC31および VC32の容量値は大きくなるので、ピーキングの山は低く なり、周波数帯域も狭くなる。
[0035] このように、ピーキングの山が大きくなると、ピーク検出回路 302の出力は大きくなる 。ピーク検出回路 302の出力が、アナログ制御信号生成回路 303に予め設定した参 照電圧より大きくなると、可変抵抗 VR31および VR32の抵抗値や、可変容量コンデ ンサ VC31および VC32の容量値が大きくなつて、ピーキングの山は低く抑えられる。 逆に、ピーキングの山が小さくなると、ピーク検出回路 302の出力は小さくなる。ピー ク検出回路 302の出力が、アナログ制御信号生成回路 303に設定した参照電圧より 小さくなると、可変抵抗 VR31および VR32の抵抗値や、可変容量コンデンサ VC31 および VC32の容量値が小さくなつて、ピーキングの山は高くなる方向に特性が動く 。つまり、ピーク検出回路 302の出力が、アナログ制御信号生成回路 303に設定した 参照電圧になるように自動制御することができる。この結果、 LSIの製造後に、回路 や装置に組み込んだ後で、アナログ制御信号生成回路 303に設定する参照電圧を 可変することによって、ピーキングの状態を自由に制御することが可能となる。
[0036] (第 2の実施形態）
次に、第 2の実施形態に係るピーキング制御回路について説明する。本実施形態 のピーキング制御回路は、図 4に示した第 1の実施形態のピーキング制御回路 301と 同じ構成である。第 1の実施形態と異なるのは、アナログ制御信号生成回路 303の構 成で、本実施形態のアナログ制御信号生成回路 303bの回路図を図 10に示す。
[0037] アナログ制御信号生成回路 303bは、 nMOS型のトランジスタ Tr71と pMOS型のト ランジスタ Tr72のペアおよび nMOS型のトランジスタ Tr73と pMOS型のトランジスタ Tr 74のペアでそれぞれ構成される 2つのインバータと、 2つのインバータのバイアス 電流を可変する nMOS型のトランジスタ Tr75とで構成される。
トランジスタ Tr71および Tr72のゲートには、非反転入力信号 in_bが入力され、ト ランジスタ Tr71のドレインとトランジスタ Tr72のソースとの接続点から反転出力信号 o utx_bが出力される。トランジスタ Tr73および Tr74のゲートには、反転入力信号 in _bが入力され、トランジスタ Tr73のドレインとトランジスタ Tr 74のソースとの接続点 から、反転入力信号 in— bを再反転した非反転出力信号 out— bが出力される。ここ で、非反転入力信号 in— bにピーク検出回路 302のピーク電圧を入力し、反転入力 信号 inx— bに参照電圧を入力する。この時、ピーク電圧が参照電圧よりも高い場合 は、非反転出力信号 out— bにはプラスの差分電圧力 反転出力信号 outx— bには マイナスの差分電圧がそれぞれ出力される。逆に、ピーク電圧が参照電圧よりも低い 場合は、非反転出力信号 out— bにはマイナスの差分電圧が、反転出力信号 outx —bにはプラスの差分電圧がそれぞれ出力される。
[0038] 今、非反転出力信号 out— bがアナログ制御信号生成回路 303bの出力になるよう に、図 4のアナログ制御信号生成回路 303を構成した場合、非反転出力信号 out— b は、可変抵抗 VR31および VR32、可変容量コンデンサ VC31および VC32の制御 信号として入力される。この場合は、第 1の実施形態のアナログ制御信号生成回路 3 03aと同様〖こ、可変抵抗 VR31および VR32の抵抗値が低くなると、トランジスタ Tr2 1および Tr22に流れる電流が増え、ピーキングの山は高くなるが、高周波まで周波 数帯域が広がる。同様に、可変容量コンデンサ VC31および VC32の容量値が低く なると、負荷容量が減るのでピーキングの山は高くなるが、周波数帯域は広くなる。 逆に、非反転出力信号 out— bの出力電圧がマイナス側に大きくなると、可変抵抗 V R31および VR32の抵抗値や、可変容量コンデンサ VC31および VC32の容量値は 大きくなるので、ピーキングの山は低くなり、周波数帯域が狭くなる。
[0039] このように、ピーキングの山が大きくなると、ピーク検出回路 302のピーク電圧は大 きくなる。ピーク検出回路 302のピーク電圧力 アナログ制御信号生成回路 303に予 め設定した参照電圧より大きくなると、可変抵抗 VR31および VR32の抵抗値や、可 変容量コンデンサ VC31および VC32の容量値が大きくなつて、ピーキングの山は低 く抑えられる。逆に、ピーキングの山が小さくなると、ピーク検出回路 302のピーク電 圧は小さくなる。ピーク検出回路 302のピーク電圧が、アナログ制御信号生成回路 3 03に設定した参照電圧より小さくなると、可変抵抗 VR31および VR32の抵抗値や、 可変容量コンデンサ VC31および VC32の容量値が小さくなつて、ピーキングの山は 高くなる方向に特性が動く。つまり、ピーク検出回路 302のピーク電圧が、アナログ制 御信号生成回路 303に設定した参照電圧になるように自動制御することができる。こ の結果、 LSIの製造後に、回路や装置に組み込んだ後で、アナログ制御信号生成回 路 303に設定する参照電圧を可変することによって、ピーキングの状態を自由に制 御することが可能となる。
[0040] (第 3の実施形態）
次に、第 3の実施形態に係るピーキング制御回路 801について、図 11を用いて説 明する。ピーキング制御回路 801は、インダクタ L21および L22だけではなぐトラン ジスタ Tr21のソースと反転出力信号 outxとの間にインダクタ L81を挿入し、トランジ スタ Tr22のソースと非反転出力信号 outとの間にインダクタ L82を挿入している。こ のように、複数の箇所にインダクタを設けることで、より細かい回路特性の調整が可能 となる。図 11の回路の場合、 2箇所にインダクタが挿入されているので、ピーキングの 共振点が 3つできる。
[0041] 例えば、図 11の非反転入力信号 inおよび反転入力信号 inxと、非反転出力信号 o utおよび反転出力信号 outxとの間の周波数特性は、図 12の曲線 810のようになる。 同図において、横軸は周波数 (GHz)、縦軸はゲインを表している。曲線 810の周波 数が低い方力も順に、点線円 811の 18GHz付近に最初のピーキングの山ができ、 点線円 812の 20GHz付近にピーキングの谷ができ、点線円 813の 28GHz付近に 3 つ目のピーキングの山ができる。このように、 3つの共振点が複雑な周波数特性を実 現する。例えば、 40Gbpsの NRZ信号を使用する回路において、回路の周波数特性 を 28GHz付近まで広げる必要がある場合、図 4の回路のように、 1箇所にし力インダ クタがない時は、ピーキングの山が一つできるだけなので、通常、 40Gbpsの信号の 中心となる 20GHz付近に大きなピーキングの山を持たせることになる。しかし、ピー キングの山を大きくすると、帯域は広がるが、信号波形の歪みが多くなつてしまうので 、好ましくない。
[0042] ところが、本実施形態のピーキング制御回路 801は、 2箇所にインダクタを配置して いるので、図 12に示すように、 18GHz付近と 28GHz付近とに小さなピーキングの山 を持たせることで、 1箇所のピーキングの山を極端に大きくすることなぐ 28GHz付近 の帯域まで伝送可能な特性を得ることができる。
一方で、複数の箇所にピーク値が現れるため、ピーク値の検出が難しくなる。そこで 、図 4のピーク値検出回路 302の代わりに、複数のピーク値を検出できるピーク値検 出回路 804を設けている。ピーク値検出回路 804には、バンドパスフィルタ 802から f Hおよび fLの 2つの周波数帯域の信号が入力される。
[0043] ここで、バンドパスフィルタ 802は、 2つのバンドパスフィルタを有し、外部から与えら れる周波数選択信号 803によって、 2つのバンドパスフィルタの特性をそれぞれ可変 することができる。制御する信号の周波数に応じて、例えば、 18GHz付近と 28GHz 付近の信号を通すように設定することができ、 18GHzを中心とする信号を fL信号とし て、 28GHzを中心とする信号を fH信号として、ピーク値検出回路 804に出力する。
[0044] バンドパスフィルタ 802から fLおよび fHの 2つの周波数帯域の信号を入力したピー ク値検出回路 804は、 fLの周波数帯域と fHの周波数帯域のそれぞれにピーク値検 出回路 302を設けた構成になっている。つまり、図 5に示す回路を 2系統設けることで 実現できる。
さらに、ピーク値検出回路 804は、例えば、掛かり過ぎ（+ 2点）、少し掛かり過ぎ（ + 1点）、最適 (0点）、少し不足気味（ 1点）、不足気味（ 2点）のような 3つの状態 に場合分けして、 2系統のピーク値に重み付けをする。重み付け後、各系統の評価 点の加算値をアナログ制御信号生成回路 303に出力する。
[0045] また、アナログ制御信号生成回路 303の動作は、第 1および第 2の実施形態と同様 に、可変抵抗 VR31、 VR32、可変容量コンデンサ VC31、 VC32などの値を可変す ることによって、 2系統のピーク値に重み付けをして加算した値力 予め設定された参 照電圧になるように、ピーキング状態が制御される。
尚、本実施形態では、分かり易いように、インダクタの挿入箇所や、バンドパスフィ ルタの特性を 2箇所とした力 複数の箇所であれば、同様に、制御することが可能で ある。
[0046] (第 4の実施形態）
第 4の実施形態に係るピーキング制御回路 901について図 13を用いて説明する。 ピーキング制御回路 901は、サンプル &ホールド回路 902と、 AZD変換器 903と、 アナログ制御信号生成回路 303と、デコーダ 905とで構成される。また、ピーキング 制御回路 901は、図 4の可変抵抗 VR31、 VR32および可変容量コンデンサ VC31、 VC32の制御をデジタル的に行う。尚、図 4と同じ符号のものは同じものを示す。
[0047] サンプル &ホールド回路 902は、非反転出力信号 outおよび反転出力信号 outx に流れる信号を、外部力も与えられるクロック信号 906に同期してサンプリングし、サ ンプリングした電圧値を保持する。
AZD変換器 903は、アナログ制御信号生成回路 303の出力電圧を Mビットのデ ジタルデータに変換し、デコーダ 905に出力する。
[0048] デコーダ 905は、 AZD変換器 903が出力する Mビットのデジタルデータを、デジタ ル可変抵抗 VR91、 VR92およびデジタル可変容量コンデンサ VC91、 VC92を制 御するのに適した Nビットのデジタルデータに変換する。尚、デジタル可変抵抗 VR9 1、 VR92およびデジタル可変容量コンデンサ VC91、 VC92は、図 4の可変抵抗 VR 31、 VR32および可変容量コンデンサ VC31、 VC32とは異なり、デジタル的に制御 できるようになつている。
[0049] ここで、デジタル可変抵抗 VR91回路構成例を図 14を用いて説明する。デジタル 可変抵抗 VR91の抵抗の端子を a2および b2、制御端子を c2とすると、例えば、デジ タル可変抵抗回路 910のように構成できる。尚、デジタル可変抵抗 VR92も同じ回路 で実現できる。
デジタル可変抵抗回路 910は、抵抗 R91から R93の Nビ個の抵抗に直列に N個の スィッチ SW91から SW93が接続され、デジタル可変抵抗 VR91の端子 a2と b2との 間に並列に接続されている。制御端子 c2に相当するのは、 N個のスィッチ SW91か ら 93のそれぞれのオンオフを制御する Nビットの制御入力である。例えば、 N個のス イッチをオンする数が増えると、並列に接続される抵抗も増えるので、端子 a2と b2の 間の抵抗値は低くなる。逆に、 N個のスィッチをオフする数が増えると、並列に接続さ れる抵抗が少なくなるので、端子 a2と b2の間の抵抗値は高くなる。このようにして、デ ジタル的に抵抗値を可変することができる。
[0050] デコーダ 905は、 AZD変換器 903が出力する Mビットのデジタルデータの値に応 じて、 N個のスィッチ SW91から 93をオンオフする個数が変わるように、論理演算を 行う。例えば、 AZD変換器 903が出力する Nビットのデジタルデータの値が最大の 時、 N個のスィッチを全てオフし、逆に、 Nビットのデジタルデータの値が最小の時、 N個のスィッチを全てオンするように論理演算する。この結果、アナログ制御信号生 成回路 303の出力が大きい場合、つまり、サンプル &ホールド回路 902が保持する ピーク電圧がアナログ制御信号生成回路 303の参照電圧より大きい場合は、 N個の スィッチの多くがオフされることになり、抵抗値が高くなつて、ピーキングの山を小さく する方向に制御される。逆に、サンプル &ホールド回路 902が保持するピーク電圧 がアナログ制御信号生成回路 303の参照電圧より小さ 、場合は、 Nビットのスィッチ の多くがオンされることになり、抵抗値が低くなつて、ピーキングの山を大きくする方向 に制御される。
[0051] 次に、デジタル可変容量コンデンサ VC91の回路例を図 15に示す。デジタル可変 容量コンデンサ VC91のコンデンサの端子を d2および e2、制御端子を h2とすると、 例えば、デジタル可変容量回路 912のように構成できる。尚、デジタル可変容量コン デンサ VC92も同じ回路で実現できる。
デジタル可変容量回路 912は、コンデンサ C91から C93の N個のコンデンサに直 列に N個のスィッチ SW94から SW96が接続され、可変容量コンデンサ VC91の端 子 d2と e2との間に並列に接続されている。制御端子 h2に相当するの力 N個のスィ ツチ SW94から SW96のそれぞれのオンオフを制御する Nビットの制御入力である。 尚、 N個のスィッチ SW94から SW96のオンオフ制御の論理は、可変抵抗回路 910 の N個のスィッチ SW91から SW93のオンオフ制御の論理と逆にしてある。例えば、 N個のスィッチ SW91から SW93は、論理，， 1"でオンし、 N個のスィッチ SW94から S W96は、論理" 0"でオンする。
[0052] つまり、 N個のスィッチをオンする数が増えると、並列に接続されるコンデンサも増え るので、端子 a2と b2の間の容量値は高くなる。逆に、 N個のスィッチをオフする数が 増えると、並列に接続されるコンデンサが少なくなるので、端子 a2と b2の間の容量値 は高くなる。
また、デコーダ 905は、デジタル可変抵抗 VR91および VR92と同様に動作し、 A ZD変換器 903が出力する Nビットのデジタルデータの値の大きさに応じて、 N個の スィッチ SW94から 96をオンオフする個数が変わるように、論理演算を行う。例えば、 AZD変換器 903が出力する Nビットのデジタルデータの値が最大の時、 N個のスィ ツチを全てオフし、逆に、デジタル値が最小の時、 Nビットのスィッチを全てオンするよ うに論理演算する。この結果、アナログ制御信号生成回路 303の出力が大きい場合 、つまり、サンプル &ホールド回路 902が保持するピーク電圧がアナログ制御信号生 成回路 303の参照電圧より大きい場合は、 Nビットのスィッチの多くがオフされること になり、容量値が高くなつて、ピーキングの山を小さくする方向に制御される。逆に、 サンプル &ホールド回路 902が保持するピーク電圧がアナログ制御信号生成回路 3 03の参照電圧より小さい場合は、 Nビットのスィッチの多くがオンされることになり、容 量値が低くなつて、ピーキングの山を大きくする方向に制御される。
[0053] このように、アナログ制御信号生成回路 303の出力電圧を AZD変換器 903および デコーダ 905によってデジタルデータに変換することによって、デジタル的に回路特 性を可変することができ、マイクロプロセッサによるソフトウェアによる制御が容易とな る。特に、デジタル的に行うことで、量産時のテストや調整が容易になり、データべ一 スによる製品の品質管理なども簡単に行うことができる。 [0054] (第 5の実施形態）
次に、第 5の実施形態に係るピーキング制御回路 921を図 16を用いて説明する。 ピーキング制御回路 921は、図 4のアナログ制御信号生成回路 303の代わりに、デ ジタル制御信号生成回路 923を設けて 、る。サンプル &ホールド回路 902で保持さ れたピーク電圧は、 AZD変換器 922で Mビットのデジタルデータに変換される。 M ビットのデジタルデータは、デジタル制御信号生成回路 922に入力され、 Mビットの ピーク電圧を示すデジタルデータと、マイクロプロセッサなどから与えられるデジタル 参照電圧 924とが比較され、ピーク電圧が参照電圧 924よりも大きい場合は、ピーキ ングの山を下げるように、デジタル可変抵抗 VR91、 VR92や、デジタル可変容量コ ンデンサ VC91、 VC92を可変する Nビットのデジタルデータを出力する。
[0055] 尚、 AZD変^ ^922でデジタルデータに変換されたピーク電圧と、デジタルデー タで設定される参照電圧とを比較して、その大小関係によって、デジタル可変抵抗 V R91、 VR92やおよびデジタル可変容量コンデンサ VC91、 VC92を可変する方法 は、第 4の実施形態と同じなので、説明を省略する。
このように、サンプル &ホールド回路 902で保持されたピーク電圧は、 AZD変換 器 922で Mビットのデジタルデータに変換した後は、全てデジタル的に処理すること ができ、第 4の実施形態に比べて、マイクロプロセッサによるソフトウェア制御がさらに 容易になる。
[0056] (第 6の実施形態）
次に、第 6の実施形態に係るピーキング制御回路 251を図 17を用いて説明する。 ピーキング制御回路 251は、非反転入力信号 inおよび反転入力信号 inxと、非反転 出力信号 outおよび反転出力信号 outxとの間の伝送回路 252にピーク値検出回路 を設けずに、制御用の可変抵抗 VR31と VR32、可変容量コンデンサ VC31と VC32 だけを設けている。 一方、本信号の伝送回路 252と同じ回路構成のレプリカ回路 2 53を設け、レプリカ回路 253力 、可変抵抗 VR31と VR32および可変容量コンデン サ VC31と VC32を制御する構成になっている。
[0057] レプリカ回路 253は、インダクタ L21b、 L22bと、可変抵抗 VR31b、 VR32bと、可 変容量コンデンサ VC31b、 VC32bと、 nMOS型のトランジスタ Tr21b、 Tr22b、 Tr 23bと、バンドパスフィルタ 801と、ピーク値検出回路 802と、アナログ制御電圧生成 回路 303と、テスト信号生成回路 254とで構成される。尚、図 4および図 11と同じ符 号のものは同じものを示す。
[0058] ここで、インダクタ L21bおよび L22bはインダクタ L21および L22と、可変抵抗 VR3 lbおよび VR32bは可変抵抗 VR31および VR32と、トランジスタ Tr2 lbから Tr23b はトランジスタ Tr21から Tr23と、可変容量コンデンサ VC31bおよび VC32bは可変 容量コンデンサ VC31および VC 32と、それぞれ同じ設計および同じ半導体プロセス で形成されている。
[0059] また、レプリカ回路 253は、基本的に図 11と同じ構成で、同じように動作する力 テ スト信号生成回路 254が生成するテスト信号を非反転入力信号 inと反転入力信号 in Xとに入力して動作する。
テスト信号生成回路 254は、例えば、 "0"、 "1"の交互符号や PRBS (疑似ランダム 符号)などの相補信号を生成して、トランジスタ Tr21bおよび Tr22bのゲートに入力 される。
[0060] 本実施形態に係るピーキング制御回路 251は、テスト信号生成回路 254が生成す るテスト信号に従って、レプリカ回路 253のアナログ制御信号生成回路 304は、可変 抵抗 VR31bおよび VR32b、可変容量コンデンサ VC31bおよび VC32bの値を制御 する。尚、この場合の動作に関しては、図 11と同じなので、説明を省略する。
レプリカ回路 253のアナログ制御信号生成回路 304が出力する制御信号は、レプリ 力回路 253の可変抵抗 VR31bおよび VR32b、可変容量コンデンサ VC3 lbおよび VC32bだけでなぐ本信号の伝送回路 252の可変抵抗 VR31および VR32、可変 容量コンデンサ VC31および VC32にも出力され、同じように可変する。例えば、レプ リカ回路 253〖こおいて、ピーキングを下げるために、可変抵抗 VR31bおよび VR32b の値を大きくする場合は、本信号の伝送回路 252の可変抵抗 VR31および VR32の 値も大きくする方向に制御する。同様に、可変容量コンデンサ VC31bおよび VC32b の値を大きくする場合は、本信号の伝送回路 252の可変容量コンデンサ VC31およ び VC32の値も大きくする方向に制御する。逆に、ピーキングを上げるために、可変 抵抗 VR31bおよび VR32bの値を小さくする場合は、本信号の伝送回路 252の可変 抵抗 VR31および VR32の値も小さくする方向に制御し、同様に、可変容量コンデン サ VC31bおよび VC32bの値を小さくする場合は、本信号の伝送回路 252の可変容 量コンデンサ VC31および VC32の値も小さくする方向に制御する。
[0061] このように、本信号の伝送回路 252の信号をモニタしてピーク値を検出することなく 、レプリカ回路 253のテスト信号生成回路 254が生成する信号によって、本信号の伝 送回路 252のピーキング制御を行うことができる。一般に、本信号の伝送路に、ピー ク値検出回路など余計な回路を付加すると、付加した回路によって本信号の特性が 変わってしまうという問題があり、本実施形態は、このような場合に適用することができ る。
[0062] また、レプリカ回路 253は、本信号回路 252と同じ半導体プロセスで同時に製造さ れるので、製造によるばらつきが少なくなる。また、温度など LSIを使用する環境も同 じなので、特性のばらつきは少なぐ本信号の伝送路からピーク値を検出する図 4の 構成に近い制御が可能となる。
尚、レプリカ回路 253は図 11の回路構成ではなぐその他の実施形態と同じ回路 構成でも構わない。
[0063] 最後に、本発明に係るピーキング制御回路の効果について、シミュレーション結果 を用いて説明する。図 18は、最適なピーキング制御を行った場合と、ピーキング制御 を行わない場合のインダクタピーキング回路の周波数特性をシミュレーションした結 果を示している。尚、横軸は周波数 (GHz)、縦軸はゲイン (dB)を示す。
図 18において、周波数波形 851は、最適なピーキング制御を行った場合の周波数 特性で、 10GHz付近力 緩やかに減衰する最適な特性が得られている。これに対し て、波形 852は、過剰なピーキングが力かっている場合の周波数特性で、 10GHz付 近から大きな山が生じている。また、波形 853は、ピーキングが足りない場合の周波 数特性で、 10GHz付近手前力も大きく減衰する特性になって 、る。
[0064] 図 19は、最適なピーキング制御を行った場合と、ピーキング制御を行わない場合 の信号のアイ波形をシミュレーションした結果を示している。尚、横軸は時間（psec)、 縦軸は電圧 (V)を示し、状態 A、状態 B、状態 Cは同じ時間軸である。
図 19において、状態 Aは、ピーキングが足りない場合のアイ波形で、信号波形が鈍 つているためアイの開きが悪ぐ最悪の場合、データ誤りを起こしてしまう。状態 Bは、 最適なピーキング制御を行った場合のアイ波形で、 0. 6Vから 1. 2Vの信号電圧間 でアイがきれいに開いており、品質の高いデータ伝送が可能となる。一方、状態 ま 、過剰なピーキングが力かっている場合のアイ波形で、 1. 2Vを超える信号の乱れが 生じており、回路への影響が大きくなる。
[0065] このように、本発明に係るピーキング制御回路は、回路素子や半導体プロセスなど の製造ばらつき、電源電圧あるいは温度などの動作環境の変化などがあっても、ピ 一キングが掛カり過ぎたり、不足したりすることなぐ常に、安定した状態になるように 制御することができるので、データ誤りのない品質の高いデータ伝送が可能となる。 以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例 は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱し ない範囲で変形可能であることは明らかである。
産業上の利用可能性
[0066] 本発明は、 LSI内で高周波信号を伝送する際のピーキングを制御する回路に適用 できる。

Claims

請求の範囲
[1] インダクタピーキング回路と、
前記インダクタピーキング回路の出力部のピーキング量を検出するピーキング検出 部と、
前記ピーキング検出部が検出した前記ピーキング量に基づいて前記インダクタピ 一キング回路の回路パラメータを可変する制御信号生成部と
を有することを特徴とするピーキング制御回路。
[2] 請求項 1記載のピーキング制御回路において、
前記インダクタピーキング回路は、前記出力部と電源との間に直列に挿入されたィ ンダクタおよび抵抗と、前記出力部と GNDとの間に並列に接続された容量と を有することを特徴とするピーキング制御回路。
[3] 請求項 2記載のピーキング制御回路にぉ 、て、
前記制御信号生成部は、前記ピーキング検出部が検出した前記ピーキング量力 前記ピーキング量が少なくなるように前記抵抗の値を可変することを特徴とするピー キング制御回路。
[4] 請求項 3記載のピーキング制御回路にぉ 、て、
第 1のトランジスタを設け、
前記抵抗に並列に前記第 1のトランジスタのソースとドレインを接続し、 前記制御信号生成部は、前記ピーキング検出部が検出した前記ピーキング量力 前記ピーキング量が少なくなるように前記第 1のトランジスタのゲート電圧を可変する ことを特徴とするピーキング制御回路。
[5] 請求項 2記載のピーキング制御回路にぉ 、て、
前記制御信号生成部は、前記ピーキング検出部が検出した前記ピーキング量力 前記ピーキング量が少なくなるように前記容量の値を可変することを特徴とするピー キング制御回路。
[6] 請求項 5記載のピーキング制御回路にぉ 、て、
前記容量をバラクタで構成し、
前記制御信号生成部は、前記ピーキング検出部が検出した前記ピーキング量力 前記ピーキング量が少なくなるように前記バラクタの制御電圧を可変することを特徴と するピーキング制御回路。
[7] 請求項 5記載のピーキング制御回路にぉ 、て、
第 2と第 3のトランジスタを設け、
前記第 2のトランジスタのソースおよびドレインを前記第 3のトランジスタのソースに 接続し、前記容量の代わりに前記第 2のトランジスタのゲートと前記第 3のトランジスタ のドレインとを接続し、
前記制御信号生成部は、前記ピーキング検出部が検出した前記ピーキング量から 前記ピーキング量が少なくなるように前記第 3のトランジスタのゲート電圧を可変する ことを特徴とするピーキング制御回路。
[8] 請求項 1記載のピーキング制御回路にぉ 、て、
前記ピーキング検出部をピーク電圧を検出する回路で構成することを特徴とするピ 一キング制御回路。
[9] 請求項 1記載のピーキング制御回路にぉ 、て、
前記ピーキング検出部に周波数選択部を設け、
前記ピーキング検出部は、前記周波数選択部が出力する周波数毎にピーキング量 を検出することを特徴とするピーキング制御回路。
[10] 請求項 1記載のピーキング制御回路において、
前記制御信号生成部は、ディジタル的に制御することを特徴とするピーキング制御 回路。
[11] 第 1のインダクタピーキング回路と、
テスト信号生成部と、
前記テスト信号生成部が出力するテスト信号を入力する第 2のインダクタピーキング 回路と、
前記第 2のインダクタピーキング回路の出力部のピーキング量を検出するピーキン グ検出部と、
前記ピーキング検出部が検出した前記ピーキング量に基づ!、て前記第 1および第 2のインダクタピーキング回路の回路パラメータを可変する制御信号生成部と を有することを特徴とするピーキング制御回路。
請求項 11記載のピーキング制御回路にぉ 、て、
前記ピーキング検出部に周波数選択部を設け、
前記ピーキング検出部は、前記周波数選択部が出力する周波数別にピ' を検出することを特徴とするピーキング制御回路。
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