CN118176666A - 相位插值电路 - Google Patents

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CN118176666A CN202280072938.7A CN202280072938A CN118176666A CN 118176666 A CN118176666 A CN 118176666A CN 202280072938 A CN202280072938 A CN 202280072938A CN 118176666 A CN118176666 A CN 118176666A
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石田智大
久保俊一
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THine Electronics Inc
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Abstract

相位插值电路(1)的电流控制部(10)具备具有共同结构的M个切片电路(60B0～60BM－1)。各切片电路(60Bm)包括选择器(61)、PMOS晶体管(62)、NMOS晶体管(63)、PMOS晶体管(64)、NMOS晶体管(65)、第1待机电压设置电路(70)和第2待机电压设置电路(80)。第1待机电压设置电路(70)具有经由根据来自选择器(61)的输出信号而设定导通/截止的开关来连接第1节点N1和电压源的结构，在开关为导通状态时，通过辅助性地对第1节点N1的寄生电容进行充放电来将第1节点N1设置为待机电压。

Description

相位插值电路
技术领域
本发明涉及可扩展INV型相位插值电路。
背景技术
相位插值电路能够输入相位互不相同的多个(多数情况下为两个)信号，并输出根据这些多个输入信号对相位进行了插值的信号。例如，相位插值电路在时钟/数据/恢复电路中用作生成表示数据采样的时机的时钟的电路，通过调整该时钟的相位，能够调整数据采样的时机。另外，相位插值电路也用于交错型模拟－数字转换电路或EYE监视电路等。
相位插值电路大致分为电流模式逻辑(CML)型和反相器(INV)型(参照非专利文献1)。与CML型相位插值电路相比，INV型相位插值电路的相位插值的线性差，另一方面，适合在低电压源下使用，具有低功耗且小型的优点。根据包括相位插值电路的系统，优选使用某类型的相位插值电路。
例如，为了在以频率30GHz左右的时钟进行动作的接收器电路中实现低功耗化，需要比20nm左右更微细的制造工艺节点。制造工艺越微细，电路动作时的电源电压越低。在CML型相位插值电路中，由低电压源产生的电压的余度不足容易造成问题，其结果，相位精度恶化。因此，在高速动作的情况下，优选使用INV型相位插值电路。
INV型相位插值电路有几个结构，提出了用于改善相位插值的线性的结构(参照非专利文献2)。在INV型相位插值电路中，目前广泛利用的电路也是通过电流源控制流过反相器的电流的大小的可扩展INV型相位插值电路。
现有技术文献
非专利文献
非专利文献1：Satoshi Kumaki,etal.,“AO.5V6－bit Scalable PhaseInterpolator,”IEEE,pp.1019－1022,(2010)。
非专利文献2：Daniel Junehee Lee,etal.,“Architecturesand DesignTechniques of Digital Time Interpolators,”2018 3rd International Conferenceon Integrated Circuits and Microsystems,pp.15－20(2018)。
发明内容
本发明要解决的课题
可扩展INV型相位插值电路虽然在INV型相位插值电路中相位插值的线性优异，但期望进一步改善线性。特别是随着信号的高速化，强烈希望改善相位插值电路中的相位插值的线性。
本发明是为了解决上述问题而完成的，其目的在于提供一种改善了相位插值的线性的可扩展INV型相位插值电路。
用于解决课题的手段
根据本公开的相位插值电路是可扩展INV型相位插值电路，其包括电流控制部，该电流控制部包括多个切片电路，该多个切片电路从输出端输出与从相位互不相同的多个输入信号中选择出的信号对应的电流信号，并且输出基于多个输入信号对相位进行了插值的信号。
在本公开的第1方式中，多个切片电路各自包括：(1)选择器，其基于选择信号从多个输入信号中选择而输出任意信号；(2)PMOS晶体管，其具有被输入从选择器输出的信号的栅极、漏极和连接到高电位提供端的源极；以及(3)NMOS晶体管，其具有被输入从选择器输出的信号的栅极、漏极和连接到低电位提供端的源极；(4)设置在NMOS晶体管的漏极与输出端之间的第1电流源；(5)设置在NMOS晶体管的漏极与输出端之间的第2电流源；(6)第1待机电压设置电路，其通过对位于PMOS晶体管的漏极与第1电流源之间的第1节点的寄生电容进行充放电，将第1节点设置为待机电压；(7)第2待机电压设置电路，其通过对位于NMOS晶体管的漏极与第2电流源之间的第2节点的寄生电容进行充放电，将第2节点设置为待机电压。
在本公开的第2方式中，多个切片电路各自包括：(1)选择器，其基于选择信号从多个输入信号中选择而输出任意信号；(2)PMOS晶体管，其具有被输入从选择器输出的信号的栅极、源极和连接到输出端的漏极；(3)NMOS晶体管，其具有被输入从选择器输出的信号的栅极、源极和连接到输出端的漏极；(4)设置在PMOS晶体管的源极与高电位提供端之间的第1电流源；(5)设置在NMOS晶体管的源极与低电位提供端之间的第2电流源；(6)第1待机电压设置电路，其通过对PMOS晶体管的源极与第1电流源之间的第1节点处的寄生电容进行充放电，将第1节点设置为待机电压；(7)第2待机电压设置电路，其通过对NMOS晶体管的源极与第2电流源之间的第2节点处的寄生电容进行充放电，将第2节点设置成待机电压。
在本公开的第1方式或第2方式中，优选地，第1待机电压设置电路包括设置在低电位提供端与第1节点之间的NMOS晶体管，将从选择器输出的信号输入到NMOS晶体管的栅极。第2待机电压设置电路优选包括设置在高电位提供端与第2节点之间的PMOS晶体管，将从选择器输出的信号输入到该PMOS晶体管的栅极。
或者，在本公开的第1方式或第2方式中，第1待机电压设置电路包括：第1电阻器和第2电阻器，它们串联地设置在高电位提供端与低电位提供端之间；第1NMOS晶体管，其设置在如下连接点与第1节点之间，该连接点是第1电阻器与第2电阻器之间的连接点；以及第2NMOS晶体管，其相对于第1电阻器和第2电阻器串联地设置，将从选择器输出的信号输入到第1NMOS晶体管及第2NMOS晶体管各自的栅极。串联地设置在高电位提供端与低电位提供端之间的第3电阻器和第4电阻器；第1PMOS晶体管，其设置在如下连接点与第2节点之间，该连接点是第3电阻器与第4电阻器之间的连接点；和第2PMOS晶体管，其相对于第3电阻器和第4电阻器串联地设置，将从选择器输出的信号输入到第1PMOS晶体管及第2PMOS晶体管各自的栅极。
或者，在本公开的第1方式或第2方式中，优选的是，第1待机电压设置电路包括第1电压跟随放大器，该第1电压跟随放大器输入切片电路的输出端的电位，以及设置在第1电压跟随放大器的输出端与第1节点之间的NMOS晶体管，将从选择器输出的信号输入到NMOS晶体管的栅极。第2待机电压设置电路包括：第2电压跟随放大器，其输入切片电路的输出端的电位；和设置在第2电压跟随放大器的输出端与第2节点之间的PMOS晶体管，优选将从选择器输出的信号输入到该PMOS晶体管的栅极。
在这种情况下，多个切片电路各自也可以包括公共的电压跟随放大器作为第1电压跟随放大器和第2电压跟随放大器。或者，电流控制部也可以构成为，作为多个切片电路各自的第1电压跟随放大器而包括第1公共的电压跟随放大器，作为多个切片电路各自的第2电压跟随放大器而包括第2公共的电压跟随放大器。或者，电流控制部也可以是作为多个切片电路各自的第1电压跟随放大器和第2电压跟随放大器而包括公共的电压跟随放大器。
在本公开的第3方式中，多个切片电路各自包括：(1)选择器，其基于选择信号从多个输入信号中选择而输出任意信号；(2)PMOS晶体管，其具有输入从选择器输出的信号的栅极、漏极和连接到高电位提供端的源极；(3)NMOS晶体管，其具有输入从选择器输出的信号的栅极、漏极和连接到低电位提供端的源极；(4)设置在PMOS晶体管的漏极与输出端之间的第1电流源；以及(5)设置在NMOS晶体管的漏极与输出端之间的第2电流源，PMOS晶体管的漏极和NMOS晶体管的漏极相互连接。
在本公开的第1至第3方式中，相位插值电路还可以包括：(a)滤波器，其包括电容部，输出与电容部的蓄积电荷量对应的电压信号，该电容部根据从电流控制部的多个切片电路输出的电流信号的总和而被充放电；以及(b)波形整形部，其对从滤波器输出的电压信号进行波形整形，输出该波形整形后的信号。
发明效果
根据本公开，可以提供改善了相位插值的线性的可扩展INV型相位插值电路。
附图说明
图1是表示相位插值电路1的结构的图。
图2是表示相位插值电路1的电流控制部10的结构的图。
图3是表示电流控制部10的切片电路60Am的结构的图。
图4是表示电流控制部10的切片电路60Bm的结构的图。
图5是表示电流控制部10的切片电路60Bm的电路结构例的图。
图6是表示电流控制部10的切片电路60Bm的电路结构例的图。
图7是表示电流控制部10的切片电路60Bm的电路结构例的图。
图8是表示电流控制部10的切片电路60Bm的电路结构例的图。
图9是表示电流控制部10的切片电路60Cm的结构的图。
图10是表示电流控制部10的切片电路60Dm的结构的图。
图11是表示电流控制部10的切片电路60Dm的电路结构例的图。
图12是表示电流控制部10的切片电路60Dm的电路结构例的图。
图13是表示电流控制部10的切片电路60Dm的电路结构例的图。
图14是表示电流控制部10的切片电路60Dm的电路结构例的图。
图15是表示电流控制部10的切片电路60Em的结构的图。
图16是表示相位插值电路1的滤波器20的电路结构例的图。
图17是表示相位插值电路1的滤波器20的另一电路结构例的图。
图18是表示相位插值电路1的波形整形部30的电路结构例的图。
图19是表示相位插值电路1的偏置电压提供部40的电路结构例的图。
图20是表示相位插值电路2的结构的图。
图21是表示在比较例的相位插值电路中输入了8GHz的输入信号时从滤波器输出的电压信号的时间变化的图。
图22是表示在比较例的相位插值电路中输入32GHz的输入信号时从滤波器输出的电压信号的时间变化的图。
图23是表示在实施例的相位插值电路中输入了8GHz的输入信号时从滤波器输出的电压信号的时间变化的图。
图24是表示在实施例的相位插值电路中输入32GHz的输入信号时从滤波器输出的电压信号的时间变化的图。
图25是表示比较例和实施例各自的PI码与输出相位之间的关系的曲线图。
图26是表示使用由输出相位对于PI码具有理想线性的相位插值电路进行相位插值而输出的时钟时得到的眼图的图。
图27是表示使用由比较例的相位插值电路进行相位插值而输出的时钟时得到的眼图的图。
图28是表示使用由实施例的相位插值电路进行相位插值而输出的时钟时得到的眼图的图。
图29是表示电流控制部10的切片电路60m的电路结构例的图。
图30是表示具备多个切片电路的电流控制部10的结构的图。
具体实施方式
以下，参照附图详细说明用于实施本发明的方式。另外，在附图的说明中，对同一要素标注同一符号，省略重复的说明。本发明并不限定于这些例示，由权利要求书表示，包括与权利要求书等同的意思和范围内的所有变更。
图1是表示相位插值电路1的结构的图。相位插值电路1具备电流控制部10、滤波器20、波形整形部30以及偏置电压提供部40。图2是表示相位插值电路1的电流控制部10的结构的图。
电流控制部10包括多个(M个)切片电路600～60M－1。M个切片电路600～60M－1各自具有共同的结构，共同输入相位互不相同的多个输入信号，并且共同输入偏置电压BIASp、BIASn。各切片电路60m输入的相位互不相同的输入信号的数量在多数情况下为2个。在以下的说明中，对各切片电路60m输入2个输入信号IN1、IN2。M为2以上的整数，m为0以上且小于M的整数。
M个切片电路600～60m－1中的第m切片电路60m输入选择信号SEL<m>。切片电路60m根据选择信号SEL<m>从输入信号IN1、IN2中选择任意信号，从输出端输出与该选择的信号对应的电流信号。M个切片电路600～60M－1的输出端是公共的，电流控制部10输出从M个切片电路600～60M－1输出的电流信号的总和。
滤波器20包括根据从电流控制部10输出的电流信号进行充放电的电容部，输出与该电容部的蓄积电荷量对应的电压信号。滤波器20的电容部的一端与电流控制部10的输出端连接，电容部的另一端与接地电位提供端连接。波形整形部30对从滤波器20输出的电压信号进行波形整形，从输出端OUT输出该波形整形后的信号。偏置电压提供部40将偏置电压BIASp，BIASn供给M个切片电路600～60M－1。
以下，对电流控制部10的切片电路60m的电路结构例进行说明。图3是表示电流控制部10的切片电路60Am的结构的图。该图所示的切片电路60Am具备选择器61、PMOS晶体管62、NMOS晶体管63、PMOS晶体管64以及NMOS晶体管65。另外，PMOS晶体管是指P沟道金属氧化物半导体晶体管，NMOS晶体管是指N沟道金属氧化物半导体晶体管，这些晶体管是场效应晶体管。
选择器61输入相位互不相同的2个输入信号IN1、IN2，并且输入选择信号SEL<m>。选择器61根据选择信号SEL<m>从输入信号IN1、IN2中选择任意信号，将该选择的信号提供给PMOS晶体管62和NMOS晶体管63各自的栅极。
PMOS晶体管62的源极与高电位(电源电位)提供端连接。PMOS晶体管62的栅极被输入从选择器61输出的信号。PMOS晶体管62的漏极与PMOS晶体管64的源极连接。
NMOS晶体管63的源极与低电位(接地电位)提供端连接。NMOS晶体管63的栅极被输入从选择器61输出的信号。NMOS晶体管63的漏极与NMOS晶体管65的源极连接。
PMOS晶体管62及NMOS晶体管63分别是根据从选择器61输出而输入到栅极的信号来设定导通/截止的开关。在从选择器61输出的信号为H电平时，PMOS晶体管62成为截止状态，NMOS晶体管63成为导通状态。相反，在从选择器61输出的信号为L电平时，PMOS晶体管62成为导通状态，NMOS晶体管63成为截止状态。
PMOS晶体管64和NMOS晶体管65各自的漏极与切片电路60Am的输出端连接。PMOS晶体管64的栅极被输入偏置电压BIASp。PMOS晶体管64是设置在PMOS晶体管62的漏极与输出端之间的第1电流源。NMOS晶体管65的栅极被输入偏置电压BIASn。NMOS晶体管65是设置在NMOS晶体管63的漏极与输出端之间的第2电流源。
在PMOS晶体管62为导通状态且NMOS晶体管63为截止状态时，作为第1电流源的PMOS晶体管64的电流I1从电源电位提供端经由PMOS晶体管62、64流向输出端。相反，在PMOS晶体管62为截止状态，NMOS晶体管63为导通状态时，作为第2电流源的NMOS晶体管65的电流I2从输出端经由NMOS晶体管65、63流向接地电位提供端。
从各切片电路60Am输出的电流信号是电流I1(从电源电位提供端向输出端的电流)和电流I2(从输出端向接地电位提供端的电流)中的任意的电流，与来自选择器61的输出信号的电平对应。电流I1和电流I2之间的切换的时机成为来自选择器61的输出信号的电平转变的时机。即，从各切片电路60Am输出的电流信号(I1、I2)由选择信号SEL<m>决定。
从电流控制部10向滤波器20输出的电流信号成为分别从M个切片电路60A0～60AM－1输出的电流信号的总和。从电流控制部10输出的电流信号的相位由选择器61选择输入信号IN1的切片电路的个数与选择器61选择输入信号IN2的切片电路的个数之比决定。即，从电流控制部10输出的电流信号的相位与输入到各切片电路60Am的选择信号SEL<m>对应。并且，来自相位插值电路1的输出信号的相位与从电流控制部10输出的电流信号通过滤波器20而得到的电压信号对应。
在如上所述的相位插值电路1的电流控制部10中，在PMOS晶体管62的漏极与PMOS晶体管64的源极之间的第1节点N1处存在寄生电容。另外，在NMOS晶体管63的漏极与NMOS晶体管65的源极之间的第2节点N2处也存在寄生电容。节点N1、N2的寄生电容在电流I1和电流I2之间切换时，流入或流出充电电流而进行充放电。
其未期望的寄生电容充电电流流过的期间是电流I1与电流I2之间的过渡期间，成为与电流I1和电流I2均不同的电流状态即中间状态。该中间状态持续到寄生电容被充分充放电而不流过寄生电容充电电流为止。
并且，由于产生该中间状态，来自相位插值电路1的输出信号的相位与要根据选择信号SEL<0>～SEL<M－1>设定的期望的相位不同，相位插值的线性破坏。信号越高速，因寄生电容充电电流引起的相位插值的线性的破坏越大。相位插值的线性的破坏根据系统有时会产生大的问题。另外，相位插值的线性是与选择信号SEL<0>～SEL<M－1>对应的PI码和输出相位之间的线性，是表示相位插值的精度的指标。
图4是表示电流控制部10的切片电路60Bm的结构的图。该图所示的切片电路60Bm除了图3所示的切片电路60Am的结构之外，还具有第1待机电压设置电路70和第2待机电压设置电路80。该切片电路60Bm消除上述节点N1、N2的寄生电容的充电电流引起的问题，实现相位插值的线性的改善。
第1待机电压设置电路70具有经由根据来自选择器61的输出信号而设定导通/截止的开关来连接第1节点N1和电压源的结构，在开关为导通状态时，通过辅助性地对第1节点N1的寄生电容进行充放电来将第1节点N1设置为待机电压。
第2待机电压设置电路80具有经由根据来自选择器61的输出信号而设定导通/截止的开关来连接第2节点N2和电压源的结构，在开关为导通状态时，通过辅助性地对第2节点N2的寄生电容进行充放电，将第2节点N2设置为待机电压。
包括这样的切片电路60Bm的相位插值电路1通过由第1待机电压设置电路70对第1节点N1的寄生电容进行充放电，将第1节点N1设置为待机电压，并且通过由第2待机电压设置电路80对第2节点N2的寄生电容进行充放电，将第2节点N2设置为待机电压，从而能够改善PI码与输出相位之间的线性。
图5～图8是表示在图4所示的切片电路60Bm的结构中第1待机电压设置电路70和第2待机电压设置电路80的具体电路结构的图。
在图5所示的电路结构例的切片电路60Bm中，第1待机电压设置电路70包括NMOS晶体管71，第2待机电压设置电路80包括PMOS晶体管81。各自的待机电压大致是接地电位和电源电位。NMOS晶体管71和PMOS晶体管81分别是根据来自选择器61的输出信号来设定导通/截止的开关。
NMOS晶体管71设置在接地电位提供端与第1节点N1之间，将来自选择器61的输出信号输入到栅极。NMOS晶体管71在导通状态时将第1节点N1设置为规定的待机电压，从而降低从PMOS晶体管64流向第1节点N1的寄生电容的充电电流。
PMOS晶体管81设置在电源电位提供端与第2节点N2之间，将来自选择器61的输出信号输入到栅极。PMOS晶体管81在导通状态时将第2节点N2设置为规定的待机电压，从而降低从NMOS晶体管65流向第2节点N2的寄生电容的充电电流。
NMOS晶体管71和PMOS晶体管81仅起到将节点N1、N2设置为规定的待机电压的作用，因此与其他MOS晶体管相比尺寸也可以较小。在这种情况下，可以减小在半导体基板上形成时的布局面积的增加的缺点。
在图6所示的电路结构例的切片电路60Bm中，第1待机电压设置电路70包括NMOS晶体管71、72(第1NMOS晶体管71、第2NMOS晶体管72)和电阻器73、74(第1电阻器73、第2电阻器74)，第2待机电压设置电路80包括PMOS晶体管81、82(第1PMOS晶体管81、第2PMOS晶体管82)和电阻器83、84(第3电阻器83、第4电阻器84)。NMOS晶体管71、72和PMOS晶体管81、82是根据来自选择器61的输出信号来设定导通/截止的开关。
在第1待机电压设置电路70中，NMOS晶体管72及电阻器73、74串联设置在电源电位提供端与接地电位提供端之间。NMOS晶体管71设置在电阻器73、74的连接点与第1节点N1之间。NMOS晶体管71、72各自的栅极被输入来自选择器61的输出信号。在NMOS晶体管71、72为导通状态时，与电阻器73、74的电阻值之比对应的电压值被提供给第1节点N1，第1节点N1被设置为规定的待机电压。在NMOS晶体管71、72为截止状态时，在串联连接的电阻器73，74中不流过电流。
在第2待机电压设置电路80中，PMOS晶体管82和电阻器83、84串联设置在电源电位提供端与接地电位提供端之间。PMOS晶体管81设置在电阻器83、84的连接点与第2节点N2之间。PMOS晶体管81、82各自的栅极被输入来自选择器61的输出信号。在PMOS晶体管81、82为导通状态时，与电阻器83、84的电阻值之比对应的电压值被提供给第2节点N2，第2节点N2被设置为规定的待机电压。在PMOS晶体管81、82为截止状态时，在串联连接的电阻器83、84中不流过电流。
在该切片电路60Bm中，由于可以使设置在节点N1、N2上的待机电压不达到电源电位或接地电位，所以可以缩短在来自选择器61的输出信号的电平转变时，到切片电路60Bm的输出电流稳定为止所需的时间。电阻器73和电阻器74的电阻值比，以及电阻器83和电阻器84的电阻值比，优选使节点N1、N2的电位成为与来自选择器61的输出信号的电平转变时的切片电路60Bm的输出端的电位相同的程度。
在图7所示的电路结构例的切片电路60Bm中，第1待机电压设置电路70包括NMOS晶体管71和放大器90，第2待机电压设置电路80包括PMOS晶体管81和放大器90。第1待机电压设置电路70和第2待机电压设置电路80在该图中共享一个放大器90，但也可以独立地包括放大器。NMOS晶体管71和PMOS晶体管81是根据来自选择器61的输出信号来设定导通/截止的开关。
放大器90的非反相输入端子与切片电路60Bm的输出端连接。放大器90的反相输入端子和输出端相互连接。放大器90是电压跟随放大器。NMOS晶体管71设置在放大器90的输出端与第1节点N1之间。NMOS晶体管71的栅极被输入来自选择器61的输出信号。PMOS晶体管81设置在放大器90的输出端与第2节点N2之间。PMOS晶体管81的栅极被输入来自选择器61的输出信号。
在该切片电路60Bm中，能够使在节点N1、N2设置的待机电压与切片电路60Bm的输出端的电位相同，所以能够缩短到切片电路60Bm的输出电流稳定为止所需的时间。
在图8所示的电路结构例中，相对于图7所示的电路结构例，M个切片电路60B0～60BM－1共享一个放大器90。通过采用这样的结构，能够减小在半导体基板上形成时的布局面积增加的缺点。
另外，作为电压跟随放大器的放大器90的设置方法有以下几种方式。
M个切片电路60B0～60BM－1也可以分别包括第1待机电压设置电路70的电压跟随放大器和第2待机电压设置电路80的电压跟随放大器。在这种情况下，放大器的必要数量是2M。
详细地说，图7所示的电压跟随放大器90是第1及第2待机电压设置电路中的公共的电压跟随放大器。
图29是表示电流控制部10的切片电路60m的电路结构例的图。该图表示在1个切片电路60m内，将1个公共的电压跟随放大器分离为2个的结构。图7、图8、图13、图14中的电压跟随放大器90、NMOS晶体管71及PMOS晶体管81以外的电路要素用电路块60X表示。即，公共的电压跟随放大器90包括第1待机电压设置电路用的第1电压跟随放大器90A和第2待机电压设置电路用的第2电压跟随放大器90B。
在这种情况下，第1待机电压设置电路包括：输入切片电路的输出端的电位的第1电压跟随放大器90A；以及NMOS晶体管71，其设置在第1电压跟随放大器90A的输出端与第1节点N1之间，具有输入从选择器61输出的信号的栅极。第2待机电压设置电路包括：输入切片电路的输出端的电位的第2电压跟随放大器90B；以及PMOS晶体管81，其设置在第2电压跟随放大器90B的输出端与第2节点N2之间，具有输入从选择器61输出的信号的栅极。
如图7所示，M个切片电路60B0～60BM－1也可以分别包括公共的电压跟随放大器作为第1待机电压设置电路70的电压跟随放大器和第2待机电压设置电路80的电压跟随放大器。在这种情况下，放大器的必要数量是M。
图30是表示具备M个切片电路600～60M－1的电流控制部10的结构的图。该图表示包含第1公共的电压跟随放大器90A和第2公共的电压跟随放大器90B的电流控制部。电路块60X与图29所示的电路块相同。若将本例的电流控制部10与使用图29的结构的电流控制部进行比较，则在本例中，在M个切片电路600～60M－1内共享各自包括的多个第1电压跟随放大器90A、公共多个第2电压跟随放大器90B这一点不同。
电流控制部10可以构成为，作为图8所示的M个切片电路60B0～60BM－1各自的第1待机电压设置电路70的电压跟随放大器，包括第1公共的电压跟随放大器，作为M个切片电路60B0～60BM－1各自的第2待机电压设置电路80的电压跟随放大器，包括第2公共的电压跟随放大器。在这种情况下，放大器的必要数量为2。如图30所示，电流控制部10包括第1公共的电压跟随放大器90A，作为M个切片电路600～60M－1各自的第1待机电压设置电路70的电压跟随放大器，包括第2公共的电压跟随放大器90B，作为M个切片电路600～60M－1各自的第2待机电压设置电路80的电压跟随放大器。
如图8所示，电流控制部10也可以是作为M个切片电路60B0～60BM－1各自的第1待机电压设置电路70的电压跟随放大器及第2待机电压设置电路80的电压跟随放大器而包括公共的电压跟随放大器的结构。在这种情况下，放大器的必要数量为1。
图9是表示电流控制部10的切片电路60Cm的结构的图。该图所示的切片电路60Cm与图3所示的切片电路60Am的结构相比，调换了PMOS晶体管62和PMOS晶体管64的位置，另外，调换了NMOS晶体管63和NMOS晶体管65的位置。切片电路60Cm(图9)与切片电路60Am(图3)同样地动作，关于PMOS晶体管62、64间的第1节点N1的寄生电容及NMOS晶体管63、65间的第2节点N2的寄生电容，也具有与切片电路60Am(图3)同样的问题。
图10是表示电流控制部10的切片电路60Dm的结构的图。该图所示的切片电路60Dm除了图9所示的切片电路60Cm的结构之外，还具有第1待机电压设置电路70和第2待机电压设置电路80。该切片电路60Dm消除上述节点N1、N2的寄生电容的充电电流引起的问题，实现相位插值的线性的改善。切片电路60Dm(图10)的第1待机电压设置电路70及第2待机电压设置电路80与切片电路60Bm(图4)的第1待机电压设置电路70及第2待机电压设置电路80相同。
包括这样的切片电路60Dm的相位插值电路1通过由第1待机电压设置电路70对第1节点N1的寄生电容进行充放电，将第1节点N1设置为待机电压，并且通过由第2待机电压设置电路80对第2节点N2的寄生电容进行充放电，将第2节点N2设置为待机电压，从而能够改善PI码与输出相位之间的线性。
图11～图14是表示在图10所示的切片电路60Dm的结构中第1待机电压设置电路70和第2待机电压设置电路80的具体电路结构的图。
图11所示的电路结构例的切片电路60Dm的第1待机电压设置电路70和第2待机电压设置电路80具有与图5所示的电路结构例的切片电路60Bm的第1待机电压设置电路70和第2待机电压设置电路80相同的结构，具有相同的功能。但是，不同点在于，即使第1节点N1、第2节点N2被设定为待机电压，第1待机电压设置电路70和第2待机电压设置电路80也进行持续流过电流的动作。
图12所示的电路结构例的切片电路60Dm的第1待机电压设置电路70和第2待机电压设置电路80具有与图6所示的电路结构例的切片电路60Bm的第1待机电压设置电路70和第2待机电压设置电路80相同的结构，具有相同的功能。但是，不同点在于，即使第1节点N1、第2节点N2被设定为待机电压，第1待机电压设置电路70和第2待机电压设置电路80也进行持续流过电流的动作。
图13所示的电路结构例的切片电路60Dm的第1待机电压设置电路70和第2待机电压设置电路80具有与图7所示的电路结构例的切片电路60Bm的第1待机电压设置电路70和第2待机电压设置电路80相同的结构，具有相同的功能。但是，不同点在于，即使第1节点N1、第2节点N2被设定为待机电压，第1待机电压设置电路70和第2待机电压设置电路80也进行持续流过电流的动作。
图14所示的电路结构例的切片电路60Dm的第1待机电压设置电路70和第2待机电压设置电路80具有与图8所示的电路结构例的切片电路60Bm的第1待机电压设置电路70和第2待机电压设置电路80相同的结构，具有相同的功能。但是，不同点在于，即使第1节点N1、第2节点N2被设定为待机电压，第1待机电压设置电路70和第2待机电压设置电路80也进行持续流过电流的动作。
图15是表示电流控制部10的切片电路60Em的结构的图。该图所示的切片电路60Em具备选择器61、PMOS晶体管62、NMOS晶体管63、PMOS晶体管64以及NMOS晶体管65。
PMOS晶体管62的源极与电源电位提供端连接。PMOS晶体管62的栅极被输入从选择器61输出的信号。NMOS晶体管63的源极与接地电位提供端连接。NMOS晶体管63的栅极被输入从选择器61输出的信号。PMOS晶体管62的漏极和NMOS晶体管63的漏极相互连接。
PMOS晶体管64的栅极被输入偏置电压BIASp。NMOS晶体管65的栅极被输入偏置电压BIASn。作为第1电流源的PMOS晶体管64和作为第2电流源的NMOS晶体管65在PMOS晶体管62和NMOS晶体管63各自的漏极与输出端之间相互并联连接。
该切片电路60Em(图15)的结构中的作为第1电流源的PMOS晶体管64和作为第2电流源的NMOS晶体管65相当于图5所示的切片电路60Bm的结构中的PMOS晶体管64和NMOS晶体管65。
切片电路60Em的结构相当于将图5所示的切片电路60Bm的结构中的第1节点N1和第2节点N2公共化的结构。
即，在切片电路60Em中，NMOS晶体管63兼作图5所示的切片电路60Bm的结构中的NMOS晶体管71，并且PMOS晶体管62兼作图5所示的切片电路60Bm的结构中的PMOS晶体管81。因此，该切片电路60Em(图15)与图3所示的切片电路60Am和图9所示的切片电路60Cm相比，在不增加MOS晶体管的个数的情况下，能够进行与图5所示的切片电路60Bm同样的动作。
另外，在切片电路60Em中，最好使PMOS晶体管62和NMOS晶体管63各自的尺寸足够大，使寄生电容充电电流不影响电流控制部10的输出。
图16是表示相位插值电路1的滤波器20的电路结构例的图。该图所示的结构例的滤波器20A包括电容部21。电容部21的一端与电流控制部10的输出端连接，并且与波形整形部30的输入端连接。电容部21的另一端与接地电位提供端或电源电位提供端连接。滤波器20A根据从电流控制部10输出的电流信号对电容部21进行充电或放电，向波形整形部30输出与电容部21的蓄积电荷量对应的电压信号。滤波器20A通过满足电流控制部10的输出负载不依赖于蓄积电荷量而几乎恒定、以及是能够由波形整形部30进行波形整形的电压信号，能够进行高精度的相位插值。
图17是示出相位插值电路1的滤波器20的另一电路结构例的示图。该图所示的结构例的滤波器20B包括电容部22和电阻器23。电容部22的一端与波形整形部30的输入端连接，电容部22的另一端与接地电位提供端或电位提供端连接。电阻器23设置在电流控制部10的输出端和波形整形部30的输入端之间。滤波器20B通过包含电阻器23，能够抑制输出的负载中的频率特性引起的相位插值精度的恶化。
图18是表示相位插值电路1的波形整形部30的电路结构例的图。该图所示的波形整形部30包括耦合电容部31、反相器32以及电阻器33。反相器32的输入端经由耦合电容部31与滤波器20的输出端连接。电阻器33设置在反相器32的输入端与输出端之间。反相器32的输出端用作相位插值电路1的输出端。波形整形部30通过具有这样的结构，能够提高滤波特性，能够抑制电路规模的增大，能够对滤波器20的输出进行波形整形。
图19是示出相位插值电路1的偏置电压提供部40的电路结构例的图。该图所示的偏置电压提供部40包括电流源401、PMOS晶体管411～414以及NMOS晶体管421～425。
PMOS晶体管411、PMOS晶体管412、NMOS晶体管421及NMOS晶体管422在高电位(电源电位)提供端与低电位(接地电位)提供端之间，按该顺序串联连接。PMOS晶体管413、PMOS晶体管414、NMOS晶体管423及NMOS晶体管424在高电位提供端与低电位提供端之间按照该顺序串联连接。
PMOS晶体管411及PMOS晶体管413各自的栅极与低电位提供端连接，作为恒流源动作。PMOS晶体管412及PMOS晶体管414各自的栅极相互连接，与PMOS晶体管414的漏极连接，也与BIASp输出端连接。
NMOS晶体管421的栅极和漏极相互连接，也与BIASn输出端连接。NMOS晶体管423的栅极与NMOS晶体管425的栅极及漏极连接。NMOS晶体管422及NMOS晶体管424各自的栅极与高电位提供端连接，作为恒流源动作。
NMOS晶体管425的源极与低电位提供端连接。电流源401设置在高电位提供端与NMOS晶体管425的漏极之间，能够在NMOS晶体管425的漏极与源极之间流过恒定量的电流。
偏置电压提供部40适于向切片电路60Am(图3)或切片电路60Bm(图4至图8)的PMOS晶体管64的栅极提供偏置电压BIASp，并向NMOS晶体管65的栅极提供偏置电压BIASn。
NMOS晶体管425、423构成电流镜电路。PMOS晶体管412、414及PMOS晶体管64构成电流镜电路。NMOS晶体管421和NMOS晶体管65构成电流镜电路。
另外，由串联连接的PMOS晶体管411、412及NMOS晶体管421、422构成的第1电路部分、以及由串联连接的PMOS晶体管413、414及NMOS晶体管423、424构成的第2电路部分，成为由切片电路60Am(图3)或切片电路60Bm(图4～图8)的串联连接的PMOS晶体管62、64及NMOS晶体管65、63构成的电路部分的复制电路。
因此，在NMOS晶体管425中流过的电流量、在第1电路部分中流过的电流量、在第2电路部分中流过的电流量、在PMOS晶体管64中流过的电流量、以及在NMOS晶体管65中流过的电流量彼此相同。通过使用具有这样的电路结构的偏置电压提供部40，在切片电路60Am(图3)或切片电路60Bm(图4～图8)中，能够将分别流过PMOS晶体管64和NMOS晶体管65的电流量高精度地设为偏置电压提供部40的电流源401的电流量，另外，能够使其彼此相等，能够进行高精度的相位插值。
在可扩展INV型相位插值电路中，分别流过电流控制部10的切片电路60Am、60Bm的作为第1电流源的PMOS晶体管64和作为第2电流源的NMOS晶体管65的电流量的精度影响相位插值的精度。因此，即使MOS晶体管的特性具有制造上的偏差，也要求分别流过PMOS晶体管64和NMOS晶体管65的电流量正确。上述结构的偏置电压提供部40即使存在制造上的偏差，各MOS晶体管的特性也同样地变化，因此能够在作为电流源使用的MOS晶体管中流过所希望的电流。
图20是表示相位插值电路2的结构的图。该图所示的相位插值电路2在输入信号和输出信号是差动信号的情况下使用。相位插值电路2具备电流控制部10p、电流控制部10n、滤波器20p、滤波器20n、波形整形部30p、波形整形部30n、偏置电压提供部40以及交叉耦合反相器50。
相位插值电路2的电流控制部10p和电流控制部10n具有与相位插值电路1的电流控制部10相同的结构。相位插值电路2的滤波器20p和滤波器20n具有与相位插值电路1的滤波器20相同的结构。相位插值电路2的波形整形部30p和波形整形部30n具有与相位插值电路1的波形整形部30相同的结构。相位插值电路2的偏置电压提供部40具有与相位插值电路1的偏置电压提供部40相同的配置。
交叉耦合反相器50设置在波形整形部30p的OUTp输出端与波形整形部30n的OUTn输出端之间。交叉耦合反相器50包括反相器51和反相器52。反相器51的输入端与波形整形部30n的OUTn输出端连接，反相器51的输出端与波形整形部30p的OUTp输出端连接。反相器52的输入端与波形整形部30p的OUTp输出端连接，反相器52的输出端与波形整形部30n的OUTn输出端连接。
作为差动信号的输入信号IN1(IN1p，IN1n)中的一个信号IN1p被输入到电流控制部10p，另一个信号IN1n被输入到电流控制部10n。作为差动信号的输入信号IN2(IN2p，IN2n)中的一个信号IN2p被输入到电流控制部10p，另一个信号IN2n被输入到电流控制部10n。选择信号SEL<0>～SEL<M－1>被共同输入到电流控制部10p和电流控制部10n双方。从偏置电压提供部40输出的偏置电压BIASp、BIASn共同输入到电流控制部10p和电流控制部10n双方。
电流控制部10p、滤波器20p以及波形整形部30p从OUTp输出端输出基于输入的信号IN1p，IN2p以及选择信号SEL<0>～SEL<M－1>进行了相位插值的信号。电流控制部10n、滤波器20n和波形整形部30n从OUTn输出端输出根据输入的信号IN1n、IN2n和选择信号SEL<0>～SEL<M－1>进行相位插值后的信号。从OUTp输出端和OUTn输出端进行了相位插值而输出的差动信号，通过交叉耦合反相器50确保作为差动信号的边沿的匹配性。
接着，将具有图3所示的切片电路60Am的相位插值电路1作为比较例，将具有图5所示的切片电路60Bm的相位插值电路1作为实施例，说明通过电路仿真对两者的相位插值的线性进行比较的结果。在比较例和实施例的任意例中，设电流控制部所包含的切片电路的个数为8，相位相差90°的两个输入信号IN1、IN2被输入到电流控制部，另外，设输入信号的频率为8GHz或32GHz。
图21是表示在比较例的相位插值电路中输入了8GHz的输入信号时从滤波器输出的电压信号的时间变化的图。图22是表示在比较例的相位插值电路中输入32GHz的输入信号时从滤波器输出的电压信号的时间变化的图。图23是表示在实施例的相位插值电路中输入了8GHz的输入信号时从滤波器输出的电压信号的时间变化的图。图24是表示在实施例的相位插值电路中输入32GHz的输入信号时从滤波器输出的电压信号的时间变化的图。这些图对于与8个选择信号SEL<0>～<7>对应的PI码的各值表示电压信号的时间变化。
如这些图所示，在比较例中，中间状态的期间长。另外，输入信号越高速，相对于切片电路Am的电流为电流I1或电流I2的期间，中间状态的期间越长。中间状态的期间与切片电路Am的电流为电流I1或电流I2的期间相比越长，相位插值的线性的破坏越大。因此，在比较例中，相位插值的线性破坏，来自相位插值电路的输出信号的相位与要根据选择信号设定的期望的相位不同。与此相对，与比较例相比，在实施例中，中间状态的期间短，相位插值的线性的破坏小。
图25是表示分别对比较例和实施例使32GHz的输入信号输入到相位插值电路时的PI码与相位插值电路的输出相位的关系的曲线图。输出相位分别成为取与PI码0的相位之间的差分的相对相位。在该图中，还表示了输出相位相对于PI码具有理想的线性时的曲线图。如该图所示，与比较例相比，在实施例中改善了相位插值的线性。
在时钟/数据/恢复电路或交织型模拟－数字转换电路等中，在使用由相位插值电路进行相位插值而输出的时钟进行数据采样的情况下，相位插值电路的输出相位的线性的优劣对数据采样的结果产生影响。以下，对该情况进行说明，并且也对仿真结果进行说明。
一般地，即使是在传输前在H电平以及L电平的2值之间转变的信号，通过信号线路传输后的信号的波形也会劣化。使用眼图作为评价信号波形的品质(波形劣化的程度)的指标。眼图是将传输数据的最小单位2个作为1个周期，将信号重叠显示的图。眼图的开口(眼开口)的高度以及宽度越大，通信的质量越好。
通信装置需要在各种测试中合格并满足所需的规格，作为其中之一，也要求在眼图屏蔽测试中合格。眼图掩模测试以眼开口大于特定的掩模图案为合格条件。对于不满足合格条件的通信装置，能够建立通信的环境受到限制，因此作为装置的价值降低。
在仿真中，使用由具有图25所示的PI码与输出相位之间的关系的比较例和实施例各自的相位插值电路进行相位插值而输出的时钟，对通过信号线路传送后的伪随机信号(PRBS7信号)进行数据采样，求出伪随机信号的眼图。
图26是表示使用由输出相位相对于PI码具有理想的线性的相位插值电路进行相位插值而输出的时钟时得到的眼图的图。图27是表示使用由比较例的相位插值电路进行相位插值而输出的时钟时得到的眼图的图。图28是表示使用由实施例的相位插值电路进行相位插值而输出的时钟时得到的眼图的图。设输入信号的数据速率为64GBps，采样时钟为30.29GHz的8相位时钟，8相位的时钟由比较例和实施例的相位插值电路生成。
如这些图所示，与理想的情况相比，在比较例中眼开口变小。因此，使用比较例的相位插值电路进行数据采样的接收装置的性能较差，该接收装置难以满足所需的规格，作为装置的价值较低。与此相对，在实施例中，与比较例相比，改善了相位误差，所以眼开口大，与理想的情况相比时的眼开口的缩小程度小。实施例的相位插值电路即使输入信号为高速，与比较例相比也能够满足眼图屏蔽测试的合格条件。
[符号说明]
1,2：相位插值电路；10，10p，10n：电流控制部；20，20A，20B，20p，20n：滤波器；30，30p，30n：波形整形部；40：偏置电压提供部；50：交叉耦合反相器；600～60m－1，60m，60Am，60Bm，60Cm，60Dm，60Em：切片电路；61：选择器；62：PMOS晶体管；63：NMOS晶体管；64：PMOS晶体管；65：NMOS晶体管；70：第1待机电压设置电路；71，72：NMOS晶体管；73，74：电阻器；80：第2待机电压设置电路；81，82：PMOS晶体管；83，84：电阻器；90：放大器。

Claims (10)

1.一种相位插值电路，其是可扩展INV型相位插值电路，该可扩展INV型相位插值电路具备电流控制部，输出根据多个输入信号对相位进行了插值的信号，该电流控制部包括多个切片电路，该多个切片电路从输出端输出与从相位互不相同的多个输入信号中选择出的任意信号对应的电流信号，其中，
所述多个切片电路各自包括：
选择器，其根据选择信号从所述多个输入信号中选择任意信号而输出；
PMOS晶体管，其具有输入从所述选择器输出的信号的栅极、漏极和与高电位提供端连接的源极；
NMOS晶体管，其具有输入从所述选择器输出的信号的栅极、漏极和与低电位提供端连接的源极；
第1电流源，其设置在所述PMOS晶体管的漏极与所述输出端之间；
第2电流源，其设置在所述NMOS晶体管的漏极与所述输出端之间；
第1待机电压设置电路，其通过对所述PMOS晶体管的漏极与所述第1电流源之间的第1节点处的寄生电容进行充放电，将所述第1节点设置为待机电压；以及
第2待机电压设置电路，其通过对所述NMOS晶体管的漏极与所述第2电流源之间的第2节点处的寄生电容进行充放电，将所述第2节点设置为待机电压。
2.一种相位插值电路，其是可扩展INV型相位插值电路，该可扩展INV型相位插值电路具备电流控制部，输出根据多个输入信号对相位进行了插值的信号，该电流控制部包括多个切片电路，该多个切片电路从输出端输出与从相位互不相同的多个输入信号中选择出的任意信号对应的电流信号，其中，
所述多个切片电路各自包括：
选择器，其根据选择信号从所述多个输入信号中选择任意信号而输出；
PMOS晶体管，其具有输入从所述选择器输出的信号的栅极、源极和与所述输出端连接的漏极；
NMOS晶体管，其具有输入从所述选择器输出的信号的栅极、源极和与所述输出端连接的漏极；
第1电流源，其设置在所述PMOS晶体管的源极与高电位提供端之间；
第2电流源，其设置在所述NMOS晶体管的源极与低电位提供端之间；
第1待机电压设置电路，其通过对所述PMOS晶体管的源极与所述第1电流源之间的第1节点处的寄生电容进行充放电，将所述第1节点设置为待机电压；以及
第2待机电压设置电路，其通过对所述NMOS晶体管的源极与所述第2电流源之间的第2节点处的寄生电容进行充放电，将所述第2节点设置为待机电压。
3.根据权利要求1或2所述的相位插值电路，其中，
所述第1待机电压设置电路包括设置在低电位提供端与所述第1节点之间的NMOS晶体管，该NMOS晶体管具有输入从所述选择器输出的信号的栅极，
所述第2待机电压设置电路包括设置在高电位提供端与所述第2节点之间的PMOS晶体管，该PMOS晶体管具有输入从所述选择器输出的信号的栅极。
4.根据权利要求1或2所述的相位插值电路，其中，
所述第1待机电压设置电路包括：
串联地设置在高电位提供端与低电位提供端之间的第1电阻器和第2电阻器；
第1NMOS晶体管，其设置在如下连接点与所述第1节点之间，该连接点是所述第1电阻器与所述第2电阻器之间的连接点；以及
相对于所述第1电阻器和所述第2电阻器串联地设置的第2NMOS晶体管，
所述第1待机电压设置电路将从所述选择器输出的信号输入到所述第1NMOS晶体管及所述第2NMOS晶体管各自的栅极，
所述第2待机电压设置电路包括：
串联地设置在高电位提供端与低电位提供端之间的第3电阻器和第4电阻器；
第1PMOS晶体管，其设置在如下连接点与所述第2节点之间，该连接点是所述第3电阻器与所述第4电阻器之间的连接点；以及
相对于所述第3电阻器和所述第4电阻器串联地设置的第2PMOS晶体管，
所述第2待机电压设置电路将从所述选择器输出的信号输入到所述第1PMOS晶体管及所述第2PMOS晶体管各自的栅极。
5.根据权利要求1或2所述的相位插值电路，其中，
所述第1待机电压设置电路包括：
第1电压跟随放大器，其输入所述切片电路的所述输出端的电位；以及
设置在所述第1电压跟随放大器的输出端与所述第1节点之间的NMOS晶体管，该NMOS晶体管具有输入从所述选择器输出的信号的栅极，
所述第2待机电压设置电路包括：
第2电压跟随放大器，其输入所述切片电路的所述输出端的电位；
设置在所述第2电压跟随放大器的输出端与所述第2节点之间的PMOS晶体管，该PMOS晶体管具有输入从所述选择器输出的信号的栅极。
6.根据权利要求5所述的相位插值电路，其中，
所述多个切片电路各自包括公共的电压跟随放大器作为所述第1电压跟随放大器和所述第2电压跟随放大器。
7.根据权利要求5所述的相位插值电路，其中，
所述电流控制部
包括第1公共的电压跟随放大器，作为所述多个切片电路各自的所述第1电压跟随放大器，
包括第2公共的电压跟随放大器，作为所述多个切片电路各自的所述第2电压跟随放大器。
8.根据权利要求5所述的相位插值电路，其中，
所述电流控制部包括公共的电压跟随放大器，作为所述多个切片电路各自的所述第1电压跟随放大器和所述第2电压跟随放大器。
9.一种相位插值电路，其是可扩展INV型相位插值电路，该可扩展INV型相位插值电路具备电流控制部，输出根据多个输入信号对相位进行了插值的信号，该电流控制部包括多个切片电路，该多个切片电路从输出端输出与从相位互不相同的多个输入信号中选择出的任意信号对应的电流信号，其中，
所述多个切片电路各自包括：
选择器，其根据选择信号从所述多个输入信号中选择任意信号而输出；
PMOS晶体管，其具有输入从所述选择器输出的信号的栅极、漏极和与高电位提供端连接的源极；
NMOS晶体管，其具有输入从所述选择器输出的信号的栅极、漏极和与低电位提供端连接的源极；
第1电流源，其设置在所述PMOS晶体管的漏极与所述输出端之间；以及
第2电流源，其设置在所述NMOS晶体管的漏极与所述输出端之间，
所述PMOS晶体管的漏极和所述NMOS晶体管的漏极相互连接。
10.根据权利要求1～9中的任意一项所述的相位插值电路，其中，
该相位插值电路还包括：
滤波器，其包括电容部，输出与该电容部的蓄积电荷量对应的电压信号，该电容部根据从所述电流控制部的所述多个切片电路输出的电流信号的总和进行充放电；以及
波形整形部，其对从所述滤波器输出的电压信号进行波形整形，输出该波形整形后的信号。
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