WO2023080241A1 - 位相補間回路 - Google Patents

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WO2023080241A1
WO2023080241A1 PCT/JP2022/041413 JP2022041413W WO2023080241A1 WO 2023080241 A1 WO2023080241 A1 WO 2023080241A1 JP 2022041413 W JP2022041413 W JP 2022041413W WO 2023080241 A1 WO2023080241 A1 WO 2023080241A1
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WO
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circuit
nmos transistor
output
node
pmos transistor
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Application number
PCT/JP2022/041413
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English (en)
French (fr)
Inventor
智大 石田
俊一 久保
Original Assignee
ザインエレクトロニクス株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/16—Networks for phase shifting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass

Definitions

  • the present invention relates to a scalable INV type phase interpolator.
  • a phase interpolator can input a plurality of (in many cases, two) signals with mutually different phases, and output a signal whose phase is interpolated based on the plurality of input signals.
  • a phase interpolation circuit is used in a clock data recovery circuit as a circuit that generates a clock indicating the timing of data sampling, and by adjusting the phase of this clock, the timing of data sampling can be adjusted.
  • Phase interpolation circuits are also used in interleaved analog-to-digital conversion circuits, EYE monitor circuits, and the like.
  • Phase interpolation circuits are roughly classified into a current mode logic (CML) type and an inverter (INV) type (see Non-Patent Document 1).
  • CML current mode logic
  • INV inverter
  • Phase interpolation circuits are roughly classified into a current mode logic (CML) type and an inverter (INV) type (see Non-Patent Document 1).
  • CML current mode logic
  • INV inverter
  • the INV type phase interpolator is inferior in phase interpolation linearity, but has the advantages of being suitable for use with a low voltage source, low power consumption, and small size.
  • Either type of phase interpolator is preferably used depending on the system containing the phase interpolator.
  • a manufacturing process node smaller than about 20 nm is required.
  • the finer the manufacturing process the lower the power supply voltage during circuit operation.
  • a CML-type phase interpolator tends to suffer from insufficient voltage headroom due to a low voltage source, resulting in poor phase accuracy. Therefore, for high-speed operation, it is preferable to use an INV-type phase interpolator.
  • Non-Patent Document 2 There are several configurations for the INV type phase interpolation circuit, and a configuration for improving the linearity of phase interpolation has been proposed (see Non-Patent Document 2).
  • the INV type phase interpolation circuits the one that is widely used at present is the scalable INV type phase interpolation circuit that controls the magnitude of the current flowing through the inverter by a current source.
  • the scalable INV-type phase interpolator has excellent linearity in phase interpolation among INV-type phase interpolators, further improvement in linearity is desired. In particular, as the signal speed increases, it is strongly desired to improve the linearity of the phase interpolation in the phase interpolation circuit.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a scalable INV-type phase interpolation circuit with improved linearity of phase interpolation.
  • a phase interpolation circuit of the present disclosure includes a current control unit including a plurality of slice circuits that output from an output terminal a current signal corresponding to one of a plurality of input signals having different phases, and a plurality of It is a scalable INV type phase interpolation circuit that outputs a signal whose phase is interpolated based on an input signal.
  • each of the plurality of slice circuits includes (1) a selector that selects and outputs one of a plurality of input signals based on a selection signal; (3) a gate to which a signal output from a selector is input; and a low potential supply terminal. (4) a first current source provided between the drain and output of the PMOS transistor; and (5) the drain and output of the NMOS transistor. and (6) a second current source for setting the first node to a standby voltage by charging and discharging a parasitic capacitance at the first node between the drain of the PMOS transistor and the first current source.
  • a standby voltage set circuit a standby voltage set circuit; and (7) a second standby voltage set for setting the second node to the standby voltage by charging and discharging the parasitic capacitance at the second node between the drain of the NMOS transistor and the second current source. and a circuit.
  • each of the plurality of slice circuits includes (1) a selector that selects and outputs one of a plurality of input signals based on a selection signal, and (2) a selector that outputs (3) a gate to which the signal output from the selector is input, and a drain connected to the output terminal; and a source; (4) a first current source provided between the source of the PMOS transistor and the high potential supply; and (5) the source of the NMOS transistor and the low potential supply. and (6) a second current source for setting the first node to a standby voltage by charging and discharging a parasitic capacitance at the first node between the source of the PMOS transistor and the first current source.
  • a standby voltage set circuit a standby voltage set circuit; and (7) a second standby voltage set for setting the second node to the standby voltage by charging and discharging the parasitic capacitance at the second node between the source of the NMOS transistor and the second current source. and a circuit.
  • the first standby voltage setting circuit includes an NMOS transistor provided between the low potential supply end and the first node, and outputs the signal output from the selector to the NMOS transistor. Inputs to the gates of transistors are preferred.
  • the second standby voltage set circuit includes a PMOS transistor provided between the high potential supply end and the second node, and the signal output from the selector is input to the gate of this PMOS transistor.
  • the first standby voltage setting circuit includes a first resistor and a second resistor provided in series between the high potential supply end and the low potential supply end. a first NMOS transistor provided between a connection point between the first resistor and the second resistor and the first node; and a second resistor provided in series with the first resistor and the second resistor. 2 NMOS transistors, and the signal output from the selector is input to the gates of each of the first NMOS transistor and the second NMOS transistor.
  • a second standby voltage setting circuit includes a third resistor and a fourth resistor provided in series between a high potential supply end and a low potential supply end, and a connection between the third resistor and the fourth resistor.
  • the signal output from the selector being a first It is preferable to input to the gate of each of the 1 PMOS transistor and the 2nd PMOS transistor.
  • the first standby voltage setting circuit includes a first voltage follower amplifier to which the potential of the output terminal of the slice circuit is input, the output terminal of the first voltage follower amplifier and the first An NMOS transistor is provided between the selector and the node, and the signal output from the selector is preferably input to the gate of this NMOS transistor.
  • the second standby voltage set circuit includes a second voltage follower amplifier for inputting the potential of the output terminal of the slice circuit, and a PMOS transistor provided between the output terminal of the second voltage follower amplifier and the second node, It is preferable to input the signal output from the selector to the gate of this PMOS transistor.
  • each of the plurality of slice circuits may have a configuration including a common voltage follower amplifier as the first voltage follower amplifier and the second voltage follower amplifier.
  • the current control section includes a first common voltage follower amplifier as a first voltage follower amplifier for each of the plurality of slice circuits, and a second common voltage follower amplifier as a second voltage follower amplifier for each of the plurality of slice circuits. It may be a configuration including Alternatively, the current control section may include a common voltage follower amplifier as the first voltage follower amplifier and the second voltage follower amplifier of each of the plurality of slice circuits.
  • each of the plurality of slice circuits includes (1) a selector that selects and outputs one of a plurality of input signals based on a selection signal, and (2) a selector that outputs (3) a gate to which a signal output from a selector is input; and a low potential supply terminal.
  • a selector that selects and outputs one of a plurality of input signals based on a selection signal
  • a selector that outputs (3) a gate to which a signal output from a selector is input
  • a low potential supply terminal (4) a first current source provided between the drain and output of the PMOS transistor; and (5) the drain and output of the NMOS transistor. and a second current source interposed therebetween, wherein the drain of the PMOS transistor and the drain of the NMOS transistor are connected together.
  • the phase interpolation circuit includes (a) a capacitance unit that is charged and discharged according to the sum of current signals output from the plurality of slice circuits of the current control unit, and the capacitance and (b) a waveform shaping section for shaping the waveform of the voltage signal output from the filter and outputting the waveform-shaped signal.
  • FIG. 1 is a diagram showing the configuration of the phase interpolation circuit 1.
  • FIG. 2 is a diagram showing the configuration of the current control section 10 of the phase interpolation circuit 1.
  • FIG. 3 is a diagram showing the configuration of the slice circuit 60Am of the current control section 10.
  • FIG. 4 is a diagram showing the configuration of the slice circuit 60Bm of the current control section 10.
  • FIG. 5 is a diagram showing a circuit configuration example of the slice circuit 60Bm of the current control section 10.
  • FIG. FIG. 6 is a diagram showing a circuit configuration example of the slice circuit 60Bm of the current control section 10. As shown in FIG. FIG. FIG.
  • FIG. 7 is a diagram showing a circuit configuration example of the slice circuit 60Bm of the current control section 10.
  • FIG. 8 is a diagram showing a circuit configuration example of the slice circuit 60Bm of the current control section 10.
  • FIG. 9 is a diagram showing the configuration of the slice circuit 60Cm of the current control section 10.
  • FIG. 10 is a diagram showing the configuration of the slice circuit 60Dm of the current control section 10.
  • FIG. 11 is a diagram showing a circuit configuration example of the slice circuit 60Dm of the current control section 10.
  • FIG. FIG. 12 is a diagram showing a circuit configuration example of the slice circuit 60Dm of the current control section 10. As shown in FIG. FIG. FIG.
  • FIG. 13 is a diagram showing a circuit configuration example of the slice circuit 60Dm of the current control section 10.
  • FIG. 14 is a diagram showing a circuit configuration example of the slice circuit 60Dm of the current control section 10.
  • FIG. 15 is a diagram showing the configuration of the slice circuit 60Em of the current control section 10.
  • FIG. 16 is a diagram showing a circuit configuration example of the filter 20 of the phase interpolation circuit 1.
  • FIG. 17 is a diagram showing another circuit configuration example of the filter 20 of the phase interpolation circuit 1.
  • FIG. FIG. 18 is a diagram showing a circuit configuration example of the waveform shaping section 30 of the phase interpolation circuit 1. As shown in FIG. FIG. FIG.
  • FIG. 19 is a diagram showing a circuit configuration example of the bias voltage supply section 40 of the phase interpolation circuit 1.
  • FIG. 20 is a diagram showing the configuration of the phase interpolation circuit 2.
  • FIG. 21 is a diagram showing temporal changes in the voltage signal output from the filter when an 8 GHz input signal is input to the phase interpolation circuit of the comparative example.
  • FIG. 22 is a diagram showing temporal changes in the voltage signal output from the filter when an input signal of 32 GHz is input to the phase interpolation circuit of the comparative example.
  • FIG. 23 is a diagram showing temporal changes in the voltage signal output from the filter when an 8 GHz input signal is input to the phase interpolation circuit of the embodiment.
  • FIG. 24 is a diagram showing temporal changes in the voltage signal output from the filter when an input signal of 32 GHz is input to the phase interpolation circuit of the embodiment.
  • FIG. 25 is a graph showing the relationship between the PI code and the output phase for each of Comparative Example and Example.
  • FIG. 26 is a diagram showing an eye diagram obtained when using a clock that is phase-interpolated and output by a phase interpolation circuit whose output phase has ideal linearity with respect to the PI code.
  • FIG. 27 is a diagram showing an eye diagram obtained when using a clock phase-interpolated and output by a phase interpolation circuit of a comparative example.
  • FIG. 28 is a diagram showing an eye diagram obtained when using a clock phase-interpolated and output by the phase interpolation circuit of the embodiment.
  • FIG. 29 is a diagram showing a circuit configuration example of the slice circuit 60 m of the current control section 10. As shown in FIG. FIG. 30 is a diagram showing a configuration of current control section 10 having a plurality
  • FIG. 1 is a diagram showing the configuration of the phase interpolation circuit 1.
  • the phase interpolation circuit 1 includes a current control section 10 , a filter 20 , a waveform shaping section 30 and a bias voltage supply section 40 .
  • FIG. 2 is a diagram showing the configuration of the current control section 10 of the phase interpolation circuit 1. As shown in FIG.
  • the current control unit 10 includes a plurality (M) of slice circuits 60 0 to 60 M ⁇ 1 .
  • Each of the M slice circuits 60 0 to 60 M ⁇ 1 has a common configuration, commonly inputs a plurality of input signals having mutually different phases, and also commonly inputs bias voltages BIASp and BIASn.
  • the number of input signals with different phases input to each slice circuit 60m is two.
  • M is an integer of 2 or more
  • m is an integer of 0 or more and less than M;
  • the m-th slice circuit 60 m among the M slice circuits 60 0 to 60 M ⁇ 1 receives the selection signal SEL ⁇ m>.
  • the slice circuit 60m selects one of the input signals IN1 and IN2 based on the selection signal SEL ⁇ m>, and outputs a current signal corresponding to the selected signal from the output terminal.
  • the M slice circuits 60 0 to 60 M ⁇ 1 have a common output end, and the current control section 10 outputs the sum of the current signals output from the M slice circuits 60 0 to 60 M ⁇ 1. do.
  • Filter 20 includes a capacitor that is charged and discharged according to the current signal output from current control unit 10, and outputs a voltage signal that corresponds to the amount of charge accumulated in the capacitor.
  • One end of the capacitance portion of the filter 20 is connected to the output terminal of the current control portion 10, and the other end of the capacitance portion is connected to the ground potential supply terminal.
  • the waveform shaping section 30 shapes the waveform of the voltage signal output from the filter 20, and outputs the waveform-shaped signal from the output terminal OUT.
  • the bias voltage supply unit 40 supplies bias voltages BIASp and BIASn to M slice circuits 60 0 to 60 M ⁇ 1 .
  • FIG. 3 is a diagram showing the configuration of the slice circuit 60Am of the current control section 10.
  • a slice circuit 60Am shown in this figure includes a selector 61, a PMOS transistor 62, an NMOS transistor 63, a PMOS transistor 64 and an NMOS transistor 65.
  • PMOS transistor means P-channel metal oxide semiconductor transistor
  • NMOS transistor means N-channel metal oxide semiconductor transistor
  • these transistors are field effect transistors.
  • the selector 61 inputs two input signals IN1 and IN2 having mutually different phases, and inputs a selection signal SEL ⁇ m>. Selector 61 selects one of input signals IN1 and IN2 based on select signal SEL ⁇ m>, and applies the selected signal to the gates of PMOS transistor 62 and NMOS transistor 63, respectively.
  • the source of the PMOS transistor 62 is connected to the high potential (power supply potential) supply terminal.
  • a signal output from the selector 61 is input to the gate of the PMOS transistor 62 .
  • the drain of PMOS transistor 62 is connected to the source of PMOS transistor 64 .
  • the source of the NMOS transistor 63 is connected to the low potential (ground potential) supply terminal.
  • a signal output from the selector 61 is input to the gate of the NMOS transistor 63 .
  • the drain of NMOS transistor 63 is connected to the source of NMOS transistor 65 .
  • Each of the PMOS transistor 62 and the NMOS transistor 63 is a switch whose on/off is set according to the signal output from the selector 61 and input to the gate.
  • the signal output from the selector 61 is at H level
  • the PMOS transistor 62 is turned off and the NMOS transistor 63 is turned on.
  • the signal output from the selector 61 is at L level
  • the PMOS transistor 62 is turned on and the NMOS transistor 63 is turned off.
  • the drains of PMOS transistor 64 and NMOS transistor 65 are connected to the output end of slice circuit 60Am .
  • a bias voltage BIASp is input to the gate of the PMOS transistor 64 .
  • the PMOS transistor 64 is a first current source provided between the drain of the PMOS transistor 62 and the output terminal.
  • a bias voltage BIASn is input to the gate of the NMOS transistor 65 .
  • the NMOS transistor 65 is a second current source provided between the drain of the NMOS transistor 63 and the output terminal.
  • the current I1 from the PMOS transistor 64 as the first current source flows from the power supply terminal through the PMOS transistors 62 and 64 to the output terminal.
  • the current I2 from the NMOS transistor 65 as the second current source flows from the output terminal through the NMOS transistors 65 and 63 to the ground potential supply terminal.
  • the current signal output from each slice circuit 60Am is current I1 (current from the power supply potential supply terminal to the output terminal) or current I2 (current from the output terminal to the ground potential supply terminal) is determined by It corresponds to the level of the output signal from the selector 61 .
  • the timing of switching between the current I1 and the current I2 is the timing of level transition of the output signal from the selector 61 . That is, the current signals (I1, I2) output from each slice circuit 60Am are determined by selection signal SEL ⁇ m>.
  • the current signal output from the current control unit 10 to the filter 20 is the sum of the current signals output from each of the M slice circuits 60A 0 to 60A M ⁇ 1 .
  • the phase of the current signal output from the current control unit 10 is determined by the ratio between the number of slice circuits for which the selector 61 selects the input signal IN1 and the number of slice circuits for which the selector 61 selects the input signal IN2. That is, the phase of the current signal output from the current control section 10 corresponds to the selection signal SEL ⁇ m> input to each slice circuit 60Am .
  • the phase of the output signal from the phase interpolation circuit 1 corresponds to the voltage signal obtained by passing the current signal output from the current control section 10 through the filter 20 .
  • a parasitic capacitance exists at the first node N1 between the drain of the PMOS transistor 62 and the source of the PMOS transistor 64 .
  • a parasitic capacitance also exists at the second node N2 between the drain of the NMOS transistor 63 and the source of the NMOS transistor 65 .
  • the parasitic capacitances of the nodes N1 and N2 are charged and discharged by charging current flowing in or out when switching between the current I1 and the current I2.
  • the period during which this unintended parasitic capacitance charge current flows is the transition period between the currents I1 and I2, and becomes an intermediate state that is a current state different from both the currents I1 and I2. This intermediate state continues until the parasitic capacitance is fully charged and discharged and the parasitic capacitance charge current stops flowing.
  • phase interpolation circuit 1 Due to the occurrence of this intermediate state, the phase of the output signal from the phase interpolation circuit 1 is different from the phase intended to be set by the selection signals SEL ⁇ 0> to SEL ⁇ M-1>. Linearity of phase interpolation is lost. The faster the signal, the greater the loss of linearity of phase interpolation caused by the parasitic capacitance charge current. Loss of linearity in phase interpolation can cause major problems in some systems.
  • the linearity of the phase interpolation is the linearity between the PI code corresponding to the selection signals SEL ⁇ 0> to SEL ⁇ M-1> and the output phase, and is an index representing the accuracy of the phase interpolation.
  • FIG. 4 is a diagram showing the configuration of the slice circuit 60Bm of the current control section 10. As shown in FIG. Slice circuit 60Bm shown in this figure further includes a first standby voltage setting circuit 70 and a second standby voltage setting circuit 80 in addition to the structure of slice circuit 60Am shown in FIG.
  • the slice circuit 60Bm is intended to solve the problem caused by the charging current of the parasitic capacitances of the nodes N1 and N2 and improve the linearity of the phase interpolation.
  • the first standby voltage setting circuit 70 has a configuration in which the first node N1 and the voltage source are connected via a switch that is set to ON/OFF according to the output signal from the selector 61. state, the first node N1 is set to the standby voltage by auxiliary charging and discharging the parasitic capacitance of the first node N1.
  • the second standby voltage set circuit 80 has a configuration in which the second node N2 and the voltage source are connected via a switch that is set to ON/OFF according to the output signal from the selector 61. state, the second node N2 is set to the standby voltage by auxiliary charging and discharging the parasitic capacitance of the second node N2.
  • the phase interpolation circuit 1 including such a slice circuit 60Bm sets the first node N1 to the standby voltage by charging and discharging the parasitic capacitance of the first node N1 by the first standby voltage setting circuit 70, and sets the first node N1 to the standby voltage.
  • Linearity between the PI code and the output phase can be improved by charging and discharging the parasitic capacitance of the second node N2 by the standby voltage setting circuit 80 to set the second node N2 to the standby voltage.
  • 5 to 8 are diagrams showing specific circuit configurations of the first standby voltage setting circuit 70 and the second standby voltage setting circuit 80 in the configuration of the slice circuit 60Bm shown in FIG.
  • Each standby voltage is approximately ground potential and power supply potential.
  • Each of the NMOS transistor 71 and the PMOS transistor 81 is a switch that is turned on/off according to the output signal from the selector 61 .
  • the NMOS transistor 71 is provided between the ground potential supply end and the first node N1, and inputs the output signal from the selector 61 to its gate.
  • the NMOS transistor 71 reduces the charge current flowing from the PMOS transistor 64 to the parasitic capacitance of the first node N1 by setting the first node N1 to a predetermined standby voltage when in the ON state.
  • the PMOS transistor 81 is provided between the power supply terminal and the second node N2, and inputs the output signal from the selector 61 to its gate.
  • the PMOS transistor 81 reduces the charge current flowing from the NMOS transistor 65 to the parasitic capacitance of the second node N2 by setting the second node N2 to a predetermined standby voltage when in the ON state.
  • the NMOS transistor 71 and the PMOS transistor 81 only have the role of setting the nodes N1 and N2 to a predetermined standby voltage, so they may be smaller in size than other MOS transistors. In that case, the demerit of an increase in layout area when forming on a semiconductor substrate can be reduced.
  • the second standby voltage set circuit 80 includes PMOS transistors 81 and 82 (the first PMOS transistor 81 and the second PMOS transistor 82) and resistors 83 and 84 (the third resistor). 83, including a fourth resistor 84).
  • the NMOS transistors 71 and 72 and the PMOS transistors 81 and 82 are switches that are turned on/off according to the output signal from the selector 61 .
  • the NMOS transistor 72 and resistors 73 and 74 are provided in series between the power supply potential supply terminal and the ground potential supply terminal.
  • the NMOS transistor 71 is provided between the connection point of the resistors 73 and 74 and the first node N1.
  • An output signal from the selector 61 is input to each gate of the NMOS transistors 71 and 72 .
  • the NMOS transistors 71 and 72 are on, a voltage value corresponding to the ratio of the resistance values of the resistors 73 and 74 is applied to the first node N1, and the first node N1 is set to a predetermined standby voltage.
  • the NMOS transistors 71 and 72 are off, no current flows through the serially connected resistors 73 and 74 .
  • the PMOS transistor 82 and the resistors 83, 84 are provided in series between the power supply potential supply terminal and the ground potential supply terminal.
  • the PMOS transistor 81 is provided between the connection point of the resistors 83 and 84 and the second node N2.
  • An output signal from the selector 61 is input to each gate of the PMOS transistors 81 and 82 .
  • a voltage value corresponding to the ratio of the resistance values of the resistors 83 and 84 is applied to the second node N2, and the second node N2 is set to a predetermined standby voltage.
  • PMOS transistors 81 and 82 are off, no current flows through series-connected resistors 83 and 84 .
  • the standby voltage set to the nodes N1 and N2 can be prevented from reaching the power supply potential or the ground potential . can shorten the time required for the output current to stabilize.
  • the resistance value ratio between the resistors 73 and 74 and the resistance value ratio between the resistors 83 and 84 are slice values when the potentials of the nodes N1 and N2 change the level of the output signal from the selector 61. It is desirable to make it about the same potential as the output of circuit 60Bm .
  • the first standby voltage setting circuit 70 includes an NMOS transistor 71 and an amplifier 90
  • the second standby voltage setting circuit 80 includes a PMOS transistor 81 and an amplifier 90.
  • the first standby voltage setting circuit 70 and the second standby voltage setting circuit 80 share one amplifier 90 in this figure, they may include individual amplifiers.
  • the NMOS transistor 71 and the PMOS transistor 81 are switches that are turned on/off according to the output signal from the selector 61 .
  • a non-inverting input terminal of the amplifier 90 is connected to an output terminal of the slice circuit 60Bm .
  • An inverting input terminal and an output terminal of the amplifier 90 are connected to each other.
  • Amplifier 90 is a voltage follower amplifier.
  • the NMOS transistor 71 is provided between the output end of the amplifier 90 and the first node N1.
  • An output signal from the selector 61 is input to the gate of the NMOS transistor 71 .
  • the PMOS transistor 81 is provided between the output terminal of the amplifier 90 and the second node N2.
  • An output signal from the selector 61 is input to the gate of the PMOS transistor 81 .
  • the standby voltages set to the nodes N1 and N2 can be made the same as the potential of the output terminal of the slice circuit 60Bm , so the time required for the output current of the slice circuit 60Bm to stabilize is can be shortened.
  • one amplifier 90 is shared by M slice circuits 60B 0 to 60B M ⁇ 1 in contrast to the circuit configuration example shown in FIG. . With such a configuration, it is possible to reduce the demerit of an increase in layout area when forming on a semiconductor substrate.
  • the amplifier 90 as a voltage follower amplifier as follows.
  • Each of the M slice circuits 60B 0 to 60B M ⁇ 1 may include a voltage follower amplifier of the first standby voltage setting circuit 70 and a voltage follower amplifier of the second standby voltage setting circuit 80 separately. . In this case, the required number of amplifiers is 2M.
  • the voltage follower amplifier 90 shown in FIG. 7 is a common voltage follower amplifier in the first and second standby voltage setting circuits.
  • FIG. 29 is a diagram showing a circuit configuration example of the slice circuit 60 m of the current control section 10. As shown in FIG. The figure shows a configuration in which one common voltage follower amplifier is divided into two in one slice circuit 60m. Circuit elements other than the voltage follower amplifier 90, the NMOS transistor 71, and the PMOS transistor 81 in FIGS. 7, 8, 13, and 14 are indicated by a circuit block 60X. That is, the common voltage follower amplifier 90 includes a first voltage follower amplifier 90A for the first standby voltage set circuit and a second voltage follower amplifier 90B for the second standby voltage set circuit.
  • the first standby voltage set circuit is provided between a first voltage follower amplifier 90A that inputs the potential of the output terminal of the slice circuit, and between the output terminal of the first voltage follower amplifier 90A and the first node N1, and an NMOS transistor 71 having a gate to which the signal output from the selector 61 is input.
  • the second standby voltage set circuit is provided between a second voltage follower amplifier 90B to which the potential of the output terminal of the slice circuit is input, and between the output terminal of the second voltage follower amplifier 90B and the second node N2. and a PMOS transistor 81 having a gate to which the output signal is input.
  • Each of the M slice circuits 60B 0 to 60B M ⁇ 1 serves as a voltage follower amplifier for the first standby voltage setting circuit 70 and a voltage follower amplifier for the second standby voltage setting circuit 80 as shown in FIG.
  • a configuration including a voltage follower amplifier may be used. In this case, the required number of amplifiers is M.
  • FIG. 30 is a diagram showing the configuration of the current control section 10 having M slice circuits 60 0 to 60 M ⁇ 1 .
  • the figure shows a current control section including a first common voltage follower amplifier 90A and a second common voltage follower amplifier 90B.
  • Circuit block 60X is the same as that shown in FIG. Comparing the current control unit 10 of this example with the current control unit using the configuration of FIG. The difference is that one voltage follower amplifier 90A is shared and a plurality of second voltage follower amplifiers 90B are shared.
  • the current control unit 10 includes a first common voltage follower amplifier as a voltage follower amplifier of the first standby voltage setting circuit 70 of each of the M slice circuits 60B 0 to 60B M ⁇ 1 shown in FIG. can be configured to include a second common voltage follower amplifier as the voltage follower amplifier of the second standby voltage setting circuit 80 of each of the slice circuits 60B 0 to 60B M ⁇ 1 .
  • the required number of amplifiers is two.
  • the current control unit 10 includes a first common voltage follower amplifier 90A as a voltage follower amplifier of the first standby voltage setting circuit 70 of each of the M slice circuits 60 0 to 60 M ⁇ 1.
  • a second common voltage follower amplifier 90B as a voltage follower amplifier of the second standby voltage setting circuit 80 of each of the M slice circuits 60 0 to 60 M ⁇ 1 .
  • the current control unit 10 includes a voltage follower amplifier of the first standby voltage setting circuit 70 and a voltage follower amplifier of the second standby voltage setting circuit 80 of each of the M slice circuits 60B 0 to 60B M ⁇ 1.
  • a configuration including a common voltage follower amplifier may be used as the amplifier. In this case, the required number of amplifiers is one.
  • FIG. 9 is a diagram showing the configuration of the slice circuit 60Cm of the current control section 10. As shown in FIG. In slice circuit 60Cm shown in this figure, the positions of PMOS transistor 62 and PMOS transistor 64 are interchanged, and NMOS transistor 63 and NMOS transistor 65 are replaced with each other, compared with the configuration of slice circuit 60Am shown in FIG. positions have been swapped.
  • Slice circuit 60C m (FIG. 9) operates in the same manner as slice circuit 60A m (FIG. 3), and parasitic capacitance at first node N1 between PMOS transistors 62 and 64 and second node N2 between NMOS transistors 63 and 65 has the same problem as the slice circuit 60A m (FIG. 3).
  • FIG. 10 is a diagram showing the configuration of the slice circuit 60Dm of the current control section 10.
  • Slice circuit 60Dm shown in this figure further includes a first standby voltage setting circuit 70 and a second standby voltage setting circuit 80 in addition to the configuration of slice circuit 60Cm shown in FIG.
  • This slice circuit 60Dm solves the problem caused by the charge current of the parasitic capacitances of the nodes N1 and N2 and improves the linearity of the phase interpolation.
  • the first standby voltage setting circuit 70 and the second standby voltage setting circuit 80 of the slice circuit 60D m correspond to the first standby voltage setting circuit 70 and the second standby voltage setting circuit 80 of the slice circuit 60B m (FIG. 4). is similar to
  • the phase interpolation circuit 1 including such a slice circuit 60Dm sets the first node N1 to the standby voltage by charging and discharging the parasitic capacitance of the first node N1 by the first standby voltage setting circuit 70, and sets the first node N1 to the standby voltage.
  • Linearity between the PI code and the output phase can be improved by charging and discharging the parasitic capacitance of the second node N2 by the standby voltage setting circuit 80 to set the second node N2 to the standby voltage.
  • 11 to 14 are diagrams showing specific circuit configurations of first standby voltage setting circuit 70 and second standby voltage setting circuit 80 in the configuration of slice circuit 60Dm shown in FIG.
  • the first standby voltage setting circuit 70 and the second standby voltage setting circuit 80 of the slice circuit 60Dm of the circuit configuration example shown in FIG. 11 correspond to the first standby voltage of the slice circuit 60Bm of the circuit configuration example shown in FIG. It has the same configuration and functions as the set circuit 70 and the second standby voltage set circuit 80 . However, the difference is that the first standby voltage setting circuit 70 and the second standby voltage setting circuit 80 continue to flow current even when the first node N1 and the second node N2 are set to the standby voltage.
  • the first standby voltage setting circuit 70 and the second standby voltage setting circuit 80 of the slice circuit 60Dm of the circuit configuration example shown in FIG. 12 correspond to the first standby voltage of the slice circuit 60Bm of the circuit configuration example shown in FIG. It has the same configuration and functions as the set circuit 70 and the second standby voltage set circuit 80 . However, the difference is that the first standby voltage setting circuit 70 and the second standby voltage setting circuit 80 continue to flow current even when the first node N1 and the second node N2 are set to the standby voltage.
  • the first standby voltage setting circuit 70 and the second standby voltage setting circuit 80 of the slice circuit 60Dm of the circuit configuration example shown in FIG. 13 correspond to the first standby voltage of the slice circuit 60Bm of the circuit configuration example shown in FIG. It has the same configuration and functions as the set circuit 70 and the second standby voltage set circuit 80 . However, the difference is that the first standby voltage setting circuit 70 and the second standby voltage setting circuit 80 continue to flow current even when the first node N1 and the second node N2 are set to the standby voltage.
  • the first standby voltage setting circuit 70 and the second standby voltage setting circuit 80 of the slice circuit 60Dm of the circuit configuration example shown in FIG. 14 correspond to the first standby voltage setting circuits of the slice circuit 60Bm of the circuit configuration example shown in FIG. It has the same configuration and functions as the set circuit 70 and the second standby voltage set circuit 80 . However, the difference is that the first standby voltage setting circuit 70 and the second standby voltage setting circuit 80 continue to flow current even when the first node N1 and the second node N2 are set to the standby voltage.
  • FIG. 15 is a diagram showing the configuration of the slice circuit 60Em of the current control section 10. As shown in FIG. Slice circuit 60Em shown in this figure includes selector 61 , PMOS transistor 62 , NMOS transistor 63 , PMOS transistor 64 and NMOS transistor 65 .
  • the source of the PMOS transistor 62 is connected to the power supply terminal.
  • a signal output from the selector 61 is input to the gate of the PMOS transistor 62 .
  • the source of the NMOS transistor 63 is connected to the ground potential supply terminal.
  • a signal output from the selector 61 is input to the gate of the NMOS transistor 63 .
  • the drain of PMOS transistor 62 and the drain of NMOS transistor 63 are connected together.
  • a bias voltage BIASp is input to the gate of the PMOS transistor 64 .
  • a bias voltage BIASn is input to the gate of the NMOS transistor 65 .
  • a PMOS transistor 64 as a first current source and an NMOS transistor 65 as a second current source are connected in parallel between the drains and output terminals of the PMOS transistors 62 and 63, respectively.
  • PMOS transistor 64 as the first current source and NMOS transistor 65 as the second current source in the configuration of slice circuit 60E m are identical to PMOS transistor 64 and NMOS transistor 65 in the configuration of slice circuit 60B m shown in FIG. It corresponds to the NMOS transistor 65 .
  • the configuration of the slice circuit 60Em corresponds to that in which the first node N1 and the second node N2 in the configuration of the slice circuit 60Bm shown in FIG. 5 are made common.
  • this slice circuit 60E m (FIG. 15) is similar to that shown in FIG. 5 without increasing the number of MOS transistors compared to the slice circuit 60A m shown in FIG. 3 and the slice circuit 60C m shown in FIG. It can operate similarly to the illustrated slice circuit 60Bm .
  • each of the PMOS transistor 62 and the NMOS transistor 63 is preferably sufficiently large so that the parasitic capacitance charge current does not affect the output of the current control section 10.
  • FIG. 16 is a diagram showing a circuit configuration example of the filter 20 of the phase interpolation circuit 1.
  • FIG. A filter 20A of the configuration example shown in this figure includes a capacitive section 21 .
  • One end of the capacitance section 21 is connected to the output terminal of the current control section 10 and also connected to the input terminal of the waveform shaping section 30 .
  • the other end of the capacitance section 21 is connected to the ground potential supply end or the power supply potential supply end.
  • Filter 20A charges or discharges capacitance section 21 according to the current signal output from current control section 10 and outputs a voltage signal corresponding to the amount of charge accumulated in capacitance section 21 to waveform shaping section 30 .
  • the filter 20A satisfies that the output load of the current control unit 10 is almost constant regardless of the amount of accumulated charge, and that the voltage signal can be waveform-shaped by the waveform shaping unit 30, thereby performing highly accurate phase interpolation. enable
  • FIG. 17 is a diagram showing another circuit configuration example of the filter 20 of the phase interpolation circuit 1.
  • FIG. A filter 20B of the configuration example shown in this figure includes a capacitive section 22 and a resistor 23 .
  • One end of the capacitance section 22 is connected to the input terminal of the waveform shaping section 30, and the other end of the capacitance section 22 is connected to the ground potential supply terminal or the potential supply terminal.
  • the resistor 23 is provided between the output terminal of the current control section 10 and the input terminal of the waveform shaping section 30 .
  • the filter 20B can suppress the deterioration of the phase interpolation accuracy due to the frequency characteristics of the output load.
  • FIG. 18 is a diagram showing a circuit configuration example of the waveform shaping section 30 of the phase interpolation circuit 1.
  • FIG. A waveform shaping section 30 shown in this figure includes a coupling capacitance section 31 , an inverter 32 and a resistor 33 .
  • the input terminal of the inverter 32 is connected to the output terminal of the filter 20 via the coupling capacitance section 31 .
  • a resistor 33 is provided between the input terminal and the output terminal of the inverter 32 .
  • the output end of the inverter 32 becomes the output end of the phase interpolation circuit 1 .
  • the waveform shaping section 30 can improve filter characteristics, suppress an increase in circuit scale, and waveform-shape the output of the filter 20 .
  • FIG. 19 is a diagram showing a circuit configuration example of the bias voltage supply section 40 of the phase interpolation circuit 1. As shown in FIG.
  • the bias voltage supply section 40 shown in this figure includes a current source 401, PMOS transistors 411-414 and NMOS transistors 421-425.
  • the PMOS transistor 411, PMOS transistor 412, NMOS transistor 421 and NMOS transistor 422 are connected in series in this order between a high potential (power supply potential) supply terminal and a low potential (ground potential) supply terminal.
  • PMOS transistor 413, PMOS transistor 414, NMOS transistor 423 and NMOS transistor 424 are connected in series in this order between the high potential supply terminal and the low potential supply terminal.
  • Each of the PMOS transistor 411 and the PMOS transistor 413 has its gate connected to the low potential supply terminal and operates as a constant current source.
  • the gates of PMOS transistor 412 and PMOS transistor 414 are connected together, connected to the drain of PMOS transistor 414, and also connected to the BIASp output terminal.
  • the gate and drain of the NMOS transistor 421 are connected together and also connected to the BIASn output terminal.
  • the gate of NMOS transistor 423 is connected to the gate and drain of NMOS transistor 425 .
  • Each of NMOS transistor 422 and NMOS transistor 424 has a gate connected to the high potential supply terminal and operates as a constant current source.
  • the source of the NMOS transistor 425 is connected to the low potential supply terminal.
  • a current source 401 is provided between the high potential supply terminal and the drain of the NMOS transistor 425 and allows a constant amount of current to flow between the drain and source of the NMOS transistor 425 .
  • the bias voltage supply unit 40 supplies a bias voltage BIASp to the gate of the PMOS transistor 64 of the slice circuit 60A m (FIG. 3) or the slice circuit 60B m (FIGS. 4 to 8), and biases the gate of the NMOS transistor 65. suitable for supplying the voltage BIASn.
  • the NMOS transistors 425 and 423 constitute a current mirror circuit.
  • PMOS transistors 412, 414 and PMOS transistor 64 form a current mirror circuit.
  • NMOS transistor 421 and NMOS transistor 65 form a current mirror circuit.
  • first circuit portion comprising PMOS transistors 411, 412 and NMOS transistors 421, 422 connected in series, and a second circuit comprising PMOS transistors 413, 414 and NMOS transistors 423, 424 connected in series.
  • the portion is a replica of the circuit portion consisting of serially connected PMOS transistors 62, 64 and NMOS transistors 65, 63 of slice circuit 60A m (FIG. 3) or slice circuit 60B m (FIGS. 4 to 8).
  • the amount of current flowing through the NMOS transistor 425, the amount of current flowing through the first circuit portion, the amount of current flowing through the second circuit portion, the amount of current flowing through the PMOS transistor 64, and the amount of current flowing through the NMOS transistor 65 are the same. Become.
  • the bias voltage supply section 40 having such a circuit configuration, in the slice circuit 60A m (FIG. 3) or the slice circuit 60B m (FIGS. 4 to 8), the current flowing through the PMOS transistor 64 and the NMOS transistor 65 is reduced.
  • the amounts can be accurately set to the amount of current of the current source 401 of the bias voltage supply section 40, and can be made equal to each other, enabling highly accurate phase interpolation.
  • the accuracy of the amount of current flowing through each of the PMOS transistor 64 as the first current source and the NMOS transistor 65 as the second current source of the slice circuits 60A m and 60B m of the current control unit 10 is determined by phase interpolation. accuracy. Therefore, even if the characteristics of the MOS transistors have manufacturing variations, the amount of current flowing through each of PMOS transistor 64 and NMOS transistor 65 is required to be accurate.
  • the bias voltage supply section 40 having the above configuration can cause the intended current to flow through the MOS transistors used as the current sources because the characteristics of the respective MOS transistors change in the same way even if there are manufacturing variations.
  • the phase interpolation circuit 2 shown in this figure is used when the input and output signals are differential signals.
  • the phase interpolation circuit 2 includes a current control section 10p, a current control section 10n, a filter 20p, a filter 20n, a waveform shaping section 30p, a waveform shaping section 30n, a bias voltage supply section 40, and a cross-coupling inverter 50.
  • the current control section 10p and the current control section 10n of the phase interpolation circuit 2 have the same configuration as the current control section 10 of the phase interpolation circuit 1.
  • Filters 20 p and 20 n of phase interpolation circuit 2 have the same configuration as filter 20 of phase interpolation circuit 1 .
  • the waveform shaping section 30p and the waveform shaping section 30n of the phase interpolation circuit 2 have the same configuration as the waveform shaping section 30 of the phase interpolation circuit 1.
  • the bias voltage supply section 40 of the phase interpolation circuit 2 has the same configuration as the bias voltage supply section 40 of the phase interpolation circuit 1 .
  • the cross-coupling inverter 50 is provided between the OUTp output terminal of the waveform shaping section 30p and the OUTn output terminal of the waveform shaping section 30n.
  • Cross-coupling inverter 50 includes inverters 51 and 52 .
  • the input terminal of the inverter 51 is connected to the OUTn output terminal of the waveform shaping section 30n, and the output terminal of the inverter 51 is connected to the OUTp output terminal of the waveform shaping section 30p.
  • the input terminal of the inverter 52 is connected to the OUTp output terminal of the waveform shaping section 30p, and the output terminal of the inverter 52 is connected to the OUTn output terminal of the waveform shaping section 30n.
  • one signal IN1p is input to the current control section 10p, and the other signal IN1n is input to the current control section 10n.
  • One signal IN2p of the input signals IN2 (IN2p, IN2n) which are differential signals is input to the current control section 10p, and the other signal IN2n is input to the current control section 10n.
  • the selection signals SEL ⁇ 0> to SEL ⁇ M-1> are commonly input to both the current control section 10p and the current control section 10n.
  • the bias voltages BIASp and BIASn output from the bias voltage supply section 40 are commonly input to both the current control section 10p and the current control section 10n.
  • the current control unit 10p, the filter 20p, and the waveform shaping unit 30p output a phase-interpolated signal from the OUTp output terminal based on the input signals IN1p and IN2p and the selection signals SEL ⁇ 0> to SEL ⁇ M-1>.
  • Current control section 10n, filter 20n, and waveform shaping section 30n output a phase-interpolated signal from OUTn output terminal based on input signals IN1n and IN2n and selection signals SEL ⁇ 0> to SEL ⁇ M-1>.
  • the phase-interpolated differential signals output from the OUTp output terminal and the OUTn output terminal are ensured of edge matching as differential signals by the cross-coupling inverter 50 .
  • phase interpolation circuit 1 having the slice circuit 60Am shown in FIG. 3 As a comparative example and the phase interpolation circuit 1 having the slice circuit 60Bm shown in FIG. A result of comparing the linearity of phase interpolation will be described.
  • the number of slice circuits included in the current control section is 8, two input signals IN1 and IN2 whose phases are different from each other by 90° are input to the current control section, and , the frequency of the input signal was 8 GHz or 32 GHz.
  • FIG. 21 is a diagram showing temporal changes in the voltage signal output from the filter when an 8 GHz input signal is input to the phase interpolation circuit of the comparative example.
  • FIG. 22 is a diagram showing temporal changes in the voltage signal output from the filter when an input signal of 32 GHz is input to the phase interpolation circuit of the comparative example.
  • FIG. 23 is a diagram showing temporal changes in the voltage signal output from the filter when an 8 GHz input signal is input to the phase interpolation circuit of the embodiment.
  • FIG. 24 is a diagram showing temporal changes in the voltage signal output from the filter when an input signal of 32 GHz is input to the phase interpolation circuit of the embodiment.
  • the period of the intermediate state is long in the comparative example. Also, the faster the input signal, the longer the period of the intermediate state with respect to the period in which the current of the slice circuit Am is the current I1 or the current I2. The longer the period of the intermediate state is compared to the period in which the current of the slice circuit Am is the current I1 or the current I2, the more the linearity of the phase interpolation collapses. Therefore, in the comparative example, the linearity of phase interpolation is lost, and the phase of the output signal from the phase interpolation circuit differs from the intended phase set by the selection signal. On the other hand, in the example, the period of the intermediate state is shorter than in the comparative example, and the loss of linearity of phase interpolation is small.
  • FIG. 25 is a graph showing the relationship between the PI code and the output phase of the phase interpolation circuit when an input signal of 32 GHz is input to the phase interpolation circuit for each of the comparative example and the working example.
  • the output phase is a relative phase obtained by taking the difference from the phase of the PI code 0, respectively.
  • This figure also shows a graph when the output phase has ideal linearity with respect to the PI code. As shown in this figure, the linearity of phase interpolation is improved in the example compared to the comparative example.
  • An eye diagram is used as an index for evaluating signal waveform quality (degree of waveform deterioration).
  • the eye diagram is obtained by superimposing and displaying signals with two minimum units of transmission data as one period. The greater the height and width of the eye diagram opening (eye opening), the better the communication quality.
  • the eye diagram mask test has a passing condition that the eye opening is larger than a specific mask pattern.
  • a communication device that does not meet the acceptance conditions is limited in the environment in which communication can be established, and thus its value as a device decreases.
  • FIG. 26 is a diagram showing an eye diagram obtained when using a clock output after phase interpolation by a phase interpolation circuit whose output phase has ideal linearity with respect to the PI code.
  • FIG. 27 is a diagram showing an eye diagram obtained when using a clock phase-interpolated and output by a phase interpolation circuit of a comparative example.
  • FIG. 28 is a diagram showing an eye diagram obtained when using a clock phase-interpolated and output by the phase interpolation circuit of the embodiment.
  • the data rate of the input signal was 64 GBps
  • the sampling clock was an 8-phase clock of 30.29 GHz
  • the 8-phase clock was generated by the phase interpolation circuits of the comparative example and the embodiment.
  • the eye opening is smaller in the comparative example than in the ideal case. Therefore, the performance of the receiving device that performs data sampling using the phase interpolation circuit of the comparative example is poor, and it is difficult for the receiving device to satisfy the required standards, and the value as a device is low.
  • the phase error is improved as compared with the comparative example, so the eye opening is large and the degree of reduction of the eye opening is small compared to the ideal case.
  • the phase interpolation circuit of the embodiment can satisfy the pass condition of the eye diagram mask test compared to the comparative example even if the input signal is high speed.
  • Phase interpolation circuit 10 10p, 10n... Current control section 20, 20A, 20B, 20p, 20n... Filter 30, 30p, 30n... Waveform shaping section 40... Bias voltage supply section 50... Cross Coupling inverter, 600 to 60M-1 , 60m , 60Am, 60Bm , 60Cm , 60Dm , 60Em ... slice circuit, 61...selector, 62...PMOS transistor, 63...NMOS transistor , 64...PMOS Transistors 65 NMOS transistors 70 First standby voltage set circuit 71, 72 NMOS transistors 73, 74 Resistors 80 Second standby voltage set circuit 81, 82 PMOS transistors 83, 84 Resistor, 90... Amplifier.

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Abstract

位相補間回路１の電流制御部１０は、共通の構成を有するＭ個のスライス回路６０Ｂ０～６０ＢＭ－１を備える。各スライス回路６０Ｂｍは、セレクタ６１、ＰＭＯＳトランジスタ６２、ＮＭＯＳトランジスタ６３、ＰＭＯＳトランジスタ６４、ＮＭＯＳトランジスタ６５、第１待機電圧セット回路７０および第２待機電圧セット回路８０を備える。第１待機電圧セット回路７０は、セレクタ６１からの出力信号に応じてオン／オフが設定されるスイッチを介して第１ノードＮ１と電圧源とを接続する構成を有しており、スイッチがオン状態であるときに、第１ノードＮ１の寄生容量を補助的に充放電することにより第１ノードＮ１を待機電圧にセットする。

Description

位相補間回路
　本発明は、スケーラブルＩＮＶ型位相補間回路に関するものである。
　位相補間回路は、位相が互いに異なる複数（多くの場合は２つ）の信号を入力し、これらの複数の入力信号に基づいて位相を補間した信号を出力することができる。例えば、位相補間回路は、クロック・データ・リカバリ回路において、データサンプリングのタイミングを示すクロックを作成する回路として用いられ、このクロックの位相を調整することでデータサンプリングのタイミングを調整することができる。また、位相補間回路は、インターリーブ型アナログ－デジタル変換回路やＥＹＥモニタ回路などにおいても用いられる。
　位相補間回路は、電流モードロジック（ＣＭＬ）型とインバータ（ＩＮＶ）型とに大別される（非特許文献１参照）。ＣＭＬ型位相補間回路と比べると、ＩＮＶ型位相補間回路は、位相補間の線形性が劣る一方で、低電圧源での使用に適しており、低消費電力であって小型であるという利点がある。位相補間回路を含むシステムに応じて何れかの型の位相補間回路が好ましく使用される。
　例えば、周波数３０ＧＨｚ程度のクロックで動作するレシーバ回路において低消費電力化を実現するには、２０ｎｍ程度より微細な製造プロセスノードが必要になる。製造プロセスが微細であるほど、回路動作時の電源電圧は低くなる。ＣＭＬ型位相補間回路では、低電圧源による電圧のヘッドルーム不足が問題になりやすく、その結果、位相精度が悪化する。したがって、高速動作の場合には、ＩＮＶ型位相補間回路の使用が好ましい。
　ＩＮＶ型位相補間回路には幾つかの構成があり、位相補間の線形性を改善するための構成が提案されている（非特許文献２参照）。ＩＮＶ型位相補間回路のうちでも現在において広く利用されているものは、インバータに流れる電流の大きさを電流源により制御するスケーラブルＩＮＶ型位相補間回路である。
Satoshi Kumaki, et al., "A O.5V 6-bit Scalable Phase Interpolator," IEEE, pp.1019-1022, (2010). Daniel Junehee Lee, et al., "Architectures and Design Techniques of Digital Time Interpolators," 2018 3rd International Conference on Integrated Circuits and Microsystems, pp.15-20(2018).
　スケーラブルＩＮＶ型位相補間回路は、ＩＮＶ型位相補間回路のうちでは位相補間の線形性が優れているものの、更なる線形性の改善が望まれる。特に、信号の高速化が進むに従って、位相補間回路における位相補間の線形性の改善が強く望まれる。
　本発明は、上記問題点を解消する為になされたものであり、位相補間の線形性が改善されたスケーラブルＩＮＶ型位相補間回路を提供することを目的とする。
　本開示の位相補間回路は、位相が互いに異なる複数の入力信号のうちから選択した何れかの信号に応じた電流信号を出力端から出力する複数のスライス回路を含む電流制御部を備え、複数の入力信号に基づいて位相を補間した信号を出力するスケーラブルＩＮＶ型位相補間回路である。
　本開示の第１態様では、複数のスライス回路それぞれは、（１）選択信号に基づいて複数の入力信号のうちから何れかの信号を選択して出力するセレクタと、（２）セレクタから出力された信号が入力されるゲートと、高電位供給端と接続されたソースと、ドレインと、を有するＰＭＯＳトランジスタと、（３）セレクタから出力された信号が入力されるゲートと、低電位供給端と接続されたソースと、ドレインと、を有するＮＭＯＳトランジスタと、（４）ＰＭＯＳトランジスタのドレインと出力端との間に設けられた第１電流源と、（５）ＮＭＯＳトランジスタのドレインと出力端との間に設けられた第２電流源と、（６）ＰＭＯＳトランジスタのドレインと第１電流源との間の第１ノードにある寄生容量を充放電することにより第１ノードを待機電圧にセットする第１待機電圧セット回路と、（７）ＮＭＯＳトランジスタのドレインと第２電流源との間の第２ノードにある寄生容量を充放電することにより第２ノードを待機電圧にセットする第２待機電圧セット回路と、を含む。
　本開示の第２態様では、複数のスライス回路それぞれは、（１）選択信号に基づいて複数の入力信号のうちから何れかの信号を選択して出力するセレクタと、（２）セレクタから出力された信号が入力されるゲートと、出力端と接続されたドレインと、ソースと、を有するＰＭＯＳトランジスタと、（３）セレクタから出力された信号が入力されるゲートと、出力端と接続されたドレインと、ソースと、を有するＮＭＯＳトランジスタと、（４）ＰＭＯＳトランジスタのソースと高電位供給端との間に設けられた第１電流源と、（５）ＮＭＯＳトランジスタのソースと低電位供給端との間に設けられた第２電流源と、（６）ＰＭＯＳトランジスタのソースと第１電流源との間の第１ノードにある寄生容量を充放電することにより第１ノードを待機電圧にセットする第１待機電圧セット回路と、（７）ＮＭＯＳトランジスタのソースと第２電流源との間の第２ノードにある寄生容量を充放電することにより第２ノードを待機電圧にセットする第２待機電圧セット回路と、を含む。
　本開示の第１態様または第２態様において、第１待機電圧セット回路は、低電位供給端と第１ノードとの間に設けられたＮＭＯＳトランジスタを含み、セレクタから出力された信号を、このＮＭＯＳトランジスタのゲートに入力するのが好適である。第２待機電圧セット回路は、高電位供給端と第２ノードとの間に設けられたＰＭＯＳトランジスタを含み、セレクタから出力された信号を、このＰＭＯＳトランジスタのゲートに入力するのが好適である。
　或いは、本開示の第１態様または第２態様において、第１待機電圧セット回路は、高電位供給端と低電位供給端との間に直列的に設けられた第１抵抗器および第２抵抗器と、第１抵抗器と第２抵抗器との接続点と第１ノードとの間に設けられた第１ＮＭＯＳトランジスタと、第１抵抗器および第２抵抗器に対して直列的に設けられた第２ＮＭＯＳトランジスタとを含み、セレクタから出力された信号を第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタそれぞれのゲートに入力するのが好適である。第２待機電圧セット回路は、高電位供給端と低電位供給端との間に直列的に設けられた第３抵抗器および第４抵抗器と、第３抵抗器と第４抵抗器との接続点と第２ノードとの間に設けられた第１ＰＭＯＳトランジスタと、第３抵抗器および第４抵抗器に対して直列的に設けられた第２ＰＭＯＳトランジスタとを含み、セレクタから出力された信号を第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタそれぞれのゲートに入力するのが好適である。
　或いは、本開示の第１態様または第２態様において、第１待機電圧セット回路は、スライス回路の出力端の電位を入力する第１ボルテージフォロワアンプと、第１ボルテージフォロワアンプの出力端と第１ノードとの間に設けられたＮＭＯＳトランジスタとを含み、セレクタから出力された信号を、このＮＭＯＳトランジスタのゲートに入力するのが好適である。第２待機電圧セット回路は、スライス回路の出力端の電位を入力する第２ボルテージフォロワアンプと、第２ボルテージフォロワアンプの出力端と第２ノードとの間に設けられたＰＭＯＳトランジスタとを含み、セレクタから出力された信号を、このＰＭＯＳトランジスタのゲートに入力するのが好適である。
　この場合、複数のスライス回路それぞれは、第１ボルテージフォロワアンプおよび第２ボルテージフォロワアンプとして共通のボルテージフォロワアンプを含む構成であってもよい。或いは、電流制御部は、複数のスライス回路それぞれの第１ボルテージフォロワアンプとして第１の共通のボルテージフォロワアンプを含み、複数のスライス回路それぞれの第２ボルテージフォロワアンプとして第２の共通のボルテージフォロワアンプを含む構成であってもよい。或いは、電流制御部は、複数のスライス回路それぞれの第１ボルテージフォロワアンプおよび第２ボルテージフォロワアンプとして共通のボルテージフォロワアンプを含む構成であってもよい。
　本開示の第３態様では、複数のスライス回路それぞれは、（１）選択信号に基づいて複数の入力信号のうちから何れかの信号を選択して出力するセレクタと、（２）セレクタから出力された信号が入力されるゲートと、高電位供給端と接続されたソースと、ドレインと、を有するＰＭＯＳトランジスタと、（３）セレクタから出力された信号が入力されるゲートと、低電位供給端と接続されたソースと、ドレインと、を有するＮＭＯＳトランジスタと、（４）ＰＭＯＳトランジスタのドレインと出力端との間に設けられた第１電流源と、（５）ＮＭＯＳトランジスタのドレインと出力端との間に設けられた第２電流源と、を含み、ＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのドレインとが互いに接続されている。
　本開示の第１～第３の態様において、位相補間回路は、（ａ）電流制御部の複数のスライス回路から出力される電流信号の総和に応じて充放電される容量部を含み、その容量部の蓄積電荷量に応じた電圧信号を出力するフィルタと、（ｂ）フィルタから出力された電圧信号を波形整形して、その波形整形後の信号を出力する波形整形部と、を更に備えていてもよい。
　本開示によれば、位相補間の線形性が改善されたスケーラブルＩＮＶ型位相補間回路を提供することができる。
図１は、位相補間回路１の構成を示す図である。 図２は、位相補間回路１の電流制御部１０の構成を示す図である。 図３は、電流制御部１０のスライス回路６０Ａｍの構成を示す図である。 図４は、電流制御部１０のスライス回路６０Ｂｍの構成を示す図である。 図５は、電流制御部１０のスライス回路６０Ｂｍの回路構成例を示す図である。 図６は、電流制御部１０のスライス回路６０Ｂｍの回路構成例を示す図である。 図７は、電流制御部１０のスライス回路６０Ｂｍの回路構成例を示す図である。 図８は、電流制御部１０のスライス回路６０Ｂｍの回路構成例を示す図である。 図９は、電流制御部１０のスライス回路６０Ｃｍの構成を示す図である。 図１０は、電流制御部１０のスライス回路６０Ｄｍの構成を示す図である。 図１１は、電流制御部１０のスライス回路６０Ｄｍの回路構成例を示す図である。 図１２は、電流制御部１０のスライス回路６０Ｄｍの回路構成例を示す図である。 図１３は、電流制御部１０のスライス回路６０Ｄｍの回路構成例を示す図である。 図１４は、電流制御部１０のスライス回路６０Ｄｍの回路構成例を示す図である。 図１５は、電流制御部１０のスライス回路６０Ｅｍの構成を示す図である。 図１６は、位相補間回路１のフィルタ２０の回路構成例を示す図である。 図１７は、位相補間回路１のフィルタ２０の他の回路構成例を示す図である。 図１８は、位相補間回路１の波形整形部３０の回路構成例を示す図である。 図１９は、位相補間回路１のバイアス電圧供給部４０の回路構成例を示す図である。 図２０は、位相補間回路２の構成を示す図である。 図２１は、比較例の位相補間回路に８ＧＨｚの入力信号を入力させたときにフィルタから出力される電圧信号の時間変化を示す図である。 図２２は、比較例の位相補間回路に３２ＧＨｚの入力信号を入力させたときにフィルタから出力される電圧信号の時間変化を示す図である。 図２３は、実施例の位相補間回路に８ＧＨｚの入力信号を入力させたときにフィルタから出力される電圧信号の時間変化を示す図である。 図２４は、実施例の位相補間回路に３２ＧＨｚの入力信号を入力させたときにフィルタから出力される電圧信号の時間変化を示す図である。 図２５は、比較例および実施例それぞれについてＰＩコードと出力位相との関係を示すグラフである。 図２６は、ＰＩコードに対して出力位相が理想的な線形性を有する位相補間回路により位相補間されて出力されたクロックを用いたときに得られたアイダイアグラムを示す図である。 図２７は、比較例の位相補間回路により位相補間されて出力されたクロックを用いたときに得られたアイダイアグラムを示す図である。 図２８は、実施例の位相補間回路により位相補間されて出力されたクロックを用いたときに得られたアイダイアグラムを示す図である。 図２９は、電流制御部１０のスライス回路６０ｍの回路構成例を示す図である。 図３０は、複数のスライス回路を備えた電流制御部１０の構成を示す図である。
　以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　図１は、位相補間回路１の構成を示す図である。位相補間回路１は、電流制御部１０、フィルタ２０、波形整形部３０およびバイアス電圧供給部４０を備える。図２は、位相補間回路１の電流制御部１０の構成を示す図である。
　電流制御部１０は、複数（Ｍ個）のスライス回路６００～６０Ｍ－１を含む。Ｍ個のスライス回路６００～６０Ｍ－１それぞれは、共通の構成を有し、位相が互いに異なる複数の入力信号を共通に入力するとともに、バイアス電圧ＢＩＡＳｐ，ＢＩＡＳｎをも共通に入力する。各スライス回路６０ｍが入力する位相が互いに異なる入力信号の数は、多くの場合２つである。以降の説明では、各スライス回路６０ｍに２つの入力信号ＩＮ１，ＩＮ２が入力されるものとする。Ｍは２以上の整数であり、ｍは０以上Ｍ未満の整数である。
　Ｍ個のスライス回路６００～６０Ｍ－１のうちの第ｍのスライス回路６０ｍは、選択信号ＳＥＬ＜ｍ＞を入力する。スライス回路６０ｍは、選択信号ＳＥＬ＜ｍ＞に基づいて入力信号ＩＮ１，ＩＮ２のうちから何れかの信号を選択して、その選択した信号に応じた電流信号を出力端から出力する。Ｍ個のスライス回路６００～６０Ｍ－１の出力端は共通とされており、電流制御部１０は、Ｍ個のスライス回路６００～６０Ｍ－１から出力される電流信号の総和を出力する。
　フィルタ２０は、電流制御部１０から出力される電流信号に応じて充放電される容量部を含み、その容量部の蓄積電荷量に応じた電圧信号を出力する。フィルタ２０の容量部の一端は電流制御部１０の出力端と接続され、容量部の他端は接地電位供給端と接続されている。波形整形部３０は、フィルタ２０から出力された電圧信号を波形整形して、その波形整形後の信号を出力端ＯＵＴから出力する。バイアス電圧供給部４０は、バイアス電圧ＢＩＡＳｐ，ＢＩＡＳｎをＭ個のスライス回路６００～６０Ｍ－１に供給する。
　以下では、電流制御部１０のスライス回路６０ｍの回路構成例について説明する。図３は、電流制御部１０のスライス回路６０Ａｍの構成を示す図である。この図に示されるスライス回路６０Ａｍは、セレクタ６１、ＰＭＯＳトランジスタ６２、ＮＭＯＳトランジスタ６３、ＰＭＯＳトランジスタ６４およびＮＭＯＳトランジスタ６５を備える。なお、ＰＭＯＳトランジスタは、Ｐチャネル金属酸化物半導体トランジスタを意味し、ＮＭＯＳトランジスタは、Ｎチャネル金属酸化物半導体トランジスタを意味し、これらのトランジスタは電界効果トランジスタである。
　セレクタ６１は、位相が互いに異なる２つの入力信号ＩＮ１，ＩＮ２を入力するとともに、選択信号ＳＥＬ＜ｍ＞を入力する。セレクタ６１は、選択信号ＳＥＬ＜ｍ＞に基づいて入力信号ＩＮ１，ＩＮ２のうちから何れかの信号を選択して、その選択した信号をＰＭＯＳトランジスタ６２およびＮＭＯＳトランジスタ６３それぞれのゲートに与える。
　ＰＭＯＳトランジスタ６２のソースは、高電位（電源電位）供給端と接続されている。ＰＭＯＳトランジスタ６２のゲートは、セレクタ６１から出力された信号が入力される。ＰＭＯＳトランジスタ６２のドレインは、ＰＭＯＳトランジスタ６４のソースと接続されている。
　ＮＭＯＳトランジスタ６３のソースは、低電位（接地電位）供給端と接続されている。ＮＭＯＳトランジスタ６３のゲートは、セレクタ６１から出力された信号が入力される。ＮＭＯＳトランジスタ６３のドレインは、ＮＭＯＳトランジスタ６５のソースと接続されている。
　ＰＭＯＳトランジスタ６２およびＮＭＯＳトランジスタ６３それぞれは、セレクタ６１から出力されてゲートに入力される信号に応じてオン／オフが設定されるスイッチである。セレクタ６１から出力される信号がＨレベルであるとき、ＰＭＯＳトランジスタ６２はオフ状態となり、ＮＭＯＳトランジスタ６３はオン状態となる。逆に、セレクタ６１から出力される信号がＬレベルであるとき、ＰＭＯＳトランジスタ６２はオン状態となり、ＮＭＯＳトランジスタ６３はオフ状態となる。
　ＰＭＯＳトランジスタ６４およびＮＭＯＳトランジスタ６５それぞれのドレインは、スライス回路６０Ａｍの出力端と接続されている。ＰＭＯＳトランジスタ６４のゲートはバイアス電圧ＢＩＡＳｐが入力される。ＰＭＯＳトランジスタ６４は、ＰＭＯＳトランジスタ６２のドレインと出力端との間に設けられた第１電流源である。ＮＭＯＳトランジスタ６５のゲートはバイアス電圧ＢＩＡＳｎが入力される。ＮＭＯＳトランジスタ６５は、ＮＭＯＳトランジスタ６３のドレインと出力端との間に設けられた第２電流源である。
　ＰＭＯＳトランジスタ６２がオン状態であってＮＭＯＳトランジスタ６３がオフ状態であるとき、第１電流源としてのＰＭＯＳトランジスタ６４による電流Ｉ１が、電源電位供給端からＰＭＯＳトランジスタ６２，６４を経て出力端へ流れる。逆に、ＰＭＯＳトランジスタ６２がオフ状態であってＮＭＯＳトランジスタ６３がオン状態であるとき、第２電流源としてのＮＭＯＳトランジスタ６５による電流Ｉ２が、出力端からＮＭＯＳトランジスタ６５，６３を経て接地電位供給端へ流れる。
　各スライス回路６０Ａｍから出力される電流信号が電流Ｉ１（電源電位供給端から出力端への電流）および電流Ｉ２（出力端から接地電位供給端への電流）のうちの何れであるかは、セレクタ６１からの出力信号のレベルに応じたものとなる。電流Ｉ１と電流Ｉ２との間の切り替わりのタイミングは、セレクタ６１からの出力信号のレベル遷移のタイミングとなる。すなわち、各スライス回路６０Ａｍから出力される電流信号（Ｉ１，Ｉ２）は、選択信号ＳＥＬ＜ｍ＞によって決定される。
　電流制御部１０からフィルタ２０へ出力される電流信号は、Ｍ個のスライス回路６０Ａ０～６０ＡＭ－１それぞれから出力される電流信号の総和となる。電流制御部１０から出力される電流信号の位相は、セレクタ６１が入力信号ＩＮ１を選択するスライス回路の個数と、セレクタ６１が入力信号ＩＮ２を選択するスライス回路の個数との比により決定される。すなわち、電流制御部１０から出力される電流信号の位相は、各スライス回路６０Ａｍに入力される選択信号ＳＥＬ＜ｍ＞に応じたものとなる。そして、位相補間回路１からの出力信号の位相は、電流制御部１０から出力される電流信号がフィルタ２０を通じて得られた電圧信号に応じたものとなる。
　以上のような位相補間回路１の電流制御部１０において、ＰＭＯＳトランジスタ６２のドレインとＰＭＯＳトランジスタ６４のソースとの間の第１ノードＮ１には寄生容量が存在する。また、ＮＭＯＳトランジスタ６３のドレインとＮＭＯＳトランジスタ６５のソースとの間の第２ノードＮ２にも寄生容量が存在する。ノードＮ１，Ｎ２の寄生容量は、電流Ｉ１と電流Ｉ２との間の切り替わりの際に、チャージ電流が流入または流出して充放電される。
　この意図しない寄生容量チャージ電流が流れている期間は、電流Ｉ１と電流Ｉ２との間の過渡期間であり、電流Ｉ１および電流Ｉ２の何れとも異なる電流状態である中間状態となる。この中間状態は、寄生容量が十分に充放電されて寄生容量チャージ電流が流れなくなるまで続く。
　そして、この中間状態が発生することにより、位相補間回路１からの出力信号の位相は、選択信号ＳＥＬ＜０＞～ＳＥＬ＜Ｍ－１＞により設定しようとした意図した位相と異なることになり、位相補間の線形性が崩れる。信号が高速であるほど、寄生容量チャージ電流を原因とする位相補間の線形性の崩れは大きい。位相補間の線形性の崩れは、システムによっては大きな問題を生じることがある。なお、位相補間の線形性とは、選択信号ＳＥＬ＜０＞～ＳＥＬ＜Ｍ－１＞に対応したＰＩコードと出力位相との間の線形性であり、位相補間の精度を表す指標である。
　図４は、電流制御部１０のスライス回路６０Ｂｍの構成を示す図である。この図に示されるスライス回路６０Ｂｍは、図３に示されたスライス回路６０Ａｍの構成に加えて第１待機電圧セット回路７０および第２待機電圧セット回路８０を更に備える。このスライス回路６０Ｂｍは、上述したノードＮ１，Ｎ２の寄生容量のチャージ電流に起因する問題を解消して、位相補間の線形性の改善を図るものである。
　第１待機電圧セット回路７０は、セレクタ６１からの出力信号に応じてオン／オフが設定されるスイッチを介して第１ノードＮ１と電圧源とを接続する構成を有しており、スイッチがオン状態であるときに、第１ノードＮ１の寄生容量を補助的に充放電することにより第１ノードＮ１を待機電圧にセットする。
　第２待機電圧セット回路８０は、セレクタ６１からの出力信号に応じてオン／オフが設定されるスイッチを介して第２ノードＮ２と電圧源とを接続する構成を有しており、スイッチがオン状態であるときに、第２ノードＮ２の寄生容量を補助的に充放電することにより第２ノードＮ２を待機電圧にセットする。
　このようなスライス回路６０Ｂｍを含む位相補間回路１は、第１待機電圧セット回路７０により第１ノードＮ１の寄生容量を充放電することにより第１ノードＮ１を待機電圧にセットするとともに、第２待機電圧セット回路８０により第２ノードＮ２の寄生容量を充放電することにより第２ノードＮ２を待機電圧にセットすることにより、ＰＩコードと出力位相との間の線形性を改善することができる。
　図５～図８は、図４に示されたスライス回路６０Ｂｍの構成において第１待機電圧セット回路７０および第２待機電圧セット回路８０の具体的回路構成を示した図である。
　図５に示される回路構成例のスライス回路６０Ｂｍでは、第１待機電圧セット回路７０はＮＭＯＳトランジスタ７１を含み、第２待機電圧セット回路８０はＰＭＯＳトランジスタ８１を含む。それぞれの待機電圧はおおよそ接地電位および電源電位である。ＮＭＯＳトランジスタ７１およびＰＭＯＳトランジスタ８１それぞれは、セレクタ６１からの出力信号に応じてオン／オフが設定されるスイッチである。
　ＮＭＯＳトランジスタ７１は、接地電位供給端と第１ノードＮ１との間に設けられ、セレクタ６１からの出力信号をゲートに入力する。ＮＭＯＳトランジスタ７１は、オン状態であるときに第１ノードＮ１を所定の待機電圧にセットすることで、ＰＭＯＳトランジスタ６４から第１ノードＮ１の寄生容量へ流れるチャージ電流を低減する。
　ＰＭＯＳトランジスタ８１は、電源電位供給端と第２ノードＮ２との間に設けられ、セレクタ６１からの出力信号をゲートに入力する。ＰＭＯＳトランジスタ８１は、オン状態であるときに第２ノードＮ２を所定の待機電圧にセットすることで、ＮＭＯＳトランジスタ６５から第２ノードＮ２の寄生容量へ流れるチャージ電流を低減する。
　ＮＭＯＳトランジスタ７１およびＰＭＯＳトランジスタ８１は、ノードＮ１，Ｎ２を所定の待機電圧にセットするだけの役割であるので、他のＭＯＳトランジスタと比べてサイズが小さくてもよい。その場合、半導体基板上に形成する際のレイアウト面積の増加のデメリットを小さくすることができる。
　図６に示される回路構成例のスライス回路６０Ｂｍでは、第１待機電圧セット回路７０は、ＮＭＯＳトランジスタ７１，７２（第１ＮＭＯＳトランジスタ７１、第２ＮＭＯＳトランジスタ７２）、および抵抗器７３，７４（第１抵抗器７３、第２抵抗器７４）を含み、第２待機電圧セット回路８０は、ＰＭＯＳトランジスタ８１，８２（第１ＰＭＯＳトランジスタ８１、第２ＰＭＯＳトランジスタ８２）、および抵抗器８３，８４（第３抵抗器８３、第４抵抗器８４）を含む。ＮＭＯＳトランジスタ７１，７２およびＰＭＯＳトランジスタ８１，８２は、セレクタ６１からの出力信号に応じてオン／オフが設定されるスイッチである。
　第１待機電圧セット回路７０において、ＮＭＯＳトランジスタ７２および抵抗器７３，７４は、電源電位供給端と接地電位供給端との間に直列的に設けられている。ＮＭＯＳトランジスタ７１は、抵抗器７３，７４の接続点と第１ノードＮ１との間に設けられている。ＮＭＯＳトランジスタ７１，７２それぞれのゲートは、セレクタ６１からの出力信号が入力される。ＮＭＯＳトランジスタ７１，７２がオン状態であるとき、抵抗器７３，７４の抵抗値の比に応じた電圧値が第１ノードＮ１に与えられて、第１ノードＮ１が所定の待機電圧にセットされる。ＮＭＯＳトランジスタ７１，７２がオフ状態であるとき、直列的に接続された抵抗器７３，７４には電流が流れない。
　第２待機電圧セット回路８０において、ＰＭＯＳトランジスタ８２および抵抗器８３，８４は、電源電位供給端と接地電位供給端との間に直列的に設けられている。ＰＭＯＳトランジスタ８１は、抵抗器８３，８４の接続点と第２ノードＮ２との間に設けられている。ＰＭＯＳトランジスタ８１，８２それぞれのゲートは、セレクタ６１からの出力信号が入力される。ＰＭＯＳトランジスタ８１，８２がオン状態であるとき、抵抗器８３，８４の抵抗値の比に応じた電圧値が第２ノードＮ２に与えられて、第２ノードＮ２が所定の待機電圧にセットされる。ＰＭＯＳトランジスタ８１，８２がオフ状態であるとき、直列的に接続された抵抗器８３，８４には電流が流れない。
　このスライス回路６０Ｂｍでは、ノードＮ１，Ｎ２にセットする待機電圧が電源電位または接地電位まで達しないようにすることができるので、セレクタ６１からの出力信号のレベルが遷移した際にスライス回路６０Ｂｍの出力電流が安定化するまでに要する時間を短縮することができる。抵抗器７３と抵抗器７４との抵抗値比、および、抵抗器８３と抵抗器８４との抵抗値比は、ノードＮ１，Ｎ２の電位がセレクタ６１からの出力信号のレベルが遷移した際のスライス回路６０Ｂｍの出力端の電位と同じ程度になるようにするのが望ましい。
　図７に示される回路構成例のスライス回路６０Ｂｍでは、第１待機電圧セット回路７０は、ＮＭＯＳトランジスタ７１およびアンプ９０を含み、第２待機電圧セット回路８０は、ＰＭＯＳトランジスタ８１およびアンプ９０を含む。第１待機電圧セット回路７０および第２待機電圧セット回路８０は、この図では１個のアンプ９０を共有しているが、個別にアンプを含んでいてもよい。ＮＭＯＳトランジスタ７１およびＰＭＯＳトランジスタ８１は、セレクタ６１からの出力信号に応じてオン／オフが設定されるスイッチである。
　アンプ９０の非反転入力端子はスライス回路６０Ｂｍの出力端と接続されている。アンプ９０の反転入力端子と出力端とは互いに接続されている。アンプ９０は、ボルテージフォロワアンプである。ＮＭＯＳトランジスタ７１は、アンプ９０の出力端と第１ノードＮ１との間に設けられている。ＮＭＯＳトランジスタ７１のゲートは、セレクタ６１からの出力信号が入力される。ＰＭＯＳトランジスタ８１は、アンプ９０の出力端と第２ノードＮ２との間に設けられている。ＰＭＯＳトランジスタ８１のゲートは、セレクタ６１からの出力信号が入力される。
　このスライス回路６０Ｂｍでは、ノードＮ１，Ｎ２にセットする待機電圧をスライス回路６０Ｂｍの出力端の電位と同じにすることができるので、スライス回路６０Ｂｍの出力電流が安定化するまでに要する時間を短縮することができる。
　図８に示される回路構成例では、図７に示された回路構成例に対して、Ｍ個のスライス回路６０Ｂ０～６０ＢＭ－１が１個のアンプ９０を共有する構成としたものである。このような構成とすることにより、半導体基板上に形成する際のレイアウト面積の増加のデメリットを小さくすることができる。
　なお、ボルテージフォロワアンプとしてのアンプ９０の設け方には以下のような幾つかの態様がある。
　Ｍ個のスライス回路６０Ｂ０～６０ＢＭ－１それぞれは、第１待機電圧セット回路７０のボルテージフォロワアンプと第２待機電圧セット回路８０のボルテージフォロワアンプとを、別個に含む構成であってもよい。この場合、アンプの必要数は２Ｍである。
　詳説すれば、図７に示したボルテージフォロワアンプ９０は、第１及び第２待機電圧セット回路における、共通のボルテージフォロワアンプである。
　図２９は、電流制御部１０のスライス回路６０ｍの回路構成例を示す図である。同図は、１つのスライス回路６０ｍ内において、１つの共通のボルテージフォロワアンプを、２つに分離した構成を示す。図７、図８，図１３、図１４における、ボルテージフォロワアンプ９０、ＮＭＯＳトランジスタ７１、及び、ＰＭＯＳトランジスタ８１以外の回路要素は、回路ブロック６０Ｘで示している。すなわち、共通のボルテージフォロワアンプ９０は、第１待機電圧セット回路用の第１ボルテージフォロワアンプ９０Ａと、第２待機電圧セット回路用の第２ボルテージフォロワアンプ９０Ｂを含んでいる。
　この場合、第１待機電圧セット回路は、スライス回路の出力端の電位を入力する第１ボルテージフォロワアンプ９０Ａと、第１ボルテージフォロワアンプ９０Ａの出力端と第１ノードＮ１との間に設けられ、セレクタ６１から出力された信号が入力されるゲートを有するＮＭＯＳトランジスタ７１とを含む。第２待機電圧セット回路は、スライス回路の出力端の電位を入力する第２ボルテージフォロワアンプ９０Ｂと、第２ボルテージフォロワアンプ９０Ｂの出力端と第２ノードＮ２との間に設けられ、セレクタ６１から出力された信号が入力されるゲートを有するＰＭＯＳトランジスタ８１とを含む。
　Ｍ個のスライス回路６０Ｂ０～６０ＢＭ－１それぞれは、図７に示されるように、第１待機電圧セット回路７０のボルテージフォロワアンプおよび第２待機電圧セット回路８０のボルテージフォロワアンプとして、共通のボルテージフォロワアンプを含む構成であってもよい。この場合、アンプの必要数はＭである。
　図３０は、Ｍ個のスライス回路６００～６０Ｍ－１を備えた電流制御部１０の構成を示す図である。同図は、第１の共通のボルテージフォロワアンプ９０Ａと、第２の共通のボルテージフォロワアンプ９０Ｂとを含む電流制御部を示している。回路ブロック６０Ｘは、図２９に示したものと同一である。本例の電流制御部１０を、図２９の構成を用いた電流制御部と比較すると、本例では、Ｍ個のスライス回路６００～６０Ｍ－１内に、それぞれ含まれていた複数の第１ボルテージフォロワアンプ９０Ａを共通にし、複数の第２ボルテージフォロワアンプ９０Ｂを共通にしている点が異なる。
　電流制御部１０は、図８に示したＭ個のスライス回路６０Ｂ０～６０ＢＭ－１それぞれの第１待機電圧セット回路７０のボルテージフォロワアンプとして第１の共通のボルテージフォロワアンプを含み、Ｍ個のスライス回路６０Ｂ０～６０ＢＭ－１それぞれの第２待機電圧セット回路８０のボルテージフォロワアンプとして第２の共通のボルテージフォロワアンプを含む構成とすることができる。この場合、アンプの必要数は２である。図３０に示すように、電流制御部１０は、Ｍ個のスライス回路６００～６０Ｍ－１それぞれの第１待機電圧セット回路７０のボルテージフォロワアンプとして第１の共通のボルテージフォロワアンプ９０Ａを含み、Ｍ個のスライス回路６００～６０Ｍ－１それぞれの第２待機電圧セット回路８０のボルテージフォロワアンプとして第２の共通のボルテージフォロワアンプ９０Ｂを含んでいる。
　電流制御部１０は、図８に示されるように、Ｍ個のスライス回路６０Ｂ０～６０ＢＭ－１それぞれの第１待機電圧セット回路７０のボルテージフォロワアンプおよび第２待機電圧セット回路８０のボルテージフォロワアンプとして、共通のボルテージフォロワアンプを含む構成であってもよい。この場合、アンプの必要数は１である。
　図９は、電流制御部１０のスライス回路６０Ｃｍの構成を示す図である。この図に示されるスライス回路６０Ｃｍは、図３に示されたスライス回路６０Ａｍの構成と比較すると、ＰＭＯＳトランジスタ６２とＰＭＯＳトランジスタ６４との位置が入れ替わり、また、ＮＭＯＳトランジスタ６３とＮＭＯＳトランジスタ６５との位置が入れ替わっている。スライス回路６０Ｃｍ（図９）は、スライス回路６０Ａｍ（図３）と同様に動作し、ＰＭＯＳトランジスタ６２，６４間の第１ノードＮ１の寄生容量およびＮＭＯＳトランジスタ６３，６５間の第２ノードＮ２の寄生容量に関してもスライス回路６０Ａｍ（図３）と同様の問題を有する。
　図１０は、電流制御部１０のスライス回路６０Ｄｍの構成を示す図である。この図に示されるスライス回路６０Ｄｍは、図９に示されたスライス回路６０Ｃｍの構成に加えて第１待機電圧セット回路７０および第２待機電圧セット回路８０を更に備える。このスライス回路６０Ｄｍは、上述したノードＮ１，Ｎ２の寄生容量のチャージ電流に起因する問題を解消して、位相補間の線形性の改善を図るものである。スライス回路６０Ｄｍ（図１０）の第１待機電圧セット回路７０および第２待機電圧セット回路８０は、スライス回路６０Ｂｍ（図４）の第１待機電圧セット回路７０および第２待機電圧セット回路８０と同様のものである。
　このようなスライス回路６０Ｄｍを含む位相補間回路１は、第１待機電圧セット回路７０により第１ノードＮ１の寄生容量を充放電することにより第１ノードＮ１を待機電圧にセットするとともに、第２待機電圧セット回路８０により第２ノードＮ２の寄生容量を充放電することにより第２ノードＮ２を待機電圧にセットすることにより、ＰＩコードと出力位相との間の線形性を改善することができる。
　図１１～図１４は、図１０に示されたスライス回路６０Ｄｍの構成において第１待機電圧セット回路７０および第２待機電圧セット回路８０の具体的回路構成を示した図である。
　図１１に示される回路構成例のスライス回路６０Ｄｍの第１待機電圧セット回路７０および第２待機電圧セット回路８０は、図５に示された回路構成例のスライス回路６０Ｂｍの第１待機電圧セット回路７０および第２待機電圧セット回路８０と同様の構成を有し同様の機能を有する。ただし、第１ノードＮ１，第２ノードＮ２が待機電圧に設定されても第１待機電圧セット回路７０および第２待機電圧セット回路８０は電流を流し続ける動作をする点は異なる。
　図１２に示される回路構成例のスライス回路６０Ｄｍの第１待機電圧セット回路７０および第２待機電圧セット回路８０は、図６に示された回路構成例のスライス回路６０Ｂｍの第１待機電圧セット回路７０および第２待機電圧セット回路８０と同様の構成を有し同様の機能を有する。ただし、第１ノードＮ１，第２ノードＮ２が待機電圧に設定されても第１待機電圧セット回路７０および第２待機電圧セット回路８０は電流を流し続ける動作をする点は異なる。
　図１３に示される回路構成例のスライス回路６０Ｄｍの第１待機電圧セット回路７０および第２待機電圧セット回路８０は、図７に示された回路構成例のスライス回路６０Ｂｍの第１待機電圧セット回路７０および第２待機電圧セット回路８０と同様の構成を有し同様の機能を有する。ただし、第１ノードＮ１，第２ノードＮ２が待機電圧に設定されても第１待機電圧セット回路７０および第２待機電圧セット回路８０は電流を流し続ける動作をする点は異なる。
　図１４に示される回路構成例のスライス回路６０Ｄｍの第１待機電圧セット回路７０および第２待機電圧セット回路８０は、図８に示された回路構成例のスライス回路６０Ｂｍの第１待機電圧セット回路７０および第２待機電圧セット回路８０と同様の構成を有し同様の機能を有する。ただし、第１ノードＮ１，第２ノードＮ２が待機電圧に設定されても第１待機電圧セット回路７０および第２待機電圧セット回路８０は電流を流し続ける動作をする点は異なる。
　図１５は、電流制御部１０のスライス回路６０Ｅｍの構成を示す図である。この図に示されるスライス回路６０Ｅｍは、セレクタ６１、ＰＭＯＳトランジスタ６２、ＮＭＯＳトランジスタ６３、ＰＭＯＳトランジスタ６４およびＮＭＯＳトランジスタ６５を備える。
　ＰＭＯＳトランジスタ６２のソースは、電源電位供給端と接続されている。ＰＭＯＳトランジスタ６２のゲートは、セレクタ６１から出力された信号が入力される。ＮＭＯＳトランジスタ６３のソースは、接地電位供給端と接続されている。ＮＭＯＳトランジスタ６３のゲートは、セレクタ６１から出力された信号が入力される。ＰＭＯＳトランジスタ６２のドレインおよびＮＭＯＳトランジスタ６３のドレインは互いに接続されている。
　ＰＭＯＳトランジスタ６４のゲートはバイアス電圧ＢＩＡＳｐが入力される。ＮＭＯＳトランジスタ６５のゲートはバイアス電圧ＢＩＡＳｎが入力される。第１電流源としてのＰＭＯＳトランジスタ６４および第２電流源としてのＮＭＯＳトランジスタ６５は、ＰＭＯＳトランジスタ６２およびＮＭＯＳトランジスタ６３それぞれのドレインと出力端との間に互いに並列的に接続されている。
　このスライス回路６０Ｅｍ（図１５）の構成における第１電流源としてのＰＭＯＳトランジスタ６４および第２電流源としてのＮＭＯＳトランジスタ６５は、図５に示されたスライス回路６０Ｂｍの構成におけるＰＭＯＳトランジスタ６４およびＮＭＯＳトランジスタ６５に相当する。
　スライス回路６０Ｅｍの構成は、図５に示されたスライス回路６０Ｂｍの構成における第１ノードＮ１と第２ノードＮ２とを共通化したものに相当する。
　すなわち、スライス回路６０Ｅｍでは、図５に示されたスライス回路６０Ｂｍの構成におけるＮＭＯＳトランジスタ７１をＮＭＯＳトランジスタ６３が兼ねるとともに、図５に示されたスライス回路６０Ｂｍの構成におけるＰＭＯＳトランジスタ８１をＰＭＯＳトランジスタ６２が兼ねている。したがって、このスライス回路６０Ｅｍ（図１５）は、図３に示されたスライス回路６０Ａｍおよび図９に示されたスライス回路６０Ｃｍと比較してＭＯＳトランジスタの個数を増やすことなく、図５に示されたスライス回路６０Ｂｍと同様の動作をすることができる。
　なお、スライス回路６０Ｅｍでは、ＰＭＯＳトランジスタ６２およびＮＭＯＳトランジスタ６３それぞれのサイズを十分に大きくして、寄生容量チャージ電流が電流制御部１０の出力に影響を与えないようにするのが好ましい。
　図１６は、位相補間回路１のフィルタ２０の回路構成例を示す図である。この図に示される構成例のフィルタ２０Ａは、容量部２１を含む。容量部２１の一端は、電流制御部１０の出力端と接続され、また、波形整形部３０の入力端と接続されている。容量部２１の他端は、接地電位供給端または電源電位供給端と接続されている。フィルタ２０Ａは、電流制御部１０から出力される電流信号に応じて容量部２１を充電または放電して、容量部２１の蓄積電荷量に応じた電圧信号を波形整形部３０へ出力する。フィルタ２０Ａは、蓄積電荷量に依存せず電流制御部１０の出力負荷がほとんど一定であること、および波形整形部３０で波形整形可能な電圧信号であることを満たすことで、高精度の位相補間を可能とする。
　図１７は、位相補間回路１のフィルタ２０の他の回路構成例を示す図である。この図に示される構成例のフィルタ２０Ｂは、容量部２２および抵抗器２３を含む。容量部２２の一端は波形整形部３０の入力端と接続され、容量部２２の他端は接地電位供給端または電位供給端と接続されている。抵抗器２３は、電流制御部１０の出力端と波形整形部３０の入力端との間に設けられている。フィルタ２０Ｂは、抵抗器２３を含むことにより、出力の負荷における周波数特性に起因する位相補間精度の悪化を抑制することができる。
　図１８は、位相補間回路１の波形整形部３０の回路構成例を示す図である。この図に示される波形整形部３０は、結合容量部３１，インバータ３２および抵抗器３３を含む。インバータ３２の入力端は、結合容量部３１を介してフィルタ２０の出力端と接続されている。抵抗器３３は、インバータ３２の入力端と出力端との間に設けられている。インバータ３２の出力端は、位相補間回路１の出力端となる。波形整形部３０は、このような構成を有することにより、フィルタ特性を向上させることができ、回路規模の増大を抑制することができ、フィルタ２０の出力を波形整形することができる。
　図１９は、位相補間回路１のバイアス電圧供給部４０の回路構成例を示す図である。この図に示されるバイアス電圧供給部４０は、電流源４０１、ＰＭＯＳトランジスタ４１１～４１４およびＮＭＯＳトランジスタ４２１～４２５を含む。
　ＰＭＯＳトランジスタ４１１，ＰＭＯＳトランジスタ４１２，ＮＭＯＳトランジスタ４２１およびＮＭＯＳトランジスタ４２２は、高電位（電源電位）供給端と低電位（接地電位）供給端との間に、この順に直列的に接続されている。ＰＭＯＳトランジスタ４１３，ＰＭＯＳトランジスタ４１４，ＮＭＯＳトランジスタ４２３およびＮＭＯＳトランジスタ４２４は、高電位供給端と低電位供給端との間に、この順に直列的に接続されている。
　ＰＭＯＳトランジスタ４１１およびＰＭＯＳトランジスタ４１３それぞれは、ゲートが低電位供給端と接続されており、定電流源として動作する。ＰＭＯＳトランジスタ４１２およびＰＭＯＳトランジスタ４１４それぞれのゲートは、互いに接続されて、ＰＭＯＳトランジスタ４１４のドレインと接続されており、ＢＩＡＳｐ出力端とも接続されている。
　ＮＭＯＳトランジスタ４２１のゲートおよびドレインは、互いに接続されて、ＢＩＡＳｎ出力端とも接続されている。ＮＭＯＳトランジスタ４２３のゲートは、ＮＭＯＳトランジスタ４２５のゲートおよびドレインと接続されている。ＮＭＯＳトランジスタ４２２およびＮＭＯＳトランジスタ４２４それぞれは、ゲートが高電位供給端と接続されており、定電流源として動作する。
　ＮＭＯＳトランジスタ４２５のソースは低電位供給端と接続されている。電流源４０１は、高電位供給端とＮＭＯＳトランジスタ４２５のドレインとの間に設けられており、ＮＭＯＳトランジスタ４２５のドレインとソースとの間に一定量の電流を流すことができる。
　このバイアス電圧供給部４０は、スライス回路６０Ａｍ（図３）またはスライス回路６０Ｂｍ（図４～図８）のＰＭＯＳトランジスタ６４のゲートにバイアス電圧ＢＩＡＳｐを供給するとともに、ＮＭＯＳトランジスタ６５のゲートにバイアス電圧ＢＩＡＳｎを供給するのに好適なものである。
　ＮＭＯＳトランジスタ４２５，４２３はカレントミラー回路を構成している。ＰＭＯＳトランジスタ４１２，４１４およびＰＭＯＳトランジスタ６４はカレントミラー回路を構成している。ＮＭＯＳトランジスタ４２１およびＮＭＯＳトランジスタ６５はカレントミラー回路を構成している。
　また、直列的に接続されたＰＭＯＳトランジスタ４１１，４１２およびＮＭＯＳトランジスタ４２１，４２２からなる第１回路部分、ならびに、直列的に接続されたＰＭＯＳトランジスタ４１３，４１４およびＮＭＯＳトランジスタ４２３，４２４からなる第２回路部分は、スライス回路６０Ａｍ（図３）またはスライス回路６０Ｂｍ（図４～図８）の直列的に接続されたＰＭＯＳトランジスタ６２，６４およびＮＭＯＳトランジスタ６５，６３からなる回路部分のレプリカとなっている。
　したがって、ＮＭＯＳトランジスタ４２５に流れる電流量、第１回路部分に流れる電流量、第２回路部分に流れる電流量、ＰＭＯＳトランジスタ６４に流れる電流量、および、ＮＭＯＳトランジスタ６５に流れる電流量は、互いに同じになる。このような回路構成を有するバイアス電圧供給部４０を用いることにより、スライス回路６０Ａｍ（図３）またはスライス回路６０Ｂｍ（図４～図８）において、ＰＭＯＳトランジスタ６４およびＮＭＯＳトランジスタ６５それぞれに流れる電流量を、高精度にバイアス電圧供給部４０の電流源４０１の電流量にすることができ、また、互いに等しくすることができ、高精度の位相補間を可能とすることができる。
　スケーラブルＩＮＶ型位相補間回路において、電流制御部１０のスライス回路６０Ａｍ，６０Ｂｍの第１電流源としてのＰＭＯＳトランジスタ６４および第２電流源としてのＮＭＯＳトランジスタ６５それぞれに流れる電流量の精度は位相補間の精度に影響する。したがって、ＭＯＳトランジスタの特性が製造上のバラツキを有していても、ＰＭＯＳトランジスタ６４およびＮＭＯＳトランジスタ６５それぞれに流れる電流量は正確であることが要求される。上記構成のバイアス電圧供給部４０は、製造上のバラツキがあっても各ＭＯＳトランジスタの特性が同様に変化することから、電流源として用いられるＭＯＳトランジスタに意図したとおりの電流を流すことができる。
　図２０は、位相補間回路２の構成を示す図である。この図に示される位相補間回路２は、入力信号および出力信号が差動信号である場合に用いられるものである。位相補間回路２は、電流制御部１０ｐ、電流制御部１０ｎ、フィルタ２０ｐ、フィルタ２０ｎ、波形整形部３０ｐ、波形整形部３０ｎ、バイアス電圧供給部４０およびクロスカップリングインバータ５０を備える。
　位相補間回路２の電流制御部１０ｐおよび電流制御部１０ｎは、位相補間回路１の電流制御部１０と同じ構成を有する。位相補間回路２のフィルタ２０ｐおよびフィルタ２０ｎは、位相補間回路１のフィルタ２０と同じ構成を有する。位相補間回路２の波形整形部３０ｐおよび波形整形部３０ｎは、位相補間回路１の波形整形部３０と同じ構成を有する。位相補間回路２のバイアス電圧供給部４０は、位相補間回路１のバイアス電圧供給部４０と同じ構成を有する。
　クロスカップリングインバータ５０は、波形整形部３０ｐのＯＵＴｐ出力端と波形整形部３０ｎのＯＵＴｎ出力端との間に設けられている。クロスカップリングインバータ５０は、インバータ５１およびインバータ５２を含む。インバータ５１の入力端は波形整形部３０ｎのＯＵＴｎ出力端と接続され、インバータ５１の出力端は波形整形部３０ｐのＯＵＴｐ出力端と接続されている。インバータ５２の入力端は波形整形部３０ｐのＯＵＴｐ出力端と接続され、インバータ５２の出力端は波形整形部３０ｎのＯＵＴｎ出力端と接続されている。
　差動信号である入力信号ＩＮ１（ＩＮ１ｐ，ＩＮ１ｎ）のうちの一方の信号ＩＮ１ｐは電流制御部１０ｐに入力され、他方の信号ＩＮ１ｎは電流制御部１０ｎに入力される。差動信号である入力信号ＩＮ２（ＩＮ２ｐ，ＩＮ２ｎ）のうちの一方の信号ＩＮ２ｐは電流制御部１０ｐに入力され、他方の信号ＩＮ２ｎは電流制御部１０ｎに入力される。選択信号ＳＥＬ＜０＞～ＳＥＬ＜Ｍ－１＞は、電流制御部１０ｐおよび電流制御部１０ｎの双方に共通に入力される。バイアス電圧供給部４０から出力されたバイアス電圧ＢＩＡＳｐ，ＢＩＡＳｎは、電流制御部１０ｐおよび電流制御部１０ｎの双方に共通に入力される。
　電流制御部１０ｐ、フィルタ２０ｐおよび波形整形部３０ｐは、入力した信号ＩＮ１ｐ，ＩＮ２ｐおよび選択信号ＳＥＬ＜０＞～ＳＥＬ＜Ｍ－１＞に基づいて位相補間した信号をＯＵＴｐ出力端から出力する。電流制御部１０ｎ、フィルタ２０ｎおよび波形整形部３０ｎは、入力した信号ＩＮ１ｎ，ＩＮ２ｎおよび選択信号ＳＥＬ＜０＞～ＳＥＬ＜Ｍ－１＞に基づいて位相補間した信号をＯＵＴｎ出力端から出力する。ＯＵＴｐ出力端およびＯＵＴｎ出力端から位相補間されて出力される差動信号は、クロスカップリングインバータ５０により差動信号としてのエッジの整合性が確保される。
　次に、図３に示されたスライス回路６０Ａｍを備える位相補間回路１を比較例とし、図５に示されたスライス回路６０Ｂｍを備える位相補間回路１を実施例として、回路シミュレーションにより両者の位相補間の線形性を比較した結果について説明する。比較例および実施例の何れにおいても、電流制御部に含まれるスライス回路の個数を８とし、位相が９０°だけ互いに異なる２つの入力信号ＩＮ１，ＩＮ２が電流制御部に入力されるものとし、また、入力信号の周波数を８ＧＨｚまたは３２ＧＨｚとした。
　図２１は、比較例の位相補間回路に８ＧＨｚの入力信号を入力させたときにフィルタから出力される電圧信号の時間変化を示す図である。図２２は、比較例の位相補間回路に３２ＧＨｚの入力信号を入力させたときにフィルタから出力される電圧信号の時間変化を示す図である。図２３は、実施例の位相補間回路に８ＧＨｚの入力信号を入力させたときにフィルタから出力される電圧信号の時間変化を示す図である。図２４は、実施例の位相補間回路に３２ＧＨｚの入力信号を入力させたときにフィルタから出力される電圧信号の時間変化を示す図である。これらの図は、８つの選択信号ＳＥＬ＜０＞～＜７＞に対応したＰＩコードの各値について電圧信号の時間変化を示している。
　これらの図に示されるとおり、比較例では、中間状態の期間が長い。また、入力信号が高速であるほど、スライス回路Ａｍの電流が電流Ｉ１または電流Ｉ２である期間に対して中間状態の期間が長い。中間状態の期間がスライス回路Ａｍの電流が電流Ｉ１または電流Ｉ２である期間に対比して長くなるほど、位相補間の線形性の崩れは大きい。したがって、比較例では、位相補間の線形性が崩れ、位相補間回路からの出力信号の位相は、選択信号により設定しようとした意図した位相と異なる。これに対して、比較例と比べて実施例では、中間状態の期間が短く、位相補間の線形性の崩れが小さい。
　図２５は、比較例および実施例それぞれについて位相補間回路に３２ＧＨｚの入力信号を入力させたときのＰＩコードと位相補間回路の出力位相との関係を示すグラフである。出力位相はそれぞれＰＩコード０の位相との差分をとった相対位相となっている。この図には、ＰＩコードに対して出力位相が理想的な線形性を有する場合のグラフも示されている。この図に示されるとおり、比較例と比べて実施例では、位相補間の線形性が改善されている。
　クロック・データ・リカバリ回路やインターリーブ型アナログ－デジタル変換回路などにおいて、位相補間回路により位相補間されて出力されたクロックを用いてデータサンプリングを行う場合、位相補間回路の出力位相の線形性の優劣はデータサンプリングの結果に影響を与える。以下では、このことについて説明するとともに、シミュレーション結果についても説明する。
　一般に、伝送前はＨレベルおよびＬレベルの２値の間で遷移する信号であっても、信号線路により伝送された後の信号の波形は劣化する。信号波形の品質（波形劣化の程度）を評価する指標としてアイダイアグラムが用いられる。アイダイアグラムは、伝送データの最小単位２つ分を１周期として信号を重ね合わせて表示したものである。アイダイアグラムの開口（アイ開口）の高さ及び幅が大きいほど、通信の品質が良いとされる。
　通信装置は、様々なテストに合格して所要の規格を満たすことが必要であるが、そのうちの一つとしてアイダイアグラム・マスクテストに合格することも要求される。アイダイアグラム・マスクテストは、特定のマスクパターンよりアイ開口が大きいことを合格条件とするものである。合格条件を満たさない通信装置は、通信を確立できる環境が制限されるので、装置としての価値が低下することになる。
　シミュレーションでは、図２５に示されたＰＩコードと出力位相との関係を有する比較例および実施例それぞれの位相補間回路により位相補間されて出力されたクロックを用いて、信号線路により伝送された後の擬似ランダム信号（ＰＲＢＳ７信号）に対してデータサンプリングを行って擬似ランダム信号のアイダイアグラムを求めた。
　図２６は、ＰＩコードに対して出力位相が理想的な線形性を有する位相補間回路により位相補間されて出力されたクロックを用いたときに得られたアイダイアグラムを示す図である。図２７は、比較例の位相補間回路により位相補間されて出力されたクロックを用いたときに得られたアイダイアグラムを示す図である。図２８は、実施例の位相補間回路により位相補間されて出力されたクロックを用いたときに得られたアイダイアグラムを示す図である。入力信号のデータレートを６４ＧＢｐｓとして、サンプリングクロックを３０．２９ＧＨｚの８位相クロックとし、８位相のクロックは比較例および実施例の位相補間回路によって生成されたものとした。
　これらの図に示されるとおり、理想的な場合と比べて、比較例ではアイ開口が小さくなっている。したがって、比較例の位相補間回路を用いてデータサンプリングを行う受信装置の性能は悪く、その受信装置は、所要の規格を満たすことが困難であり、装置としての価値が低い。これに対して、実施例では、比較例と比べて、位相誤差が改善されていることから、アイ開口が大きく、理想的な場合と比べたときのアイ開口の縮小の程度は小さい。実施例の位相補間回路は、入力信号が高速であっても、比較例と比べてアイダイアグラム・マスクテストの合格条件を満たすことができる。
　１，２…位相補間回路、１０，１０ｐ，１０ｎ…電流制御部、２０，２０Ａ，２０Ｂ，２０ｐ，２０ｎ…フィルタ、３０，３０ｐ，３０ｎ…波形整形部、４０…バイアス電圧供給部、５０…クロスカップリングインバータ、６００～６０Ｍ－１，６０ｍ，６０Ａｍ，６０Ｂｍ，６０Ｃｍ，６０Ｄｍ，６０Ｅｍ…スライス回路、６１…セレクタ、６２…ＰＭＯＳトランジスタ、６３…ＮＭＯＳトランジスタ、６４…ＰＭＯＳトランジスタ、６５…ＮＭＯＳトランジスタ、７０…第１待機電圧セット回路、７１，７２…ＮＭＯＳトランジスタ、７３，７４…抵抗器、８０…第２待機電圧セット回路、８１，８２…ＰＭＯＳトランジスタ、８３，８４…抵抗器、９０…アンプ。

Claims (10)

  1. 　位相が互いに異なる複数の入力信号のうちから選択した何れかの信号に応じた電流信号を出力端から出力する複数のスライス回路を含む電流制御部を備え、複数の入力信号に基づいて位相を補間した信号を出力するスケーラブルＩＮＶ型位相補間回路であって、
    　前記複数のスライス回路それぞれは、
    　選択信号に基づいて前記複数の入力信号のうちから何れかの信号を選択して出力するセレクタと、
    　前記セレクタから出力された信号が入力されるゲートと、高電位供給端と接続されたソースと、ドレインと、を有するＰＭＯＳトランジスタと、
    　前記セレクタから出力された信号が入力されるゲートと、低電位供給端と接続されたソースと、ドレインと、を有するＮＭＯＳトランジスタと、
    　前記ＰＭＯＳトランジスタのドレインと前記出力端との間に設けられた第１電流源と、
    　前記ＮＭＯＳトランジスタのドレインと前記出力端との間に設けられた第２電流源と、
    　前記ＰＭＯＳトランジスタのドレインと前記第１電流源との間の第１ノードにある寄生容量を充放電することにより前記第１ノードを待機電圧にセットする第１待機電圧セット回路と、
    　前記ＮＭＯＳトランジスタのドレインと前記第２電流源との間の第２ノードにある寄生容量を充放電することにより前記第２ノードを待機電圧にセットする第２待機電圧セット回路と、
    を含む、
    位相補間回路。
  2. 　位相が互いに異なる複数の入力信号のうちから選択した何れかの信号に応じた電流信号を出力端から出力する複数のスライス回路を含む電流制御部を備え、複数の入力信号に基づいて位相を補間した信号を出力するスケーラブルＩＮＶ型位相補間回路であって、
    　前記複数のスライス回路それぞれは、
    　選択信号に基づいて前記複数の入力信号のうちから何れかの信号を選択して出力するセレクタと、
    　前記セレクタから出力された信号が入力されるゲートと、前記出力端と接続されたドレインと、ソースと、を有するＰＭＯＳトランジスタと、
    　前記セレクタから出力された信号が入力されるゲートと、前記出力端と接続されたドレインと、ソースと、を有するＮＭＯＳトランジスタと、
    　前記ＰＭＯＳトランジスタのソースと高電位供給端との間に設けられた第１電流源と、
    　前記ＮＭＯＳトランジスタのソースと低電位供給端との間に設けられた第２電流源と、
    　前記ＰＭＯＳトランジスタのソースと前記第１電流源との間の第１ノードにある寄生容量を充放電することにより前記第１ノードを待機電圧にセットする第１待機電圧セット回路と、
    　前記ＮＭＯＳトランジスタのソースと前記第２電流源との間の第２ノードにある寄生容量を充放電することにより前記第２ノードを待機電圧にセットする第２待機電圧セット回路と、
    を含む、
    位相補間回路。
  3. 　前記第１待機電圧セット回路は、低電位供給端と前記第１ノードとの間に設けられたＮＭＯＳトランジスタであって、前記セレクタから出力された信号を入力するゲートを有する当該ＮＭＯＳトランジスタを含み、
    　前記第２待機電圧セット回路は、高電位供給端と前記第２ノードとの間に設けられたＰＭＯＳトランジスタであって、前記セレクタから出力された信号を入力するゲートを有する当該ＰＭＯＳトランジスタを含む、
    請求項１または２に記載の位相補間回路。
  4. 　前記第１待機電圧セット回路は、
    　高電位供給端と低電位供給端との間に直列的に設けられた第１抵抗器および第２抵抗器と、
    　前記第１抵抗器と前記第２抵抗器との接続点と前記第１ノードとの間に設けられた第１ＮＭＯＳトランジスタと、
    　前記第１抵抗器および前記第２抵抗器に対して直列的に設けられた第２ＮＭＯＳトランジスタと、
    を含み、前記セレクタから出力された信号を前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタそれぞれのゲートに入力し、
    　前記第２待機電圧セット回路は、
    　高電位供給端と低電位供給端との間に直列的に設けられた第３抵抗器および第４抵抗器と、
    　前記第３抵抗器と前記第４抵抗器との接続点と前記第２ノードとの間に設けられた第１ＰＭＯＳトランジスタと、
    　前記第３抵抗器および前記第４抵抗器に対して直列的に設けられた第２ＰＭＯＳトランジスタと、
    を含み、前記セレクタから出力された信号を前記第１ＰＭＯＳトランジスタおよび前記第２ＰＭＯＳトランジスタそれぞれのゲートに入力する、
    請求項１または２に記載の位相補間回路。
  5. 　前記第１待機電圧セット回路は、
    　前記スライス回路の前記出力端の電位を入力する第１ボルテージフォロワアンプと、
    　前記第１ボルテージフォロワアンプの出力端と前記第１ノードとの間に設けられたＮＭＯＳトランジスタであって、前記セレクタから出力された信号を入力するゲートを有する当該ＮＭＯＳトランジスタと、
    を含み、
    　前記第２待機電圧セット回路は、
    　前記スライス回路の前記出力端の電位を入力する第２ボルテージフォロワアンプと、
    　前記第２ボルテージフォロワアンプの出力端と前記第２ノードとの間に設けられたＰＭＯＳトランジスタであって、前記セレクタから出力された信号を入力するゲートを有する当該ＰＭＯＳトランジスタと、
    を含む、
    請求項１または２に記載の位相補間回路。
  6. 　前記複数のスライス回路それぞれは、前記第１ボルテージフォロワアンプおよび前記第２ボルテージフォロワアンプとして共通のボルテージフォロワアンプを含む、
    請求項５に記載の位相補間回路。
  7. 　前記電流制御部は、
    　前記複数のスライス回路それぞれの前記第１ボルテージフォロワアンプとして第１の共通のボルテージフォロワアンプを含み、
    　前記複数のスライス回路それぞれの前記第２ボルテージフォロワアンプとして第２の共通のボルテージフォロワアンプを含む、
    請求項５に記載の位相補間回路。
  8. 　前記電流制御部は、
    　前記複数のスライス回路それぞれの前記第１ボルテージフォロワアンプおよび前記第２ボルテージフォロワアンプとして共通のボルテージフォロワアンプを含む、
    請求項５に記載の位相補間回路。
  9. 　位相が互いに異なる複数の入力信号のうちから選択した何れかの信号に応じた電流信号を出力端から出力する複数のスライス回路を含む電流制御部を備え、複数の入力信号に基づいて位相を補間した信号を出力するスケーラブルＩＮＶ型位相補間回路であって、
    　前記複数のスライス回路それぞれは、
    　選択信号に基づいて前記複数の入力信号のうちから何れかの信号を選択して出力するセレクタと、
    　前記セレクタから出力された信号が入力されるゲートと、高電位供給端と接続されたソースと、ドレインと、を有するＰＭＯＳトランジスタと、
    　前記セレクタから出力された信号が入力されるゲートと、低電位供給端と接続されたソースと、ドレインと、を有するＮＭＯＳトランジスタと、
    　前記ＰＭＯＳトランジスタのドレインと前記出力端との間に設けられた第１電流源と、
    　前記ＮＭＯＳトランジスタのドレインと前記出力端との間に設けられた第２電流源と、
    を含み、
    　前記ＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインとが互いに接続されている、
    位相補間回路。
  10. 　前記電流制御部の前記複数のスライス回路から出力される電流信号の総和に応じて充放電される容量部を含み、その容量部の蓄積電荷量に応じた電圧信号を出力するフィルタと、
    　前記フィルタから出力された電圧信号を波形整形して、その波形整形後の信号を出力する波形整形部と、
    を更に備える請求項１～９の何れか１項に記載の位相補間回路。
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