KR100377235B1 - 시간계수회로, 표본화회로, 스큐조정회로 및 논리판정회로 - Google Patents

Abstract

고정밀도이며, 또한 전원전압의 변동에 강하고, 펄스신호의 펄스간격을 측정하는 시간계수회로를 제공한다.

복수의 지연회로가 링형상으로 접속되는 것에 의하여 구성된 지연회로 링은 발진에 의하여 신호의 천이가 순환한다. 스위치신호 생성회로는 측정대상인 펄스신호의 상승 타이밍을 기초로 제 1 및 제 2 스위치신호를 출력한다. 각 지연회로의 출력단자에 접속되어 있는 복수의 표본화 회로로 이루어지는 표본화 회로열은 제 1 스위치신호의 지시에 따라 지연회로의 출력신호를 표본화한다. 각 표본화 회로의 출력단자에 접속되어 있는 복수의 유지회로로 이루어지는 유지회로열은 제 2 스위치신호의 지시에 따라 표본화 회로의 출력신호를 유지한다. 연산회로는 유지회로열로부터 출력되는 논리레벨신호를 기초로 하여 측정대상인 펄스신호의 펄스간격을 연산한다.

Description

시간계수회로, 표본화회로, 스큐조정회로 및 논리판정회로{TIME COUNTING CIRCUIT, SAMPLING CIRCUIT, SKEW ADJUSTING CIRCUIT AND LOGIC ANALYZING CIRCUIT}

본 발명은 펄스신호의 펄스간격 등의 시간을 측정하는 시간계수회로, 외부로부터 입력되는 신호를 표본화함과 동시에 표본화된 신호와 기준전위와의 차전압(差電壓)을 증폭하는 표본화회로, 복수의 클록펄스신호의 스큐를 조정하는 스큐조정회로 및 신호의 논리를 판정하는 논리판정회로에 관한 것이다.

펄스신호의 펄스간격 등의 시간을 측정하는 시간계수회로는 디지털통신 등으로의 이용이 기대되고 있다. 최근, 시간계수회로는 CMOS 트랜지스터에 의하여 구성함으로써, 다른 디지털회로와 같은 칩 상에 배치하는 것이 가능하게 되어 있다. 이로써, 반도체 디바이스의 가격이 대폭 삭감되고 있다.

또, 시간계수회로는 정밀도를 한층 더 향상시키고 동작을 보다 안정화시킴으로써, FM파의 복조, LSI의 버스신호의 복조 등 다양한 분야로의 응용이 고려된다. 특히, 미소시간을 정확하고 안정적으로 측정할 수 있는 시간계수회로를 LSI의 버스신호의 복조에 이용할 수 있었던 경우, LSI의 버스수를 대폭 삭감할 수 있다.

도 21은 종래의 시간계수회로의 일례를 나타내는 구성도이다. 도 21에 있어서, 51은 지연회로 링, 54는 유지회로열, 55는 연산회로, 56a는 카운터, 56b는 카운터 출력유지회로이다. 또, 펄스신호 입력단자로부터는 측정대상의 펄스신호가 입력되고, 연산결과 출력단자로부터는 입력된 측정대상의 펄스신호의 펄스간격을 나타내는 시간데이터가 출력된다.

도 21에 나타낸 시간계수회로는 2개의 인버터로 이루어지는 7개의 지연회로와 3개의 인버터로 구성되는 하나의 지연회로(도 21의 제 8 단)를 링형상으로 접속함으로써 구성된 지연회로 링(51)을 이용하고 있다. 지연회로 링(51)은 기수(2 × 7 ＋ 3 = 17)개의 인버터로 구성되어 있으므로, 소위 발진이 생기고, 신호의 천이가 시간의 경과와 함께 차례차례 동작하여, 지연회로 링(51)을 순환한다. 따라서, 각 지연회로의 출력신호의 변화를 봄으로써 시간측정을 할 수 있다.

지연회로 링(51)을 구성하는 각 지연회로의 출력신호는 유지회로열(54)을 구성하는 플립플롭(FF)에 의하여 각각 유지되어 있고, 측정대상인 펄스신호가 상승하면 연산회로(55)에 출력된다. 또, 카운터(56a)는 지연회로 링(51)의 신호의 천이의 주회수(周回數)를 계측하고, 계측된 주회수는 카운터 출력유지회로(56b)를 통하여 연산회로(55)에 출력된다. 연산회로(55)는 유지회로열(54)로부터 출력되는 신호를 수치데이터로 변환하고, 이 수치데이터와 신호 천이의 주회수를 기초로 측정대상의 펄스신호의 펄스간격을 연산하여, 연산결과를 출력단자로부터 출력한다(전자정보 통신학회, 신학기보, ICD 93-77(1993-08)," 시간/수치변환 LSI " 참조).

그러나, 종래의 시간계수회로에는 아래와 같은 문제가 있다.

도 22의 (a)는 지연회로 링(51)을 구성하는 각 지연회로의 출력전압의 변화를 나타내는 그래프이다. 도 22의 (a)에 있어서, 직선 1은 제 1 단의 지연회로의 출력전압의 변화를 나타내고 있고, 마찬가지로, 직선 2∼7은 각각 제 2 단∼제 7 단의 지연회로의 출력전압의 변화를 나타내고 있다.

도 22의 (a)에 나타내는 바와 같이, 각 지연회로의 출력전압이 VSS(논리레벨의 "0")로부터 VDD(논리레벨의 "1")로 변화하는 데에는 소정의 시간을 필요로 한다. 이것은 각 지연회로는 다음 단의 지연회로의 입력단자에 나타나는 부하, 즉 입력용량을 구동하기 위해서이며, 말하자면 다음 단의 지연회로의 입력단자에 부하를 충전해가는 충전시간에 상당한다.

예를 들어, 제 1 단의 지연회로의 출력전압이 "0"에서 "1"로 변화하기 시작하면, 소정의 지연시간을 거쳐서 제 2 단의 지연회로의 출력전압이 "0"에서 "1"로 변화하기 시작한다. 또, 소정의 지연시간을 거쳐서 제 3 단의 지연회로의 출력전압이 "0"에서 "1"로 변화하기 시작한다. 이와 같이, 각 지연회로의 출력전압이 순서대로 변화해가지만, 도 22의 (a)에 나타내는 바와 같이, 어떤 타이밍에서 출력전압이 변화하고 있는 지연회로가 여러 개 있게 된다.

유지회로열(54)을 구성하는 플립플롭(FF)의 동작과 지연회로 링(51)의 동작은 동기하고 있지 않다. 따라서, 플립플롭은 이른바 논리레벨 "0 또는 "1"을 나타내는 전압이 입력될 뿐만 아니라, “0”에서 “1”로 변화하는 도중의 중간전압이 입력되는 경우가 있다. 플립플롭은 입력신호를 “0” 또는 “1” 중 어느 하나의논리레벨로 유지하여 출력하는 회로이기 때문에, 이 중간전압에 대해서도 “0” 또는 “1” 중 어느 하나의 논리레벨로 변화시켜서 유지한다. 즉, 플립플롭이 “0”으로서 유지하는 확률과 “1”로서 유지하는 확률이 함께 존재하는 입력전압의 범위가 있다. 이 입력전압이 범위를 불확정영역이라고 한다.

지금, 도 22의 (a)에서 시간 T로 측정대상의 펄스신호가 상승했다고 한다. 이 때, 제 1 단의 지연회로의 출력전압과 제 2 단의 지연회로의 출력전압이 모두 블확정영역에 있으므로, 제 1 단의 플립플롭은 확률 A(0＜A＜1)에서 "0"을 유지하고, 확률 B(0＜B＜1, 단 B = 1-A)에서 "1"을 유지한다. 또, 제 2 단의 플립플롭은 확률C(0＜C＜1)에서 "0"을 유지하고, 확률 D(0＜D＜1, 단 D = 1-C)에서 "1"을 유지한다.

도 21에 나타내는 바와 같이, 시간계수회로가 정상으로 동작하고 있는 동안에는, 제 1 단∼제 5 단의 플립플롭의 출력은 "00000"→"100000"→"11000"으로 변화한다. 그런데, 시간 T에서, A ×D의 확률에서 "01000"을 출력하게 된다. 이 때, 연산회로(55)는 정확하게 연산할 수 없게 되어 오차를 발생한다. 이것을 유지회로열의 오유지(誤維持)라 칭한다.

또, 지연회로나 플립플롭에 공급하고 있는 전원전압의 노이즈의 영향 등에 의하여 지연회로의 출력전압의 변화가 완만하게 되거나 불확정영역이 확산되는 경우가 있다. 도 22의 (b)는 이와 같은 경우의 각 지연회로의 출력전압의 변화를 나타내는 그래프이다. 지금, 도 22의 (b)에서, 시간 T_e에서 측정대상인 펄스신호가상승했다고 한다. 이 때, 제 2 단∼제 5 단의 지연회로의 출력전압이 불확정영역에 있으므로, 도 22의 (a)의 경우와 비교하면 유지회로열이 오유지를 일으킬 가능성이 높아짐과 동시에 오유지에 의하여 발생하는 오차도 커진다.

또, 종래의 시간계수회로에는 다른 문제도 있다.

실제의 반도체 제조프로세스에서는 제조되는 트랜지스터의 성능에 편차가 생긴다. 이 때문에, 실제의 각 플립플롭의 임계치전압은 편차를 가지고 있다.

도 23의 (a)는 지연회로 링(51)을 구성하는 각 지연회로의 출력전압의 변화를 나타내는 그래프이다. 도 23의 (a)에 있어서, 직선 1은 제 1 단의 지연회로의 출력전압의 변화를 나타내고 있고, 마찬가지로 직선 2∼7은 각각 제 2 단∼제 7 단의 지연회로의 출력전압의 변화를 나타내고 있다. 또, 제 1 단 및 제 3 단∼제 7 단의 플립플롭의 임계치전압을 V_a, 제 2 단의 플립플롭의 임계치전압을 V_b로 한다.

도 23의 (b)는 유지회로열(54)을 구성하는 각 플립플롭이 출력하는 시간코드의 변화를 나타내는 그래프이다. 도 23의 (b)에 있어서, 제 1 단의 지연회로의 출력전압이 제 1 단의 플립플롭의 임계치전압 V_a에 도달하고 나서 제 2 단의 지연회로의 출력전압이 제 2 단의 플립플롭의 임계치전압 V_b에 도달하기까지의 시간(시간코드1)을 t₁로 한다. 또, 제 2 단의 지연회로의 출력전압이 제 2 단의 플립플롭의 임계치전압 V_b에 도달하고 나서 제 3 단의 지연회로의 출력전압이 제 3 단의 플립플롭의 임계치전압 V_a에 도달하기까지의 시간(시간코드 2)을 t₂로 한다.

제 1 단 및 제 3 단의 플립플롭의 임계치전압 V_a와 제 2 단의 플립플롭의 임계치전압 V_b가 다르기 때문에, 시간코드 1을 나타내는 시간 t₁과 시간코드 2를 나타내는 시간 t₂가 달라지게 된다. 이 때문에, 실시간에 대한 시간데이터의 선형성이 열화되고, 시간측정의 정밀도가 저하된다는 문제가 있다.

본 발명은 종래보다도 정밀도가 높고 전원전압의 변동에 강하며, 펄스신호의 펄스간격 등의 시간을 측정하는 시간계수회로를 제공하는 것이다.

또, 상기 시간계수회로를 실현하기 위하여 이용하는 표본화회로를 제공하는 것이다.

또, 상기 시간계수회로를 실현하기 위한 수단과 동일한 수단을 이용한 복수의 클록펄스신호의 스큐를 조정하는 스큐조정회로 및 신호의 논리를 판정하는 논리판정회로를 제공하는 것이다.

도 1은 본 발명의 제 1 실시예에 관한 시간계수회로의 구성도.

도 2의 (a)는 본 발명의 제 1 실시예에 관한 시간계수회로의 표본화회로의 구성예를 나타내는 회로도.

도 2의 (b)는 도 2의 (a)의 동작도.

도 3은 도 2에 나타내는 표본화회로의 전압 변화를 나타내는 그래프이며, (a)는 입력전압 V_in, (b)는 용량(21)의 입력측의 단자의 전압, (c)는 용량(21)의 출력측의 단자의 전압, (d)는 출력전압 V_out을 나타내는 그래프.

도 4는 본 발명의 제 1 실시예에 관한 시간계수회로의 표본화회로의 동작을 설명하기 위한 도면이며, (a)는 각 지연회로의 출력전압의 변화를 나타내는 그래프, (b)는 각 표본화회로의 출력전압의 변화를 나타내는 그래프.

도 5의 (a)는 본 발명의 제 1 실시예에 관한 시간계수회로의 표본화회로의 다른 구성예를 나타내는 회로도.

도 5의 (b)는 도 5의 (a)의 동작도.

도 6은 본 발명의 제 1 실시예에 관한 시간계수회로의 스위치 신호생성회로의 내부구성을 나타내는 회로도.

도 7은 도 6에 나타내는 스위치 신호생성회로로부터 출력되는 신호 및 이 스위치 신호생성회로에 의하여 제어되는 표본화회로 및 플립플롭의 동작을 나타내는 타이밍도.

도 8은 CMOS 인버터를 이용한 경우의 표본화회로의 회로도.

도 9는 CMOS 인버터의 특성을 나타내는 그래프.

도 10은 CMOS 인버터의 특성을 나타내는 그래프.

도 11의 (a)는 폴디드·캐스케이드(folded cascade)회로의 회로도.

도 11의 (b)는 도 11의 (a)의 동작도.

도 12는 본 발명의 제 1 실시예에 관한 시간계수회로에 위상동기루프(PLL: Phase Locked Loop)를 이용한 경우의 구성도.

도 13은 PLL을 이용한 시간계수회로의 지연회로를 나타내는 도면이며, (a)는 1단당 지연회로, (b)는 (a)에 나타내는 지연회로의 트랜지스터 레벨의 회로도.

도 14는 본 발명의 제 2 실시예에 관한 스큐조정회로의 구성을 나타내는 블록도.

도 15는 제 1 및 제 2 클록 펄스신호의 상승시의 시간변화를 나타내는 그래프이며, (a)는 제 1 클록 펄스신호가 제 2 클록펄스신호보다도 진행되어 있는 경우, (b)는 제 1 클록펄스신호가 제 2 클록펄스신호보다도 지연되어 있는 경우를 나타내는 그래프.

도 16은 본 발명의 제 2 실시예에 관한 스큐조정회로의 제어회로의 내부구성의 일례를 나타내는 회로도.

도 17은 도 16에 나타내는 제어회로의 입출력신호의 변화 및 이 제어회로에 의하여 제어되는 표본화회로 및 플립플롭의 동작을 나타내는 타이밍도.

도 18은 본 발명의 제 2 실시예에 관한 스큐조정회로의 지연회로의 내부구성의 일례를 나타내는 회로도.

도 19는 본 발명의 제 2 실시예에 관한 스큐조정회로의 연산회로의 내부구성의 일례를 나타내는 회로도.

도 20은 본 발명의 제 2 실시예에 관한 스큐조정회로의 전체의 동작을 나타내는 타이밍도.

도 21은 종래의 시간계수회로의 구성도.

도 22는 종래의 시간계수회로의 문제를 설명하기 위한 도면으로, 각 지연회로의 출력전압의 변화를 나타내는 그래프.

도 23은 종래의 시간계수회로의 문제를 설명하기 위한 도면이며, (a)는 각 지연회로의 출력전압의 변화를 나타내는 그래프, (b)는 시간코드를 나타내는 그래프.

* 도면의 주요 부분에 대한 부호의 설명 *

11 : 지연회로 링 12 : 스위치신호 생성회로

13 : 표본화 회로열 14 : 유지회로열

15 : 연산회로 16a : 카운터

16b : 카운터출력 유지회로 17 : 위상비교기

18 : 루프 필터 21 : 용량

22 : 반전증폭회로 31 : 제 1 용량

32 : 제 1 반전증폭회로 33 : 제 2 용량

34 : 제 2 반전증폭회로 41, 42a, 42b, 44b, 44a : PMOS

43a, 43b, 45a, 45b : NMOS 51 : 입력단자

구체적으로는, 본 발명은 펄스신호의 펄스간격을 측정하는 시간계수회로로서 링형상으로 접속된 복수의 지연회로에 의하여 구성되고 신호의 천이가 순환하는 지연회로 링과, 상기 지연회로 링을 구성하는 적어도 하나의 지연회로의 출력신호를 각각 입력으로 하는 하나 또는 복수의 변환회로로 이루어지며, 측정대상인 펄스신호의 상승 및 하강 중의 적어도 어느 한 쪽의 타이밍에 기초하는 지시에 따라 각 변환회로가 입력으로 하는 지연회로의 출력신호를 변환하여 출력하는 변환수단과,상기 변환수단으로부터 출력된 신호를 기초로 하여 얻어진 논리레벨신호를 수치데이터로 변환하고, 이 수치데이터를 기초로 하여 상기 측정대상인 펄스신호의 펄스간격을 연산하는 연산회로를 구비하고 있으며, 상기 변환수단을 구성하는 변환회로는 입력으로 하는 지연회로의 출력신호가 나타내는 논리와 이 변환회로의 출력신호를 기초로 하여 얻어지는 논리레벨신호가 나타내는 논리가 같아지도록 상기 지연회로의 출력신호를 변환하는 것이다.

또, 본 발명은 지시신호가 입력되면, 외부로부터 입력되는 신호를 표본화하여 유지함과 동시에, 표본화된 신호의 전위와 소정의 기준전위와의 차전압을 증폭하는 표본화회로로서 외부로부터 신호가 입력되는 외부입력단자와, 상기 외부입력단자로부터의 신호를 입력으로 하는 제 1 회로와, 상기 제 1 회로로부터 출력되는 신호를 입력으로 하는 제 2 회로와, 상기 외부입력단자와 상기 제 1 회로의 입력단자와의 사이에 설치되어, 상기 외부입력단자와 상기 제 1 회로의 입력단자를 접속하는 도통상태와 상기 외부입력단자와 상기 제 1 회로의 입력단자를 분리하는 비도통상태 중 어느 한 쪽으로 설정되는 제 1 스위치수단과, 상기 제 1 회로의 입력단자와 상기 제 2 회로의 출력단자 사이에 설치되어, 상기 제 1 회로의 입력단자와 상기 제 2 회로의 출력단자를 접속하는 도통상태와 상기 제 1 회로의 입력단자와 상기 제 2 회로의 출력단자를 분리하는 비도통상태 중 어느 한 쪽으로 설정되는 제 2 스위치수단을 구비하고 있고, 상기 제 1 회로는 하나의 단자가 상기 제 1 회로의 입력단자에 접속된 제 1 용량과, 상기 제 1 용량의 다른 단자의 전압을 반전증폭하여 상기 제 1 회로의 출력단자에 출력하는 제 1 반전증폭회로와, 상기 제 1 반전증폭회로의 입력단자와 출력단자 사이에 설치되어, 상기 제 1 반전증폭회로의 입력단자와 출력단자를 접속하는 도통상태와 상기 제 1 반전증폭회로의 입력단자와 출력단자를 분리하는 비도통상태 중 어느 한 쪽으로 설정되는 제 3 스위치수단을 구비하며, 상기 제 2 회로는 하나의 단자가 상기 제 2 회로의 입력단자에 접속된 제 2 용량과, 상기 제 2 용량의 다른 단자의 전압을 반전증폭하여 상기 제 2 회로의 출력단자에 출력하는 제 2 반전증폭회로와, 상기 제 2 반전증폭회로의 입력단자와 출력단자 사이에 설치되어, 상기 제 2 반전증폭회로의 입력단자와 출력단자를 접속하는 도통상태와 상기 제 2 반전증폭회로의 입력단자와 출력단자를 분리하는 비도통상태 중 어느 한 쪽으로 설정되는 제 4 스위치수단을 구비하고, 상기 지시신호에 의한 지시가 없을 때는 상기 제 1 스위치수단 및 제 3 스위치수단은 도통상태임과 동시에, 상기 제 2 스위치수단 및 제 4 스위치수단은 비도통상태이며, 상기 지시신호에 의하여 지시되면 일단 상기 제 1 스위치수단 및 제 3 스위치수단은 비도통상태가 됨과 동시에, 상기 제 2 스위치수단 및 제 4 스위치수단은 도통상태로 된 후, 다시 상기 제 1 스위치수단 및 제 3 스위치수단은 도통상태가 됨과 동시에, 상기 제 2 스위치수단 및 제 4 스위치수단은 비도통상태가 되는 것이다.

또, 본 발명은 복수의 클록펄스신호의 스큐를 조정하는 스큐조정회로로서, 하나의 클록펄스신호를 제 1 제어신호의 지시에 따라 설정된 지연시간만큼 지연시켜, 제 1 클록펄스신호로서 출력하는 제 1 지연회로와, 다른 클록펄스신호를 제 2 제어신호의 지시에 따라 설정된 지연시간만큼 지연시켜, 제 2 클록펄스신호로서 출력하는 제 2 지연회로와, 상기 제 1 지연회로로부터 출력된 제 1 클록펄스신호를입력으로 하여, 상기 제 2 지연회로로부터 출력된 제 2 클록펄스신호의 상승 타이밍에서, 상기 제 1 클록펄스신호의 논리를 판정하는 제 1 논리판정회로와, 상기 제 2 지연회로로부터 출력된 제 2 클록펄스신호를 입력으로 하고, 상기 제 1 지연회로로부터 출력된 제 1 클록펄스신호의 상승 타이밍에서, 상기 제 2 클록펄스신호의 논리를 판정하는 제 2 논리판정회로와, 상기 제 1 및 제 2 논리판정회로에 의하여 판정된 논리에 따라 상기 제 1 클록펄스신호와 상기 제 2 클록펄스신호와의 선후관계를 판정하고, 상기 제 1 클록펄스신호와 상기 제 2 클록펄스신호의 시간차가 작아지도록 상기 제 1 및 제 2 지연회로의 지연시간을 설정하는 상기 제 1 및 제 2 제어신호를 생성하여 출력하는 연산회로를 구비하고 있고, 상기 제 1 및 제 2 클록펄스신호를 스큐가 조정된 클록펄스신호로서 출력하는 것이다.

또, 본 발명은 신호의 논리를 판정하는 논리판정회로로서, 신호의 논리 판정이 지시되었을 때, 지시된 타이밍에서의 상기 신호의 전위와 제 1 소정전위와의 차전압을 증폭하고, 증폭된 차전압을 제 2 소정 전위에 인가하여 출력하는 변환회로를 구비하며, 상기 변환회로의 출력전위를 기초로 하여 상기 진호의 논리를 판정하는 것이다.

( 실시예 )

( 제 1 실시예 )

도 1은 본 발명의 제 1 실시예에 관한 시간계수회로의 구성도이다. 도 1에서, 11은 지연회로 링, 12는 스위치 신호생성회로, 13은 변환회로로서의 표본화회로(13a)로 이루어지는 변환수단으로서의 표본화 회로열, 14는 유지회로로서의 플립플롭(14a)으로 이루어지는 유지회로열, 15는 연산회로, 16a는 카운터, 16b는 카운터출력 유지회로이다. 또, 펄스신호 입력단자로부터는 측정대상인 펄스신호가 입력되고, 연산결과 출력단자로부터는 측정대상인 펄스신호의 펄스간격을 나타내는 시간데이터가 출력된다.

지연회로 링(11)은 링형상으로 접속된 8개의 지연회로로 구성되어 있다. 즉, 제 1 단부터 제 8 단까지의 지연회로가 직렬로 접속되어 있고, 또한 제 8 단의 지연회로의 출력단자가 제 1 단의 입력단자에 접속되어 있다. 제 1 단∼제 7 단의 지연회로는 직렬 접속된 2개의 인버터로 구성되어 있고, 제 8 단의 지연회로는 직렬 접속된 3개의 인버터로 구성되어 있다. 즉, 지연회로 링(11)은 17(=2×7＋3)개의 인버터가 링형상으로 접속됨으로써 구성된다.

스위치신호 생성회로(12)는 측정대상인 펄스신호를 입력으로 하고, 측정대상인 펄스신호의 상승 타이밍을 기초로 제 1 스위치신호(12a)를 표본화 회로열(13)에 출력한다. 또, 유지회로열(14)에도 측정대상인 펄스신호의 상승 타이밍을 기초로 제 2 스위치신호(12b)를 출력한다. 연산회로(15) 및 카운터출력 유지회로(16b)에도 측정대상인 펄스신호의 상승 타이밍을 기초로 클록신호를 출력한다.

표본화 회로열(13)은 지연회로 링(11)을 구성하는 지연회로의 출력단자에 각각 접속되어 있는 8개의 변환회로로서의 표본화 회로(SH)(13a)에 의하여 구성되어 있다. 각 표본화 회로(13a)는 스위치신호 생성회로(12)로부터 입력되는 제 1 스위치신호(12a)의 지시에 따라 지연회로의 출력신호를 표본화한다.

유지회로열(14)은 표본화 회로열(13)을 구성하는 표본화 회로(13a)의 출력단자에 각각 접속되어 있는 8개의 유지회로로서의 플립플롭(FF)(14a)에 의하여 구성되어 있다. 각 플립플롭(14a)은 표본화 회로(13a)로부터 출력되는 신호를 유지하고, 스위치신호 생성회로(12)로부터 제 2 스위치신호(12b)가 입력되면 유지하고 있는 신호를 출력한다. 하나의 표본화 회로(13a)와 이 표본화 회로(13a)의 출력단자에 접속된 플립플롭(14a)에 의하여 논리판정회로가 구성되어 있다.

카운터(16a)는 지연회로 링(11)의 제 8 단의 지연회로의 출력단자(제 1 단의 지연회로의 입력단자)에 접속되어 있고, 지연회로 링(11)의 신호천이의 주회수를 계수한다. 카운터출력 유지회로열(16b)은 카운터(16a)로부터 출력되는 2비트의 계수데이터를 유지하고, 스위치신호 생성회로(12)로부터 클록신호가 입력되면 유지하고 있는 계수데이터를 출력한다.

연산회로(15)는 유지회로열(14)로부터 출력되는 신호를 수치데이터로 변환하고, 카운터출력 유지회로열(16b)로부터 출력되는 계수데이터와 합하여 연산하여, 5비트의 시간데이터를 출력한다.

도 1에 나타낸 시간계수회로의 동작에 대하여 표 1을 이용하여 더욱 상세히 설명한다.

지연회로 링(11)은 홀수개(17개)의 인버터가 링형상으로 접속되어 있기 때문에, 소위 발진이 발생하고, 신호의 천이가 시간의 경과와 함께 차례차례 이동하여, 지연회로 링(11)을 순환한다. 제 1 단∼제 7 단의 지연회로는 2개의 인버터로 구성되어 있으므로, 소정의 지연시간 후에 입력신호와 같은 논리레벨을 나타내는 신호를 출력한다. 또, 제 8 단의 지연회로는 3개의 인버터로 구성되어 있으므로, 소정의 지연시간 후에 입력신호와 다른 논리레벨을 나타내는 신호를 출력한다. 각 인버터는 각 단의 지연회로의 지연시간이 같아지도록 구성되어 있다.

표 1은 지연회로 링(11)을 구성하는 각 지연회로의 출력신호의 시간경과변화 및 각 시간에 있어서 측정대상인 펄스신호가 상승했을 때의 수치데이터를 나타내는 표이다. 표 1에서, 각 지연회로의 출력신호에 대해서는 H 레벨을 "1", L 레벨을 "0"으로 나타내고 있다. 또, 각각의 시각은 하나의 지연회로의 신호지연시간이며, 여기에서는 가령 1ns로 한다.

지금(시간 0), 제 1 단∼제 7 단의 지연회로의 출력신호가 L 레벨이며, 제 8 단의 지연회로의 출력신호가 H 레벨이라고 한다. 1ns 경과했을 때(시간 1), 제 1 단의 지연회로의 출력신호는 입력신호가(즉, 제 8 단의 지연회로의 출력신호가) H 레벨이므로, L 레벨로부터 H 레벨로 변화한다. 제 2 단∼제 7 단의 지연회로의 출력신호는 L 레벨 상태이다. 또, 1ns 경과하면 (시간 2), 제 2 단의 지연회로의 출력신호는 입력신호가(즉, 제 1 단의 지연회로의 출력신호가) H 레벨이므로, L 레벨로부터 H 레벨로 변화한다. 이와 같이, 1ns 경과할 때마다 신호의 천이가 1단씩 진행해간다. 지연회로의 출력신호는 표본화 회로열(13) 및 유지회로열(14)을 통하여 연산회로(15)에 입력되고, 표 1의 우측란에 나타내는 바와 같은 3비트의 수치데이터로 변환된다.

또, 카운터(16a)는 제 8 단의 지연회로의 출력단자의 신호 천이의 회수를 계수한다. 신호의 천이가 지연회로 링(11)을 1주(周)하면(시간 8), 제 8 단의 지연회로의 출력신호가 H 레벨에서 L 레벨로 변화하므로, 카운터(16a)는 계수데이터에1을 가산한다. 카운터출력 유지회로(16b)는 측정대상인 펄스신호가 상승하면 유지하고 있는 계수데이터를 연산회로(15)에 출력한다. 연산회로(15)는 3비트의 수치데이터와 계수데이터로부터 측정대상인 펄스신호가 상승한 시간을 나타내는 시간데이터를 구한다.

본 실시예에서 특징적인 것은, 지연회로 링(11)과 유지회로열(14) 사이에 표본화 회로열(13)을 구비함으로써, 유지회로열(14)의 오유지를 방지하고 있는 점이다. 이하, 표본화 회로열(13)의 동작에 대하여 설명한다.

도 2의 (a)는 표본화 회로의 구성예를 나타내는 회로도이다. 도 2의 (a)에서 21은 용량, 22는 반전증폭회로, S₁은 제 1 스위치, S₂는 제 2 스위치 및 S₃은 제 3 스위치이다. 입력단자는 제 1 스위치(S₁)를 통하여 용량(21)의 하나의 단자에 접속되어 있고, 참조전위 입력단자는 제 3 스위치(S₃)를 통하여 용량(21)의 하나의 단자에 접속되어 있다. 용량(21)의 다른 단자는 반전증폭회로(22)의 입력단자에 접속되어 있다. 또, 반전증폭회로(22)의 입력단자와 출력단자는 제 2 스위치(S₂)를 통하여 접속되어 있다.

시 간	지연회로 링의 출력	수치데이터
0	0 0 0 0 0 0 0 1	0 0 0
1	1 0 0 0 0 0 0 1	0 0 1
2	1 1 0 0 0 0 0 1	0 1 0
3	1 1 1 0 0 0 0 1	0 1 1
4	1 1 1 1 0 0 0 1	1 0 0
5	1 1 1 1 1 0 0 1	1 0 1
6	1 1 1 1 1 1 0 1	1 1 0
7	1 1 1 1 1 1 1 1	1 1 1
8	1 1 1 1 1 1 1 0	0 0 0
9	0 1 1 1 1 1 1 0	0 0 1
10	0 0 1 1 1 1 1 0	0 1 0
11	0 0 0 1 1 1 1 0	0 1 1
12	0 0 0 0 1 1 1 0	1 0 0
13	0 0 0 0 0 1 1 0	1 0 1
14	0 0 0 0 0 0 1 0	1 1 0
15	0 0 0 0 0 0 0 0	1 1 1

도 1에 나타낸 시간계수회로에 도 2의 (a)에 나타낸 표본화 회로를 이용하는 경우, 입력단자는 지연회로 링(11)을 구성하는 지연회로의 출력단자와 접속되고, 출력단자는 유지회로열(14)을 구성하는 플립플롭의 입력단자와 접속된다. 또, 각 스위치의 동작은 스위치신호 생성회로(12)로부터 입력되는 제 1 스위치신호(12a)에 의하여 제어된다.

도 2의 (a)에 나타낸 표본화 회로의 동작은 도 2의 (b)를 이용하여 설명한다. 우선, 표본화 동작에 있어서, 제 1 스위치(S₁) 및 제 2 스위치(S₂)가 ON이 됨과 동시에 제 3 스위치(S₃)가 OFF가 된다. 이 때, 용량(21)의 하나의 단자에는 입력전위 V_in이 인가된다. 이 입력전위 V_in은 지연회로의 출력신호의 전위이다. 또, 반전증폭회로(22)의 입력단자와 출력단자에는 같은 전위 V_a가 출력되고, 전위 V_a는 용량(21)의 다른 단자에 인가된다. 따라서, 용량(21)에는 전위차(V_in- V_a)에 의하여 전하가 축적된다. 또, 출력전위 V_out은 전위 V_a와 같아진다.

이어서, 증폭동작에 있어서, 제 1 스위치(S₁) 및 제 2 스위치(S₂)가 OFF가 됨과 동시에 제 3 스위치(S₃)가 ON이 된다. 이 때, 용량(21)의 하나의 단자에는 참조전위 V_ref가 인가된다. 용량(21)에 축적된 전하는 보존되므로, 표본화 동작의 전위차(V_in- V_a)가 그대로 유지되어, 용량(21)의 다른 단자의 전위는 V_a로부터 (V_ref- (V_in- V_a)) = (V_ref- V_in+ V_a)로 변화한다. 따라서, 출력전위 V_out은,

V_out= -G(V_ref- V_in+ V_a- V_a) + V_a

= G(V_in- V_ref) + Va ··········(1)

이 된다. 여기에서, G는 반전증폭회로(22)의 전압이득이다.

식 (1)에서 알 수 있는 바와 같이, 표본화 동작에 의하여 지연회로의 출력신호가 표본화되고, 증폭동작에 의하여 표본화된 신호의 전위 V_in과 참조전위 V_ref의 차전압이 증폭되어 일정전위 V_a로 인가되어 유지회로에 출력된다.

도 3은 도 2에 나타내는 표본화 회로의 전압의 변화를 나타내는 그래프이고, (a)는 입력전압 V_in, (b)는 용량(21)의 입력측 단자의 전압, (c)는 용량(21)의 출력측 단자의 전압, (d)는 출력전압 V_out을 나타낸다.

도 3의 (a)에 나타내는 바와 같이, 실선으로 나타내는 신호 A는 일점파선으로 나타내는 신호 B보다도 시간적으로 진행하고 있는 것으로 한다. 도 3의 (b)에나타내는 바와 같이, 표본화 동작의 종료시의 입력전압 V_in이 표본화 동작으로부터 증폭동작으로 천이하기까지의 사이에 용량(21)의 입력측 전압으로서 유지된다. 도 3의 (b)에서는 신호 A에 대해서는 전압 V₁이, 신호 B에 대해서는 전압 V₂가 유지되어 있다.

도 3의 (c)에 나타내는 바와 같이, 증폭동작에 의하여 용량(21)의 입력측 전압과 참조전압 V_ref의 차가 용량(21)의 출력측 전압으로 인가된다. 도 3의 (d)에 나타내는 바와 같이, 용량(21)의 출력측 전압은 반전증폭회로(22)에 의하여 반전증폭되어 출력전압 V_out이 된다. 신호 A의 출력전압 V_out은 전원전압 VDD와 거의 같아지고, 신호 B의 출력전압 V_out은 접지전압 VSS와 거의 같아진다.

도 4의 (a)는 지연회로 링(11)을 구성하는 지연회로의 출력신호의 전위의 변화를 나타내는 그래프이다. 도 4의 (a)에 있어서, 직선(1)은 제 1 단의 지연회로의 출력신호의 전위의 변화를 나타내고 있고, 마찬가지로, 직선 2∼8은 각각 제 2 단∼제 8 단의 지연회로의 출력신호의 전위의 변화를 나타내고 있다. 또, 도 4의 (b)는 표본화 회로열(13)을 구성하는 각 표본화 회로(13a)의 출력신호의 전위의 변화를 나타내는 그래프이다. 도 4의 (b)에 있어서, 곡선 2∼7은 각각 제 2 단∼제 7 단의 표본화 회로의 출력신호의 전위의 변화를 나타내고 있다. 또, 시간 T는 측정대상인 펄스신호가 상승한 시간을 나타내고 있다.

표본화 회로열(13)을 구성하는 각 표본화 회로(13a)는 측정대상인 펄스신호가 상승하기 전에는 소정의 기준전위 V_a를 출력하고 있다. 측정대상인 펄스신호가 상승하면 (시간 T), 스위치신호 생성회로(12)로부터 각 표본화 회로(13a)에 제 1 스위치신호(12a)가 입력되고, 각 표본화 회로(13a)는 접속되어 있는 지연회로의 출력신호를 각각 표본화한다. 도 4의 (a)에서는, 표본화된 신호의 전위를 동그라미 기호로 나타내고 있다. 각 표본화 회로(13a)는 또한 표본화된 신호의 전위와 기준전위 V_a의 차전압을 증폭한 후, 증폭된 차전압을 기준전위 V_a로 인가하여 출력한다.

이 때문에, 각 표본화 회로(13a)의 전위가 플립플롭이 "0"으로서 유지하는 확률과 "1"로서 유지하는 확률이 함께 존재하는 범위, 소위 불확정영역에 존재하는 일이 없어진다. 따라서, 유지회로열(14)을 구성하는 플립플롭(14a)에는 항상 "0"으로서 유지되는 신호나 항상 "1"로서 유지되는 신호만 입력된다.

이 결과, 유지회로열(14)이 오유지를 일으키지 않게 된다. 또, 각 플립플롭(14a)에 있어서, 임계치전압의 편차가 있어도 실시간과 시간데이터의 관계에서 선형성을 보증할 수 있다.

도 2에 나타낸 표본화 회로는 일반적인 구성의 것이지만, 더욱 증폭율이 높은 표본화 회로도 생각할 수 있다.

도 5의 (a)는 표본화 회로의 다른 구성예를 나타내는 회로도이다. 도 5의 (a)에 있어서, 31은 제 1 용량, 32는 제 2 반전증폭회로, 33은 제 2 용량, 34는 제 2 반전증폭회로, S₁은 제 1 스위치, S₂는 제 2 스위치, S₃은 제 3 스위치, S₄는 제 4 스위치이다. 입력단자는 제 1 스위치(S₁)를 통하여 제 1 용량(31)의 하나의 단자에접속되어 있고, 제 1 용량(31)의 다른 단자는 제 1 반전증폭회로(32)의 입력단자에 접속되어 있다. 제 1 반전증폭회로(32)의 출력단자는 제 2 용량(33)의 하나의 단자에 접속되어 있고, 제 2 용량(33)의 다른 단자는 제 2 반전증폭회로(34)의 입력단자에 접속되어 있다. 제 1 용량(31)의 입력단자와 제 2 반전증폭회로(34)의 출력단자는 제 2 스위치(S₂)를 통하여 접속되어 있다. 또, 제 1 반전증폭회로(32)의 입력단자와 출력단자는 제 3 스위치(S₃)를 통하여 접속되어 있고, 제 1 용량(31), 제 1 반전증폭회로(32) 및 제 3 스위치(S₃)에 의하여 제 1 회로가 구성되어 있다. 제 2 반전증폭회로(34)의 입력단자와 출력단자는 제 4 스위치(S₄)를 통하여 접속되어 있고, 제 2 용량(33), 제 2 반전증폭회로(34) 및 제 4 스위치(S₄)에 의하여 제 2 회로가 구성되어 있다.

도 1에 나타낸 시간계수회로에 도 5의 (a)에 나타낸 표본화 회로를 이용하는 경우, 입력단자는 지연회로 링(11)을 구성하는 지연회로의 출력단자와 접속되고, 출력단자는 유지회로열(14)을 구성하는 플립플롭(14a)의 입력단자와 접속된다. 또, 각 스위치의 동작은 스위치신호 생성회로(12)로부터 입력되는 제 1 스위치신호(12a)에 의하여 제어된다.

도 5의 (a)에 나타내는 표본화 회로의 동작을 도 5의 (b)를 이용하여 설명한다. 우선, 제 1 회로의 표본화 동작에 있어서, 제 1 스위치(S₁) 및 제 3 스위치(S₃)가 ON이 됨과 동시에 제 2 스위치(S₂) 및 제 4 스위치(S₄)가 OFF가 된다.이 때, 제 1 용량(31)의 하나의 단자에는 입력전위 V_in이 인가된다. 이 입력전위 V_in은 지연회로의 출력신호의 전위이다. 또, 제 1 반전증폭회로(32)의 입력단자와 출력단자는 같은 전위 V_a1이 되고, 전위 V_a1은 제 1 용량(31)의 다른 단자에 인가된다. 따라서, 제 1 용량(31)에는 전위차(V_in- V_a1)에 의하여 전하가 축적된다.

이어서, 제 1 회로의 증폭동작에 있어서, 제 1 스위치(S₁) 및 제 3 스위치(S₃)가 OFF가 됨과 동시에, 제 2 스위치(S₂) 및 제 4 스위치(S₄)가 ON이 된다. 이 때, 제 2 반전증폭회로(34)의 입력단자와 출력단자에는 같은 전위 V_a2가 출력되고, 전위 V_a2는 제 1 용량(31)의 단자에 인가된다. 제 1 용량(31)에 축적된 전하는 보존되므로, 표본화 동작의 전위차(V_in- V_a1)가 그 상태로 유지되어 제 1 용량(31)의 다른 단자의 전위는 V_a1에서 (V_a2- (V_in- V_a1)로 변화한다. 따라서, 제 1 회로의 출력전위 V_mid는,

V_mid= -G₁(V_a2- (V_in- V_a1) - V_a1) + V_a1

= G₁(V_in- V_a2) + V_a1

이 된다. 여기에서, G₁은 제 1 반전증폭회로(32)의 전압이득이다.

또, 이 때, 제 2 용량(33)의 하나의 단자에는 제 1 회로의 출력전위 V_mid가인가되고, 다른 단자에는 제 2 반전증폭회로(34)의 입력단자의 전위 V_a2가 인가된다. 따라서, 제 2 용량(33)에는 전위차 (V_{mid -}V_a2)에 의하여 전하가 축적된다. 즉, 제 2 회로는 표본화 동작을 행한다.

이어서, 제 2 회로의 증폭동작에 있어서, 제 1 스위치(S₁) 및 제 3 스위치(S₃)가 ON이 됨과 동시에, 제 2 스위치(S₂) 및 제 4 스위치(S₄)가 OFF가 된다. 이 때, 제 1 반전증폭회로(32)의 입력단자와 출력단자에는 같은 전위 V_a1이 출력되고, 전위 V_a1은 제 2 용량(33)의 단자에 인가된다. 제 2 용량(33)에 축적된 전하는 보존되므로, 표본화 동작의 전위차(V_mid- V_a2)가 그대로 유지되어, 제 2 용량(33)의 다른 단자의 전위는 V_a2에서 (V_a1- (V_mid- V_a2)로 변화한다. 따라서, 출력전위 V_out은,

V_out= -G₂(V_a1- (V_mid- V_a2) - V_a2) + V_a2

= G₂(V_mid- V_a1) + V_a2

= G₂{G₁(V_in- V_a2) + V_a1- V_a1} + V_a2

= G₂G₁(V_in- V_a2) + V_a2·········(2)

이 된다. 여기에서, G₂는 제 2 반전증폭회로(34)의 전압이득이다.

식 (2)에서 알 수 있는 바와 같이, 표본화 동작에 의하여 지연회로의 출력신호가 표본화되고, 제 1 회로 및 제 2 회로의 증폭동작에 의하여 표본화된 신호의 전위 V_in과 일정전위 V_a2의 차전압이 증폭되어 일정전위 V_a2로 인가되어 유지회로에 출력된다. 또, 식 (1)과 식 (2)를 비교하면, 증폭율이 높아지는 것을 알 수 있다.

도 6은 스위치신호 생성회로(12)의 내부구성의 일례를 나타내는 회로도이다. 도 6에서, 입력단자(51)에는 측정대상인 펄스신호가 입력되고, 출력단자(52a, 52b, 52c, 52d)로부터 표본화 회로(13a)의 동작을 제어하는 제 1 스위치신호(12a)가 출력되며, 출력단자(53a, 53b)로부터 플립플롭(14a)의 동작을 제어하는 제 2 스위치신호(12b)가 출력된다.

출력단자(52a)로부터는 표본화 회로(13a)의 제 1 스위치(S₁)를 제어하는 신호가 출력되고, 마찬가지로 출력단자(52b)로부터는 표본화 회로(13a)의 제 2 스위치(S₂)를 제어하는 신호가 출력되며, 출력단자(52c)로부터는 표본화 회로(13a)의 제 3 스위치(S₃)를 제어하는 신호가 출력되고, 출력단자(52d)로부터는 표본화 회로(13a)의 제 4 스위치(S₄)를 제어하는 신호가 출력된다. 또, 출력단자(53a)로부터는 플립플롭(14a)의 마스터 래치를 제어하는 신호가 출력되고, 출력단자(53b)로부터는 플립플롭(14a)의 슬레이브 래치를 제어하는 신호가 출력된다.

도 7은 도 6에 나타내는 스위치신호 생성회로(12)로부터 출력되는 신호 및 표본화 회로(13a) 및 플립플롭(14a)의 동작을 나타내는 타이밍도이다. 측정대상인 펄스신호를 기초로 생성된 제 1 스위치신호(12a)에 따라, 표본화 회로(13a)의 제 1및 제 2 회로는 표본화 동작 및 증폭동작을 반복하여 실행한다. 사선으로 나타낸 것은 표본화 동작으로부터 증폭동작 또는 증폭동작으로부터 표본화 동작으로 천이하는 기간이다. 또, 측정대상인 펄스신호를 기초로 생성된 제 2 스위치신호(12b)에 따라서 플립플롭(14a)은 통과(through)와 래치를 반복 실행한다.

도 2 및 도 5에 나타낸 표본화 회로는 반전증폭회로로서 CMOS 인버터를 이용함으로써 간단히 실현할 수 있다. 도 8은 CMOS 인버터를 이용한 경우의 표본화 회로의 구성예를 나타내는 회로도이며, 도 5의 (a)에 나타낸 표본화 회로의 제 1 반전증폭회로(32) 및 제 2 반전증폭회로(34)를 CMOS 인버터로 구성한 것이다. 또, 2개의 CMOS 인버터를 직렬접속함으로써 구성된 출력버퍼를 출력단자 앞에 구비하고 있다. 이 표본화 회로의 동작은 도 5에 나타낸 표본화 회로와 같으므로, 여기에서는 설명을 생략한다.

도 5에 나타낸 표본화 회로는 증폭율 면에서뿐만 아니라 전원전압의 변동에 대한 안정성 면에서도 우수하다. 이것에 대하여 설명한다.

도 9는 CMOS 인버터의 특성을 나타내는 그래프이다. 도 9에서, 횡축은 CMOS 인버터의 입력전압, 종축은 CMOS 인버터의 출력전압이며, 실선 A는 입력전압과 출력전압의 관계를 나타내고 있다. 입력전압 = 출력전압을 나타내는 직선과 실선 A와의 교점에 의하여 기준전압 Va가 얻어진다. 실선 A의 기울기는 기준전압 Va의 근방에서 급하게 되어 있고, CMOS 인버터의 전압이득은 기준전압 V_a근방에서 커지는 것을 알 수 있다. 따라서, 입력전압이 기준전압에 가까울 때는, 입력전압과 기준전압 V_a의 차전압이 크게 증폭된다.

도 2에 나타낸 표본화 회로의 반전증폭회로(22)에 CMOS 인버터를 이용한 경우, 증폭동작에 있어서, CMOS 인버터의 입력전압은 (V_ref- V_in+ V_a)이므로, (V_ref- V_in+ V_a)가 기준전압 V_a에 가까울 때는 그 차전압이 크게 증폭되어, 출력전압은 X_A가 된다.

그러나, 전원전압이 V_DD에서 V'_DD로 저하된 경우, CMOS 인버터의 입력전압과 출력전압의 관계는 파선 B와 같이 된다. 이 때문에, 기준전압도 V_a에서 V'_a로 저하된다. 증폭동작에 있어서 전원전압이 V'DD로 저하한 경우, 도 9에 나타내는 바와 같이, 기준전압 V'_a가 CMOS 인버터의 입력전압(V_ref- V_in+ Va) 미만이 될 가능성이 있다. 이 때, 차전압은 반대쪽으로 크게 증폭되어 출력전압은 X_B가 된다. 즉, 출력전압이 나타내는 논리가 반대가 되어 바람직하지 않다.

이에 대하여, 도 5에 나타낸 표본화 회로는 전원전압의 변동에 의한 영향을 받기 어렵다. 도 10는 CMOS 인버터의 특성을 나타내는 그래프이며, 도 5에 나타낸 표본화 회로의 제 1 반전증폭회로(32) 및 제 2 반전증폭회로(34)에 CMOS 인버터를 이용한 경우의 동작을 설명하기 위한 도면이다. 도 9와 마찬가지로, 횡축은 CMOS 인버터의 입력전압, 종축은 CMOS 인버터의 출력전압이며, 실선 A는 입력전압과 출력전압의 관계를 나타내고 있고, 파선 B는 전원전압이 V_DD에서 V'_DD로 저하했을 때의 입력전압과 출력전압의 관계를 나타내고 있다.

여기에서, 제 1 반전증폭회로(32)로서 제 1 CMOS 인버터를, 제 2 반전증폭기(34)로서 제 2 CMOS 인버터를 각각 이용하는 것으로 한다. 또, 제 1 CMOS 인버터와 제 2 CMOS 인버터는 모두 도 10에 나타내는 바와 같은 특성을 가지는 것으로 하고, 기준전압은 모두 V_a와 같다고 한다.

제 1 회로의 증폭동작에 있어서, 제 1 CMOS 인버터의 입력전압은,

V_a- (V_in- V_a) = V_a- V_in+ V_a

가 된다. 입력전압 (V_a- V_in+ V_a)이 기준전압 V_a에 가까울 때는, 그 차전압이 크게 증폭되어, 출력전압은 X_A가 된다.

전원전압이 V_DD로부터 V'_DD로 저하된 경우, CMOS 인버터의 입력전압과 출력전압의 관계는 파선 B와 같이 되고, 기준전압도 V_a에서 V'_a로 저하된다. 그런데, 제 1 회로의 증폭동작에 있어서, 전원전압이 V'_DD로 저하하여도 도 10에 나타내는 바와 같이 기준전압이 V'_a로 저하됨과 동시에 입력전압도 또한 (V'_a- V_in+ V'_a)로 저하된다. 따라서, 차전압이 반대쪽으로 크게 증폭되는 일은 없고, 출력전압은 X_B가 되며, 출력전압이 나타내는 논리가 반대가 되지는 않는다. 따라서, 도 5에 나타낸 표본화 회로는 전원전압의 변동에 대한 안정성의 면에서 도 2에 나타낸 표본화 회로보다도 우수하게 된다.

또, 본 발명의 시간계수회로의 표본화 회로의 기능은 표본화 회로 이외의 회로를 이용하여도 실현가능하다.

도 11의 (a)는 폴디드·캐스케이드(folded cascade)회로의 구성예를 나타내는 회로도이다. 이 회로는 표본화 회로는 아니지만, 스위치가 ON일 때는 일정전압을 출력하는 한편, 스위치가 OFF일 때는 입력전압과 참조전압의 차전압을 증폭하여 출력하는 기능을 가지고 있고, 도 1에 나타낸 시간계수회로의 표본화 회로 대신에 이용할 수 있다.

도 11에서, 41은 소스가 전원에 접속되어 있는 PMOS, 42a 및 42b는 소스가 PMOS(41)의 드레인에 접속되어 있는 PMOS, 43a는 드레인이 PMOS(42a)의 드레인에 접속되어 있음과 동시에 소스가 접지되어 있는 NMOS, 43b는 드레인이 PMOS(42b)의 드레인에 접속되어 있음과 동시에 소스가 접지되어 있는 NMOS, 44a 및 44b는 소스가 전원에 접속되어 있는 PMOS, 45a는 드레인이 PMOS(44a)의 드레인에 접속되어 있음과 동시에 소스가 NMOS(43a)의 드레인에 접속되어 있는 NMOS, 45b는 드레인이 PMOS(44b)의 드레인에 접속되어 있음과 동시에 소스가 NMOS(43b)의 드레인에 접속되어 있는 NMOS, 46은 PMOS(44a) 및 PMOS(44b)의 드레인에 소스 및 드레인이 접속되어 있는 PMOS이다. PMOS(46)가 폴디드·캐스케이드회로의 스위치의 역할을 담당하고 있다.

PMOS(42a)의 게이트에는 입력전압 V_in이 인가되고, PMOS(42b)의 게이트에는 참조전압 V_ref가 인가된다. PMOS(44a)의 게이트에는 PMOS(44b)의 드레인전압이 인가되고, PMOS(44b)의 게이트에는 PMOS(44a)의 드레인전압이 인가된다. PMOS(41)의게이트에는 정전압 V_B1이 인가되고, NMOS(43a 및 43b)의 게이트에는 정전압 V_B2가 인가되며, NMOS(45a 및 45b)의 게이트에는 정전압 V_B3이 인가된다. PMOS(46)의 게이트에는 스위치용 전압 V_Ø가 인가된다. 또, PMOS(44b)의 드레인전압은 출력전압 V_out으로서 출력된다.

도 11의 (a)에 나타낸 폴디드·캐스케이드회로의 동작에 대하여 도 11의 (b)를 이용하여 설명한다. 도 11의 (b)에 나타내는 바와 같이, 스위치용 전압 V_Ø가 L 레벨일 때, PMOS(46)는 도통상태가 되고 스위치는 ON이 된다. 이 때, 폴디드·캐스케이드회로는 세트상태라고 한다. 스위치용 전압 V_Ø가 H 레벨일 때, PMOS(46)는 비도통상태가 되고 스위치는 OFF가 된다. 이 때, 폴디드·캐스케이드회로는 증폭상태라고 한다.

PMOS(41)는 정전류원으로서 작용하므로, 드레인에는 정전류 I₁이 흐른다. 입력전압 V_in과 참조전압 V_ref가 같을 때, PMOS(42a) 및 PMOS(42b)에는 각각 I₁/2의 전류가 흐른다. PMOS(43a) 및 PMOS(43b)는 같은 특성을 가지는 정전류원으로서 작용하므로, 각각 정전류 I₂가 흐른다. PMOS(45a) 및 PMOS(45b)도 같은 특성을 가지는 정전류원으로서 작용하므로, 각각 정전류 I₃이 흐른다. 여기에서,

I₁/2 + I₃= I₂

가 된다.

입력전압 V_in과 참조전압 V_ref가 다르다고 가정한다. 가령, V_in＞V_ref라 하면, PMOS(42a)를 흐르는 전류값은 I₁/ 2 - △가 되고, PMOS(42b)를 흐르는 전류값은 I₁/ 2 + △가 된다. △은 미소값이다. 폴디드·캐스케이드회로가 세트상태일 때, PMOS(46)는 도통상태이므로, 변화분의 전류 △는 단자 B로부터 PMOS(46)를 통하여 단자 A에 흐르게 된다. 따라서, PMOS(44a) 및 PMOS(44b)를 흐르는 전류는 변화하지 않으므로, 출력전압 V_out은 변화하지 않는다.

폴디드·캐스케이드회로가 증폭상태가 되면 PMOS(46)는 비도통상태이므로, 변화분의 전류 △는 단자 B로부터 PMOS(46)를 통하여 단자 A로 흐를 수 없게 되고, 출력단자로 유출하게 된다. 따라서, 출력전압 V_out은 상승한다. 즉, 입력전압 V_in과 참조전압 V_ref의 전위차가 증폭되어 출력된다.

또, 본 실시예에 관한 시간계수회로에 있어서, 위상동기루프(PLL)를 이용하여 지연회로 링의 신호천이의 전달시간을 일정하게 제어하여도 상관없다. 이와 같은 시간계수회로의 구성도를 도 12에 나타낸다. 도 12에 있어서, 위상비교기(17)는 지연회로 링(11)의 제 1 단의 지연회로의 입력단자의 신호와 기준클록신호의 위상을 비교한다. 루프필터(18)는 위상비교기(17)로부터의 지시신호를 수신하여 지연회로 링(11)을 구성하는 각 지연회로에 지연시간을 조정하는 신호를 출력한다. 지연회로 링(11), 위상비교기(17) 및 루프필터(18)에 의하여 위상동기루프(PLL)가 구성되어 있다.

도 13은 도 12에 나타내는 바와 같은 PLL을 이용한 시간계수회로의 지연회로를 나타내는 회로도이다. 도면 중 (a)는 1단당 지연회로, (b)는 (a)에 나타내는 지연회로의 트랜지스터 레벨의 회로도이다.

도 13에 있어서, 단자 a1에는 단자 I₁로부터 단자 I₂까지의 신호지연시간을 조정하는 신호가 입력되고, 단자 a2에는 단자 I₂로부터 단자 I₃까지의 신호지연시간을 조정하는 신호가 입력된다. 도 12에 나타내는 바와 같은 시간계수회로의 경우에는, 단자 a1, a2에는 루프 필터(18)로부터 출력된 신호가 입력된다.

단자 a1의 전압이 상승하면 트랜지스터(M1)의 드레인전류가 감소하므로, 단자 I₂의 신호 상승시간이 길어진다. 한편, 단자 a1의 전압이 강하하면 트랜지스터(M1)의 드레인전류가 증대하므로, 단자 I₂의 신호 상승시간이 빨라진다. 단자 a2의 전압이 변화할 때도 트랜지스터(M4)의 드레인전류는 마찬가지로 변화하고, 단자 I₃의 신호 상승시간이 변화한다.

지금, 단자 I₁의 신호가 상승하는 경우를 고려한다. 이 때, 단자 I₂의 전압이 상승하고, 이어서 단자 I₃의 전압이 상승하며, 신호가 전달된다.

우선, 단자 a1, a2의 전압이 상승했다고 가정한다. 단자 I₂의 신호 상승시간은 트랜지스터(M3)의 드레인전류가 지배적이므로 단자 a1의 전압이 상승함에 따른 상승시간의 변화는 미세하다. 그런데, 단자 I₃의 신호상승시간은 단자 a2의 전압이 상승함에 따른 트랜지스터(M4)의 드레인전류의 감소에 의하여 늦어진다. 따라서, 신호의 지연시간이 길어진다.

또, 단자 a1, a2의 전압이 강하했다고 가정한다. 단자 I₂의 신호 상승시간은 트랜지스터(M3)의 드레인전류가 지배적이므로, 단자 a1의 전압이 강하함에 따른 강하시간의 변화는 미세하다. 그런데, 단자 I₃의 신호 상승시간은 단자 a2의 전압이 강하함에 따른 트랜지스터(M4)의 드레인전류의 증가에 의하여 빨라진다. 따라서, 신호의 지연시간이 짧아진다.

단자 I₁의 신호가 하강하는 경우도 마찬가지로, 신호의 지연시간이 변화한다. 이와 같이, 지연회로의 신호 지연시간은 단자 a1, a2에 입력되는 신호에 의하여 조정할 수 있다.

이상 설명한 바와 같이, 본 실시예에 관한 시간계수회로에 의하면, 지연회로 링과 유지회로열 사이에 표본화 회로 또는 폴디드·캐스케이드회로로 이루어지는 변환회로열을 구성함으로써, 유지회로열의 오유지를 방지할 수 있음과 동시에, 유지회로열을 구성하는 플립플롭의 임계치전압의 편차에 의한 오차의 발생을 방지할 수 있다.

또, 표본화 회로 또는 폴디드·캐스케이드회로는 반드시 모든 지연회로에 대하여 설치할 필요는 없고, 예를 들어, 하나씩 걸러 지연회로에 설치하는 구성으로 해도 된다.

( 제 2 실시예 )

제 1 실시예에 관한 시간계수회로에 있어서, 지시된 타이밍의 신호의 전위와 제 1 소정전위의 차전압을 증폭하여 증폭된 차전압을 제 2 소정전위에 인가하여 얻어진 전위를 기초로 하여, 상기 신호의 논리를 판정하는 논리판정회로를 이용한 사상은 다른 용도에도 응용가능하다. 본 발명의 제 2 실시예는 논리판정회로를 이용한 스큐조정회로에 관한 것이다.

소정의 디지털회로에 하나의 회로에서 출력된 클록펄스신호와 다른 회로로부터 출력된 클록펄스신호가 공급되는 경우, 이 클록펄스신호에 지연시간차가 있을 때에는 디지털회로는 오동작한다. 소위 클록·스큐나 데이터·스큐에 의한 디지털회로의 오동작이다.

스큐에 의한 오동작은 디지털회로의 동작주파수가 높아질수록 보다 중대한 문제가 되는 것이 지적되고 있고, 클록 펄스신호의 지연시간차가 미소(1ns 이하)하여도, 디지털회로는 오동작을 일으킬 가능성이 있다. 스큐조정회로란 복수의 클록펄스신호간의 지연시간차를 작게 하여 스큐를 작게 하는 것이다.

도 14는 본 실시예에 관한 스큐조정회로의 구성을 나타내는 블록도이다. 도 14에서, 60은 스큐조정회로이며, 회로 A로부터 출력된 클록펄스신호와 회로 B로부터 출력된 클록펄스신호의 지연시간차를 작게 한 후에 회로 C에 공급한다.

61, 62는 입력된 클록펄스신호를 시간지연시켜서 출력하는 제 1 및 제 2 지연회로, 63, 64는 제 1 및 제 2 변환회로로서의 제 1 및 제 2 표본화 회로, 65, 66은 제 1 및 제 2 유지회로로서의 제 1 및 제 2 플립플롭, 67은 제 1 지연회로(61)로부터 출력된 제 1 클록펄스신호(61A)를 제 1 표본화 회로(63)에 공급함과 동시에, 제 2 표본화 회로(64), 제 2 플립플롭(66) 및 연산회로(69)를 제어하는 제어회로, 68은 제 2 지연회로(62)로부터 출력된 제 2 클록펄스신호(61B)를 제 2 표본화 회로(64)에 공급함과 동시에, 제 1 표본화 회로(63) 및 제 1 플립플롭(65)을 제어하는 제어회로, 69는 제 1 및 제 2 플립플롭(65, 66)의 출력신호를 기초로 하여 제 1 및 제 2 지연회로(61, 62)의 지연시간을 제어하는 제 1 및 제 2 제어신호(69A, 69B)를 연산하여 출력하는 연산회로이다. 제 1 및 제 2 표본화 회로(63, 64)는 각각 도 5의 (a)와 같이 구성된다. 제 1 표본화 회로(63)와 제 1 플립플롭(65)에 의하여 제 1 논리판정회로가 구성되어 있고, 또 제 2 표본화 회로(64)와 제 2 플립플롭(66)에 의하여 제 2 논리판정회로가 구성되어 있다.

우선, 스큐조정회로(60)의 동작의 개요를 도 15를 이용하여 설명한다. 도 15는 제 1 및 제 2 클록펄스신호(61A, 61B)의 상승시의 시간변화를 나타내는 그래프이며, 실선 A는 회로 A로부터 출력되어 제 1 지연회로(61)에 의하여 지연된 제 1 클록펄스신호(61A), 실선 B는 회로 B로부터 출력되어 제 2 지연회로(62)에 의하여 지연된 제 2 클록펄스신호(61B)를 나타낸다. 도면 중, (a)는 제 1 클록펄스신호(61A)가 제 2 클록펄스신호(61B)보다도 진행되어 있는 경우, (b)는 제 1 클록펄스신호(61A)가 제 2 클록펄스신호(61B)보다도 지연되어 있는 경우를 나타낸다.

스큐조정회로(60)에서는, 제 1 클록펄스신호(61A)가 임계치전압 V_th를 초과하였을 때(시간 t_A), 제 2 클록펄스신호(61B)의 전압이 제 2 표본화 회로(64)에 의하여 유지된다. 한편, 제 2 클록펄스신호(61B)가 임계치전압 V_th를 초과하였을 때(시간 t_B), 제 1 클록펄스신호(61A)의 전압이 제 1 표본화 회로(63)에 의하여 유지된다.

제 1 클록펄스신호(61A)가 제 2 클록펄스신호(61B)보다도 진행되어 있는 경우는 도 15의 (a)에 나타내는 바와 같이, 시간 t_A에서 제 2 클록펄스신호(61B)의 전압 V₁이 제 2 표본화 회로(64)에 의하여 유지되고, 이 유지된 전압 V₁은 제 2 플립플롭(66)에 의하여 접지전압 V_SS(논리레벨 "0")로서 유지된다. 한편, 시간 t_B에서 제 1 클록펄스신호(61A)의 전압 V₂가 제 1 표본화 회로(63)에 의하여 유지되고, 이 유지된 전압 V₂는 제 1 플립플롭(65)에 의하여 전원전압 V_DD(논리레벨 "1")로서 유지된다.

한편, 제 1 클록펄스신호(61A)가 제 2 클록펄스신호(61B)보다도 지연되어 있는 경우는, 도 15의 (b)에 나타내는 바와 같이, 시간 t_B에서 제 1 클록펄스신호(61A)의 전압 V₃이 제 1 표본화 회로(63)에 의하여 유지되고, 이 유지된 전압 V₃은 제 1 플립플롭(65)에 의하여 접지전압 V_SS(논리레벨 "0")로서 유지된다. 한편, 시간 t_A에서 제 2 클록펄스신호(61B)의 전압 V₄가 제 2 표본화 회로(64)에 의하여 유지되고, 오유지된 전압 V₄는 제 2 플립플롭(66)에 의하여 전원전압V_DD(논리레벨 "1")로서 유지된다.

따라서, 제 1 플립플롭(65)의 유지데이터가 "1" 이며 제 2 플립플롭(66)의 유지데이터가 "0"일 때는, 제 1 클록펄스신호(61A)가 제 2 클록펄스신호(61B)보다도 진행하여 있게 된다. 또, 제 1 플립플롭(65)의 유지데이터가 "0"이며 제 2 플립플롭(66)의 유지데이터가 "1"일 때는, 제 1 클록펄스신호(61A)가 제 2 클록펄스신호(61B)보다도 지연되어 있게 된다.

연산회로(69)는 이와 같은 제 1 및 제 2 플립플롭(65, 66)의 유지데이터에 따라 제 1 및 제 2 지연회로(61, 62)의 지연시간을 조정하는 기능을 가지므로, 스큐조정회로(60)는 제 1 클록펄스신호(61A)와 제 2 클록펄스신호(61B)의 시간차를 작게 할 수 있다.

이어서, 제어회로(67, 68)의 내부구성에 대하여 설명한다.

도 16은 제어회로(67)의 내부구성의 일례를 나타내는 회로도이다. 도 16에서, 71은 회로 A로부터 출력되어 제 1 지연회로(61)에 의하여 지연된 제 1 클록펄스신호가 입력되는 신호입력단자, 72a, 72b, 72c, 72d는 제 2 표본화 회로(64)를 제어하는 제어신호를 출력하는 출력단자. 73a, 73b는 제 2 플립플롭(66)을 제어하는 제어신호를 출력하는 출력단자, 74는 신호입력단자(71)에 입력된 클록펄스신호를 출력하는 신호출력단자이다.

출력단자(72a)는 제 2 표본화 회로(64)의 스위치(S₁)를 제어하는 신호를 출력한다. 마찬가지로, 출력단자(72b)는 스위치(S₂)를 제어하는 신호를 출력하고, 출력단자(72c)는 스위치(S₃)를 제어하는 신호를 출력하며, 출력단자(72d)는 스위치(S₄)를 제어하는 신호를 출력한다. 또, 출력단자(73a)는 제 2 플립플롭(66)의 마스터 래치를 제어하는 신호를 출력하고, 출력단자(73b)는 제 2 플립플롭(66)의 슬레이브 래치를 제어하는 신호를 출력한다. 출력단자(73a)로부터 출력되는 신호는 연산회로(69)에도 공급되어 그 동작을 제어한다. 또, 신호출력단자(74)로부터 출력된 클록펄스신호는 제 1 표본화 회로(63)에 출력된다.

도 17은 도 16에 나타낸 제어회로(67)의 입출력신호의 변화 및 제어회로(67)에 의하여 제어되는 제 2 표본화 회로(64) 및 제 2 플립플롭(66)의 동작을 나타내는 타이밍차트이다. 제 2 표본화 회로(64)는 스위치(S₁)의 제어신호의 하강 타이밍에서 입력신호를 유지한다. 제 2 플립플롭(66)은 제 2 표본화 회로(64)의 출력신호를 논리레벨 "1" 또는 "0"으로 유지한다.

제어회로(68)도 또한 도 16에 나타내는 바와 같은 회로에 의하여 구성된다. 제어회로(68)에서는, 신호입력단자(71)에는 회로 B로부터 출력되어 제 2 지연회로(62)에 의하여 지연된 제 2 클록펄스신호(61B)가 입력되고, 신호출력단자(74)로부터 출력된 클록펄스신호는 제 2 표본화 회로(64)에 출력된다. 단자(72a, 72b, 72c, 72d)로부터는 제 1 표본화 회로(63)를 제어하는 제어신호가 출력되고, 단자(73a, 73b)로부터는 제 1 플립플롭(65)을 제어하는 제어신호가 출력된다.

이어서, 제 1 및 제 2 지연회로(61, 62)의 내부구성에 대하여 설명한다.

도 18은 제 1 지연회로(61)의 내부구성의 일례를 나타내는 회로도이다. 도 18에서, 81은 회로 A로부터 출력된 클록펄스신호가 입력되는 입력단자, 82는 지연된 제 2 클록펄스신호(61B)를 출력하는 출력단자, 83은 연산회로(69)로부터 출력된 제 1 제어신호(69A)가 입력되는 제어신호 입력단자이다. 또, 84a∼84h는 직렬 접속된 인버터로 이루어져 지연시간이 각각 다른 인버터열이다. 각 인버터열(84a∼84h)은 입력단자(81)와 출력단자(82) 사이에 병렬로 접속되어 있고, 출력단자(82)와 각 인버터열(84a∼84h) 사이에는 제어신호 입력단자(83)에 입력되는 제 1 제어신호(69A)에 의하여 개폐가 제어되는 스위치(S₁∼S₈)가 배치되어 있다.

표 2는 각 인버터열(84a∼84h)의 지연시간의 일례를 나타내는 표이다.

인버터열	지연시간 [ ns ]
84a	0.4
84b	0.6
84c	0.8
84d	1.0
84e	1.2
84f	1.4
84g	1.6
84h	1.8

표 2에 나타내는 바와 같이, 인버터열(84a∼84h)의 지연시간은 0.4ns에서 1.8ns까지 0.2ns마다 설정되어 있다. 입력단자(81)로부터 출력단자(82)까지의 신호경로를 스위치(S₁∼S₈)의 개폐에 의하여 선택함으로써, 제 1 지연회로(61)의 지연시간을 0.4ns로부터 1.8ns까지 0.2ns마다 조정하는 것이 가능하게 된다. 예를 들어, 스위치(S₂)만을 폐쇄상태로 했을 때는, 제 1 지연회로(61)의 지연시간은 0.6ns가 된다.

또, 2 지연회로(62)도 도 18에 나타내는 바와 같은 회로에 의하여 구성된다.

이어서, 연산회로(69)의 내부구성 및 동작에 대하여 설명한다.

도 19는 연산회로(69)의 내부구성의 일례를 나타내는 회로도이다. 도 19에서, 91a는 제 1 플립플롭(65)의 출력데이터가 입력되는 입력단자, 91b는 제 2 플립플롭(66)의 출력데이터가 입력되는 입력단자, 92는 제어회로(67)의 단자(73a)로부터 출력된 제어신호가 입력되는 입력단자, 93a는 제 1 지연회로(61)의 지연시간을 설정하는 제 1 제어신호(69A)를 출력하는 출력단자, 93b는 제 2 지연회로(62)의 지연시간을 설정하는 제 2 제어신호(69B)를 출력하는 출력단자, 94a, 94b는 논리게이트, 95a, 95b는 플립플롭, 96은 플립플롭(95a)의 출력데이터를 가산하는 한편 플립플롭(95b)의 출력데이터를 감산하는 4비트 카운터, 97은 4비트 카운터(96)의 계수데이터를 디코드하여 제 1 지연회로(61)의 지연시간을 설정하는 제 1 제어신호(69A)를 생성하는 디코더, 98은 제 2 지연회로(62)의 지연시간을 설정하는 제 2 제어신호(69B)를 기억하는 ROM이다.

입력단자(91a)로부터 입력되는 제 1 플립플롭(65)의 출력데이터가 "1"이며 입력단자(91b)로부터 입력되는 제 2 플립플롭(66)의 출력데이터가 "0"이라고 하면(t_A＜t_B), 논리게이트(94a)의 출력데이터는 "1"이 되고, 논리게이트(94b)의 출력데이터는 "0"이 된다. 이 때, 4비트 카운터(96)는 입력단자(92)에 입력된 제어신호의 하강 타이밍에서 전회의 출력데이터에 1을 가산한다.

한편, 입력단자(91a)로부터 입력되는 제 1 플립플롭(65)의 출력데이터가 "0"이고 입력단자(91b)로부터 입력되는 제 2 플립플롭(66)의 출력데이터가 "1"이라고 하면(t_A＞t_B), 논리게이트(94a)의 출력데이터는 "0"이 되고, 논리게이트(94b)의 출력데이터는 "1"이 된다. 이 때, 4비트 카운터(96)는 입력단자(92)에 입력된 제어신호의 하강 타이밍에서 전회의 출력데이터에 1을 감산한다.

디코더(97)는 4비트 카운터(96)의 출력데이터를 8비트의 제 1 제어신호(69A)로 변환한다. 표 3은 4비트 카운터(96)의 출력데이터와 제 1 지연회로(61)에서 선택되는 스위치와의 관계를 나타내는 표이다.

4비트 카운터(96)의출력데이터	선택되는 스위치
0 0 0 00 0 0 1	S1
0 0 1 00 0 1 1	S2
0 1 0 00 1 0 1	S3
0 1 1 00 1 1 1	S4
1 0 0 01 0 0 1	S5
1 0 1 01 0 1 1	S6
1 1 0 01 1 0 1	S7
1 1 1 01 1 1 1	S8

예를 들어, 4비트 카운터(96)의 출력데이터가 "0100" 또는 "0101"일 때, 스위치(S₃)가 선택되므로, 제 1 지연회로(61)의 지연시간은 0.8ns가 된다.

한편, ROM(98)은 스위치(S₄)가 선택되는 바와 같은 제 2 제어신호(69B)를 기억하고 있다. 따라서, 제 2 지연회로(62)의 지연시간은 1.0ns로 고정된다.

도 20은 본 실시예에 관한 스큐조정회로(60)의 동작을 나타내는 타이밍차트이다.

회로 A로부터 출력되고 제 1 지연회로(61)에 의하여 지연된 제 1 클록펄스신호(61A)가 상승되었을 때(시간 t_A), 제 2 표본화 회로(64)의 제 1 회로는 회로 B로부터 출력된 제 2 지연회로(62)에 의하여 지연된 제 2 클록펄스신호(61B)의 전위 N₁을 유지하고 증폭한다. 한편, 제 2 클록펄스신호(61B)가 상승했을때(시간 t_B), 제 1 표본화 회로(63)의 제 1 회로는 제 1 클록펄스신호(61A)의 전위 M1을 유지하고 증폭한다.

제 1 플립플롭(65)은 제 2 클록펄스신호(61B)의 시간 t_B의 다음의 상승시에 제 1 표본화 회로(63)의 제 2 회로의 출력신호를 유지한다. 전위 M1이 고전위이므로, 제 1 플립플롭(65)의 유지데이터는 "1"이 된다. 제 2 플립플롭(66)은 제 1 클록펄스신호(61A)의 시간 t_A의 다음의 상승시에 제 2 표본화 회로(64)의 제 2 회로의 출력신호를 유지한다. 전위 N1이 저전위이므로, 제 2 플립플롭(66)의 유지데이터는 "0"이 된다.

제 1 플립플롭(65)의 유지데이터가 "1"이며 제 2 플립플롭(66)의 유지데이터가 "0"이므로, 연산회로(69)의 4비트 카운터(96)는 출력데이터에 1을 가산한다. 이 결과, 연산회로(69)는 지연시간을 보다 길게 설정하는 제 1 제어신호(69AD1)를제 1 지연회로(61)에 출력한다. 이로 인해, 제 1 클록펄스신호(61A)는 더욱 지연되어, 제 2 클록펄스신호(61B)의 타이밍에 가까워진다.

이상과 같은 동작이 반복됨으로써, 제 1 클록펄스신호(61A)와 제 2 클록펄스신호(61B)의 시간차가 작아지고, 클록 스큐의 문제가 해소된다.

또, 본 실시예에서는 제 1 클록펄스신호(61A)의 전위를 제 2 클록펄스신호(61B)의 상승 타이밍에서 표본화하고, 제 2 클록펄스신호(61B)의 전위를 제 1 클록펄스신호(61A)의 상승 타이밍에서 표본화하는 것으로 하였지만, 각각 하강 타이밍에서 표본화하여도 된다.

또, 본 실시예에 관한 스큐조정회로의 표본화 회로의 기능은 제 1 실시예에 관한 시간계수회로와 마찬가지로, 표본화 회로 이외의 회로를 이용하여도 실현 가능하며, 예를 들어, 제 11(a)도에 나타낸 바와 같은 폴디드·캐스케이드회로를 표본화 회로 대신에 이용하여도 된다.

이상과 같이, 본 발명에 의하면, 종래보다도 정밀도가 높고 전원전압의 변동에 강하며, 펄스신호의 펄스간격 등의 시간을 측정하는 시간계수회로를 얻을 수 있다.

또, 상기 시간계수회로를 실현하기 위하여 이용하는 표본화회로를 얻을 수 있다.

또한, 상기 시간계수회로를 실현하기 위한 수단과 동일한 수단을 이용한 복수의 클록펄스신호의 스큐를 조정하는 스큐조정회로 및 신호의 논리를 판정하는 논리판정회로를 얻을 수 있다.

Claims (5)

1. 복수의 클록펄스신호의 스큐를 조정하는 스큐조정회로에 있어서,

   입력된 하나의 클록펄스신호를 제 1 제어신호에 따라서 설정된 지연시간만큼 지연시켜서 제 1 클록펄스신호로서 출력하는 제 1 지연회로와,

   입력된 다른 클록펄스신호를 제 2 제어신호에 따라서 설정된 지연시간만큼 지연시켜서 제 2 클록펄스신호로서 출력하는 제 2 지연회로와,

   상기 제 1 지연회로로부터 출력된 제 1 클록펄스신호를 입력으로 하여, 상기 제 2 지연회로로부터 출력된 제 2 클록펄스신호의 상승 또는 하강 타이밍에서의 상기 제 1 클록펄스신호의 논리를 판정하는 제 1 논리판정회로와,

   상기 제 2 지연회로로부터 출력된 제 2 클록펄스신호를 입력으로 하고, 상기 제 1 지연회로로부터 출력된 제 1 클록펄스신호의 상승 또는 하강 타이밍에서의 상기 제 2 클록펄스신호의 논리를 판정하는 제 2 논리판정회로와,

   상기 제 1 및 제 2 논리판정회로에 의하여 판정된 논리에 따라 상기 제 1 클록펄스신호와 상기 제 2 클록펄스신호의 선후관계를 판정하고, 상기 제 1 클록펄스신호와 상기 제 2 클록펄스신호의 위상차가 작아지도록 상기 제 1 및 제 2 지연회로의 지연시간을 설정하는, 상기 제 1 및 제 2 제어신호를 생성하여 출력하는 연산회로를 구비하고 있고,

   상기 제 1 및 제 2 클록펄스신호를 스큐가 조정된 클록펄스신호로서 출력하는 것을 특징으로 하는 스큐조정회로.
2. 제 1 항에 있어서,

   제 1 논리판정회로는,

   제 2 클록펄스신호의 상승 또는 하강 타이밍에서의 제 1 클록펄스신호의 전위와 제 1 소정 전위의 차전압을 증폭하고, 증폭된 차전압을 제 2 소정전위로 인가하여 출력하는 제 1 변환회로를 구비하고 있고,

   이 제 1 변환회로의 출력전위를 기초로 하여 제 2 클록펄스신호의 상승 또는 하강 타이밍에서의 제 1 클록펄스신호의 논리를 판정하는 것이며,

   제 2 논리판정회로는,

   제 1 클록펄스신호의 상승 또는 하강 타이밍에서의 제 2 클록펄스신호의 전위와 제 1 소정전위의 차전압을 증폭하고, 증폭된 차전압을 제 2 소정 전위로 인가하여 출력하는 제 2 변환회로를 구비하고 있고,

   이 제 2 변환회로의 출력전위를 기초로 하여 제 1 클록펄스신호의 상승 또는 하강 타이밍에서의 제 2 클록펄스신호의 논리를 판정하는 것을 특징으로 하는 스큐조정회로.
3. 제 2 항에 있어서,

   제 1 논리판정회로는,

   제 1 변환회로의 출력전위를 입력으로 하고, 입력한 전위를 논리레벨신호로 변환하여 출력하는 제 1 유지회로를 구비한 것이며,

   제 2 논리판정회로는,

   제 2 변환회로의 출력전위를 입력으로 하고, 입력한 전위를 논리레벨신호로 변환하여 출력하는 제 2 유지회로를 구비한 것을 특징으로 하는 스큐조정회로.
4. 제 2 항에 있어서,

   제 1 변환회로는,

   제 2 클록펄스신호의 상승 또는 하강 타이밍에서 제 1 클록펄스신호를 표본화하고, 표본화된 제 1 클록펄스신호의 전위와 제 1 소정 전위의 차전압을 증폭함과 동시에, 증폭된 차전압을 제 2 소정 전위로 인가하여 출력하는 제 1 표본화 회로이며,

   제 2 변환회로는,

   제 1 클록펄스신호의 상승 또는 하강 타이밍에서 제 2 클록펄스신호를 표본화하고, 표본화된 제 2 클록펄스신호의 전위와 제 1 소정 전위의 차전압을 증폭함과 동시에, 증폭된 차전압을 제 2 소정 전위로 인가하여 출력하는 제 2 표본화 회로인 것을 특징으로 하는 스큐조정회로.
5. 제 2 항에 있어서,

   제 1 변환회로는,

   제 2 클록펄스신호의 상승 또는 하강 타이밍에서의 제 1 클록펄스신호의 전위와 제 1 소정 전위의 차전압을 증폭함과 동시에, 증폭된 차전압을 제 2 소정 전위로 인가하여 출력하는 제 1 폴디드·캐스케이드회로이며,

   제 2 변환회로는,

   제 1 클록펄스신호의 상승 또는 하강 타이밍에서의 제 2 클록펄스신호의 전위와 제 1 소정 전위의 차전압을 증폭함과 동시에, 증폭된 차전압을 제 2 소정 전위로 인가하여 출력하는 제 2 폴디드·캐스케이드회로인 것을 특징으로 하는 스큐조정회로.