JP3424282B2 - パルス位相差符号化回路 - Google Patents
パルス位相差符号化回路Info
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- JP3424282B2 JP3424282B2 JP27230193A JP27230193A JP3424282B2 JP 3424282 B2 JP3424282 B2 JP 3424282B2 JP 27230193 A JP27230193 A JP 27230193A JP 27230193 A JP27230193 A JP 27230193A JP 3424282 B2 JP3424282 B2 JP 3424282B2
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Description
【０００１】
【産業上の利用分野】本発明は、任意の位相関係にある
２つのパルス信号の位相差の検出を行う回路であって、
特に広範囲にわたる非常に高い精度の検出を可能にする
パルス位相差符号化回路である。
２つのパルス信号の位相差の検出を行う回路であって、
特に広範囲にわたる非常に高い精度の検出を可能にする
パルス位相差符号化回路である。
【０００２】
【従来の技術】従来、２つのパルス位相差（パルスの時
間差）を符号（数値）に変換するパルス位相差符号化回
路（時間Ａ／Ｄ変換回路）が、例えば特開平３−２２０
８１４号公報に提案されている。これは、複数の遅延素
子をリング状に連結し、任意のタイミングで入力される
第１のパルスを周回させると共にその周回数をカウント
し、任意の位相差をもって入力される第２のパルスの入
力タイミングに相当する第１のパルスの周回位置を特定
し、その特定位置とカウント数により２つのパルスの位
相差を検出するものである。
間差）を符号（数値）に変換するパルス位相差符号化回
路（時間Ａ／Ｄ変換回路）が、例えば特開平３−２２０
８１４号公報に提案されている。これは、複数の遅延素
子をリング状に連結し、任意のタイミングで入力される
第１のパルスを周回させると共にその周回数をカウント
し、任意の位相差をもって入力される第２のパルスの入
力タイミングに相当する第１のパルスの周回位置を特定
し、その特定位置とカウント数により２つのパルスの位
相差を検出するものである。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来のパルス位相差符号化回路では、パルスが周回する回
数をカウントするカウンタにおいて、カウンタの出力が
安定するまでに時間がかかり（以下、この時間を「不定
時間」と呼ぶ）、安定した出力を選択する必要性からカ
ウンタが複数設けるようにしていた。さらに、これら複
数のカウンタは、ＬＳＩ化の際、一箇所に形成されるも
のではなく、それぞれ異なった場所に形成されるため、
カウンタ出力から次段への配線の引回しや、その他の回
路の配置が複雑となり、回路全体として大面積化を招く
といった問題がある。
来のパルス位相差符号化回路では、パルスが周回する回
数をカウントするカウンタにおいて、カウンタの出力が
安定するまでに時間がかかり（以下、この時間を「不定
時間」と呼ぶ）、安定した出力を選択する必要性からカ
ウンタが複数設けるようにしていた。さらに、これら複
数のカウンタは、ＬＳＩ化の際、一箇所に形成されるも
のではなく、それぞれ異なった場所に形成されるため、
カウンタ出力から次段への配線の引回しや、その他の回
路の配置が複雑となり、回路全体として大面積化を招く
といった問題がある。
【０００４】本発明はこうした問題に鑑みなされ、カウ
ンタを１つにすることで、ＬＳＩ化する際、回路占有面
積を大幅に削減することのできるパルス位相差符号化回
路を提供することを目的とする。
ンタを１つにすることで、ＬＳＩ化する際、回路占有面
積を大幅に削減することのできるパルス位相差符号化回
路を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
の本発明によるパルス位相差符号化回路は、複数の信号
遅延手段を連結し、第１のパルスを周回時間（ＴＲＧ）
にて周回させるリング遅延パルス発生手段と、該リング
遅延パルス発生手段を前記第１のパルスが周回する周回
回数をカウントし、不定時間（ＴＦ）をもって出力する
カウント手段と、前記リング遅延パルス発生手段を前記
第１のパルスがどの位置を周回しているかを検出する周
回位置検出手段と、前記第１のパルスに対して任意の位
相差を有する第２のパルスが入力されると、前記カウン
ト手段と周回位置検出手段との出力を２進数に符号化
し、複数ビットのディジタル信号を得ることにより、前
記第１のパルスと第２のパルスの位相差を符号化するパ
ルス位相差符号化回路において、前記第２のパルスの入
力により、前記不定時間を外して前記カウント手段の出
力をラッチするタイミングを決定するタイミング決定手
段と、該タイミングにより前記カウント手段の出力をラ
ッチする少なくとも２つのデータラッチ手段とを備えた
ことを特徴とする。
の本発明によるパルス位相差符号化回路は、複数の信号
遅延手段を連結し、第１のパルスを周回時間（ＴＲＧ）
にて周回させるリング遅延パルス発生手段と、該リング
遅延パルス発生手段を前記第１のパルスが周回する周回
回数をカウントし、不定時間（ＴＦ）をもって出力する
カウント手段と、前記リング遅延パルス発生手段を前記
第１のパルスがどの位置を周回しているかを検出する周
回位置検出手段と、前記第１のパルスに対して任意の位
相差を有する第２のパルスが入力されると、前記カウン
ト手段と周回位置検出手段との出力を２進数に符号化
し、複数ビットのディジタル信号を得ることにより、前
記第１のパルスと第２のパルスの位相差を符号化するパ
ルス位相差符号化回路において、前記第２のパルスの入
力により、前記不定時間を外して前記カウント手段の出
力をラッチするタイミングを決定するタイミング決定手
段と、該タイミングにより前記カウント手段の出力をラ
ッチする少なくとも２つのデータラッチ手段とを備えた
ことを特徴とする。
【０００６】
【作用】本発明によると、上記パルス位相差符号化回路
において、前記カウンタの出力の不定時間を外すように
該カウンタ出力を前記データラッチ回路でラッチするタ
イミングを決定しているため、カウンタが一つであって
も安定したカウンタ出力を得ることができる。
において、前記カウンタの出力の不定時間を外すように
該カウンタ出力を前記データラッチ回路でラッチするタ
イミングを決定しているため、カウンタが一つであって
も安定したカウンタ出力を得ることができる。
【０００７】
【実施例】以下に本発明による一実施例を図面と共に説
明する。まず、パルス位相差符号化回路の第１の実施例
の構成を図１に示す。この回路は、パルスＰＡの立ち上
がり（測定開始）時点からパルスＰＢ１の立ち上がり時
点までの位相差（時間差）を２進数デジタル信号に符号
化（数値化）して出力するものである。ここで位相差と
は、各図に示すタイムチャートの測定時間Ｔ１あるいは
Ｔ２のことである。これは以下全ての実施例についても
同様である。
明する。まず、パルス位相差符号化回路の第１の実施例
の構成を図１に示す。この回路は、パルスＰＡの立ち上
がり（測定開始）時点からパルスＰＢ１の立ち上がり時
点までの位相差（時間差）を２進数デジタル信号に符号
化（数値化）して出力するものである。ここで位相差と
は、各図に示すタイムチャートの測定時間Ｔ１あるいは
Ｔ２のことである。これは以下全ての実施例についても
同様である。
【０００８】（第１実施例）第一のパルスに相当する
入力パルスＰＡと第二のパルス
に相当するＰＢ１のパルス位相差を符号化することにお
いて、「パルス位相差符号化回路」（特開平３一２２０
８１４号公報）に対し、パルス位相差データ上位ビット
部ＨＢおよび下位ビット部ＬＢの構成は同様であるた
め、ＨＢおよびＬＢのその後の経過は省略し、ここで
は、リング遅延パルス発生回路１およびパルス位相差デ
ータ下位ビット生成部であるパルスセレクタ６、エンコ
−ダ７およびマルチプレクサ８、そしてパルス位相差デ
ータ上位ビット生成部であるカウンタ２およびデータラ
ッチ回路３，４のみを示す。なお、このパルス位相差符
号化回路は、上位ビット部ＨＢおよび下位ビット部ＬＢ
により、上述した位相差を求めるものである。
に相当するＰＢ１のパルス位相差を符号化することにお
いて、「パルス位相差符号化回路」（特開平３一２２０
８１４号公報）に対し、パルス位相差データ上位ビット
部ＨＢおよび下位ビット部ＬＢの構成は同様であるた
め、ＨＢおよびＬＢのその後の経過は省略し、ここで
は、リング遅延パルス発生回路１およびパルス位相差デ
ータ下位ビット生成部であるパルスセレクタ６、エンコ
−ダ７およびマルチプレクサ８、そしてパルス位相差デ
ータ上位ビット生成部であるカウンタ２およびデータラ
ッチ回路３，４のみを示す。なお、このパルス位相差符
号化回路は、上位ビット部ＨＢおよび下位ビット部ＬＢ
により、上述した位相差を求めるものである。
【０００９】まず、前記公報と同様な構成であるパルス
位相差データ下位ビット生成部について簡単に説明す
る。最初にパルスＰＡを２n 段（例えば６４段）の遅延
素子をリング状に連結したリング遅延パルス発生回路１
に入力し周回させる。このリング遅延パルス発生回路１
では、パルスＰＡの周回数と周回位置とをカウンタ２お
よび周回位置特定手段に相当するパルスセレクタ６に出
力するようにしている。そして、パルスＰＢ１が入力さ
れた時点で、パルスセレクタ６は、その時点での遅延素
子からの入力信号をエンコーダ７に出力する。エンコー
ダ７により２進数信号に変換された信号は、パスルＰＡ
とパルスＰＢ１との位相差を表す下位ビット部ＬＢとな
る。
位相差データ下位ビット生成部について簡単に説明す
る。最初にパルスＰＡを２n 段（例えば６４段）の遅延
素子をリング状に連結したリング遅延パルス発生回路１
に入力し周回させる。このリング遅延パルス発生回路１
では、パルスＰＡの周回数と周回位置とをカウンタ２お
よび周回位置特定手段に相当するパルスセレクタ６に出
力するようにしている。そして、パルスＰＢ１が入力さ
れた時点で、パルスセレクタ６は、その時点での遅延素
子からの入力信号をエンコーダ７に出力する。エンコー
ダ７により２進数信号に変換された信号は、パスルＰＡ
とパルスＰＢ１との位相差を表す下位ビット部ＬＢとな
る。
【００１０】次に、本実施例の主要部分であるパルス位
相差データ上位ビット生成部、すなわち特許請求の範囲
に記載のカウント手段、タイミング決定手段およびそれ
により決定されるタイミングによってカウント手段の出
力をラッチするデータラッチ手段について説明する。な
お、本実施例は特に請求項３記載のパルス位相差符号化
回路の一実施例に相当する。
相差データ上位ビット生成部、すなわち特許請求の範囲
に記載のカウント手段、タイミング決定手段およびそれ
により決定されるタイミングによってカウント手段の出
力をラッチするデータラッチ手段について説明する。な
お、本実施例は特に請求項３記載のパルス位相差符号化
回路の一実施例に相当する。
【００１１】リング遅延パルス発生回路１の最終段に出
力パルスエッジをカウントするカウンタ２を１つ接続
し、そしてこのカウンタ２に、そのカウンタ出力データ
ＣＯ（ｎビット：ｎ＝正の整数）を入力する２つのデー
タラッチ回路３、４を並列に接続する。ここで、データ
ラッチ回路３とデータラッチ回路４のデータラッチタイ
ミングを異なるようにするため、ラッチタイミングを決
めるパルスＰＢ１を直接データラッチ回路３に入力し、
またデータラッチ回路４には遅延時間Ｔ１２を発生させ
る遅延手段に相当する遅延回路５を介して第３のパルス
に相当するパルスＰＢ２としたパルスを入力する。パル
スＰＢ１が入力されたときのデータラッチ回路３の出力
データ、すなわちカウンタ出力データＣＯを周回数デー
タＤ１とし、パルスＰＢ２が入力されたときのデータラ
ッチ回路４の出力データを周回数データＤ２とする。そ
して、周回数データＤ１および周回数データＤ２の選択
は、上記公報と同様に入力パルスＰＡとＰＢ１の関係で
決定される。これは、上述したエンコ−ダ出力のパルス
位相差データ下位ビット部のＭＳＢ（最上位ビット）が
０であればタイミング選択手段に相当するマルチプレク
サ８により、周回数データＤ２を選択する。また、ＭＳ
Ｂが１であればマルチプレクサ８により周回数データＤ
１を選択し、パルス位相差データの上位ビット部とする
ものである。
力パルスエッジをカウントするカウンタ２を１つ接続
し、そしてこのカウンタ２に、そのカウンタ出力データ
ＣＯ（ｎビット：ｎ＝正の整数）を入力する２つのデー
タラッチ回路３、４を並列に接続する。ここで、データ
ラッチ回路３とデータラッチ回路４のデータラッチタイ
ミングを異なるようにするため、ラッチタイミングを決
めるパルスＰＢ１を直接データラッチ回路３に入力し、
またデータラッチ回路４には遅延時間Ｔ１２を発生させ
る遅延手段に相当する遅延回路５を介して第３のパルス
に相当するパルスＰＢ２としたパルスを入力する。パル
スＰＢ１が入力されたときのデータラッチ回路３の出力
データ、すなわちカウンタ出力データＣＯを周回数デー
タＤ１とし、パルスＰＢ２が入力されたときのデータラ
ッチ回路４の出力データを周回数データＤ２とする。そ
して、周回数データＤ１および周回数データＤ２の選択
は、上記公報と同様に入力パルスＰＡとＰＢ１の関係で
決定される。これは、上述したエンコ−ダ出力のパルス
位相差データ下位ビット部のＭＳＢ（最上位ビット）が
０であればタイミング選択手段に相当するマルチプレク
サ８により、周回数データＤ２を選択する。また、ＭＳ
Ｂが１であればマルチプレクサ８により周回数データＤ
１を選択し、パルス位相差データの上位ビット部とする
ものである。
【００１２】また、リング遅延パルス発生回路１の１構
成例を説明すると、２入力のＮＡＮＤ素子と（２n −
１）個のインバータ素子（ここでは６３個とする）とが
直列に連結されており、合わせて２6 （＝６４）段にな
っている。各インバータは、次段のインバータとパルス
セレクタ６に出力するように連結され、最終段のインバ
ータ出力は、上記ＮＡＮＤ素子に入力される。ＮＡＮＤ
素子のもう１つの入力は、パルスＰＡである。
成例を説明すると、２入力のＮＡＮＤ素子と（２n −
１）個のインバータ素子（ここでは６３個とする）とが
直列に連結されており、合わせて２6 （＝６４）段にな
っている。各インバータは、次段のインバータとパルス
セレクタ６に出力するように連結され、最終段のインバ
ータ出力は、上記ＮＡＮＤ素子に入力される。ＮＡＮＤ
素子のもう１つの入力は、パルスＰＡである。
【００１３】次に、上述の図１に示したリング遅延パル
ス発生回路１に対する動作状態を、図２のタイムチャー
ト１に示す。なお、ここでは、パルス位相差データの下
位ビット部は前記公報と同様であるので上位ビット部の
みの動作を示す。はじめに、タイムチャートの時間を明
確にするために、周回数パルスがリング遅延パルス発生
回路１を１周するのにかかる時間、すなわちクロックＣ
Ｋが変化して次に変化するまでの時間をＴRGとし、クロ
ックＣＫがカウンタ２に入力されて、カウンタ２の出力
が不定状態である時間をＴF とし、カウンタ出力が安定
状態である時間をＴA とする。また、周回数パルスがリ
ング遅延パルス発生回路１内を周回する際、ＮＡＮＤ素
子から（２n-1 −１）段目のインバータ素子、すなわち
本実施例では３１段目のインバータ素子を通過するまで
の時間をＴRGH とする。これは、以下の実施例において
も同様である。
ス発生回路１に対する動作状態を、図２のタイムチャー
ト１に示す。なお、ここでは、パルス位相差データの下
位ビット部は前記公報と同様であるので上位ビット部の
みの動作を示す。はじめに、タイムチャートの時間を明
確にするために、周回数パルスがリング遅延パルス発生
回路１を１周するのにかかる時間、すなわちクロックＣ
Ｋが変化して次に変化するまでの時間をＴRGとし、クロ
ックＣＫがカウンタ２に入力されて、カウンタ２の出力
が不定状態である時間をＴF とし、カウンタ出力が安定
状態である時間をＴA とする。また、周回数パルスがリ
ング遅延パルス発生回路１内を周回する際、ＮＡＮＤ素
子から（２n-1 −１）段目のインバータ素子、すなわち
本実施例では３１段目のインバータ素子を通過するまで
の時間をＴRGH とする。これは、以下の実施例において
も同様である。
【００１４】まず、パルスＰＡの立ち上がりエッジによ
りリング遅延パルス発生回路１の動作が開始されカウン
タ２にクロックＣＫが入力される。クロックＣＫが入力
されるとそのエッジ（立ち上がりと立ち下がりの両エッ
ジ）によりカウンタ２の出力データＣＯが変化する。た
だし、出力データＣＯはクロックＣＫのエッジ直後にお
いて不定であり、安定するまでにある程度時間がかか
る。そのため、出力データＣＯは１つのデータの出力時
において、不定状態となる時間ＴF と安定状態となる時
間ＴA の２つの状態が存在する。
りリング遅延パルス発生回路１の動作が開始されカウン
タ２にクロックＣＫが入力される。クロックＣＫが入力
されるとそのエッジ（立ち上がりと立ち下がりの両エッ
ジ）によりカウンタ２の出力データＣＯが変化する。た
だし、出力データＣＯはクロックＣＫのエッジ直後にお
いて不定であり、安定するまでにある程度時間がかか
る。そのため、出力データＣＯは１つのデータの出力時
において、不定状態となる時間ＴF と安定状態となる時
間ＴA の２つの状態が存在する。
【００１５】ここで、上述した周回数データＤ１および
Ｄ２の選択方法を考えてみると、まず、エンコーダ出力
のパルス位相差データ下位ビット部というのは、リング
遅延回路１内部の複数個ある遅延素子のどの場所まで周
回数パルスが通過したかを２進数表示するものである。
そしてこのビット部の最上位ビットすなわちＭＳＢは、
周回数パルスが最初に入力されるリング遅延回路１内部
の遅延素子からリング状に連結した３１段目のインバー
タ素子を通過すると０から１に変化する。よって、パル
ス位相差データ下位ビット部のＭＳＢが０のときマルチ
プレクサ８により周回数データＤ２が選択され、ＭＳＢ
が１のときマルチプレクサ８により周回数データＤ１が
選択されるというのは、換言すると、パルスＰＢ１の立
ち上がり時点がパルスＰＡのその周回におけるＴRGH よ
りも早いとデータＤ２が選択され、ＴRGH よりも遅いと
データＤ１が選択されるということである。従って、デ
ータラッチタイミングがその時のカウンタ出力時のＴ
RGH よりも早いときと遅いときとに分けて考える必要が
ある。
Ｄ２の選択方法を考えてみると、まず、エンコーダ出力
のパルス位相差データ下位ビット部というのは、リング
遅延回路１内部の複数個ある遅延素子のどの場所まで周
回数パルスが通過したかを２進数表示するものである。
そしてこのビット部の最上位ビットすなわちＭＳＢは、
周回数パルスが最初に入力されるリング遅延回路１内部
の遅延素子からリング状に連結した３１段目のインバー
タ素子を通過すると０から１に変化する。よって、パル
ス位相差データ下位ビット部のＭＳＢが０のときマルチ
プレクサ８により周回数データＤ２が選択され、ＭＳＢ
が１のときマルチプレクサ８により周回数データＤ１が
選択されるというのは、換言すると、パルスＰＢ１の立
ち上がり時点がパルスＰＡのその周回におけるＴRGH よ
りも早いとデータＤ２が選択され、ＴRGH よりも遅いと
データＤ１が選択されるということである。従って、デ
ータラッチタイミングがその時のカウンタ出力時のＴ
RGH よりも早いときと遅いときとに分けて考える必要が
ある。
【００１６】まず、ケース１として、パルスＰＢ１の立
ち上がり時点がパルスＰＡのその周回におけるＴRGH よ
りも遅いときは、周回数データＤ１がマルチプレクサ８
により周回数データとして選択されるため、これが常に
安定した周回数データとなるようにしなければならな
い。よって、これを実現するためにカウンタ出力データ
ＣＯの出力不定状態である時間をＴF として、まず、こ
のＴF をＴRGH に比べて小さくなるように設定する。こ
のようにＴF を設定すればデータラッチタイミングＴR
が、パルスＰＡのその周回におけるＴRGH よりも遅い場
合は、必ずカウンタ出力データＣＯは安定しているた
め、データラッチ回路３から出力される周回数データＤ
１も必ず安定したものとなる。
ち上がり時点がパルスＰＡのその周回におけるＴRGH よ
りも遅いときは、周回数データＤ１がマルチプレクサ８
により周回数データとして選択されるため、これが常に
安定した周回数データとなるようにしなければならな
い。よって、これを実現するためにカウンタ出力データ
ＣＯの出力不定状態である時間をＴF として、まず、こ
のＴF をＴRGH に比べて小さくなるように設定する。こ
のようにＴF を設定すればデータラッチタイミングＴR
が、パルスＰＡのその周回におけるＴRGH よりも遅い場
合は、必ずカウンタ出力データＣＯは安定しているた
め、データラッチ回路３から出力される周回数データＤ
１も必ず安定したものとなる。
【００１７】次に、ケース２として、パルスＰＢ１の立
ち上がり時点がパルスＰＡのその周回におけるＴRGH よ
りも早い場合は、周回数データＤ２がマルチプレクサ８
により周回数データとして選択されるため、これが常に
安定した周回数データとなるようにしなければならな
い。この場合では、上記のようにＴF をＴRGH に比べて
小さくなるように設定しているため、カウンタ出力デー
タＣＯが不定状態と安定状態のときが存在する。まず、
データラッチタイミングＴR が、その時点でのカウンタ
出力データＣＯの不定状態のとき、すなわち、不定状態
時間ＴF 内のとき、データラッチ回路４が安定状態のカ
ウンタ出力データＣＯをラッチするためには、遅延時間
Ｔ12が不定時間ＴF よりも大きく、安定状態時間Ｔ
A （＝ＴRG−Ｔ F ）よりも小さければよい。また、デー
タラッチタイミングＴR がその時点でのカウンタ出力デ
ータＣＯの安定状態のとき、すなわち不定状態から安定
状態へ変化する時間ＴFAよりも遅く、ＴRGH よりも早い
場合は、遅延時間Ｔ12がＴRGH よりも小さければよい。
ち上がり時点がパルスＰＡのその周回におけるＴRGH よ
りも早い場合は、周回数データＤ２がマルチプレクサ８
により周回数データとして選択されるため、これが常に
安定した周回数データとなるようにしなければならな
い。この場合では、上記のようにＴF をＴRGH に比べて
小さくなるように設定しているため、カウンタ出力デー
タＣＯが不定状態と安定状態のときが存在する。まず、
データラッチタイミングＴR が、その時点でのカウンタ
出力データＣＯの不定状態のとき、すなわち、不定状態
時間ＴF 内のとき、データラッチ回路４が安定状態のカ
ウンタ出力データＣＯをラッチするためには、遅延時間
Ｔ12が不定時間ＴF よりも大きく、安定状態時間Ｔ
A （＝ＴRG−Ｔ F ）よりも小さければよい。また、デー
タラッチタイミングＴR がその時点でのカウンタ出力デ
ータＣＯの安定状態のとき、すなわち不定状態から安定
状態へ変化する時間ＴFAよりも遅く、ＴRGH よりも早い
場合は、遅延時間Ｔ12がＴRGH よりも小さければよい。
【００１８】以上をまとめると、まず、リングパルス遅
延回路のパルス周回時間ＴRGあるいはカウンタ出力デー
タＣＯが不定状態である時間ＴF を制御するようにして
時間ＴF がＴRGH よりも小さくなるようにする。また、
データラッチ回路３とデータラッチ回路４との遅延時間
Ｔ12をカウンタ出力データＣＯが不定状態である時間Ｔ
F よりも長くなるようにし、ＴRGH よりも短くなるよう
にする。以上の２つの関係をまとめると次式のようにな
る。
延回路のパルス周回時間ＴRGあるいはカウンタ出力デー
タＣＯが不定状態である時間ＴF を制御するようにして
時間ＴF がＴRGH よりも小さくなるようにする。また、
データラッチ回路３とデータラッチ回路４との遅延時間
Ｔ12をカウンタ出力データＣＯが不定状態である時間Ｔ
F よりも長くなるようにし、ＴRGH よりも短くなるよう
にする。以上の２つの関係をまとめると次式のようにな
る。
【００１９】
【数１】ＴF ＜Ｔ12＜ＴRGH
このように遅延時間等の時間関係を設定し、回路素子の
性能を考慮して、Ｔ12はなるべくＴRGH に近い値となる
ようにする。そうすることでラッチパスルＰＢ１がどん
な時に入力されても上述した周回数データＤ１および周
回数データＤ２の選択方法に対して、常に安定した正確
な周回数データがマルチプレクサにより選択されるよう
になる。
性能を考慮して、Ｔ12はなるべくＴRGH に近い値となる
ようにする。そうすることでラッチパスルＰＢ１がどん
な時に入力されても上述した周回数データＤ１および周
回数データＤ２の選択方法に対して、常に安定した正確
な周回数データがマルチプレクサにより選択されるよう
になる。
【００２０】従って、従来の周回数カウンタを２つ設け
る構成の代わりに、上記のように周回数カウンタ１つ
と、遅延回路を１つのデータラッチ回路に設けるように
した２つのデータラッチ回路を周回数カウンタのあとに
並列に設けるようにして、数１の条件が満たされたと
き、常に正しい周回数データを得ることができる。 （第２実施例）次に、特に請求項４の発明による一実施
例に相当するパルス位相差符号化回路を図３に示す。
る構成の代わりに、上記のように周回数カウンタ１つ
と、遅延回路を１つのデータラッチ回路に設けるように
した２つのデータラッチ回路を周回数カウンタのあとに
並列に設けるようにして、数１の条件が満たされたと
き、常に正しい周回数データを得ることができる。 （第２実施例）次に、特に請求項４の発明による一実施
例に相当するパルス位相差符号化回路を図３に示す。
【００２１】ここで、パルス位相差データの下位ビット
生成部は前述の構成と同様である。ここにおいては、パ
ルス位相差データ上位ビット生成部の構成を説明する。
リング遅延パルス発生回路１の最終段に出力パルスであ
るクロックＣＫのエッジをカウントするカウンタ２を１
つ接続し、このカウンタ２に、そのカウンタ出力データ
ＣＯ（ｎビット：ｎ＝正の正数）を入力する第１のデー
タラッチ手段に相当するデータラッチ回路１４を接続
し、さらにデータラッチ回路１４に直列に第２のデータ
ラッチ手段に相当するデータラッチ回路１３を接続す
る。ここで、データラッチ回路１４の出力データＤ４を
データラッチ回路１３の入力とするとともに周回数デー
タＤ４とし、データラッチ回路１３の出力データＤ３を
周回数データＤ３とする。また、データラッチ回路１４
および１３のデータラッチタイミングを与える第５のパ
ルスに相当するパルスＰＢＬは、第４のパルスに相当す
るパルスＰＢ１１と、ＰＢ１１を遅延回路９で遅延させ
らせたパルスＰＢＤ１１との排他的論理和回路１０によ
り生成され、データラッチ回路１４および１３に入力さ
れる。また、パルスＰＢ１１は、パルスＰＢＬと同様に
パルスＰＢ１と、ＰＢ１を遅延回路１１で遅延させらせ
たパルスＰＢＤ１との排他的論理和回路１２により生成
される。なお、周回数データＤ３およびＤ４の選択は前
述の構成例と同様である。
生成部は前述の構成と同様である。ここにおいては、パ
ルス位相差データ上位ビット生成部の構成を説明する。
リング遅延パルス発生回路１の最終段に出力パルスであ
るクロックＣＫのエッジをカウントするカウンタ２を１
つ接続し、このカウンタ２に、そのカウンタ出力データ
ＣＯ（ｎビット：ｎ＝正の正数）を入力する第１のデー
タラッチ手段に相当するデータラッチ回路１４を接続
し、さらにデータラッチ回路１４に直列に第２のデータ
ラッチ手段に相当するデータラッチ回路１３を接続す
る。ここで、データラッチ回路１４の出力データＤ４を
データラッチ回路１３の入力とするとともに周回数デー
タＤ４とし、データラッチ回路１３の出力データＤ３を
周回数データＤ３とする。また、データラッチ回路１４
および１３のデータラッチタイミングを与える第５のパ
ルスに相当するパルスＰＢＬは、第４のパルスに相当す
るパルスＰＢ１１と、ＰＢ１１を遅延回路９で遅延させ
らせたパルスＰＢＤ１１との排他的論理和回路１０によ
り生成され、データラッチ回路１４および１３に入力さ
れる。また、パルスＰＢ１１は、パルスＰＢＬと同様に
パルスＰＢ１と、ＰＢ１を遅延回路１１で遅延させらせ
たパルスＰＢＤ１との排他的論理和回路１２により生成
される。なお、周回数データＤ３およびＤ４の選択は前
述の構成例と同様である。
【００２２】次に、図３の回路構成２における動作状態
を図４に示す。本実施例においても上述のようにパルス
位相差データの下位ビット部ＬＢは第１実施例と同様で
あるので上位ビット部ＨＢのみの動作を示す。また、パ
ルスＰＡに伴うクロックＣＫおよびカウンタ２の出力デ
ータＣＯの動作も、上述した実施例と同様である。はじ
めに、図４に示すタイムチャ−ト２の測定時間Ｔ３およ
びＴ４とは、第１実施例と同様にパルスＰＡの立ち上が
り時点からパルスＰＢ１１の立ち上がり時点までの位相
差を表す。
を図４に示す。本実施例においても上述のようにパルス
位相差データの下位ビット部ＬＢは第１実施例と同様で
あるので上位ビット部ＨＢのみの動作を示す。また、パ
ルスＰＡに伴うクロックＣＫおよびカウンタ２の出力デ
ータＣＯの動作も、上述した実施例と同様である。はじ
めに、図４に示すタイムチャ−ト２の測定時間Ｔ３およ
びＴ４とは、第１実施例と同様にパルスＰＡの立ち上が
り時点からパルスＰＢ１１の立ち上がり時点までの位相
差を表す。
【００２３】ここで、本実施例においては、パルスＰＢ
１１は、遅延回路１１と排他的論理和回路１２の作用に
よりパルスＰＢ１１が立ち上がったのち遅延時間ＴＫ後
に立ち下がるという動作をする。また、パルスＰＢＬも
同様に遅延回路９と排他的論理和回路１０の作用により
立ち上がったのち遅延時間ＴＷ後に立ち下がるという動
作をする。さらに、パルスＰＢＬの場合は、パルスＰＢ
１１の立ち上がりおよび立ち下がりに応じて立ち上がり
となる。ただし前述した作動を達成するためには、パル
スＰＢ１１のパルス幅を決める遅延時間ＴＫがパルスＰ
ＢＬのパルス幅を決める遅延時間ＴＷよりも大きくなけ
ればならない。また、このパルスＰＢＬはデータラッチ
回路１４，１３の共通のラッチ信号となる。そのため、
直列接続されたデータラッチ回路１４、１３はシフトレ
ジスタと同様に動作する。従って、パルスＰＢＬの立ち
上がりがデータラッチタイミングとなるデータラッチ回
路１４，１３において、データラッチ回路１４では、ラ
ッチパルスＰＢ１１の立ち上がり、および立ち下がりと
いう一連の動作に対して、カウンタ出力ＣＯを２回ラッ
チすることとなり、データラッチ回路１３においては、
データラッチ回路１４の出力を２回ラッチすることとな
る。すなわち、２回目のデータラッチにおいて、データ
ラッチ回路１４から出力される周回数データＤ４は、新
たにラッチしたカウンタ出力データＣＯとなるが、デー
タラッチ回路１３から出力される周回数データＤ３は、
１回目のデータラッチ時におけるデータラッチ回路１４
から出力される周回数データＤ４がシフトしたものとな
る。
１１は、遅延回路１１と排他的論理和回路１２の作用に
よりパルスＰＢ１１が立ち上がったのち遅延時間ＴＫ後
に立ち下がるという動作をする。また、パルスＰＢＬも
同様に遅延回路９と排他的論理和回路１０の作用により
立ち上がったのち遅延時間ＴＷ後に立ち下がるという動
作をする。さらに、パルスＰＢＬの場合は、パルスＰＢ
１１の立ち上がりおよび立ち下がりに応じて立ち上がり
となる。ただし前述した作動を達成するためには、パル
スＰＢ１１のパルス幅を決める遅延時間ＴＫがパルスＰ
ＢＬのパルス幅を決める遅延時間ＴＷよりも大きくなけ
ればならない。また、このパルスＰＢＬはデータラッチ
回路１４，１３の共通のラッチ信号となる。そのため、
直列接続されたデータラッチ回路１４、１３はシフトレ
ジスタと同様に動作する。従って、パルスＰＢＬの立ち
上がりがデータラッチタイミングとなるデータラッチ回
路１４，１３において、データラッチ回路１４では、ラ
ッチパルスＰＢ１１の立ち上がり、および立ち下がりと
いう一連の動作に対して、カウンタ出力ＣＯを２回ラッ
チすることとなり、データラッチ回路１３においては、
データラッチ回路１４の出力を２回ラッチすることとな
る。すなわち、２回目のデータラッチにおいて、データ
ラッチ回路１４から出力される周回数データＤ４は、新
たにラッチしたカウンタ出力データＣＯとなるが、デー
タラッチ回路１３から出力される周回数データＤ３は、
１回目のデータラッチ時におけるデータラッチ回路１４
から出力される周回数データＤ４がシフトしたものとな
る。
【００２４】ここで、本実施例においても上述のように
周回数データの選択方法は、第１実施例と同様であり、
ＭＳＢ＝０のときは、周回数データＤ４が選択され、Ｍ
ＳＢ＝１のときは、周回数データＤ３が選択される。す
なわち、ラッチパルスＰＢ１１の入力タイミングである
データラッチタイミングＴＲ１が、その時点でのカウン
タ出力のＴＲＧＨと等しいかそれよりも早い場合は、周
回数データＤ４が選択され、データラッチタイミングＴ
Ｒ１が、その時点でのカウンタ出力のＴＲＧＨよりも遅
い場合は、周回数データＤ３が選択される。従って、本
実施例においてもデータラッチタイミングＴＲ１がパル
スＰＡのその周回におけるＴＲＧＨよりも早いときと遅
いときとに分けて考える必要がある。
周回数データの選択方法は、第１実施例と同様であり、
ＭＳＢ＝０のときは、周回数データＤ４が選択され、Ｍ
ＳＢ＝１のときは、周回数データＤ３が選択される。す
なわち、ラッチパルスＰＢ１１の入力タイミングである
データラッチタイミングＴＲ１が、その時点でのカウン
タ出力のＴＲＧＨと等しいかそれよりも早い場合は、周
回数データＤ４が選択され、データラッチタイミングＴ
Ｒ１が、その時点でのカウンタ出力のＴＲＧＨよりも遅
い場合は、周回数データＤ３が選択される。従って、本
実施例においてもデータラッチタイミングＴＲ１がパル
スＰＡのその周回におけるＴＲＧＨよりも早いときと遅
いときとに分けて考える必要がある。
【００２５】まず、ケース１として、データラッチタイ
ミングＴR1が、パルスＰＡのその周回におけるＴRGH よ
りも遅いときは、周回数データＤ３がマルチプレクサ８
により周回数データとして選択されるため、これが常に
安定した周回数データとなるようにしなければならな
い。これを実現するためには、１回目のデータラッチタ
イミングＴR1においてデータラッチ回路１４から出力さ
れる周回数データＤ４が安定していればよい。そうすれ
ば２回目のデータラッチにおいて、安定している周回数
データＤ４がデータラッチ回路１３にシフトするため、
データラッチ回路１３から出力される周回数データＤ３
は必ず安定したものとなる。従って、前実施例と同様に
カウンタ出力データＣＯが不定状態である時間ＴF をＴ
RGH よりも小さくなるようにすればよい。
ミングＴR1が、パルスＰＡのその周回におけるＴRGH よ
りも遅いときは、周回数データＤ３がマルチプレクサ８
により周回数データとして選択されるため、これが常に
安定した周回数データとなるようにしなければならな
い。これを実現するためには、１回目のデータラッチタ
イミングＴR1においてデータラッチ回路１４から出力さ
れる周回数データＤ４が安定していればよい。そうすれ
ば２回目のデータラッチにおいて、安定している周回数
データＤ４がデータラッチ回路１３にシフトするため、
データラッチ回路１３から出力される周回数データＤ３
は必ず安定したものとなる。従って、前実施例と同様に
カウンタ出力データＣＯが不定状態である時間ＴF をＴ
RGH よりも小さくなるようにすればよい。
【００２６】次に、ケ−ス２として、データラッチタイ
ミングＴＲ１がパルスＰＡのその周回におけるＴＲＧＨ
よりも早いときは、周回数データＤ４がマルチプレクサ
８により周回数データとして選択されるため、これが常
に安定した周回数データとなるようにしなければならな
い。この場合は、カウンタ出力データＣＯが直接、マル
チプレクサ８により選択される周回数データＤ４となる
ため、２回目のデータラッチタイミングＴＲ２が、カウ
ンタ出力データＣＯが安定状態のときとなるようにしな
ければならない。そのためには２回目のラッチパルスＰ
ＢＬの立ち上がり、すなわち、ラッチパルスＰＢ１１の
立ち下がりが、カウンタ出力データＣＯの安定状態のと
きであればよい。従って、今回の場合でもデータラッチ
タイミングＴＲ１が、カウンタ出力データＣＯの不定状
態のときと安定状態のときとが存在するが、前実施例と
同様にラッチパルスＰＢ１１の立ち下がりを決定する遅
延回路１１の遅延時間ＴＫを不定状態時間ＴＦよりも長
く、また周回数パルスの周回時間の半分の時間ＴＲＧＨ
よりも短くなるようにすればよい。
ミングＴＲ１がパルスＰＡのその周回におけるＴＲＧＨ
よりも早いときは、周回数データＤ４がマルチプレクサ
８により周回数データとして選択されるため、これが常
に安定した周回数データとなるようにしなければならな
い。この場合は、カウンタ出力データＣＯが直接、マル
チプレクサ８により選択される周回数データＤ４となる
ため、２回目のデータラッチタイミングＴＲ２が、カウ
ンタ出力データＣＯが安定状態のときとなるようにしな
ければならない。そのためには２回目のラッチパルスＰ
ＢＬの立ち上がり、すなわち、ラッチパルスＰＢ１１の
立ち下がりが、カウンタ出力データＣＯの安定状態のと
きであればよい。従って、今回の場合でもデータラッチ
タイミングＴＲ１が、カウンタ出力データＣＯの不定状
態のときと安定状態のときとが存在するが、前実施例と
同様にラッチパルスＰＢ１１の立ち下がりを決定する遅
延回路１１の遅延時間ＴＫを不定状態時間ＴＦよりも長
く、また周回数パルスの周回時間の半分の時間ＴＲＧＨ
よりも短くなるようにすればよい。
【００２７】以上をまとめると、まずラッチパルスＰＢ
Ｌのパルス幅を決める遅延時間ＴＷがラッチパルスＰＢ
１１のパルス幅を決める遅延時間ＴＫよりも小さくなる
ようにする。そしてリング遅延パルス発生回路のパルス
周回時間ＴＲＧあるいはカウンタ出力データＣＯが不定
状態である時間ＴＦを制御するようにして時間ＴＦがＴ
ＲＧＨよりも小さくなるようにする。また、ラッチパル
スＰＢ１１のパルス幅を決める遅延時間ＴＫを、カウン
タ出力データＣＯの不定状態時間ＴＦよりも長く，かつ
パルス周回時間の半分の時間ＴＲＧＨよりも短くなるよ
うにする。以上の３つの関係をまとめると次の２式のよ
うになる。
Ｌのパルス幅を決める遅延時間ＴＷがラッチパルスＰＢ
１１のパルス幅を決める遅延時間ＴＫよりも小さくなる
ようにする。そしてリング遅延パルス発生回路のパルス
周回時間ＴＲＧあるいはカウンタ出力データＣＯが不定
状態である時間ＴＦを制御するようにして時間ＴＦがＴ
ＲＧＨよりも小さくなるようにする。また、ラッチパル
スＰＢ１１のパルス幅を決める遅延時間ＴＫを、カウン
タ出力データＣＯの不定状態時間ＴＦよりも長く，かつ
パルス周回時間の半分の時間ＴＲＧＨよりも短くなるよ
うにする。以上の３つの関係をまとめると次の２式のよ
うになる。
【００２８】
【数２】ＴW ＜ＴK
【００２９】
【数３】ＴＦ＜ＴＫ＜ＴＲＧＨ
このように遅延時間等の時間関係を設定し、素子の安定
性を考慮してＴＷがＴＫ／２と等しい値となるようにす
る。そうすることで、ラッチパスルＰＢ１１がどんな時
に入力されても上述した周回数データＤ３および周回数
データＤ４の選択方法に対して、常に安定した正確な周
回数データがマルチプレクサにより選択されるようにな
る。
性を考慮してＴＷがＴＫ／２と等しい値となるようにす
る。そうすることで、ラッチパスルＰＢ１１がどんな時
に入力されても上述した周回数データＤ３および周回数
データＤ４の選択方法に対して、常に安定した正確な周
回数データがマルチプレクサにより選択されるようにな
る。
【００３０】従って、上記のように本実施例において
は、周回数カウンタを２つ設ける代わりに、周回数カウ
ンタ１つと、測定時間を測定するためのラッチパルスを
遅延回路、および排他的論理和回路により新たに生成し
たラッチパルスを入力するようにした２つのデータラッ
チ回路を、周回数カウンタのあとに直列に設けるように
することで、数２および数３を満足すれば、どのような
場合でも安定した正確な周回数データを得ることができ
る。
は、周回数カウンタを２つ設ける代わりに、周回数カウ
ンタ１つと、測定時間を測定するためのラッチパルスを
遅延回路、および排他的論理和回路により新たに生成し
たラッチパルスを入力するようにした２つのデータラッ
チ回路を、周回数カウンタのあとに直列に設けるように
することで、数２および数３を満足すれば、どのような
場合でも安定した正確な周回数データを得ることができ
る。
【００３１】（第３実施例）
次に、特に本発明の請求項６記載に相当する一実施例を
図面と共に説明する。本実施例の特徴は、データラッチ
回路１６がカウンタ２の出力をラッチするためのデータ
ラッチタイミングを決定するパルスＰＢ３の出力部にあ
る。前記実施例同様、リング遅延パルス発生回路１５お
よびパルス位相差データ下位ビット生成部であるパルス
セレクタ７およびエンコ−ダ８の動作説明は省略する。
ここでは、図５に示すリング遅延パルス発生回路１５、
第６のパルス出力手段に相当する遅延回路１７、カウン
タ２、データラッチ１６、第７のパルス出力手段に相当
する整時回路１８について、構成および作動を説明をす
る。
図面と共に説明する。本実施例の特徴は、データラッチ
回路１６がカウンタ２の出力をラッチするためのデータ
ラッチタイミングを決定するパルスＰＢ３の出力部にあ
る。前記実施例同様、リング遅延パルス発生回路１５お
よびパルス位相差データ下位ビット生成部であるパルス
セレクタ７およびエンコ−ダ８の動作説明は省略する。
ここでは、図５に示すリング遅延パルス発生回路１５、
第６のパルス出力手段に相当する遅延回路１７、カウン
タ２、データラッチ１６、第７のパルス出力手段に相当
する整時回路１８について、構成および作動を説明をす
る。
【００３２】リング遅延パルス発生回路１５は、例えば
図５に示すように、ＮＡＮＤ素子１つとインバータ素子
が６３個直列に連結され、インバータの最終段からＮＡ
ＮＤ素子へ戻るように結線してあり、ＮＡＮＤ素子には
パルスＰＡが入力されるようになっている。また、整時
回路１８はＤフリップフロップ（以下、ＤＦＦとする）
回路から形成され、パルスＰＢ１と、リング遅延パルス
発生回路１５の最終段のインバータの出力、すなわちリ
ング遅延パルス発生回路１５の出力パルスＲＬとが入力
となっている。この整時回路１８はパルスＰＢ１が入力
された後、パルスＰＡがインバータの最終段を通過する
と、第７のパルスに相当するパルスＰＢ３を出力するも
のである。このパルスＰＢ３は、以下に示すデータラッ
チ回路１６のデータラッチタイミングとなる。また、遅
延回路１７は、リング遅延パルス発生回路１５の出力パ
ルスＲＬが入力され、遅延時間ＴＤをもってクロックパ
ルスＣＫを出力する。そして、カウンタ２においては、
第６のパルスに相当するクロックパルスＣＫが入力され
ると、その立ち上がりエッジによりカウンタ出力ＣＯが
変化する。ただし、出力データＣＯはクロックパルスＣ
Ｋのエッジ直後において不定であり、安定するまでにあ
る程度時間がかかる。そのため、出力データＣＯは、安
定状態の時と、不安定状態の時の２つの状態が存在す
る。そして、データラッチ回路１６は、このカウンタ出
力ＣＯを、上述のパルスＰＢ３の入力により、ラッチし
出力する。
図５に示すように、ＮＡＮＤ素子１つとインバータ素子
が６３個直列に連結され、インバータの最終段からＮＡ
ＮＤ素子へ戻るように結線してあり、ＮＡＮＤ素子には
パルスＰＡが入力されるようになっている。また、整時
回路１８はＤフリップフロップ（以下、ＤＦＦとする）
回路から形成され、パルスＰＢ１と、リング遅延パルス
発生回路１５の最終段のインバータの出力、すなわちリ
ング遅延パルス発生回路１５の出力パルスＲＬとが入力
となっている。この整時回路１８はパルスＰＢ１が入力
された後、パルスＰＡがインバータの最終段を通過する
と、第７のパルスに相当するパルスＰＢ３を出力するも
のである。このパルスＰＢ３は、以下に示すデータラッ
チ回路１６のデータラッチタイミングとなる。また、遅
延回路１７は、リング遅延パルス発生回路１５の出力パ
ルスＲＬが入力され、遅延時間ＴＤをもってクロックパ
ルスＣＫを出力する。そして、カウンタ２においては、
第６のパルスに相当するクロックパルスＣＫが入力され
ると、その立ち上がりエッジによりカウンタ出力ＣＯが
変化する。ただし、出力データＣＯはクロックパルスＣ
Ｋのエッジ直後において不定であり、安定するまでにあ
る程度時間がかかる。そのため、出力データＣＯは、安
定状態の時と、不安定状態の時の２つの状態が存在す
る。そして、データラッチ回路１６は、このカウンタ出
力ＣＯを、上述のパルスＰＢ３の入力により、ラッチし
出力する。
【００３３】上述のように、本構成においては、カウン
タ出力ＣＯのデータラッチタイミングとなるＰＢ３はＰ
Ｂ１が入力された後、パルスＰＡがインバータの最終段
を通過した時、すなわち、実際に検出すべき周回数より
も１周分増えた状態のときに出力されるものである。従
って、このタイミングの時のカウンタ出力ＣＯが常に、
実際の周回数となっていなければならない。遅延回路１
７はそのためのものである。この遅延回路１７により、
ＰＢ３のデータラッチタイミングにおいて、カウンタ出
力は常に検出すべき実際の周回数となる。また、図６を
見ても分かるように、ＰＢ３はリング遅延パルス発生回
路１の出力パルスＲＬの立ち上がりエッジにより立ち上
がる。そのため、この時、カウンタ出力ＣＯが常に安定
した出力となるためには、遅延時間ＴD がパルスＰＡが
リング遅延パルス発生回路１を一周する時間ＴRGからカ
ウンタ出力ＣＯが不定状態である時間ＴF を引いた時間
よりも小さければよい。また、リング遅延パルス発生回
路１５の出力パルスＲＬが変化してからＰＢ３が変化す
るまでの遅延時間ＴP よりも大きければよい。
タ出力ＣＯのデータラッチタイミングとなるＰＢ３はＰ
Ｂ１が入力された後、パルスＰＡがインバータの最終段
を通過した時、すなわち、実際に検出すべき周回数より
も１周分増えた状態のときに出力されるものである。従
って、このタイミングの時のカウンタ出力ＣＯが常に、
実際の周回数となっていなければならない。遅延回路１
７はそのためのものである。この遅延回路１７により、
ＰＢ３のデータラッチタイミングにおいて、カウンタ出
力は常に検出すべき実際の周回数となる。また、図６を
見ても分かるように、ＰＢ３はリング遅延パルス発生回
路１の出力パルスＲＬの立ち上がりエッジにより立ち上
がる。そのため、この時、カウンタ出力ＣＯが常に安定
した出力となるためには、遅延時間ＴD がパルスＰＡが
リング遅延パルス発生回路１を一周する時間ＴRGからカ
ウンタ出力ＣＯが不定状態である時間ＴF を引いた時間
よりも小さければよい。また、リング遅延パルス発生回
路１５の出力パルスＲＬが変化してからＰＢ３が変化す
るまでの遅延時間ＴP よりも大きければよい。
【００３４】以上をまとめると、本実施例の構成におい
て、遅延時間ＴD 、パルスＰＡの周回時間ＴRGおよびカ
ウンタ出力ＣＯの不定時間ＴF との関係が、
て、遅延時間ＴD 、パルスＰＡの周回時間ＴRGおよびカ
ウンタ出力ＣＯの不定時間ＴF との関係が、
【００３５】
【数４】ＴP ＜ＴD ＜ＴRG−ＴF
となるようにすればよい。こうすることにより、カウン
タが１つであっても常に安定したカウンタ出力ＣＯを得
ることができ、正しい周回数データを得ることができ
る。
タが１つであっても常に安定したカウンタ出力ＣＯを得
ることができ、正しい周回数データを得ることができ
る。
【００３６】（第４実施例）次に、特に本発明の請求項
７に相当する一実施例について、図７、８をもとに説明
する。本実施例は、第３実施例を改良したものであり、
本実施例では、整時回路を２つ用意し、その整時回路の
出力を論理合成する論理和回路を設け、この論理和回路
により、データラッチタイミングを決めるパルスを出力
するようにしたものである。この点について簡単に説明
する。
７に相当する一実施例について、図７、８をもとに説明
する。本実施例は、第３実施例を改良したものであり、
本実施例では、整時回路を２つ用意し、その整時回路の
出力を論理合成する論理和回路を設け、この論理和回路
により、データラッチタイミングを決めるパルスを出力
するようにしたものである。この点について簡単に説明
する。
【００３７】例えば、前記実施例と同様にリング遅延パ
ルス回路１５は、ＮＡＮＤ素子１つと、（２ n −１）個
のインバータ素子（ここでは６３個とする）が直列に連
結され、インバータの最終段からＮＡＮＤ素子へ戻るよ
うに結線してあり、ＮＡＮＤ素子には、パルスＰＡが入
力されるようになっている。また、第７のパルス出力手
段に相当する整時回路１８および第８のパルス出力手段
に相当する整時回路１９は、ＤＦＦ回路から形成されて
いる。整時回路１９は、パルスＰＢ１と、リング遅延パ
ルス発生回路１の中間段、すなわち、３１段目のインバ
ータの出力パルスＲＭとが入力となっており、パルスＰ
Ｂ１が入力された後、パルスＰＡが３１段目のインバー
タを通過すると、第８のパルスに相当するパルスＰＢ２
２を出力するものである。また、整時回路１８は前記実
施例と同様にパルスＰＢ１とリング遅延パルス発生回路
１の出力パルスＲＬとが入力となっており、パルスＰＢ
１が入力された後、パルスＰＡがインバータの最終段を
通過すると、第７のパルスに相当するパルスＰＢ３を出
力するものである。従って、パルスＲＭとパルスＲＬと
は、位相が反転している。
ルス回路１５は、ＮＡＮＤ素子１つと、（２ n −１）個
のインバータ素子（ここでは６３個とする）が直列に連
結され、インバータの最終段からＮＡＮＤ素子へ戻るよ
うに結線してあり、ＮＡＮＤ素子には、パルスＰＡが入
力されるようになっている。また、第７のパルス出力手
段に相当する整時回路１８および第８のパルス出力手段
に相当する整時回路１９は、ＤＦＦ回路から形成されて
いる。整時回路１９は、パルスＰＢ１と、リング遅延パ
ルス発生回路１の中間段、すなわち、３１段目のインバ
ータの出力パルスＲＭとが入力となっており、パルスＰ
Ｂ１が入力された後、パルスＰＡが３１段目のインバー
タを通過すると、第８のパルスに相当するパルスＰＢ２
２を出力するものである。また、整時回路１８は前記実
施例と同様にパルスＰＢ１とリング遅延パルス発生回路
１の出力パルスＲＬとが入力となっており、パルスＰＢ
１が入力された後、パルスＰＡがインバータの最終段を
通過すると、第７のパルスに相当するパルスＰＢ３を出
力するものである。従って、パルスＲＭとパルスＲＬと
は、位相が反転している。
【００３８】上述の図７に示したリング遅延パルス発生
回路１５に対する動作状態を図８のタイムチャ−ト４に
示す。なお、ここでは、パルス位相差データの下位ビッ
ト部は先願と同様であるので上位ビット部のみの動作を
示す。まず、パルスＰＡの立ち上がりエッジによりリン
グ遅延パルス発生回路１５の動作が開始され、整時回路
１９にパルスＲＭが、整時回路１８および遅延回路１７
にパルスＲＬが入力される。そして、カウンタ２に第５
のパルス出力手段に相当する遅延回路１７によりパルス
ＲＬに対し任意の遅延時間ＴＤだけ位相差を持つ第６の
パルスに相当するパルスＣＫが入力される。パルスＣＫ
が入力されるとその立ち上がりエッジによりカウンタ８
の出力データＣＯが変化する。ただし出力データＣＯは
パルスＣＫのエッジ直後において不定であり、安定する
までにある程度時間がかかる。そのため、出力データＣ
Ｏは、安定状態の時と、不安定状態の時の２つの状態が
存在する。また、整時回路１９でパルスＲＭによってパ
ルスＰＢ１を整時したパルスＰＢ２が出力される。ま
た、整時回路１８でパルスＲＬによってパルスＰＢ１を
整時したパルスＰＢ３が出力される。そして、パルスＰ
Ｂ２およびパルスＰＢ３が論理和回路２０によって論理
合成され遅延時間ＴＯだけ位相差を持った第９のパルス
に相当するパルスＣＬを出力する。そしてラッチタイミ
ングを決めるパルスＣＬによって、データラッチ回路１
６は周回数データをカウンタ２よりラッチし、出力す
る。
回路１５に対する動作状態を図８のタイムチャ−ト４に
示す。なお、ここでは、パルス位相差データの下位ビッ
ト部は先願と同様であるので上位ビット部のみの動作を
示す。まず、パルスＰＡの立ち上がりエッジによりリン
グ遅延パルス発生回路１５の動作が開始され、整時回路
１９にパルスＲＭが、整時回路１８および遅延回路１７
にパルスＲＬが入力される。そして、カウンタ２に第５
のパルス出力手段に相当する遅延回路１７によりパルス
ＲＬに対し任意の遅延時間ＴＤだけ位相差を持つ第６の
パルスに相当するパルスＣＫが入力される。パルスＣＫ
が入力されるとその立ち上がりエッジによりカウンタ８
の出力データＣＯが変化する。ただし出力データＣＯは
パルスＣＫのエッジ直後において不定であり、安定する
までにある程度時間がかかる。そのため、出力データＣ
Ｏは、安定状態の時と、不安定状態の時の２つの状態が
存在する。また、整時回路１９でパルスＲＭによってパ
ルスＰＢ１を整時したパルスＰＢ２が出力される。ま
た、整時回路１８でパルスＲＬによってパルスＰＢ１を
整時したパルスＰＢ３が出力される。そして、パルスＰ
Ｂ２およびパルスＰＢ３が論理和回路２０によって論理
合成され遅延時間ＴＯだけ位相差を持った第９のパルス
に相当するパルスＣＬを出力する。そしてラッチタイミ
ングを決めるパルスＣＬによって、データラッチ回路１
６は周回数データをカウンタ２よりラッチし、出力す
る。
【００３９】ここで、ラッチタイミングを決めるパルス
ＣＬについて考えてみると、パルスＣＬはパルスＰＢ２
２とパルスＰＢ３のＯＲをとる論理和であるため、パル
スＰＢ２２とパルスＰＢ３の両方がＬＯＷ状態の時、パ
ルスＣＬはＬＯＷ状態となり、パルスＰＢ２２とパルス
ＰＢ３のどちらか一方でもＨＩＧＨ状態の時ＨＩＧＨ状
態となる。上述したようにパルスＰＢ２２およびＰＢ３
は、パルスＰＡがＮＡＮＤ素子を通過し、（２ n-1 −
１）段目の遅延素子すなわち本実施例において３１段目
のインバータを通過する時間ＴRGHだけずれたものであ
る。このことは、換言すると、データラッチタイミング
がパルスＰＡのその周回におけるＴRGHと同じあるいは
それよりも早いとパルスＰＢ２２が選択され、遅いとパ
ルスＰＢ３が選択される。従って、データラッチタイミ
ングが、パルスＰＡのその周回において、ＴＲＧＨ よ
りも早いときとそれよりも遅いときに分けて考える必要
がある。
ＣＬについて考えてみると、パルスＣＬはパルスＰＢ２
２とパルスＰＢ３のＯＲをとる論理和であるため、パル
スＰＢ２２とパルスＰＢ３の両方がＬＯＷ状態の時、パ
ルスＣＬはＬＯＷ状態となり、パルスＰＢ２２とパルス
ＰＢ３のどちらか一方でもＨＩＧＨ状態の時ＨＩＧＨ状
態となる。上述したようにパルスＰＢ２２およびＰＢ３
は、パルスＰＡがＮＡＮＤ素子を通過し、（２ n-1 −
１）段目の遅延素子すなわち本実施例において３１段目
のインバータを通過する時間ＴRGHだけずれたものであ
る。このことは、換言すると、データラッチタイミング
がパルスＰＡのその周回におけるＴRGHと同じあるいは
それよりも早いとパルスＰＢ２２が選択され、遅いとパ
ルスＰＢ３が選択される。従って、データラッチタイミ
ングが、パルスＰＡのその周回において、ＴＲＧＨ よ
りも早いときとそれよりも遅いときに分けて考える必要
がある。
【００４０】まず、ケ−ス１として、パルスＰＢ１の立
ち上がりが、パルスＰＡのその周回においてＴＲＧＨよ
りも早い場合は、パルスＰＢ２２の立ち上がりによりパ
ルスＣＬが立ち上がるため、この時、常に周回数カウン
タ出力データＣＯが安定し、かつ正確なデータでなくて
はならない。上述のように、データラッチタイミングと
なるパルスＣＬは、パルスＰＢ１が立ち上がった後のパ
ルスＲＭの立ち上がりとともに立ち上がるパルスＰＢ２
２により、遅延時間ＴＯをもって立ち上がる。従って、
パルスＣＬは、必ずパルスＲＭの立ち上がりより遅延時
間ＴＯだけ遅れて立ち上がる。また、カウンタ出力デー
タＣＯは、パルスＲＬの立ち上がりにより、遅延時間Ｔ
Ｄをもって変化し、不定時間ＴＦをもって出力されるも
のである。さらに、パルスＲＭとパルスＲＬとは、ＴＲ
ＧＨだけの位相差がある。従って、上記目的を達成する
ためには、カウンタ出力ＣＯの不定状態が、パルスＣＬ
の立ち上がりタイミングに重ならないようにする必要が
ある。図８のタイムチャ−トを参考にすると、パルスＲ
Ｌの立ち上がり時を基準として、遅延時間ＴＤと不定時
間ＴＦとの和が、パルスＲＬとパルスＲＭとの位相差Ｔ
ＲＧＨと遅延時間ＴＯとの和よりも小さくなるようにす
ればよい。そうすれば、このケ−ス１において、安定し
たカウンタ出力ＣＯを得ることができ、かつ正確な周回
数データを得ることができる。
ち上がりが、パルスＰＡのその周回においてＴＲＧＨよ
りも早い場合は、パルスＰＢ２２の立ち上がりによりパ
ルスＣＬが立ち上がるため、この時、常に周回数カウン
タ出力データＣＯが安定し、かつ正確なデータでなくて
はならない。上述のように、データラッチタイミングと
なるパルスＣＬは、パルスＰＢ１が立ち上がった後のパ
ルスＲＭの立ち上がりとともに立ち上がるパルスＰＢ２
２により、遅延時間ＴＯをもって立ち上がる。従って、
パルスＣＬは、必ずパルスＲＭの立ち上がりより遅延時
間ＴＯだけ遅れて立ち上がる。また、カウンタ出力デー
タＣＯは、パルスＲＬの立ち上がりにより、遅延時間Ｔ
Ｄをもって変化し、不定時間ＴＦをもって出力されるも
のである。さらに、パルスＲＭとパルスＲＬとは、ＴＲ
ＧＨだけの位相差がある。従って、上記目的を達成する
ためには、カウンタ出力ＣＯの不定状態が、パルスＣＬ
の立ち上がりタイミングに重ならないようにする必要が
ある。図８のタイムチャ−トを参考にすると、パルスＲ
Ｌの立ち上がり時を基準として、遅延時間ＴＤと不定時
間ＴＦとの和が、パルスＲＬとパルスＲＭとの位相差Ｔ
ＲＧＨと遅延時間ＴＯとの和よりも小さくなるようにす
ればよい。そうすれば、このケ−ス１において、安定し
たカウンタ出力ＣＯを得ることができ、かつ正確な周回
数データを得ることができる。
【００４１】さらに、素子特性の誤差を考慮して、遅延
時間ＴD と不定時間ＴF との和を単に、パルスＲＬとパ
ルスＲＭとの位相差ＴRGH よりも小さくなるようにすれ
ば、確実に安定したカウンタ出力ＣＯを得ることがで
き、正確な周回数データを得ることができる。次に、ケ
ース２として、パルスＰＢ１の立ち上がりが、パルスＰ
Ａのその周回におけるＴRGH よりも遅い場合は、パルス
ＰＢ３が立ち上がることによりパルスＣＬが立ち上がる
ため、この時、常に周回数カウンタ出力データＣＯが安
定していなくてはならない。この場合は、前記第３実施
例の場合と同様であり、遅延時間ＴD がパルスＰＡの周
回時間ＴRGから不定時間ＴF を引いた時間よりも小さく
なればよい。さらに、図８をみても分かるように、ラッ
チパルスＣＬの立ち上がりが、リング遅延パルス発生回
路１５の出力パルスＲＬの立ち上がりに比べて、ＴO だ
け遅れるため、あまりにも遅延時間ＴD が短くなると、
ラッチタイミングとなるパルスＣＬの立ち上がりが、次
のカウンタ出力データＣＯの不定状態の時になる場合が
ある。これを避けるためには、遅延時間ＴO が、ＴD を
長くなるように設定すればよい。このようにＴD を設定
すれば、データラッチタイミングＴ R が、パルスＰＡの
その周回におけるＴRGH よりも遅い場合は、必ず周回数
カウンタ出力データＣＯは安定したものとなる。
時間ＴD と不定時間ＴF との和を単に、パルスＲＬとパ
ルスＲＭとの位相差ＴRGH よりも小さくなるようにすれ
ば、確実に安定したカウンタ出力ＣＯを得ることがで
き、正確な周回数データを得ることができる。次に、ケ
ース２として、パルスＰＢ１の立ち上がりが、パルスＰ
Ａのその周回におけるＴRGH よりも遅い場合は、パルス
ＰＢ３が立ち上がることによりパルスＣＬが立ち上がる
ため、この時、常に周回数カウンタ出力データＣＯが安
定していなくてはならない。この場合は、前記第３実施
例の場合と同様であり、遅延時間ＴD がパルスＰＡの周
回時間ＴRGから不定時間ＴF を引いた時間よりも小さく
なればよい。さらに、図８をみても分かるように、ラッ
チパルスＣＬの立ち上がりが、リング遅延パルス発生回
路１５の出力パルスＲＬの立ち上がりに比べて、ＴO だ
け遅れるため、あまりにも遅延時間ＴD が短くなると、
ラッチタイミングとなるパルスＣＬの立ち上がりが、次
のカウンタ出力データＣＯの不定状態の時になる場合が
ある。これを避けるためには、遅延時間ＴO が、ＴD を
長くなるように設定すればよい。このようにＴD を設定
すれば、データラッチタイミングＴ R が、パルスＰＡの
その周回におけるＴRGH よりも遅い場合は、必ず周回数
カウンタ出力データＣＯは安定したものとなる。
【００４２】以上をまとめると、まず、遅延回路７によ
って遅延時間ＴD を制御するようにして、遅延時間ＴD
をＴRGH からＴF を引いたものよりも短くなるように
し、論理和回路２０による遅延時間ＴO よりも長くなる
ようにする。以上の関係をまとめると次式のようにな
る。
って遅延時間ＴD を制御するようにして、遅延時間ＴD
をＴRGH からＴF を引いたものよりも短くなるように
し、論理和回路２０による遅延時間ＴO よりも長くなる
ようにする。以上の関係をまとめると次式のようにな
る。
【００４３】
【数５】ＴO ＜ＴD ，ＴD ＋ＴF ＜ＴRGH ＋ＴO
とする。また、数５式の第２式の右辺のＴO を省略した
場合に、数１式を１つに纏めると、
場合に、数１式を１つに纏めると、
【００４４】
【数６】ＴO ＜ＴD ＜ＴRGH −ＴF
となる。また、遅延素子の性能を考慮して、ＴD はなる
べくＴO とＴRGH −ＴFの中間に近い値となるようにす
る。そうすることでラッチパルスＰＢ１がどんな時に入
力されても周回数データは、常に安定した正確な周回数
データを得ることができる。なお、本実施例において
は、第３実施例の構成に、整時回路を１つ増やして２つ
とし、データラッチタイミングを決めるパルスの選択方
法を、パルスＰＢが立ち上がった時のパルスＰＡの周回
位置、すなわち、パルスＰＡが複数直列接続された遅延
素子の前半に位置するか、後半に位置するかにより決定
している。このような構成にすることで、例えばパルス
ＰＡの一回の入力に対して、何度もパルスＰＢ１を入力
する場合、データラッチタイミングを決定するパルス
を、パルスＰＡがリング遅延パルス発生回路を一周する
間に２回出力するようにしているため、サンプリング時
間を第３実施例のものよりも短くすることができる。
べくＴO とＴRGH −ＴFの中間に近い値となるようにす
る。そうすることでラッチパルスＰＢ１がどんな時に入
力されても周回数データは、常に安定した正確な周回数
データを得ることができる。なお、本実施例において
は、第３実施例の構成に、整時回路を１つ増やして２つ
とし、データラッチタイミングを決めるパルスの選択方
法を、パルスＰＢが立ち上がった時のパルスＰＡの周回
位置、すなわち、パルスＰＡが複数直列接続された遅延
素子の前半に位置するか、後半に位置するかにより決定
している。このような構成にすることで、例えばパルス
ＰＡの一回の入力に対して、何度もパルスＰＢ１を入力
する場合、データラッチタイミングを決定するパルス
を、パルスＰＡがリング遅延パルス発生回路を一周する
間に２回出力するようにしているため、サンプリング時
間を第３実施例のものよりも短くすることができる。
【００４５】（第５実施例）次に、特に本発明の請求項
８に相当する一実施例を図９に示す。本実施例は、第１
および第２実施例と同様に出力選択手段に相当するマル
チプレクサを用いるが、前記実施例と異なる点は、前記
実施例ではカウンタ出力を２つのデータラッチ回路によ
りラッチし、この２つのデータラッチ回路の出力をマル
チプレクサにより選択するものであったが、本実施例で
は、データラッチ回路のデータラッチタイミングを決め
るパルスを２つ用意し、この２つのパルスをマルチプレ
クサにより選択するものである。
８に相当する一実施例を図９に示す。本実施例は、第１
および第２実施例と同様に出力選択手段に相当するマル
チプレクサを用いるが、前記実施例と異なる点は、前記
実施例ではカウンタ出力を２つのデータラッチ回路によ
りラッチし、この２つのデータラッチ回路の出力をマル
チプレクサにより選択するものであったが、本実施例で
は、データラッチ回路のデータラッチタイミングを決め
るパルスを２つ用意し、この２つのパルスをマルチプレ
クサにより選択するものである。
【００４６】前記実施例同様、ここでは、パルス位相差
データ上位ビット生成部の構成およびその作動を説明す
る。リング遅延パルス発生回路１５の後に、この出力パ
ルスに対し任意の遅延時間ＴＤだけ位相差を持つパルス
を出力する第６のパルス出力手段に相当する遅延回路１
７を接続し、そしてこの遅延回路１７に、出力パルスエ
ッジをカウントするカウンタ２を接続する。そしてこの
カウンタ２にカウンタ出力データＣＯを入力とするデー
タラッチ回路１６を接続する。そして、本来のラッチタ
イミングを決めるパルスＰＢ１を、遅延時間ＴＢを発生
させる第１１のパルス出力手段に相当する遅延回路２１
およびマルチプレクサ８に入力する。また、遅延回路２
１の出力である第１１のパルスに相当するパルスＰＢ４
をマルチプレクサ８に入力する。ここで、マルチプレク
サ８でのパルスＰＢ１およびパルスＰＢ４の選択方法で
あるが、これはパルスセレクタ６の出力によって決定さ
れる。即ち、パルスセレクタ６の出力パルスＰＯがＬＯ
Ｗ状態であればパルスＰＢ１を選択し、パルスＰＯがＨ
ＩＧＨ状態であればパルスＰＢ４を選択する。このよう
に決定したマルチプレクサ８の第１２のパルスに相当す
る出力パルスＰＢ５を、データラッチタイミングを決め
るパルスとしてデータラッチ回路１６に入力する。そし
て、データラッチ回路１６の出力データを、パルス位相
差データの上位ビット部とする。
データ上位ビット生成部の構成およびその作動を説明す
る。リング遅延パルス発生回路１５の後に、この出力パ
ルスに対し任意の遅延時間ＴＤだけ位相差を持つパルス
を出力する第６のパルス出力手段に相当する遅延回路１
７を接続し、そしてこの遅延回路１７に、出力パルスエ
ッジをカウントするカウンタ２を接続する。そしてこの
カウンタ２にカウンタ出力データＣＯを入力とするデー
タラッチ回路１６を接続する。そして、本来のラッチタ
イミングを決めるパルスＰＢ１を、遅延時間ＴＢを発生
させる第１１のパルス出力手段に相当する遅延回路２１
およびマルチプレクサ８に入力する。また、遅延回路２
１の出力である第１１のパルスに相当するパルスＰＢ４
をマルチプレクサ８に入力する。ここで、マルチプレク
サ８でのパルスＰＢ１およびパルスＰＢ４の選択方法で
あるが、これはパルスセレクタ６の出力によって決定さ
れる。即ち、パルスセレクタ６の出力パルスＰＯがＬＯ
Ｗ状態であればパルスＰＢ１を選択し、パルスＰＯがＨ
ＩＧＨ状態であればパルスＰＢ４を選択する。このよう
に決定したマルチプレクサ８の第１２のパルスに相当す
る出力パルスＰＢ５を、データラッチタイミングを決め
るパルスとしてデータラッチ回路１６に入力する。そし
て、データラッチ回路１６の出力データを、パルス位相
差データの上位ビット部とする。
【００４７】また、パルスＰＯを出力するパルスセレク
タについて、図１１を用いて詳述する。まず始めはパル
スＰＢ１はＬＯＷ状態であり、この時ｓｗ１はつながっ
ており、ｓｗ２は切れた状態である。図を見ても分かる
ように、インバータを介してパルスＰＯが出力されるた
め、パルスＰＯは、パルスＲＬに対し、遅延時間ＴSを
持つパルスとなる。そしてパルスＰＢ１がＬＯＷ状態か
らＨＩＧＨ状態に変化するとｓｗ１は切れた状態にな
り、ｓｗ２はつながった状態となる。この結果、パルス
ＰＯはパルスＰＢ１が変化したときの状態で不変にな
る。そしてこのパルスＰＯがＬＯＷ状態の時、マルチプ
レクサ８によりパルスＰＢ１がパルスＰＢ５として出力
され、パルスＰＯがＨＩＧＨ状態の時、マルチプレクサ
８によりパルスＰＢ４がパルスＰＢ５として出力され
る。また、パルスＰＯは遅延時間ＴS をもったリング遅
延パルス発生回路の出力パルスＲＬと考えることができ
るため、タイムチャートをみても分かるように、パルス
ＰＡのその周回におけるＴRGH よりも早いときは、ＨＩ
ＧＨ状態となり、ＴRGH よりも大きい状態のときは、Ｌ
ＯＷ状態となる。
タについて、図１１を用いて詳述する。まず始めはパル
スＰＢ１はＬＯＷ状態であり、この時ｓｗ１はつながっ
ており、ｓｗ２は切れた状態である。図を見ても分かる
ように、インバータを介してパルスＰＯが出力されるた
め、パルスＰＯは、パルスＲＬに対し、遅延時間ＴSを
持つパルスとなる。そしてパルスＰＢ１がＬＯＷ状態か
らＨＩＧＨ状態に変化するとｓｗ１は切れた状態にな
り、ｓｗ２はつながった状態となる。この結果、パルス
ＰＯはパルスＰＢ１が変化したときの状態で不変にな
る。そしてこのパルスＰＯがＬＯＷ状態の時、マルチプ
レクサ８によりパルスＰＢ１がパルスＰＢ５として出力
され、パルスＰＯがＨＩＧＨ状態の時、マルチプレクサ
８によりパルスＰＢ４がパルスＰＢ５として出力され
る。また、パルスＰＯは遅延時間ＴS をもったリング遅
延パルス発生回路の出力パルスＲＬと考えることができ
るため、タイムチャートをみても分かるように、パルス
ＰＡのその周回におけるＴRGH よりも早いときは、ＨＩ
ＧＨ状態となり、ＴRGH よりも大きい状態のときは、Ｌ
ＯＷ状態となる。
【００４８】上述の図９に示したリング遅延パルス発生
回路１５に対する動作状態を図１０のタイムチャ−ト５
に示す。なお、ここでは、パルス位相差データの下位ビ
ット部は先願と同様であるので上位ビット部のみの動作
を示す。まず、パルスＰＡの立ち上がりエッジによりリ
ング遅延パルス発生回路１５の動作が開始され、遅延回
路１７にパルスＲＬが入力される。そして、カウンタ２
に遅延回路１７によりパルスＲＬに対し任意の遅延時間
ＴＤだけ位相差を持つパルスＣＫが入力される。第６の
パルスに相当するパルスＣＫが入力されるとそのエッジ
によりカウンタ２の出力データＣＯが変化する。ただ
し、出力データＣＯはパルスＣＫのエッジ直後において
不定であり、安定するまでにある程度時間がかかる。そ
のため、出力データＣＯは、安定状態の時と、不安定状
態の時の２つの状態が存在する。
回路１５に対する動作状態を図１０のタイムチャ−ト５
に示す。なお、ここでは、パルス位相差データの下位ビ
ット部は先願と同様であるので上位ビット部のみの動作
を示す。まず、パルスＰＡの立ち上がりエッジによりリ
ング遅延パルス発生回路１５の動作が開始され、遅延回
路１７にパルスＲＬが入力される。そして、カウンタ２
に遅延回路１７によりパルスＲＬに対し任意の遅延時間
ＴＤだけ位相差を持つパルスＣＫが入力される。第６の
パルスに相当するパルスＣＫが入力されるとそのエッジ
によりカウンタ２の出力データＣＯが変化する。ただ
し、出力データＣＯはパルスＣＫのエッジ直後において
不定であり、安定するまでにある程度時間がかかる。そ
のため、出力データＣＯは、安定状態の時と、不安定状
態の時の２つの状態が存在する。
【００４９】ここで、上述したパルスＰＢ１とパルスＰ
Ｂ４の選択方法を考えてみると、まず、パルスセレクタ
６の出力パルスＰＯというのは、リング遅延パルス発生
回路１の最終段の出力に対し、遅延時間ＴS を持つパル
スである。そして、パルスＰＢ１が入力されると、パル
スＰＯはそのときの状態で不変になるという特徴を持
つ。従って、パルスＰＢ１が立ち上がった時、パルスＰ
ＯがＬＯＷ状態の時と、ＨＩＧＨ状態の時に分けて考え
る必要がある。
Ｂ４の選択方法を考えてみると、まず、パルスセレクタ
６の出力パルスＰＯというのは、リング遅延パルス発生
回路１の最終段の出力に対し、遅延時間ＴS を持つパル
スである。そして、パルスＰＢ１が入力されると、パル
スＰＯはそのときの状態で不変になるという特徴を持
つ。従って、パルスＰＢ１が立ち上がった時、パルスＰ
ＯがＬＯＷ状態の時と、ＨＩＧＨ状態の時に分けて考え
る必要がある。
【００５０】まず、ケース１として、パルスＰＢ１が立
ち上がった時、パルスＰＯがＨＩＧＨ状態の場合は、マ
ルチプレクサ８によりパルスＰＢ４がパルスＰＢ５とし
て出力されるため、この時常に周回数カウンタが安定し
ていなくてはならない。遅延回路２１の遅延時間をＴB
とした場合、このＴB が短くなるとラッチタイミングが
カウンタ出力データＣＯが不定状態の時になる場合があ
る。このような状態を回避するため、パルスＲＬが変化
してから遅延回路１７によってパルスＣＫが変化するま
での遅延時間をＴD とし、周回数カウンタ出力データＣ
Ｏの出力不定状態である時間をＴF とした時、遅延時間
ＴB はＴD にＴF を加えたものに対して長くなるように
設定すればよい。また、ＴB があまりにも長くなるとカ
ウンタ出力データＣＯが本来の値とは異なった値になる
場合がある。このような状態を回避するため、周回数パ
ルスＰＡが（２n-1 −１）段目の遅延素子を通過するま
での時間ＴRGH よりもＴB が短くなるように設定する。
このようにＴB を設定すればパルスＰＢ１が立ち上がっ
た時、パルスＰＯがＨＩＧＨ状態の場合は、必ず周回数
カウンタ出力データは安定しているため、データラッチ
回路１６から出力される周回数データも必ず安定したも
のとなる。
ち上がった時、パルスＰＯがＨＩＧＨ状態の場合は、マ
ルチプレクサ８によりパルスＰＢ４がパルスＰＢ５とし
て出力されるため、この時常に周回数カウンタが安定し
ていなくてはならない。遅延回路２１の遅延時間をＴB
とした場合、このＴB が短くなるとラッチタイミングが
カウンタ出力データＣＯが不定状態の時になる場合があ
る。このような状態を回避するため、パルスＲＬが変化
してから遅延回路１７によってパルスＣＫが変化するま
での遅延時間をＴD とし、周回数カウンタ出力データＣ
Ｏの出力不定状態である時間をＴF とした時、遅延時間
ＴB はＴD にＴF を加えたものに対して長くなるように
設定すればよい。また、ＴB があまりにも長くなるとカ
ウンタ出力データＣＯが本来の値とは異なった値になる
場合がある。このような状態を回避するため、周回数パ
ルスＰＡが（２n-1 −１）段目の遅延素子を通過するま
での時間ＴRGH よりもＴB が短くなるように設定する。
このようにＴB を設定すればパルスＰＢ１が立ち上がっ
た時、パルスＰＯがＨＩＧＨ状態の場合は、必ず周回数
カウンタ出力データは安定しているため、データラッチ
回路１６から出力される周回数データも必ず安定したも
のとなる。
【００５１】次に、ケース２として、データラッチタイ
ミングＴR が入力された時、パルスＰＯがＬＯＷ状態の
場合は、マルチプレクサ８によりパルスＰＢ１がパルス
ＰＢ５として出力されるため、この時常に周回数カウン
タが安定していなくてはならない。パルスセレクタ６に
よる遅延時間ＴS が大きくなるとカウンタ出力データＣ
Ｏが本来の値とは異なった値になる場合がある。このよ
うな状態を回避するため、遅延時間ＴS に対し、遅延回
路１７による遅延時間ＴD を長くなるように設定する。
このようにＴD を設定すればデータラッチタイミングＴ
R が入力された時、パルスＰＯがＬＯＷ状態の場合は、
必ず周回数カウンタ出力データは安定しているため、デ
ータラッチ回路１６から出力される周回数データも必ず
安定したものとなる。
ミングＴR が入力された時、パルスＰＯがＬＯＷ状態の
場合は、マルチプレクサ８によりパルスＰＢ１がパルス
ＰＢ５として出力されるため、この時常に周回数カウン
タが安定していなくてはならない。パルスセレクタ６に
よる遅延時間ＴS が大きくなるとカウンタ出力データＣ
Ｏが本来の値とは異なった値になる場合がある。このよ
うな状態を回避するため、遅延時間ＴS に対し、遅延回
路１７による遅延時間ＴD を長くなるように設定する。
このようにＴD を設定すればデータラッチタイミングＴ
R が入力された時、パルスＰＯがＬＯＷ状態の場合は、
必ず周回数カウンタ出力データは安定しているため、デ
ータラッチ回路１６から出力される周回数データも必ず
安定したものとなる。
【００５２】以上をまとめると、まず、遅延回路２１に
よって遅延時間ＴB を制御するようにして、遅延時間Ｔ
B をＴF にＴD を加えたものよりも長くなるようにし、
ＴRG H よりも短くなるように設定する。また、遅延回路
１７によって遅延時間ＴD を制御するようにして、遅延
時間ＴD を遅延時間ＴS に対し短くなるように設定す
る。以上の２つの関係をまとめると次式のようになる。
よって遅延時間ＴB を制御するようにして、遅延時間Ｔ
B をＴF にＴD を加えたものよりも長くなるようにし、
ＴRG H よりも短くなるように設定する。また、遅延回路
１７によって遅延時間ＴD を制御するようにして、遅延
時間ＴD を遅延時間ＴS に対し短くなるように設定す
る。以上の２つの関係をまとめると次式のようになる。
【００５３】
【数７】ＴD ＋ＴF ＜ＴB ＜ＴRGH
【００５４】
【数８】ＴS ＜ＴD
このように遅延時間等の時間関係を設定し、素子の安定
性を考慮してＴB をＴ RGH とほぼ等しい値となるように
する。そうすることで、ラッチパルスＰＢ１がどんな時
に入力されても周回数データは、常に安定した正確な値
となる。
性を考慮してＴB をＴ RGH とほぼ等しい値となるように
する。そうすることで、ラッチパルスＰＢ１がどんな時
に入力されても周回数データは、常に安定した正確な値
となる。
【００５５】
【００５６】
【００５７】以上のように、上記多数の実施例による
と、従来２つ以上必要であったカウンタを１つにするこ
とができる。そのため、パルス位相差符号化回路として
ＬＳＩ化する際、回路占有面積を２０％〜３０％削減す
ることができるという優れた効果がある。
と、従来２つ以上必要であったカウンタを１つにするこ
とができる。そのため、パルス位相差符号化回路として
ＬＳＩ化する際、回路占有面積を２０％〜３０％削減す
ることができるという優れた効果がある。
【００５８】
【発明の効果】以上のように本発明の構成により、リン
グ遅延パルス発生手段を周回時間ＴRGをもって周回する
第１のパルスの周回回数をカウントするカウント手段を
１つにすることができる。そのため、パルス位相差符号
化回路をＬＳＩ化する際、回路占有面積を大幅に削減す
ることができるという優れた効果がある。
グ遅延パルス発生手段を周回時間ＴRGをもって周回する
第１のパルスの周回回数をカウントするカウント手段を
１つにすることができる。そのため、パルス位相差符号
化回路をＬＳＩ化する際、回路占有面積を大幅に削減す
ることができるという優れた効果がある。
【図１】第１実施例のパルス位相差符号化回路を示す構
成図である。
成図である。
【図２】第１実施例における動作状態を示すタイムチャ
ートである。
ートである。
【図３】第２実施例のパルス位相差符号化回路を示す構
成図である。
成図である。
【図４】第２実施例における動作状態を示すタイムチャ
ートである。
ートである。
【図５】第３実施例のパルス位相差符号化回路を示す構
成図である。
成図である。
【図６】第３実施例における動作状態を示すタイムチャ
ートである。
ートである。
【図７】第４実施例のパルス位相差符号化回路を示す構
成図である。
成図である。
【図８】第４実施例における動作状態を示すタイムチャ
ートである。
ートである。
【図９】第５実施例のパルス位相差符号化回路を示す構
成図である。
成図である。
【図１０】第５実施例における動作状態を示すタイムチ
ャートである。
ャートである。
【図１１】パルスセレクタの構成図である。
１ リング遅延パルス発生回路
２ カウンタ
３ データラッチ回路
４ データラッチ回路
５ 遅延回路
８ マルチプレクサ
フロントページの続き
(56)参考文献 特開 平３−220814（ＪＰ，Ａ)
特開 平１−164118（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 5/26
Claims (8)
- 【請求項１】 複数の信号遅延手段を連結し、第１のパ
ルスを周回時間（ＴＲＧ）にて周回させるリング遅延パ
ルス発生手段と、 該リング遅延パルス発生手段を前記第１のパルスが周回
する周回回数をカウントし、不定時間（ＴF）をもって
出力するカウント手段と、 前記リング遅延パルス発生手段を前記第１のパルスがど
の位置を周回しているかを検出する周回位置検出手段
と、 前記第１のパルスに対して任意の位相差を有する第２の
パルスが入力されると、前記カウント手段と周回位置検
出手段との出力を２進数に符号化し、複数ビットのディ
ジタル信号を得ることにより、前記第１のパルスと第２
のパルスの位相差を符号化するパルス位相差符号化回路
において、 前記第２のパルスの入力により、前記不定時間を外して
前記カウント手段の出力をラッチするタイミングを決定
するタイミング決定手段と、 該タイミングにより前記カウント手段の出力をラッチす
る少なくとも２つのデータラッチ手段とを備えたことを
特徴とするパルス位相差符号化回路。 - 【請求項２】 前記タイミング決定手段は、前記第２の
パルスが入力されて出力される前記周回位置検出手段の
出力により、前記タイミングを選択するタイミング選択
手段を有することを特徴とする請求項１記載のパルス位
相差符号化回路。 - 【請求項３】 前記複数の信号遅延手段を２ n 段連結す
るとともに、前記タイミング決定手段は、前記第２のパ
ルスに対し遅延時間（Ｔ１２）だけ位相差をもつ第３の
パルスを出力する遅延手段を有し、 前記タイミング選択手段は、前記第２のパルスの立ち上
がった時の前記第１のパルスの周回において、該第１の
パルスが前記２ n-1 段目の前記信号遅延素子を通過する
前は、前記第３のパルスを選択し、前記第１のパルスが
前記２ n-1 段目の前記信号遅延素子を通過した後は、前
記第２のパルスを選択することを特徴とする請求項２記
載のパルス位相差符号化回路。 - 【請求項４】 前記複数の信号遅延手段を２ n 段連結す
るとともに、前記タイミング決定手段は、前記第１のパ
ルスに対して任意の位相差を持つ第２のパルスの立ち上
がりに応じて立ち上がり、第１の遅延時間（ＴK）を経
て立ち下がる第４のパルスを出力する第４のパルス発生
手段と、該第４のパルスの立ち上がりおよび立ち下がり
に応じて立ち上がり、第２の遅延時間（ＴW）を経て立
ち下がる第５のパルスを出力する第５のパルス発生手段
とを有し、 前記タイミング選択手段は、前記第２のパルスの立ち上
がった時の前記第１のパルスの周回において、該第１の
パルスが前記２ n-1 段目の前記信号遅延素子を通過する
前は、前記第４のパルスを選択し、前記第１のパルスが
前記２ n-1 段目の前記信号遅延素子を通過した後は、前
記第４のパルスの立ち下がりに応じて立ち上がる第５の
パルスを選択するようにし、 さらに前記データラッチ手段は、前記第５のパルスが入
力されるとともに直接前記カウンタの出力をラッチする
第１のデータラッチ手段と、前記第５のパルスが入力さ
れるとともに該第１のデータラッチ手段を介して前記カ
ウンタの出力をラッチする第２のデータラッチ手段とを
有することを特徴とする請求項２記載のパルス位相差符
号化回路。 - 【請求項５】 前記タイミング決定手段は、前記リング
遅延パルス発生手段の出力パルスに対し、遅延時間（Ｔ
D）だけ位相差を持つ第６のパルスを前記カウンタに出
力する第６のパルス発生手段を有し、 前記第２のパルスと前記第６のパルスを用いて前記タイ
ミングを決定することを特徴とする請求項１記載のパル
ス位相差符号化回路。 - 【請求項６】 前記複数の信号遅延手段を２ n 段連結す
るとともに、前記タイミング決定手段は、第１のパルス
と任意の位相差を有する第２のパルスが入力された後、
前記リング遅延パルス発生手段の最終出力段の出力パル
スが入力されると、第７のパルスを出力する第７のパル
ス出力手段を有し、 前記リング遅延パルス発生手段の出力パルスに対し、遅
延時間（ＴD）だけ位相差を持つ第６のパルスと前記第
７のパルスにより前記タイミングを決定することを特徴
とする請求項５記載のパルス位相差符号化回路。 - 【請求項７】 前記複数の信号遅延手段を２ n 段連結す
るとともに、前記タイミング決定手段は、前記第１のパ
ルスに対し任意の位相差を有する第２のパルスが入力さ
れた後、前記リング遅延パルス発生手段の任意の出力段
の出力パルスが入力されると、第８のパルスを出力する
第８のパルス出力手段と、 前記第２のパルスが入力された後、前記リング遅延パル
ス発生手段の最終出力段の出力パルスが入力されると、
第７のパルスを出力する第７のパルス出力手段と、 前記第７および第８のパルス出力手段からの出力を論理
合成し、遅延時間（ＴO）だけ位相差を持つ第９のパル
スを出力する第９のパルス出力手段とを有し、前記リン
グ遅延パルス発生手段の出力パルスに対し、遅延時間
（ＴD）だけ持つ第６のパルスと前記第９のパルスによ
り前記タイミングを決定することを特徴とする請求項５
記載のパルス位相差符号化回路。 - 【請求項８】 前記複数の信号遅延手段を２ n 段連結す
るとともに、前記周回位置検出手段において、前記リン
グ遅延パルス発生手段の最終段の出力パルスに対し、遅
延時間（ＴS）だけ位相差を持つ第１０のパルスを出力
するようにし、 前記タイミング決定手段は、前記第１のパルスと任意の
位相差を有する第２のパルスが入力されると、該第２の
パルスに対し遅延時間（ＴB）だけ位相差を持つ第１１
のパルスを出力する第１１のパルス出力手段と、 前記第２および第１１のパルスを前記第１０のパルスに
より選択し第１２のパルスを出力する出力選択手段とを
有し、 前記リング遅延パルス発生手段の出力パルスに対し、遅
延時間（ＴD）だけ持つ第６のパルスと前記第１２のパ
ルスにより前記タイミングを決定することを特徴とする
請求項５記載のパルス位相差符号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27230193A JP3424282B2 (ja) | 1993-01-29 | 1993-10-29 | パルス位相差符号化回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-13392 | 1993-01-29 | ||
| JP1339293 | 1993-01-29 | ||
| JP27230193A JP3424282B2 (ja) | 1993-01-29 | 1993-10-29 | パルス位相差符号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06283984A JPH06283984A (ja) | 1994-10-07 |
| JP3424282B2 true JP3424282B2 (ja) | 2003-07-07 |
Family
ID=26349181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27230193A Expired - Lifetime JP3424282B2 (ja) | 1993-01-29 | 1993-10-29 | パルス位相差符号化回路 |
Country Status (1)
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-
1993
- 1993-10-29 JP JP27230193A patent/JP3424282B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
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