JPH05259896A

JPH05259896A - 自動位相制御回路

Info

Publication number: JPH05259896A
Application number: JP4053565A
Authority: JP
Inventors: Hiroshi Hamano; 濱野　　宏; Izumi Amamiya; 泉美雨宮; Yoshinori Nishizawa; 義徳西澤; Katsuya Yamashita; 勝也山下
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-03-12
Filing date: 1992-03-12
Publication date: 1993-10-08

Abstract

(57)【要約】【目的】本発明は自動位相制御回路に関し、高速動作
を行うことができる構成の簡単な、そしてＩＣ化に適し
た自動位相制御回路を提供することを目的としている。【構成】第１のフリップフロップ１のデータ入力にデ
ータを、クロック入力にクロックを入力してデータをク
ロックでラッチして識別する回路において、クロックを
位相制御回路２を介して前記フリップフロップ１のクロ
ック入力に入れるようにし、該位相制御回路２からのク
ロック出力をそのデータ入力に、データをそのクロック
入力に受ける第２のフリップフロップ３よりなる位相検
出回路１０を設け、該第２のフリップフロップ３の出力
を前記位相制御回路２に制御信号として与え、前記第１
のフリップフロップ１に入るデータとクロックの位相関
係を最適な位置に調整するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は自動位相制御回路に関
し、更に詳しくはフリップフロップ回路に入力されるデ
ータとクロックの位相を最適な位置に自動的に揃えるこ
とができるようにした自動利得制御回路に関する。

【０００２】

【従来の技術】図１８は光通信システムに用いる光受信
機の従来の構成例を示すブロック図である。図におい
て、１は光電変換回路で入力光信号（ディジタル信号）
を電気信号に変換する。該光電変換回路１の出力はアン
プ２で増幅され、等化器３で信号波形の整形処理等が行
われる。等化器３の出力はデータ識別回路としてのサン
プリング回路４に入る。

【０００３】該サンプリング回路４はスイッチＳＷで構
成されており、クロックによりオンオフされる。クロッ
クはクロック抽出回路５で抽出され（クロック自己抽
出）ＳＷに与えられる。該クロック抽出回路５は、アン
プ２と接続され、アンプ２の出力からクロック成分のみ
を抽出する。クロックは、等化器３の出力にデータが確
立された時点に合わせてＳＷをオンにするようになって
いる。このようにして、光受信機で光信号から“０”，
“１”の電気信号を再生している。

【０００４】サンプリング回路４で抽出されたデータ
は、トランスミッタ１０に入り、光信号として伝送され
る。該トランスミッタ１０は、ドライバ６と電光変換回
路７から構成されている。つまり、サンプリング回路４
の出力データはドライバ６に入り、該ドライバ６は入力
信号に応じて電光変換回路７を駆動する。そして、該電
光変換回路７から光信号が送出される。

【０００５】コンピュータ間やコンピュータ内部のデー
タ伝送を光を用いて行う、所謂光クロスコネクトシステ
ムや、装置内部でのボード間接続等、短距離光通信の場
合では、タイミング自己抽出ではなく外部からクロック
信号を与えられる場合もあるが、いずれにしても、クロ
ックの周波数は、入力データ信号のビット周波数と一致
しており、サンプリング回路（データ識別回路）４での
データ信号とクロックとの位相関係が最適に設定されて
おれば正常な識別／再生動作が可能である。

【０００６】図１９はデータ信号とクロックとの位相関
係を示す図である。（ａ）はデータ信号、（ｂ）はクロ
ックである。図に示すように、信号線上にデータＤ０，
Ｄ１，…が確立された時点で（ｂ）に示すようにクロッ
クを発生させ、データを取り込むようにする。これによ
り、正常なデータの識別／再生動作が可能となる。

【０００７】しかしながら、実際のシステムでは、周囲
の温度変化や電源電圧の変動等の原因により、各回路の
特性が微妙に変化し、データ信号とクロックとの位相関
係が最適点からずれてしまい、正常な識別動作ができな
くなるという状況が発生する。特に、取り扱う信号速度
が高速になる程、そのタイムスロットは短くなり、わず
かな位相変動が発生しても、正常な識別ができなくなる
可能性が高くなってくる。また、外部からクロックが与
えられる場合は、データとクロックの位相関係が予め設
定されていない場合もある。

【０００８】そこで、このデータ信号とクロックとの位
相関係を回路により自動的に判別し、データ信号又はク
ロックのどちらか、又は双方の位相を常に制御してやる
ことにより、識別回路での最適な位相関係を保持して、
正常な識別動作を確保する構成が重要となってくる。

【０００９】図２０，図２１は従来より提案されている
自動位相制御回路の構成例を示すブロック図である。図
２０に示す回路例（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎ
ｓｏｎＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＶＯＬ．
ＥＤ−３２，ＮＯ．１２Ｄｅｃ．１９８５ “ＡＳｅ
ｌｆＣｏｒｒｅｃｔｉｎｇＣｌｏｃｋＲｅｃｏｖ
ｅｒｙＣｉｒｃｕｉｔ” ＨｏｇｇｅＰＰ２７０４
−２７０６）は、２個のＤタイプフリップフロップＵ
１，Ｕ４と２個のエクスクルーシブオアゲートＵ２，Ｕ
３を用いた構成である。データはＵ１のＤ入力に入り、
その出力はＵ４のＤ入力に入る。Ｕ１の入出力は、Ｕ２
に入り、Ｕ４の入出力はＵ３に入る。そして、これらＵ
２，Ｕ３の出力はコンパレータＵ５に入っている。

【００１０】コンパレータＵ５の出力は電圧制御発振器
（ＶＣＯ）Ｕ６に入る。該電圧制御発振器Ｕ６はクロッ
ク発生器として機能しており、該Ｕ６の出力クロックは
ゲートＵ７に入っている。該Ｕ７の出力はＵ１のクロッ
ク入力に、Ｕ７の反転信号はＵ４のクロック入力に入っ
ている。

【００１１】このように構成された回路において、２個
のフリップフロップＵ１，Ｕ４の入力クロックの位相を
反転しておくと、Ｕ１，Ｕ４の前後のデータ信号は１８
０°位相がずれたものとなる。この位相情報をエクスク
ルーシブオアゲートＵ２，Ｕ３で検出し、コンパレータ
Ｕ５に入力する。コンパレータＵ５により制御される電
圧制御発振器Ｕ６によるフィードバックにより、コンパ
レータＵ５の２つの入力が等しくなるように制御される
ので、エクスクルーシブオアゲートＵ２の出力がエクス
クルーシブオアゲートＵ３の出力と等しくなる。

【００１２】即ち、フリップフロップＵ１の入出力のデ
ータ信号の位相関係も、フリップフロップＵ４と同様に
なり、入力データ信号の腹（データが一番判別しやすい
位置）にクロックの識別ポイントがくるように、常に制
御されることになる。

【００１３】図２１は基本的にＰＬＬを用いた構成であ
る（ＧａＡｓＩＣＳｙｍｐｏｓｉｕｍ−（ＰＰ５７
−５８）Ａ２．５Ｇｂ／ｓＧａＡｓＣｌｏｃｋ
ａｎｄＤａｔａＲｅｇｅｎｅｒａｔｏｒＩＣ
ＲａｎｓｉｊｎａｎｄＯ’Ｃｏｎｎｏｒ）。入力デ
ータはアンプＵ１０で増幅された後、Ｄタイプフリップ
フロップＵ１１に入り、クロックでラッチされる。ここ
で、このフリップフロップＵ１１に入るクロックの位相
をデータの位相に対して最適化するために、以下に示す
ようなＰＬＬ回路が用いられる。

【００１４】Ｕ１０の出力は分周回路Ｕ１２に入って１
／２に分周され、エクスクルーシブオアゲートＵ１３に
入る。該Ｕ１３の他方の入力にはＵ１０の出力がそのま
ま入っている。Ｕ１３の出力は、２個の位相検出回路Ｕ
１４，Ｕ１５に入る。Ｕ１４の出力は９０°位相制御回
路Ｕ１６に入り、該位相制御回路Ｕ１６の出力は演算器
Ｕ１７の一方の入力に入る。

【００１５】位相検出回路Ｕ１５の出力は、演算器Ｕ１
７の他方の入力に入る。演算器Ｕ１７の出力はローパス
フィルタＵ１８に入る。そして、該Ｕ１８の出力が電圧
制御信号として電圧制御発振器（ＶＣＯ）Ｕ１９に入
る。該ＶＣＯはそれぞれ９０°位相がずれたクロックを
位相検出回路Ｕ１４，Ｕ１５に与える。Ｕ１１の出力を
受けるバッファＵ２０からデータが出力され、ＶＣＯＵ
１９の０°出力を受けるバッファＵ２１からクロックが
出力される。

【００１６】このように構成された回路において、位相
検出回路Ｕ１４とＵ１５の出力が演算器Ｕ１７により演
算され、該演算器Ｕ１７の出力が所定の値となるように
ＶＣＯＵ１９が制御される。この結果、図に示す回路は
位相比較による制御となるため、最終的にはフリップフ
ロップＵ１１に入力されるデータとＶＣＯから出力され
るクロックとは一定の位相関係になる。この結果、常に
正常に識別されたデータがフリップフロップＵ１１から
出力されることになる。

【００１７】

【発明が解決しようとする課題】図２０に示す回路の場
合、エクスクルーシブオアゲートＵ２，Ｕ３の高速動作
が問題となる。エクスクルーシブオアゲートの出力は、
最大でもタイムスロットの半分のパルスである。またエ
クスクルーシブオアゲートＵ２の２つの入力の位相関係
は、最初は任意に与えられるため、エクスクルーシブオ
ア出力は非常に狭いパルスとなる。エクスクルーシブオ
アの高速特性はデバイスの特性以上に期待できないた
め、高速システムにおいては、エクスクルーシブオア回
路の動作不良により誤動作や回路の不安定，誤差の多い
制御，動作引き込み領域の局所化，マーク率変動時の誤
動作等、満足な特性が得られない。従って、更に高速動
作に対応できる自動位相制御回路が必要となる。

【００１８】図２１に示す回路の場合も同様であり、位
相検出回路Ｕ１４，Ｕ１５の高速特性が問題となる。ま
た、ＰＬＬの構成の場合、ＶＣＯの安定度を確保するた
め水晶発振器を用いる必要がある等、構成上も複雑な回
路となる。

【００１９】本発明はこのような課題に鑑みてなされた
ものであって、高速動作を行うことができる構成の簡単
な、そして近年の電子回路のＩＣ化の発展に伴い、ＩＣ
化に適した構成の自動位相制御回路を提供することを目
的としている。

【００２０】

【課題を解決するための手段】図１は第１の発明の原理
ブロック図、図２は第２の発明の原理ブロック図、図３
は第３の発明の原理ブロック図、図４は第４の発明の原
理ブロック図である。

【００２１】図１において、１はデータ識別回路として
機能する第１のフリップフロップである。そして、該第
１のフリップフロップ１のデータ入力Ｄにデータを、ク
ロック入力Ｃにクロックを入力してデータをクロックで
ラッチする回路となっている。２はクロック入力を受け
てその位相を変化させる位相制御回路であり、該位相制
御回路２の出力をクロックとして前記フリップフロップ
１のクロック入力Ｃに入れるようになっている。１０は
該位相制御回路２からのクロック出力をそのデータ入力
Ｄに、データをそのクロック入力Ｃに受ける第２のフリ
ップフロップ３よりなる位相検出回路である。そして、
該第２のフリップフロップ３の出力が前記位相制御回路
２に制御信号として入っている。

【００２２】図２において、図１と同一のものは、同一
の符号を付して示す。図において、１はデータ識別回路
として機能する第１のフリップフロップである。そし
て、該第１のフリップフロップ１のデータ入力Ｄにデー
タを、クロック入力Ｃにクロックを入力してデータをク
ロックでラッチする回路となっている。２はデータ入力
を受けてその位相を変化させる位相制御回路であり、該
位相制御回路２の出力をデータとして前記フリップフロ
ップ１のデータ入力Ｄに入れるようになっている。１０
はクロックをそのデータ入力Ｄに、位相制御回路２から
のデータ出力をそのクロック入力Ｃに受ける第２のフリ
ップフロップ３よりなる位相検出回路である。そして、
該第２のフリップフロップ３の出力が前記位相制御回路
２に制御信号として入っている。

【００２３】図３において、図１と同一のものは、同一
の符号を付して示す。図において、１はデータ識別回路
として機能する第１のフリップフロップである。そし
て、該第１のフリップフロップ１のデータ入力Ｄにデー
タを、クロック入力Ｃにクロックを入力してデータをク
ロックでラッチする回路となっている。４はクロック発
生器として機能する電圧制御発振器（ＶＣＯ）で、該Ｖ
ＣＯの出力がクロックとして前記第１のフリップフロッ
プ１のクロック入力に与えられている。１０は前記電圧
制御発振器４からのクロック出力をそのデータ入力Ｄ
に、データをそのクロック入力Ｃに受ける第２のフリッ
プフロップ３よりなる位相検出回路である。そして、該
第２のフリップフロップ３の出力が前記電圧制御発振器
４に制御信号として入っている。

【００２４】図４において、図１と同一のものは同一の
符号を付して示す。図において、１はデータ識別回路と
して機能する第１のフリップフロップである。そして、
該第１のフリップフロップ１のデータ入力Ｄにデータ
を、クロック入力Ｃにクロックを入力してデータをクロ
ックでラッチする回路となっている。２はクロックを受
ける位相制御回路であり、該位相制御回路２の出力が前
記フリップフロップ１のクロック入力Ｃに与えられてい
る。１０Ａは位相制御回路２からのクロック出力をその
データ入力に、データをそのクロック入力に受ける第２
のフリップフロップ３Ａよりなる第１の位相検出回路、
１０Ｂは前記位相制御回路２からのクロック出力をその
データ入力に、データをインバータ５で反転した反転信
号をそのクロック入力に受ける第３のフリップフロップ
３Ｂよりなる第２の位相検出回路である。６は第１の位
相検出回路１０Ａの出力と第２の位相検出回路１０Ｂの
反転出力を受ける差動アンプで、その出力が前記位相制
御回路２に制御信号として与えられている。

【００２５】

【作用】（第１の発明）図５は位相検出用フリップフロ
ップ３の動作を示すタイムチャートで、データ入力端子
Ｄにクロックを、クロック入力端子Ｃにデータを入力し
た時の入出力波形を示している。この回路では、データ
信号の立ち上がり（通常はデータの変化点）でクロック
が“０”か“１”のいずれかを識別して出力する構成と
なる。

【００２６】ここで、クロック周波数がデータ信号のビ
ット周波数と等しく設定されていれば、その出力は
“１”又は“０”に常に固定した出力となる。図の例で
は、（ａ）に示すクロックと（ｂ）に示すデータとが図
に示すような関係にある場合には、フリップフロップ出
力は（ｃ）に示すように常に“０”となる。これに対
し、（ｄ）に示すクロックと（ｅ）に示すデータとが図
に示すような関係にある場合には、フリップフロップ出
力は（ｆ）に示すように常に“１”となる。即ち、フリ
ップフロップ３の出力が“０”から“１”に（又は
“１”から“０”に）切り替わる点では、データ信号の
立ち上がり点とクロックの立ち上がり点（又はデータ信
号の立ち下がり点とクロックの立ち上がり点）とが一致
した状態になっていることが分かる。

【００２７】そこで、位相制御回路２は、例えば位相検
出用フリップフロップ３の出力が“１”（“０”）の時
にはクロックの位相をデータ信号に対して相対的に遅ら
せる方向に制御し、位相検出用フリップフロップ３の出
力が“０”（“１”）の時にはクロックの位相をデータ
信号に対して相対的に進ませる方向にクロックの位相を
制御してやるようにする。このように制御してやれば、
クロックの立ち上がり点（通常はデータの変化点）とデ
ータ信号の立ち上がり点（通常はデータの変化点）とを
一致させるようにすることができる。クロックの立ち上
がり点（立ち下がり点）とデータ信号の立ち上がり点
（立ち下がり点）とを一致させることができれば、クロ
ックの方をデータ信号より一定期間遅らせたり、反転さ
せることは技術的に容易であるので、データ識別用の第
１のフリップフロップ１による確実なデータ識別が可能
となる。（第２の発明）この場合は、第１の発明と異なり、位相
制御する対象がクロックではなく、データ信号となった
だけで、基本的な動作は同じである。つまり、位相制御
回路２で例えば位相検出用フリップフロップ３の出力が
“１”（“０”）の時にはクロックの位相をデータ信号
に対して相対的に遅らせる方向に制御し、位相検出用フ
リップフロップ３の出力が“０”（“１”）の時にはク
ロックの位相をデータ信号に対して相対的に進ませる方
向にデータの位相を制御してやるようにする。このよう
に制御してやれば、クロックの立ち上がり点（立ち下が
り点）とデータ信号の立ち上がり点（通常はデータの変
化点）とを一致させるようにすることができる。（第３の発明）この場合には、クロック発生器として電
圧制御発振器（ＶＣＯ）４を用い、位相検出用フリップ
フロップ３の出力で該ＶＣＯ４の出力クロックの位相を
制御する。そして、データ識別用フリップフロップ１に
入るデータ信号の立ち上がり点（通常はデータの変化
点）とクロックの立ち上がり点（通常はデータの変化
点）とを一致させることができる。（第４の発明）この発明は、位相検出回路を１０Ａと１
０Ｂの２個設けている。そして、データ信号の立ち上が
り点と立ち下がり点の両方でそれぞれクロックの位相を
検出し、位相検出回路１０Ａの出力と１０Ｂの反転出力
とが等しくなるように位相制御回路２でクロックの位相
制御を行う。この結果、データ識別用フリップフロップ
１に入るデータ信号の立ち上がり点及び立ち下がり点と
クロック（位相制御回路２の出力）の立ち上がり点（立
ち下がり点）とを一致させることができる。このような
構成をとると、クロック又はデータの波形が立ち上がり
と立ち下がりで著しく異なっているような場合にも、デ
ータ信号とクロックとの位相関係を最適値に合わせるこ
とができる。

【００２８】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図６は第１の発明の一実施例を示す構成ブ
ロック図である。図１と同一のものは、同一の符号を付
して示す。図の位相検出回路１０において、１１は低周
波発振器、１２は該低周波発振器出力と位相制御回路２
の出力とを重畳させる重畳器、１３は第２のフリップフ
ロップ３の出力を受けて高周波成分を除去するローパス
フィルタである。該ローパスフィルタ１３のカットオフ
周波数は、低周波発振器１１の変調周波数よりも低く設
定される。

【００２９】７は該ローパスフィルタ１３の出力を受け
るアンプで、その出力は位相制御回路２に制御信号とし
て与えられている。なお、第１及び第２のフリップフロ
ップ１，３としては例えばＤタイプのフリップフロップ
が用いられる（以下の実施例においても同様である）。
このように構成された回路の動作を説明すれば、以下の
とおりである。

【００３０】位相検出回路にＤタイプのようなフリップ
フロップ３を用いると、クロックの入力に対して非常に
感度の高い位相検出特性を示す。図７はデータ信号入力
に対する位相検出回路出力の変化を示す図である。Ｄタ
イプフリップフロップの識別不確定幅にもよるが、実際
の構成においてもクロックの立ち上がり又は立ち下がり
点において、出力は（ａ）に示すようにほとんど不連続
に切り替わるような特性を示す。

【００３１】この検出出力を用いてクロック等に位相制
御のフィードバックをかけて、データ信号とクロックと
の位相を合致させようとすると、位相検出出力の不連続
点の前後で制御が不安定になる可能性がある。これを防
ぐため、フィードバック利得とフィードバック時定数を
非常に高くとると安定の方向に向かうと考えられるが、
実際にはあまり現実的とはいえず、また何らかの外乱要
因（電源変動や温度変動等）に対して発振等不安定な動
作に陥りやすい。

【００３２】そこで、データ信号又はクロックのいずれ
かに微小な低周波信号を重畳して変調をかけることによ
り、識別特性をある程度連続的に変化させるようにし、
フィードバックをかけた時の安定性を確保することが可
能となる。この場合、重畳する低周波信号は、（ｂ）に
示すような三角波や（ｃ）に示すような正弦波等の時間
軸上で連続的に変化する波形である必要があり、方形波
等の不連続なものでは位相検出誤差を大きくしてしまう
おそれがある。

【００３３】また、重畳周波数は、フィードバック時定
数（フィードバックに挿入したローパスフィルタ１３の
時定数等）と比較して十分大きな周波数でなければなら
ない。もちろん、実際の識別回路で用いるデータ信号や
クロックに低周波重畳しないように用いることはいうま
でもない。

【００３４】図（ｂ）と図（ｃ）を見ると分かるよう
に、クロックに低周波の三角波や正弦波を重畳すること
により、位相検出出力（フリップフロップ３の出力）は
変化点で連続的に変化していることが分かる。このよう
な変化点で連続的に変化する信号を位相制御回路２に制
御信号として与えてやれば、フィードバックは安定し、
安定な位相調整動作が可能となる。

【００３５】図６に示す実施例回路は、このような点に
鑑みてなされたものであって、位相制御回路２から出力
されるクロック出力に重畳器１２で低周波発振器１１か
らの三角波又は正弦波を重畳させてやり、フリップフロ
ップ３の出力変化を連続的に変化するようにしたもので
ある。更に、ローパスフィルタ１２で高周波成分を除去
してアンプ７を介して位相制御回路２に制御信号として
与えてやることにより、データ識別用フリップフロップ
１に入るデータ信号とクロックとの位相関係を安定な位
置に設定することが可能となる。

【００３６】位相制御回路２の構成としては、例えばデ
ータ信号の位相制御用としては、可変長同軸管をモータ
を用いて伸長収縮させる構成や、データ遅延回路を用い
て集積回路化する構成等が考えられる。また、光信号デ
ータの位相を光の空間長を変えて制御する（ファイバを
切断しておき、その端面を対向させ、その間隔を制御す
る）等の方法が考えられる。クロックの位相制御用とし
ては、上記デバイスの他、マイクロ波用フェーズシフタ
等、各種の位相制御回路で電圧にて位相制御する構成等
を用いることができる。

【００３７】次に、重畳器１２の動作について説明す
る。低周波重畳の方法としては、電圧で制御できる位相
制御回路を用いて、制御入力に三角波や正弦波を入力し
てやればよいわけであるが、その他に簡単な方法とし
て、データ信号又はクロックの立ち上がり，立ち下がり
時間を利用してそのまま低周波電圧を重畳することによ
り、位相重畳に変換してやる方法もある。

【００３８】図８は第２の発明の一実施例を示す構成ブ
ロック図である。図２，図６と同一のものは同一の符号
を付して示す。この実施例は、位相制御回路２をデータ
信号ラインに挿入し、位相検出回路１０出力で該位相制
御回路２を制御するようにしたものである。位相検出回
路１０の構成は、図６のそれと全く同一である。この回
路も回路動作の安定化のために、低周波発振器１１の出
力をクロックに重畳させて変調をかけ、位相検出用フリ
ップフロップ３の出力を連続的に変化させるようにした
ものである。

【００３９】図９は第３の発明の一実施例を示す構成ブ
ロック図である。図３，図６と同一のものは、同一の符
号を付して示す。この実施例は、図６，図８に示した実
施例と同様の構成を持つ位相検出回路１０の出力をアン
プ７を介して電圧制御発振器４に制御信号として与える
ようにしたものである。この実施例では、クロックを内
部のＶＣＯ４から発生するようにした点で図６，図８に
示す実施例と異なっているが、位相検出回路１０による
回路安定化機能は同じである。即ち、回路動作の安定化
のために、低周波発振器１１の出力をクロックに重畳さ
せ、位相検出用フリップフロップ３の出力を連続的に変
化させるようにしている。

【００４０】図１０は第４の発明の一実施例を示す構成
ブロック図である。図４，図６と同一のものは同一の符
号を付して示す。図に示す実施例は、第１及び第２の位
相検出回路１０Ａ，１０Ｂの内部に重畳器１２Ａ，１２
Ｂとローパスフィルタ１３Ａ，１３Ｂをそれぞれ設けて
いる。そして、重畳器１２Ａ，１２Ｂには共通の低周波
発振器１１から低周波を印加している。図の実施例で
は、この低周波発振器１１を第２の位相検出回路１０Ｂ
側に設けているが、第１の位相検出回路１０Ａ側に設け
てもよいし、また別々に設けてもよいことはいうまでも
ない。この回路も、第１及び第２の位相検出回路１０
Ａ，１０Ｂの回路安定化機能は同じである。即ち、回路
動作の安定化のために、低周波発振器１１の出力をクロ
ックに重畳させ、位相検出用フリップフロップ３Ａ，３
Ｂの出力を連続的に変化させるようにしている。

【００４１】以上、説明した第１から第４の実施例にお
いて、本発明はＩＣ化に適した回路を構成要素として用
いているので、回路全体もＩＣ化に適したものとなって
いる。

【００４２】図１１は本発明の一実施例を示す構成ブロ
ック図で、本発明を光受信機に適用した例を示してい
る。図６と同一のものは、同一の符号を付して示す。図
において、非線形抽出部２１，ＳＡＷフィルタ２２及び
リミタアンプ２３はクロック抽出回路２０を構成してい
る。光伝送によるＮＲＺ伝送方式による場合、伝送側で
クロックに同期したデータのみ送信してくるので、受信
したデータからクロックを抽出する必要がある。

【００４３】そこで、非線形抽出部２１で受信データを
微分してクロック周波数成分を生成し、ＳＡＷフィルタ
２２によりクロック周波数成分のみ通過させ、続くリミ
タアンプ２３により一定振幅のクロックに波形整形して
いる。そして、波形整形したクロックをデータ識別用フ
リップフロップ１及び位相検出用フリップフロップ３に
与えている。

【００４４】図の実施例では、位相制御回路２をクロッ
ク抽出回路２０の前に配置しているが、本発明はこれに
限るものではない。ＳＡＷフィルタ２２の前後，リミタ
アンプ２３の後等クロック抽出回路２０のどの位置に配
置してもよい。また、帯域通過フィルタとしてのＳＡＷ
フィルタ２２の代わりに、誘電体共振器を用いて帯域通
過フィルタを実現してもよい。

【００４５】図１２は本発明の他の実施例を示す構成ブ
ロック図で、光受信機の構成例を示している。図１１と
同一のものは、同一の符号を付して示す。図に示す実施
例は、クロック抽出回路にＰＬＬを用いたものである。
図において、２０はクロック抽出回路であり、非線形抽
出部２１とＰＬＬ抽出回路２４より構成されている。図
ではクロック抽出回路２０の後に位相制御回路２が配置
されているが、クロック抽出回路２０の前に配置しても
よい。

【００４６】このように構成された回路において、非線
形抽出部２１で受信データを微分してクロック周波数成
分を生成し、続くＰＬＬ抽出回路２４でクロックを抽出
し、安定に出力する。そして、該ＰＬＬ回路２４の出力
クロックをデータ識別用フリップフロップ１及び位相検
出用フリップフロップ３に与えている。その他の回路の
動作は、図１１の実施例と同じである。

【００４７】図１３は本発明の他の実施例を示す構成ブ
ロック図である。図８，図１０と同一のものは、同一の
符号を付して示す。この実施例は、データ１及びデータ
２よりなる２個のデータに対して１個の基準クロックを
用い、本発明を用いて２個のデータを基準クロックに対
して相対的に同じ位相関係になるように、制御するよう
にしたものである。

【００４８】図において、１０Ａはデータ１に対する位
相検出を行う第１の位相検出回路、１０Ｂはデータ２に
対する位相検出を行う第２の位相検出回路である。２Ａ
は第１のデータ１に対する位相制御回路、２Ｂは第２の
データ２に対する位相制御回路である。これら位相制御
回路２Ａ，２Ｂにはそれぞれデータ１，データ２信号が
入力されている。１Ａは位相制御回路２Ａの出力を受け
るデータ識別用のフリップフロップ、１Ｂは位相制御回
路２Ｂの出力を受けるデータ識別用のフリップフロップ
である。

【００４９】位相制御回路２Ａは第１の位相検出回路１
０Ａにより位相制御信号を受け、位相制御回路２Ｂは第
２の位相検出回路１０Ｂにより位相制御信号を受けてい
る。クロックは第１の位相検出回路１０Ａの重畳器１２
Ａ及び第２の位相検出回路１０Ｂの重畳器１２Ｂに直接
入ると共に、それぞれのデータ識別用フリップフロップ
１Ａ，１Ｂにクロック信号として入っている。低周波発
振器１１は、第２の位相検出回路１０Ｂ内に設けられ
て、自回路内の重畳器１２Ｂに入ると共に、第１の位相
検出回路１０Ａ内の重畳器１２Ａにも入っている。

【００５０】このように構成された回路において、第１
の位相検出回路１０Ａと位相制御回路２Ａとで、データ
識別用フリップフロップ１Ａのデータとクロックの位相
が一致するように動作し、一方、第２の位相検出回路１
０Ｂと位相制御回路２Ｂとで、データ識別用フリップフ
ロップ１Ｂのデータとクロックの位相が一致するように
動作する。この結果、データ１とデータ２はクロックに
対して相対的に同じ位相関係になる。

【００５１】このような回路は、どのような用途がある
かについて説明する。図１４は２つのデータのマルチプ
レクスシステムの概念図である。２つのシステムからの
信号（例えば２．５Ｇｂ／ｓ）を時分割多重する場合
（即ち５Ｇｂ／ｓの信号に変換する場合）、その２つの
信号データの位相を位相制御装置３０で一致させてか
ら、続くマルチプレクサ３１で多重化してやる必要があ
る。それを、本発明の自動位相制御回路を用いることに
より、２個のデータ１，データ２の位相を一致させるこ
とができる。つまり、図の位相制御装置３０に、本発明
の自動位相制御回路を用いるのである。

【００５２】以上の説明では、２個のデータを位相調整
する場合について説明した。しかしながら、本発明を用
いれば図１５に示すように複数のパラレルデータが入力
される場合にも（このような場合は、高速コンピュータ
内部の光コネクトシステム等で用いられる）、位相制御
装置３２として本発明の自動位相制御回路を用いること
により、１個のクロックを基準クロックとしてこのクロ
ックに対してそれぞれのデータの位相を相対的に同じ位
相関係になるように調整することができる。

【００５３】図１６はロジック回路システムの概念図で
ある。ロジックデータ処理回路４０にはデータとクロッ
クが入力され、その内部でクロックをタイミング信号と
して用いて所定の処理が実行される。このロジックデー
タ処理回路４０での処理結果を、フリップフロップ４１
でクロックを用いてラッチすることを考える。

【００５４】ロジックデータ処理回路４０において、多
重回路等の処理が行われる場合、任意の信号速度に対応
できるような構成にすることが望ましい。そこで、最終
段のＤタイプフリップフロップ４１での多重データ信号
のクロックによる打ち抜きにおいて、ロジックデータ処
理回路４０の遅延時間（位相φ１）とクロックの遅延時
間（位相φ２）とを合致させなければならない。

【００５５】若し、この遅延時間差が大きいと、ある特
定のデータ速度においては、フリップフロップ４１でデ
ータをラッチすることができなくなり、また、素子のば
らつきや温度，電源変動によっては所望のデータ速度で
も動作不良となる可能性がある。これを補償するため、
内部に遅延回路を設けて、遅延時間差をなくしてやるよ
うにすることが考えられる。

【００５６】遅延時間差が非常に大きい場合、回路中に
多段の遅延回路等を設けなければならないことが多く、
消費電力やチップサイズの増大，温度／電源変動による
誤動作等問題が多い。

【００５７】これに対し、図１７に示すように本発明の
自動位相制御回路を導入すれば、任意のどの信号速度に
おいても、Ｄタイプフリップフロップでのデータ信号と
クロックとの位相関係を最適に保つことが可能となる。
図において、図６，図１６と同一のものは、同一の符号
を付して示す。図のロジックデータ処理回路４０に入る
クロックは位相制御回路２にも入っている。そして、こ
の位相制御回路２の出力が前記フリップフロップ４１
（データ識別用の第１のフリップフロップとして機能す
る）のラッチクロックとして入力され、更に重畳器１２
にも入っている。

【００５８】位相検出回路１０の構成は、図６と全く同
一であり、低周波発振器１１からの低周波をクロックに
重畳してやり、この重畳したクロックを位相検出用フリ
ップフロップ３（第２のフリップフロップ）のデータ入
力Ｄに入力している。一方、ロジックデータ処理回路４
０の出力は、該フリップフロップ３のクロック入力Ｃに
入力されている。フリップフロップ３の出力はローパス
フィルタ１３を経てアンプ７に入り、該アンプ７から位
相制御回路２に制御信号として入っている。このような
構成とすれば、ロジックデータ処理回路４０の内部動作
の如何に拘らず、データ識別用フリップフロップ４１に
入力されるデータとクロックの位相を揃えることができ
る。

【００５９】なお、前述の実施例において、本発明に係
わる自動位相制御回路では、位相検出手段として、フリ
ップフロップにおいて、クロックをデータ信号で打ち抜
く構成をとっている。この構成では、データ信号が入力
断等で変化しなくなった時、動作不良になるがそれは認
められる。しかしながら、データ信号が復帰して通常動
作に戻った時に、元の制御状態とは異なった状態に陥る
可能性が高い。そこで、データ信号断時にリセットする
機能が必要となる。また、電源オン時や何らかの不都合
が起こって制御不能な状態に陥った場合にも、リセット
して復帰できる機能が必要である。

【００６０】上述の実施例では、データ識別用フリップ
フロップ１及び位相検出用フリップフロップ３にＤタイ
プフリップフロップを用いた場合を例にとったが、本発
明はこれに限るものではなく、同様の動作を行う他の種
類のフリップフロップ又はラッチ回路に等しく適用する
ことができる。

【００６１】

【発明の効果】以上、詳細に説明したように、本発明に
よれば高速動作を行うことができる構成の簡単な、そし
てＩＣ化に適した自動位相制御回路を提供することがで
きる。

【図面の簡単な説明】

【図１】第１の発明の原理ブロック図である。

【図２】第２の発明の原理ブロック図である。

【図３】第３の発明の原理ブロック図である。

【図４】第４の発明の原理ブロック図である。

【図５】位相検出用フリップフロップの動作を示すタイ
ムチャートである。

【図６】第１の発明の一実施例を示す構成ブロック図で
ある。

【図７】データ信号入力に対する位相検出回路出力の変
化を示す図である。

【図８】第２の発明の一実施例を示す構成ブロック図で
ある。

【図９】第３の発明の一実施例を示す構成ブロック図で
ある。

【図１０】第４の発明の一実施例を示す構成ブロック図
である。

【図１１】本発明の一実施例を示す構成ブロック図であ
る。

【図１２】本発明の他の実施例を示す構成ブロック図で
ある。

【図１３】本発明の他の実施例を示す構成ブロック図で
ある。

【図１４】２つのデータのマルチプレクスシステムの概
念図である。

【図１５】多入力データの位相制御の概念図である。

【図１６】ロジック回路システムの概念図である。

【図１７】本発明の他の実施例を示す構成ブロック図で
ある。

【図１８】光通信システムに用いる光受信機従来の構成
例を示すブロック図である。

【図１９】データ信号とクロックとの位相関係を示す図
である。

【図２０】従来の自動利得制御回路の構成例を示すブロ
ック図である。

【図２１】従来の自動利得制御回路の他の構成例を示す
ブロック図である。

【符号の説明】

１データ識別用フリップフロップ２位相制御回路３位相検出用フリップフロップ１０位相検出回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者山下勝也神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】第１のフリップフロップ（１）のデータ
入力にデータを、クロック入力にクロックを入力してデ
ータをクロックでラッチして識別する回路において、クロックを位相制御回路（２）を介して前記フリップフ
ロップ（１）のクロック入力に入れるようにし、該位相制御回路（２）からのクロック出力をそのデータ
入力に、データ入力をそのクロック入力に受ける第２の
フリップフロップ（３）よりなる位相検出回路（１０）
を設け、該第２のフリップフロップ（３）の出力を前記位相制御
回路（２）に制御信号として与え、前記第１のフリップ
フロップ（１）に入るデータとクロックの位相関係を最
適な位置に調整するようにしたことを特徴とする自動位
相制御回路。
【請求項２】第１のフリップフロップ（１）のデータ
入力にデータを、クロック入力にクロックを入力してデ
ータをクロックでラッチして識別する回路において、データを位相制御回路（２）を介して前記フリップフロ
ップ（１）のデータ入力に入れるようにし、該位相制御回路（２）からのデータ出力をそのクロック
入力に、クロック入力をそのデータ入力に受ける第２の
フリップフロップ（３）よりなる位相検出回路（１０）
を設け、該第２のフリップフロップ（３）の出力を前記位相制御
回路（２）に制御信号として与え、前記第１のフリップ
フロップ（１）に入るデータとクロックの位相関係を最
適な位置に調整するようにしたことを特徴とする自動位
相制御回路。
【請求項３】第１のフリップフロップ（１）のデータ
入力にデータを、クロック入力にクロックを入力してデ
ータをクロックでラッチして識別する回路において、クロックを電圧制御発振器（４）から前記フリップフロ
ップ（１）のクロック入力に入れるようにし、該電圧制御発振器（４）からのクロック出力をそのデー
タ入力に、データ入力をそのクロック入力に受ける第２
のフリップフロップ（３）よりなる位相検出回路（１
０）を設け、該第２のフリップフロップ（３）の出力を前記電圧制御
発振器（４）に制御信号として与え、前記第１のフリッ
プフロップ（１）に入るデータとクロックの位相関係を
最適な位置に調整するようにしたことを特徴とする自動
位相制御回路。
【請求項４】第１のフリップフロップ（１）のデータ
入力にデータを、クロック入力にクロックを入力してデ
ータをクロックでラッチして識別する回路において、クロックを位相制御回路（２）を介して前記フリップフ
ロップ（１）のクロック入力に入れるようにし、該位相制御回路（２）からのクロック出力をそのデータ
入力に、データをそのクロック入力に受ける第２のフリ
ップフロップ（３Ａ）よりなる第１の位相検出回路（１
０Ａ）と、前記位相制御回路（２）からのクロック出力をそのデー
タ入力に、データの反転信号をそのクロック入力に受け
る第３のフリップフロップ（３Ｂ）よりなる第２の位相
検出回路（１０Ｂ）と、これら第１の位相検出回路（１０Ａ）の出力と、第２の
位相検出回路（１０Ｂ）の反転出力とを受ける差動アン
プ（６）とを設け、該差動アンプ（６）の出力を前記位相制御回路（２）に
制御信号として与え、前記第１のフリップフロップ
（１）に入るデータとクロックの位相関係を最適な位置
に調整するようにしたことを特徴とする自動位相制御回
路。
【請求項５】データ入力又はクロック入力のいずれか
に低周波発振器（１１）の出力で微小な位相変調をか
け、位相検出回路（１０）の出力である第２のフリップフロ
ップ（３）の出力信号を、その変調周波数よりカットオ
フの低いローパスフィルタ（１３）を通して平滑後、位
相制御回路（２）乃至は電圧制御発振器（４）に制御信
号として与えるようにしたことを特徴とする請求項１乃
至３記載の自動位相制御回路。
【請求項６】データ入力又はクロック入力のいずれか
に低周波発振器（１１）の出力で微小な位相変調をか
け、位相検出回路（１０Ａ），（１０Ｂ）の出力である第２
及び第３のフリップフロップ（３Ａ），（３Ｂ）の出力
信号を、その変調周波数よりカットオフの低いローパス
フィルタ（１３Ａ），（１３Ｂ）を通して平滑後、差動
アンプ（６）を介して位相制御回路（２）に制御信号と
して与えるようにしたことを特徴とする請求項４記載の
自動位相制御回路。
【請求項７】請求項第１乃至第３に記載の自動位相制
御回路（１０）を、少なくとも２個以上のデータ入力信
号に対して用いることにより、１つのクロックに対して
全てのデータ入力信号のデータ変化点の位相を揃えるこ
とができるようにしたことを特徴とする自動位相制御回
路。
【請求項８】データをクロックで動作するロジックデ
ータ処理回路（４０）に入れて、その出力を第１のフリ
ップフロップ（４１）でラッチするようにした回路にお
いて、クロックを位相制御回路（２）を介して前記フリップフ
ロップ（４１）のクロック入力に入れるようにし、該位相制御回路（２）からのクロック出力をそのデータ
入力に、前記ロジックデータ処理回路（４０）から出力
されたデータをそのクロック入力に受ける第２のフリッ
プフロップ（３）を含む位相検出回路（１０）を設け、該第２のフリップフロップ（３）の出力を前記位相制御
回路（２）に制御信号として与え、前記第１のフリップ
フロップ（４１）に入るデータとクロックの位相関係を
最適な位置に調整するようにしたことを特徴とする自動
位相制御回路。
【請求項９】前記フリップフロップ（１），（３），
（３Ａ），（３Ｂ），（４１）としてＤタイプフリップ
フロップを用いるようにしたことを特徴とする請求項１
乃至８記載の自動位相制御回路。
【請求項１０】電源オン時や、データ信号断検出時、
又は前記位相制御回路（２）の位相制御可能範囲を越え
るような制御信号が入力された場合、その制御信号をリ
セットして位相制御回路（２）の制御範囲の真ん中に位
相が設定されるように構成されたことを特徴とする請求
項１乃至９記載の自動位相制御回路。