CN101320971B

CN101320971B - 具有锁存电路的分频器及方法

Info

Publication number: CN101320971B
Application number: CN2008101112066A
Authority: CN
Inventors: 褚蒙; 陈斯德
Original assignee: O2Micro International Ltd
Current assignee: Bump Technology Pingtan Co ltd
Priority date: 2007-06-05
Filing date: 2008-06-05
Publication date: 2010-07-07
Anticipated expiration: 2028-06-05
Also published as: TW200913461A; US7750693B2; TWI350646B; US20080303561A1; CN101320971A

Abstract

本发明公开了一种分频器。所述分频器包括第一锁存电路和与其相连的第二锁存电路。每个锁存电路包括第一级，第二级和第三级，其中第一级产生源电流，第二级接收一对输入信号并产生一对输出信号，第三级接收电流和一对时钟信号。第二级连接在第一级和第三极之间。第一级包括第一晶体管，其中源极与衬底与源电压相连。第三级包括由所述时钟信号控制的多个晶体管，其中每个晶体管的源极与衬底均与地相连。与现有技术相比，本发明提供的分频器消除了晶体管体偏置效应和寄生电容，其输入信号具有更小的值就可导通其输入级，而且无需的缓冲器就可提供较高的输出电压振幅，从而提高了其性能。

Description

具有锁存电路的分频器及方法

技术领域

本发明涉及分频器，更具体地涉及包括锁存电路的分频器。

背景技术

目前，随着有关技术的快速发展，对高性能的电子电路的需求日益增加。由此，分频器(如二分频电路)广泛地应用于电子电路中以满足不同领域(如全球定位系统(GPS)接收机，码分多址(CDMA)收发机等)的需求。

图1所示为传统二分频电路100的方框图。二分频电路100采用两个相同的锁存电路(如锁存电路110和120)。一个锁存电路的输出传送给另一个锁存电路的输入，反之亦然。每个锁存电路均由一对互补的时钟信号CLKP和CLKN控制，并具有一对输入端(DP和DN)和一对输出端(QP和QN)。

图2所示为传统二分频电路(如二分频电路100中的锁存电路110或120)中的锁存电路200的方框图。锁存电路200包括多个连续级电路，从地依次连接到源电压V_DD。第一级包括作为电流源的NMOS晶体管210。NMOS晶体管210的源极与地相连，栅极接收控制电压V_BIAS。在第一级中，当NMOS晶体管210工作在有效区时，电流TPRES(也可称为源电流)流经NMOS晶体管210。第二级包括源极相连的NMOS晶体管220和222，其源极均与NMOS晶体管210的漏极相连，其栅极分别与一对互补时钟信号CLKP和CLKN相连。第三级包括相并联的第一子电路和第二子电路。第一子电路包括一对源极相连的NMOS晶体管230和232，用于接收输入信号DP和DN。NMOS晶体管230的漏极经由串联电阻240与源电压V_DD相连，NMOS晶体管232的漏极经由串联电阻242与源电压V_DD相连。第二子电路包括一对交叉相连的NMOS晶体管231和233。NMOS晶体管230和231的漏极与NMOS晶体管233的栅极相连。NMOS晶体管232和233的漏极与NMOS晶体管231的栅极相连。

当NMOS晶体管230导通、NMOS晶体管232断开时，输出信号QP为逻辑高(如V_DD)，而输入信号QN为逻辑低(如V_DD-I_PRES*R₁)。类似，当NMOS晶体管230断开、NMOS晶体管232导通时，输出信号QP为逻辑低(如V_DD-I_PRES*R₁)，而输出信号QN为逻辑高(如V_DD)。因此，输出信号QN的电压振幅为逻辑高与逻辑低的差值，如等式(1)所示。

V_SWING＝V_HIGH-V_LOW＝V_DD-(V_DD-I_PRES*R₁)＝I_PRES*R₁ (1)

V_SWING表示输出信号QN的电压振幅。V_HIGH表示当输出信号QN为逻辑高时的电压值。V_LOW表示当输出信号QN为逻辑低时的电压值。R₁表示串联电阻240的阻值。类似，输出信号QP的电压振幅等于I_PRES*R₂。R₂表示串联电阻242的阻值。

图3所示为控制锁存电路(如锁存电路200)的传统偏置电路300的方框图。偏置电路300向NMOS晶体管210的栅极提供电压。偏置电路300包括栅极相连的PMOS晶体管310和312，其源极均与源电压V_DD相连。PMOS晶体管310的漏极经由串联电阻320与地相连，PMOS晶体管312的漏极经由NMOS晶体管322与地相连。偏置电路300还包括运算放大器330，其输出端与PMOS晶体管310的栅极相连，其正输入端与PMOS晶体管310的漏极相连。运算放大器310接收输入参考电压，PMOS晶体管310的漏极电压被强置等于该输入参考电压。由于PMOS晶体管310和312形成电流镜，且由于PMOS晶体管310的尺寸与PMOS晶体管312的尺寸相同，则流经PMOS晶体管312的电流就等于流经串联电阻320的电流。当NMOS晶体管210的尺寸与NMOS晶体管322的尺寸相同时，流经NMOS晶体管210的电流就等于流经串联电阻320的电流，如等式(2)所示。

I_PRES＝V_REF/R_REF (2)

V_REF表示运算放大器330的负端的输入参考电压。R_REF表示串联电阻320的阻值。

因此，图2中输出信号QN的电压振幅由等式(3)得出。

V_SWING＝I_PRES*R₁＝V_REF*(R₁/R_REF) (3)

图4所示为锁存电路(如锁存电路200)中的传统NMOS晶体管400的结构图。NMOS晶体管400可以是NMOS晶体管210，220，222和230-233中的任一个晶体管。NMOS晶体管400置于与地相连的p型衬底中。衬底(如p型衬底)与NMOS晶体管220，222和230-233的源极之间存在电压差。例如，衬底与NMOS晶体管220或222的源极之间的电压差等于NMOS晶体管210的漏极和源极之间的电压差，如V_{DS_210}。衬底与NMOS晶体管230，231，232或233之间的电压差等于NMOS晶体管210的漏极和源极之间的电压差与NMOS晶体管220或222的漏极和源极之间的电压差之和，如V_{DS_210}+V_{DS_220}或V_{DS_210}+V_{DS_222}。因此，衬底偏置效应导致NMOS晶体管220，222和230-233的阈值电压增大。由于衬底偏置效应，需要较大电压振幅的时钟信号CLKP和CLKN才能完全导通和关闭NMOS晶体管220和222。因此，很难降低电压源(如V_DD)的电压。较大的电压振幅还限制了与图1中二分频电路100相连的前级电路(未示出)。例如，为了保持理想的速度性能，二分频电路100需要从前级电路获取更大的电流。在这种情况下，为了给二分频电路100提供所需的输出电压振幅，则需要一个额外的缓冲器连接在前级电路与二分频电路100之间。

图5所示为锁存电路(如锁存电路200)中的传统隔离型NMOS晶体管500的结构图。隔离型NMOS晶体管500可替换用于锁存电路200中的NMOS晶体管400，来消除NMOS晶体管400的衬底偏置效应所带来的缺陷。隔离型NMOS晶体管500置于p井，而不是直接置于p型衬底中。隔离型NMOS晶体管500经由深n型井与p型衬底相隔离。隔离型NMOS晶体管500的源极、栅极和漏极与衬底相隔离，因此可消除衬底偏置效应。

虽然采用隔离型NMOS晶体管500可消除衬底偏置效应，但锁存电路200仍会引入寄生电容。隔离型NMOS晶体管500引入的寄生电容远大于NMOS晶体管400引入的寄生电容。由于隔离型NMOS晶体管500引入的寄生电容，含有隔离型NMOS晶体管500的锁存电路200的性能将受到很大的限制。

发明内容

本发明要解决的技术问题在于提供一种包括锁存电路的分频器和方法。

本发明提供了一种分频器。分频器包括第一锁存电路和与其相连的第二锁存电路。每个锁存电路包括产生源电流的第一级，接收一对输入信号并产生一对输出信号的第二级和接收所述源电流的一对时钟信号的第三级。所述第一级包括第一晶体管，其源极和衬底与源电压相连。所述第三级包括由所述时钟信号控制的多个晶体管，每个晶体管的源极和衬底与地相连，其中第二级连接在第一级与第三级之间，所述源电流从所述第一级经由所述第二级流至所述第三级。

本发明还提供了一种分频方法。所述分频方法包括第一级的第一晶体管产生源电流、其源极和衬底与源电压相连；时钟信号控制第三级的第二晶体管、其源极和衬底与地相连；所述时钟信号的互补信号控制第三级的第三晶体管、其源极和衬底与地相连；以及所述第二晶体管和所述第三晶体管从所述第一晶体管经由第二级交替获取所述源电流，所述第二级连接在所述第一级和第三级之间并用于接收一对输入信号以及产生一对输出信号。

本发明还提供了一种锁存电路。所述锁存电路包括产生源电流的第一级，接收输入信号并产生所述锁存电路的输出信号的第二级和接收第一时钟信号的第三级。所述第一级包括第一晶体管，其源极和衬底与源电压相连。所述第二级根据所述源电流控制所述输出信号的电压振幅。所述第三级包括第二晶体管，其源极和衬底与地相连。所述第二级连接在所述第一级和第三级之间，所述源电流从所述第一级经由所述第二级流至所述第三级。

与现有技术相比，分频器消除了晶体管衬底偏置效应和寄生电容，其输入信号具有更小的值就可导通其输入级，而且无需的缓冲器就可提供较高的输出电压振幅，从而提高了其性能。

附图说明

以下结合附图和具体实施例对本发明的技术方案进行详细的描述，以使本发明的特征和优点更为明显。其中：

图1所示为传统二分频电路的方框图；

图2所示为传统二分频电路中的锁存电路的方框图；

图3所示为控制锁存电路的传统偏置电路的方框图；

图4所示为锁存电路中的传统NMOS晶体管的结构图；

图5所示为锁存电路中的传统隔离型NMOS晶体管的结构图；

图6所示为根据本发明的一个实施例的锁存电路的方框图；

图7所示为根据本发明的一个实施例的具有偏置电路的锁存电路的方框图；

图8所示为根据本发明的一个实施例的包括分频器的电子系统；以及

图9所述为根据本发明的一个实施例的将输入信号分频的方法流程图。

具体实施方式

以下将对本发明的实施例给出详细的说明。虽然本发明将结合实施例进行阐述，但应理解为这并非意指将本发明限定于这些实施例。相反，本发明意在涵盖由后附权利要求项所界定的本发明精神和范围内所定义的各种可选项、可修改项和等同项。

此外，在以下对本发明的详细描述中，为了提供针对本发明的完全的理解，阐明了大量的具体细节。然而，本领域技术人员将理解，没有这些具体细节，本发明同样可以实施。在另外的一些实施例中，对于大家熟知的方案、流程、元件和电路未作详细描述，以便于凸显本发明之主旨。

图6所示为根据本发明的一个实施例的锁存电路600的方框图。锁存电路600包括多个连续级(如三个连续级)的电路从源电压V_DD依次连接到地GND。

在一个实施例中，第一级601包括，但不限于作为电流源的晶体管(如PMOS晶体管)610。PMOS晶体管610的源极和衬底均于源电压V_DD相连，其栅极外接于引脚(pin)/线，用来接收控制电压V_BIASP。在第一级601中，当PMOS晶体管610工作在有效区时，产生电流I_PRES(也可称作源电流)且流经PMOS晶体管610。

在一个实施例中，第二级602包括，但不限于相并联的第一子电路和第二子电路。第一子电路包括，但不限于一对分别接收输入信号DP和DN且源极相连的晶体管(如NMOS晶体管)620和622。PMOS晶体管610的漏极经由串联640与NMOS晶体管620的漏极相连，且经由串联电阻642与NMOS晶体管622的漏极相连。在一个实施例中，第二子电路包括，但不限于一对分别产生输出信号QP和QN且交叉相连的晶体管(如NMOS晶体管)621和623。NMOS晶体管620和621的漏极与NMOS晶体管623的栅极相连。NMOS晶体管622和623的漏极与NMOS晶体管621的栅极相连。输出信号QP和QN的电压振幅取决于源电流I_PRES。

在一个实施例中，第三级603包括，但不限于晶体管(如NMOS晶体管)630和632。NMOS晶体管630和632的栅极分别接收一对互补的时钟信号CLKP和CLKN。NMOS晶体管630和632的漏极分别与NMOS晶体管620和621的源极相连。NMOS晶体管630和632的源极分别与地相连。NMOS晶体管630和632的衬底也与地相连。

当时钟信号CLKP为逻辑高、时钟信号CLKN为逻辑低时，NMOS晶体管630导通、NMOS晶体管632断开。PMOS晶体管610和NMOS晶体管620和622形成差分对。电流I_PRES从PMOS晶体管610经第一子电路和NMOS晶体管630流至地。电流I_PRES的路径进一步由输入信号DP和DN的逻辑值决定。在一个实施例中，输入信号DN与输入信号DP互补。更具体地说，当输入信号DP为逻辑高、输入信号DN为逻辑低时，NMOS晶体管620导通、NMOS晶体管622断开。由此，电流I_PRES流经PMOS晶体管610，电阻640和NMOS晶体管620。如果PMOS晶体管610的漏极电压为VCMP，NMOS晶体管620的漏极电压(如输入信号QN的电压)由等式(4)计算得出。

V_LOW＝V_CMP-I_PRES*R_{LOAD_L} (4)

R_{LOAD_L}表示电阻640的阻值。V_LOW表示输出信号QN为逻辑低时QN的电压值。

在这种情况下，由于没有电流流经电阻642，所以NMOS晶体管622的漏极电压(如输出信号QP的电压)为V_CMP，如等式(5)所示。

V_HIGH＝V_CMP (5)

V_HIGH表示当输出信号QP为逻辑高时QP的电压值。

类似，当输入信号DP为逻辑低、输入信号DN为逻辑高时，输出信号QP为逻辑低(如V_CMP-I_PRES*R_{LOAD_R})、输出信号QN为逻辑高(如V_CMP)。因此，输出信号QN的最高电压为V_CMP(逻辑高)，最低电压为V_CMP-I_PRES*R_{LOAD_L}(逻辑低)。所以输出信号QN的电压振幅由等式(6)计算得出。

V_SWING＝V_HIGH-V_LOW＝V_CMP-(V_CMP-I_PRES*R_{LOAD_L})＝I_PRES*R_{LOAD_L} (6)

类似，输出信号QP的电压振幅等于I_PRES*R_{LOAD_R}。R_{LOAD_R}表示电阻642的阻值。

当时钟信号CLKP由逻辑高变为逻辑低、时钟信号CLKN由逻辑低变为逻辑高时，NMOS晶体管630断开、NMOS晶体管导通。在这种情况下，电流I_PRES从PMOS晶体管610经第二子电路和NMOS晶体管632流至地。在这种情况下，NMOS晶体管621和623形成再生锁存器，在时钟信号CLKP和CLKN的逻辑值转换之前保持输出信号QP和QN的值不变。

如前所述，当NMOS晶体管620导通、NMOS晶体管622断开时，输出信号QP为逻辑高(如V_CMP)、输出信号QN为逻辑低(如V_CMP-I_PRES*R_{LOAD_L})。类似，当NMOS晶体管620断开、NMOS晶体管622导通时，输出信号QP为逻辑低(如V_CMP-I_PRES*R_{LOAD_R})、输出信号QN为逻辑高(如V_CMP)。因此，输出信号QP或QN的电压振幅等于I_PRES*R_{LOAD_L}或I_PRES*R_{LOAD_R}。

在图6中，NMOS晶体管630或632的源极和衬底(p型衬底)与地相连。由于NMOS晶体管630或632的衬底与源极之间没有电压差，所以消除了NMOS晶体管630和632的衬底偏置效应。有利的是，与传统锁存电路200相比，锁存电路600消除了衬底偏置效应引起的的缺陷，这些缺陷可限制锁存600的性能。NMOS晶体管620或622的衬底与源极之间的电压差等于NMOS晶体管630的漏极与源极之间的电压差(V_{DS_630})。类似，NMOS晶体管621或623的衬底与源极之间的电压差等于NMOS晶体管632的漏极与源极之间的电压差(V_{DS_632})。因此，NMOS晶体管620、621、622或623的衬底偏置效应可降低。有利的是，可以使用较小值的输入信号DP和DN就可控制(如完全导通)输入级、如NMOS晶体管620和622。换句话说，输入信号DP和DN、时钟信号CLKP和CLKN仅需具有很小的电压振幅。

而且如前所述，输出信号QP或QN的电压振幅等于I_PRES*R_{LOAD_L}或I_PRES*R_{LOAD_R}。当锁存电路600的源电流等于锁存电路200的源电流且电阻640和642的阻值分别等于串联电阻240和242时，锁存电路600的电压振幅与锁存电路200的振幅相同。有利的是，由于源电流和相关的电阻(如电阻640或642)的阻值容易调节，所以输出电压的振幅易于控制。换句话说，锁存电路600能够保持易于控制的输出电压振幅。与现在技术相比(如锁存电路200)，时，锁存电路600仅需很小的输入信号的电压振幅就能达到相同的输出信号的电压振幅。

图7所示为根据本发明的一个实施例的具有偏置电路的锁存电路700的方框图。图7中符号与图6中符号相类似的表示具有类似的功能，为了简练起见不再详细描述。

在一个实施例中，锁存电路700包括由PMOS晶体管710和NMOS晶体管720形成的偏置电路。偏置电路提供偏置电压来控制NMOS晶体管610。图7中的偏置电路还为第三级603提供互补的时钟信号CLKP和CLKN。电阻730和732分别用来阻隔从偏置电路至NMOS晶体管630和632的交流成分。电容740和742分别用来阻隔一对互补时钟信号CLKP和CLKN分别传送至NMOS晶体管630和632的直流成分。

图8所示为根据本发明的一个实施例的包括分频器的电子系统800。电子系统800可以是，但不限于全球定位系统(GPS)接收机、码分多址(CDMA)收发机等。电子系统800包括电压控制振荡器810和分频器。为典型地描述，图8中的分频器可以是二分频电路(DTC)。然而，也可采用图6中不同数目的锁存电路600形成其它不同的分频器。图8中的二分频电路包括第一锁存电路820和第二锁存电路830。在一个实施例中，第一锁存电路820与第二锁存电路830相同。第一锁存电路820和第二锁存电路830可应用图6或图7中的结构，在此将不再详述。第一锁存电路820的输出信号传送给第二锁存电路830作为第二锁存电路830的输入信号。类似，第二锁存电路830的输出信号传送给第一锁存电路820作为第一锁存电路820的输入。在一个实施例中，信号DP2和DN2的频率是时钟信号CLKP和CKLN的频率的一半。

在一个实施例中，电压控制振荡器810包括产生源电流的PMOS晶体管801。电压控制振荡器810的源电流流经电感820和822，电容830和832和一对交叉相连的NMOS晶体管840和842。为了给电压控制振荡器810提供足够的跨导且给输出信号提供足够的电压振幅，NMOS晶体管840和842尺寸比较大。输出信号(如一对互补时钟信号CKLP和CLKN)可完全导通相应的NMOS晶体管(如NMOS晶体管630和632)。在一个实施例中，NMOS晶体管630和632尺寸较小便于电子系统800可工作在高频状态。有利的是，二分频电路无需缓冲器就可提供较高的电压振幅。

图9所述为根据本发明的一个实施例的将输入信号(如图8中的时钟信号CLKP和CLKN)分频的方法流程图。图9结合图6进行描述。在步骤902中，第一晶体管(如PMOS晶体管610)产生源电流I_PRES，其源极和衬底与源电压相连。在步骤904中，时钟信号(如时钟信号CKLP)控制第二晶体管(如NMOS晶体管630)，其源极和衬底与地相连。在步骤906中，时钟信号的互补信号(如时钟信号CLKN)控制第三晶体管(如NMOS晶体管632)，其源极和衬底与地相连。在步骤908中，在一对时钟信号CLKP和CKLN的控制下，第二晶体管和第三晶体管接收交替接收源电流。

因此，本发明的实施例提供了一种分频器，它包括第一锁存电路820和与其相连的第二锁存电路830。第二锁存电路830可与第一锁存电路820相同。第一锁存电路820包括第一级601，第二级602和第三级603。第一级601(如PMOS晶体管610)产生源电流I_PRES。PMOS晶体管610的源极和衬底均与源电压V_DD相连。

第二级602连接在第一级601和第三级之间，接收一对输入信号DN和DP，且产生一对输出信号QN和QP。第二级602根据源电流I_PRES产生输出信号QN和QP的电压振幅。第三级603(如NMOS晶体管630和632)接收时钟信号CLKP和CLKN。NMOS晶体管630经由一对源极相连的晶体管(如NMOS晶体管620和622)接收源电流I_PRES。NMOS晶体管632经由交叉相连的晶体管(如NMOS晶体管621和623)接收源电流I_PRES。时钟信号CLKN和CLKP分别控制NMOS晶体管630和632。NMOS晶体管630和632的源极和衬底均与地相连。

上文具体实施方式和附图仅为本发明之常用实施例。显然，在不脱离后附权利要求书所界定的本发明精神和保护范围的前提下可以有各种增补、修改和替换。本领域技术人员应该理解，本发明在实际应用中可根据具体的环境和工作要求在不背离发明准则的前提下在形式、结构、布局、比例、材料、元素、组件及其它方面有所变化。因此，在此披露之实施例仅用于说明而非限制，本发明之范围由后附权利要求及其合法等同物界定，而不限于此前之描述。

Claims

1.一种分频器，其特征在于，所述分频器包括：

第一锁存电路；以及

与第一锁存电路相连的第二锁存电路，每个锁存电路包括：

产生源电流的第一级，所述第一级包括第一晶体管，其源极和衬底与源电压相连；

接收一对输入信号并产生一对输出信号的第二级；以及

接收所述源电流和一对时钟信号的第三级，所述第三级包括由所述时钟信号控制的多个晶体管，每个晶体管的源极和衬底与地相连，其中第二级连接在第一级与第三级之间，所述源电流从所述第一级经由所述第二级流至所述第三级。

2.根据权利要求1所述的分频器，其特征在于，所述第一级中的第一晶体管包括p沟道金属氧化半导体(PMOS)晶体管。

3.根据权利要求1所述的分频器，其特征在于，所述第三级中的每个晶体管包括n沟道金属氧化半导体(NMOS)晶体管。

4.根据权利要求1所述的分频器，其特征在于，所述第二级包括相并联的第一子电路和第二子电路。

5.根据权利要求4所述的分频器，其特征在于，所述第一子电路包括一对源极相连的晶体管用于接收所述输入信号，所述第二子电路包括一对交叉相连的晶体管用于产生所述输出信号。

6.根据权利要求5所述的分频器，其特征在于，所述源极相连的晶体管和所述交叉相连的晶体管的源极与第三级中的多个晶体管的漏极相连。

7.根据权利要求5所述的分频器，其特征在于，所述源极相连的晶体管的漏极与第一级中的第一晶体管的漏极相连。

8.根据权利要求1所述的分频器，其特征在于，还包括与第一锁存电路相连且控制所述第一晶体管的偏置电路。

9.根据权利要求1所述的分频器，其特征在于，电压控制振荡器与分频器相连并产生所述的时钟信号。

10.根据权利要求1所述的分频器，其特征在于，所述第三级中的晶体管包括第二晶体管和第三晶体管，所述时钟信号包括控制所述第二晶体管的第一时钟信号和控制所述第三晶体管的第二时钟信号，所述第一时钟信号与所述第二时钟信号互补，所述第二晶体管和所述第三晶体管交替获取所述源电流。

11.根据权利要求1所述的分频器，其特征在于，所述第一锁存电路的输出信号作为所述第二锁存电路的输入信号，所述第二锁存电路的输出信号作为所述第一锁存电路的输入信号。

12.根据权利要求1所述的分频器，其特征在于，所述输出信号的电压振幅基于所述源电流产生。

13.一种分频方法，其特征在于，包括：

第一级的第一晶体管产生源电流，其源极和衬底与源电压相连；

时钟信号控制第三级的第二晶体管，其源极和衬底与地相连；

所述时钟信号的互补信号控制所述第三级的第三晶体管，其源极和衬底与地相连；以及

所述第二晶体管和所述第三晶体管从所述第一晶体管经由第二级交替获取所述源电流，所述第二级连接在所述第一级和所述第三级之间并用于接收一对输入信号以及产生一对输出信号。

14.根据权利要求13所述的分频方法，其特征在于，所述第一晶体管包括p沟道金属氧化半导体(PMOS)晶体管。

15.根据权利要求13所述的分频方法，其特征在于，所述第二晶体管和所述第三晶体管包括n沟道金属氧化半导体(NMOS)晶体管。

16.根据权利要求13所述的分频方法，其特征在于，还包括：

所述第二晶体管经由所述第二级的一对源极相连的晶体管接收所述源电流；以及

所述第三晶体管经由所述第二级的一对交叉相连的晶体管接收所述源电流。

17.根据权利要求16所述的分频方法，其特征在于，所述源极相连的晶体管和所述交叉相连的晶体管的源极与所述第二晶体管和所述第三晶体管的漏极相连。

18.根据权利要求16所述的分频方法，其特征在于，所述源极相连的晶体管的漏极与所述第一晶体管的漏极相连。

19.一种锁存电路，其特征在于，所述锁存电路包括：

接收输入信号并产生所述锁存电路的输出信号的第二级，所述第二级根据所述源电流控制所述输出信号的电压振幅；以及

接收第一时钟信号的第三级，所述第三级包括第二晶体管，其源极和衬底与地相连，所述第二级连接在所述第一级和第三级之间，所述源电流从所述第一级经由所述第二级流至所述第三级。

20.根据权利要求19所述的锁存电路，其特征在于，所述第一级中的第一晶体管包括p沟道金属氧化半导体(PMOS)晶体管。

21.根据权利要求19所述的锁存电路，其特征在于，所述第三级中的第二晶体管包括n沟道金属氧化半导体(NMOS)晶体管。

22.根据权利要求19所述的锁存电路，其特征在于，所述第二级包括相并联的第一子电路和第二子电路。

23.根据权利要求22所述的锁存电路，其特征在于，所述第一子电路包括一对源极相连的晶体管用于接收所述输入信号，所述第二子电路包括一对交叉相连的晶体管用于产生所述输出信号。

24.根据权利要求23所述的锁存电路，其特征在于，所述源极相连的晶体管和所述交叉相连的晶体管的源极与所述第二晶体管的漏极相连。

25.根据权利要求23所述的锁存电路，其特征在于，所述源极相连的晶体管的漏极与第一级中的第一晶体管的漏极相连。

26.根据权利要求19所述的锁存电路，其特征在于，所述第三级还包括第三晶体管，并接收与所述第一时钟信号互补的第二时钟信号，所述第一时钟信号和所述第二时钟信号分别控制所述第二晶体管和所述第三晶体管，所述第二晶体管和所述第三晶体管交替获取所述源电流。