JP7181470B2 - 加算回路、受信回路及び集積回路 - Google Patents

加算回路、受信回路及び集積回路 Download PDF

Info

Publication number
JP7181470B2
JP7181470B2 JP2019570225A JP2019570225A JP7181470B2 JP 7181470 B2 JP7181470 B2 JP 7181470B2 JP 2019570225 A JP2019570225 A JP 2019570225A JP 2019570225 A JP2019570225 A JP 2019570225A JP 7181470 B2 JP7181470 B2 JP 7181470B2
Authority
JP
Japan
Prior art keywords
node
circuit
potential
current source
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019570225A
Other languages
English (en)
Other versions
JPWO2019155582A1 (ja
Inventor
英樹 加納
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Publication of JPWO2019155582A1 publication Critical patent/JPWO2019155582A1/ja
Application granted granted Critical
Publication of JP7181470B2 publication Critical patent/JP7181470B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H03F3/45192—Folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/083—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers
    • H03F1/086—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers with FET's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/513—Indexing scheme relating to amplifiers the amplifier being made for low supply voltages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45316—Indexing scheme relating to differential amplifiers the AAC comprising one or more discrete inductive elements or coils
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03878—Line equalisers; line build-out devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)
  • Dc Digital Transmission (AREA)

Description

本発明は、加算回路、受信回路及び集積回路に関する。
シリアライザ／デシリアライザ（ＳｅｒＤｅｓ：Serializer/De-serializer）のデシリアライザの受信回路のフロントエンド部等において、差動対を用いた増幅回路や加算回路が使用されている。これら増幅回路や加算回路は、ＣＭＯＳテクノロジの微細化等による電源電圧の低電圧化が進んでいる。また、信号振幅レベルの多値化のため、２値のＮＲＺ（Non-Return Zero）信号ではなく、ＰＡＭ４（Pulse Amplitude Modulation 4）と呼ばれる４値のパルス振幅変調信号を送受信する回路がある。４値のＰＡＭ４信号では、各値に対応する信号振幅レベルの間隔は等間隔であることが望ましい。
しかし、ＰＡＭ４信号を受信する受信回路において、増幅回路における差動対のトランジスタが非線形性を有すると、信号振幅レベルが大きい値“００ｂ”（ｂはバイナリ表記であることを示す）や値“１１ｂ”のときにゲインが抑圧されて信号振幅が目減りしてしまう。これにより、ＰＡＭ４信号におけるアイ（ｅｙｅ）開口部の大きさが変わってしまうため、良好な受信精度を得るには、受信回路の増幅回路におけるゲイン特性に高い線形性が要求される。ゲイン特性が線形性を示す領域を広げるためには、電源電圧を上げる必要がある。また、出力電圧範囲を広げるために増幅回路における負荷抵抗や定電流を増やすことが考えられるが、Ｎｃｈ差動対の場合には出力コモン電圧が下がりトランジスタが動作しなくなるおそれがあるので電源電圧を上げる必要がある。
米国特許第８８７２５８６号明細書 米国特許第７８４８７２４号明細書 米国特許第７３０１４０１号明細書
本発明の目的は、低電圧化と線形性の両立を図ることができる受信回路の加算回路を提供することにある。
加算回路の一態様は、第１電位が供給される電源線に接続された第１電流源と、第１電流源と第１ノード及び第３ノードとの間に接続され、差動入力信号を受ける差動入力回路と、第１電位とは異なる第２電位が供給される電源線と第１ノード及び第３ノードとの間に接続された第２電流源と、第１電位が供給される電源線と第２ノード及び第４ノードとの間に接続され、差動入力信号に基づいて差動出力信号を生成する負荷回路と、ドレインが第２ノードに接続された第１トランジスタと、ドレインが第４ノードに接続された第２トランジスタと、第１ノードと第１トランジスタのソースとの間に接続された第１インダクタ回路と、第３ノードと第２トランジスタのソースとの間に接続された第２インダクタ回路と、第２電位が供給される電源線と第１ノードとの間に接続され、制御入力に応じて電流量が変化する第３電流源と、第２電位が供給される電源線と第３ノードとの間に接続され、制御入力に応じて電流量が変化する第４電流源とを有する。
本発明によれば、低電圧化と線形性の両立を図ることができる受信回路の加算回路を提供することができる。
図１は、本発明の実施形態における増幅回路の構成例を示す図である。 図２は、本実施形態における増幅回路の動作を説明する図である。 図３は、本実施形態における増幅回路のゲイン特性の例を示す図である。 図４は、本実施形態における増幅回路の他の構成例を示す図である。 図５は、本実施形態における加算回路の構成例を示す図である。 図６は、本実施形態における加算回路の他の構成例を示す図である。 図７は、本実施形態における加算回路の他の構成例を示す図である。 図８は、本実施形態における集積回路の構成例を示す図である。 図９Ａは、本実施形態における低周波イコライザの構成例を示す図である。 図９Ｂは、図９Ａに示す低周波イコライザの特性を説明する図である。 図９Ｃは、図９Ａに示す低周波イコライザの特性を説明する図である。 図９Ｄは、図９Ａに示す低周波イコライザの特性を説明する図である。 図１０Ａは、本実施形態における高周波イコライザの構成例を示す図である。 図１０Ｂは、図１０Ａに示す高周波イコライザの特性を説明する図である。 図１０Ｃは、図１０Ａに示す高周波イコライザの特性を説明する図である。 図１０Ｄは、図１０Ａに示す高周波イコライザの特性を説明する図である。 図１１は、本実施形態における増幅回路の他の構成例を示す図である。 図１２は、本実施形態における増幅回路の他の構成例を示す図である。 図１３は、本実施形態における加算回路の他の構成例を示す図である。 図１４は、本実施形態における加算回路の他の構成例を示す図である。 図１５は、本実施形態における加算回路の他の構成例を示す図である。
以下、本発明の実施形態を図面に基づいて説明する。
本発明の一実施形態における増幅回路について説明する。図１は、本実施形態における増幅回路の構成例を示す図である。本実施形態における増幅回路は、折返し増幅回路（folded cascode 増幅回路）である。本実施形態における増幅回路は、Ｐチャネル型トランジスタＴＲ１１、ＴＲ１２、Ｎチャネル型トランジスタＴＲ１３、ＴＲ１４、電流源ＩＳ１１、ＩＳ１２、ＩＳ１３、抵抗Ｒ１１、Ｒ１２、及びインダクタＬ１１、Ｌ１２、Ｌ１３、Ｌ１４を有する。
Ｐチャネル型トランジスタＴＲ１１は、ソースが電流源ＩＳ１１に接続され、ゲートが差動入力信号の一方の信号ＩＮＭが入力される入力端子に接続され、ドレインが電流源ＩＳ１２に接続される。また、Ｐチャネル型トランジスタＴＲ１２は、ソースが電流源ＩＳ１１に接続され、ゲートが差動入力信号の他方の信号ＩＮＰが入力される入力端子に接続され、ドレインが電流源ＩＳ１３に接続される。
電流源ＩＳ１１は、電流量Ｉ０の電流源であり、第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続される。また、電流源ＩＳ１２、ＩＳ１３は、例えば電流量（３／４）Ｉ０の電流源であり、第２電位（電源電圧における低電位ＶＳＳ）が供給される電源線に接続される。電流源ＩＳ１１、ＩＳ１２、ＩＳ１３は、例えばＭＯＳトランジスタにより実現される。
抵抗Ｒ１１は負荷抵抗であり、一端が第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続され、他端がインダクタＬ１１を介してＮチャネル型トランジスタＴＲ１３のドレインに接続される。また、抵抗Ｒ１２は負荷抵抗であり、一端が第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続され、他端がインダクタＬ１２を介してＮチャネル型トランジスタＴＲ１４のドレインに接続される。
インダクタＬ１１とＮチャネル型トランジスタＴＲ１３のドレインとの接続点（出力ノード）が差動出力信号の一方の信号ＯＵＴＰを出力する出力端子に接続される。また、インダクタＬ１２とＮチャネル型トランジスタＴＲ１４のドレインとの接続点（出力ノード）が差動出力信号の他方の信号ＯＵＴＭを出力する出力端子に接続される。なお、Ｎチャネル型トランジスタＴＲ１３、ＴＲ１４のゲートには、ＡＣ（交流）的にはグランドであるが、ＤＣ（直流）的には所定の値を有するバイアス電圧が印加されている。
インダクタＬ１３は、一端がＰチャネル型トランジスタＴＲ１１と電流源ＩＳ１２との接続点（折返しノード）に接続され、他端がＮチャネル型トランジスタＴＲ１３のソースに接続される。また、インダクタＬ１４は、一端がＰチャネル型トランジスタＴＲ１２と電流源ＩＳ１３との接続点（折返しノード）に接続され、他端がＮチャネル型トランジスタＴＲ１４のソースに接続される。
すなわち、図１に示す増幅回路は、一対の差動入力を受ける差動入力回路としてのトランジスタＴＲ１１、ＴＲ１２が、第１電位を供給する電源線に接続された電流源ＩＳ１１と折返しノードとの間に接続される。また、電流源ＩＳ１２、ＩＳ１３が、折返しノードと第２電位を供給する電源線との間に接続される。また、負荷回路としての抵抗Ｒ１１、Ｒ１２及びインダクタＬ１１、Ｌ１２が、第１電位を供給する電源線と一対の差動出力を出力する出力ノードとの間に接続され、インダクタＬ１３、Ｌ１４及びトランジスタＴＲ１３、ＴＲ１４が折返しノードと出力ノードとの間に接続される。
ここで、Ｐチャネル型トランジスタＴＲ１１、ＴＲ１２による差動対の出力電流は、出力可能な振幅範囲（フル振幅）の半分の範囲で線形性を示すものとする。なお、出力可能な振幅範囲（フル振幅）とは、電流の直流成分をＩｄｃ（＞０）とした場合、電流０を最小値とし電流２Ｉｄｃを最大値とする範囲である。電流源の電流をＩ０とした場合、差動対の片側のトランジスタに流れる電流値が電流０を最小値とし電流Ｉ０を最大値とする範囲（１／２）Ｉ０±（１／２）Ｉ０（第１項が直流成分（ＤＣ成分）、第２項が交流成分（ＡＣ成分）を表す）である。
そこで、本実施形態では、入力差動対からの出力電流が線形性を示す、出力可能な振幅範囲（フル振幅）の半分の範囲で駆動するようにし、図１に示すように構成することで、線形性を示す±（１／４）Ｉ０の電流幅で駆動される。すなわち、入力差動対の電流ＩＤＭ、ＩＤＰは、（１／２）Ｉ０±（１／４）Ｉ０の範囲となる。そして、交流電流を折返して負荷抵抗である抵抗Ｒ１１、Ｒ１２に流す。折返し電流源の電流が（３／４）Ｉ０であり、ＤＣ成分は引いた値が折返され、ＡＣ成分に関しては絶対値はそのままで符号が逆になって折返されるため、増幅回路の出力電流ＩＬＰ、ＩＬＭとして（１／４）Ｉ０±（１／４）Ｉ０の範囲で駆動することができ、第１項のＤＣ電流成分と第２項のＡＣ電流成分が等しくフル振幅での出力を実現することができる。
また、電流源ＩＳ１２、ＩＳ１３が接続する折返しノードは寄生容量が大きく、高周波での駆動が困難となり、帯域が落ちてしまう。そこで、本実施形態では、折返しノードにインダクタＬ１３、Ｌ１４を挿入して容量分離を図り、高周波信号の増幅を可能にしている。すなわち、図２に示すように、折返しノードには寄生容量ＣＦ及びＣＣが接続されるが、折返しノードにインダクタＬ１３、Ｌ１４を挿入することで寄生容量ＣＦ及びＣＣが分離できる。また、ノードｎｃｎ、ｎｃｐはトランジスタＴＲ１３、ＴＲ１４のゲートバイアスから電圧が決定するが、インダクタＬ１３、Ｌ１４と容量ＣＦとで並列共振回路となるようにインダクタＬ１３、Ｌ１４のインダクタンス値を設定することで、ノードｎｆｎ、ｎｆｐが共振ノードとなってハイインピーダンスとなり、寄生容量を打ち消すことができる。さらには、インダクタＬ１３、Ｌ１４を流れる電流により逆起電力が発生し、トランジスタＴＲ１３、ＴＲ１４のソース電圧をブーストする効果が得られる。
図３に、本実施形態における増幅回路のゲイン特性の例を示す。図３において、横軸は周波数であり、縦軸はゲインである。また、実線で示すゲイン特性Ｌ３１が本実施形態における増幅回路のゲイン特性を示し、破線で示すゲイン特性Ｌ３２が従来の増幅回路のゲイン特性を示している。本実施形態によれば、従来よりも高い周波数まで線形のゲイン特性を示しており、電源電圧を上げることなく、ゲイン特性の線形性が向上している。例えば、折返しノードの寄生容量の容量値Ｃが１００ｆＦ～３００ｆＦであり、インダクタＬ１３、Ｌ１４のインダクタンス値Ｌがレイアウトサイズの制約等により０．２ｎＨ～０．８ｎＨである場合、共振周波数ｆ＝１／（２π（ＬＣ）０．５）に基づいて１０ＧＨｚ～３６ＧＨｚのＰＡＭ４信号（データレートで２０Ｇｂｓ～７２Ｇｂｓ）に対応することが可能となる。
以上のように本実施形態によれば、折返し増幅回路の折返しノードにインダクタを挿入することで、高周波信号を増幅する受信回路の増幅回路において、低電圧化と線形性との両立を図ることができ、良好な受信精度を得ることが可能となる。
なお、前述した説明では、折返しノードと出力ノードとの間にインダクタＬ１３、Ｌ１４を接続するようにしているが、図１１に示すように折返しノードと電流源ＩＳ１２、ＩＳ１３との間にインダクタＬ１５、Ｌ１６を接続するようにしても良い。図１１は、本実施形態における増幅回路の他の構成例を示す図である。図１１において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
図１１に示す増幅回路において、Ｐチャネル型トランジスタＴＲ１１のドレインが、インダクタＬ１５を介して電流源ＩＳ１２に接続され、Ｐチャネル型トランジスタＴＲ１２のドレインが、インダクタＬ１６を介して電流源ＩＳ１３に接続される。また、Ｎチャネル型トランジスタＴＲ１３のソースが、Ｐチャネル型トランジスタＴＲ１１とインダクタＬ１５との接続点（折返しノード）に接続され、Ｎチャネル型トランジスタＴＲ１４のソースが、Ｐチャネル型トランジスタＴＲ１２とインダクタＬ１６との接続点（折返しノード）に接続される。
すなわち、図１１に示す増幅回路は、差動入力を受ける差動入力回路としてのトランジスタＴＲ１１、ＴＲ１２が、第１電位を供給する電源線に接続された電流源ＩＳ１１と折返しノードとの間に接続される。また、電流源ＩＳ１２、ＩＳ１３が、折返しノードと第２電位を供給する電源線との間に接続される。また、負荷回路としての抵抗Ｒ１１、Ｒ１２及びインダクタＬ１１、Ｌ１２が、第１電位を供給する電源線と折返しノードとの間に接続され、インダクタＬ１５、Ｌ１６が折返しノードと電流源ＩＳ１２、ＩＳ１３との間に接続される。
図１１に示すように構成した増幅回路においても、インダクタＬ１５、Ｌ１６のインダクタンス値を適切に設定することで、インダクタＬ１５、Ｌ１６と折返しノードの寄生容量とで並列共振回路を構成することができ、図１に示した増幅回路と同様の効果を得ることができる。
また、前述した説明では、差動入力を受けるトランジスタにＰチャネル型トランジスタを用いた増幅回路を一例として示したが、図４に示すように差動入力を受けるトランジスタにＮチャネル型トランジスタを用いる構成も可能であり、同様の効果が得られる。図４は、本実施形態における増幅回路の他の構成例を示す図である。
図４に示す増幅回路は、Ｎチャネル型トランジスタＴＲ２１、ＴＲ２２、Ｐチャネル型トランジスタＴＲ２３、ＴＲ２４、電流源ＩＳ２１、ＩＳ２２、ＩＳ２３、抵抗Ｒ２１、Ｒ２２、及びインダクタＬ２１、Ｌ２２、Ｌ２３、Ｌ２４を有する。
Ｎチャネル型トランジスタＴＲ２１は、ソースが電流源ＩＳ２１に接続され、ゲートが差動入力信号の一方の信号ＩＮＭが入力される入力端子に接続され、ドレインが電流源ＩＳ２２に接続される。また、Ｎチャネル型トランジスタＴＲ２２は、ソースが電流源ＩＳ２１に接続され、ゲートが差動入力信号の他方の信号ＩＮＰが入力される入力端子に接続され、ドレインが電流源ＩＳ２３に接続される。
電流源ＩＳ２１は、電流量Ｉ０の電流源であり、第１電位（電源電圧における低電位ＶＳＳ）が供給される電源線に接続される。また、電流源ＩＳ２２、ＩＳ２３は、電流量（３／４）Ｉ０の電流源であり、第２電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続される。電流源ＩＳ２１、ＩＳ２２、ＩＳ２３は、例えばＭＯＳトランジスタにより実現される。
抵抗Ｒ２１は負荷抵抗であり、一端が第１電位（電源電圧における低電位ＶＳＳ）が供給される電源線に接続され、他端がインダクタＬ２１を介してＰチャネル型トランジスタＴＲ２３のドレインに接続される。また、抵抗Ｒ２２は負荷抵抗であり、一端が第１電位（電源電圧における低電位ＶＳＳ）が供給される電源線に接続され、他端がインダクタＬ２２を介してＰチャネル型トランジスタＴＲ２４のドレインに接続される。
インダクタＬ２１とＰチャネル型トランジスタＴＲ２３のドレインとの接続点（出力ノード）が差動出力信号の一方の信号ＯＵＴＰを出力する出力端子に接続される。また、インダクタＬ２２とＰチャネル型トランジスタＴＲ２４のドレインとの接続点（出力ノード）が差動出力信号の他方の信号ＯＵＴＭを出力する出力端子に接続される。なお、Ｐチャネル型トランジスタＴＲ２３、ＴＲ２４のゲートには、ＡＣ（交流）的にはグランドであるが、ＤＣ（直流）的には所定の値を有するバイアス電圧が印加されている。
インダクタＬ２３は、一端がＮチャネル型トランジスタＴＲ２１と電流源ＩＳ２２との接続点（折返しノード）に接続され、他端がＰチャネル型トランジスタＴＲ２３のソースに接続される。また、インダクタＬ２４は、一端がＮチャネル型トランジスタＴＲ２２と電流源ＩＳ２３との接続点（折返しノード）に接続され、他端がＰチャネル型トランジスタＴＲ２４のソースに接続される。
すなわち、図４に示す増幅回路は、一対の差動入力を受ける差動入力回路としてのトランジスタＴＲ２１、ＴＲ２２が、第１電位を供給する電源線に接続された電流源ＩＳ２１と折返しノードとの間に接続される。また、電流源ＩＳ２２、ＩＳ２３が、折返しノードと第２電位を供給する電源線との間に接続される。また、負荷回路としての抵抗Ｒ２１、Ｒ２２及びインダクタＬ２１、Ｌ２２が、第１電位を供給する電源線と一対の差動出力を出力する出力ノードとの間に接続され、インダクタＬ２３、Ｌ２４及びトランジスタＴＲ２３、ＴＲ２４が折返しノードと出力ノードとの間に接続される。
また、図４に示した増幅回路では、折返しノードと出力ノードとの間にインダクタＬ２３、Ｌ２４を接続するようにしているが、図１２に示すように折返しノードと電流源ＩＳ２２、ＩＳ２３との間にインダクタＬ２５、Ｌ２６を接続するようにしても良い。図１２は、本実施形態における増幅回路の他の構成例を示す図である。図１２において、図４に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
図１２に示す増幅回路において、Ｎチャネル型トランジスタＴＲ２１のドレインが、インダクタＬ２５を介して電流源ＩＳ２２に接続され、Ｎチャネル型トランジスタＴＲ２２のドレインが、インダクタＬ２６を介して電流源ＩＳ２３に接続される。また、Ｐチャネル型トランジスタＴＲ２３のソースが、Ｎチャネル型トランジスタＴＲ２１とインダクタＬ２５との接続点（折返しノード）に接続され、Ｐチャネル型トランジスタＴＲ２４のソースが、Ｎチャネル型トランジスタＴＲ２２とインダクタＬ２６との接続点（折返しノード）に接続される。
すなわち、図１２に示す増幅回路は、差動入力を受ける差動入力回路としてのトランジスタＴＲ２１、ＴＲ２２が、第１電位を供給する電源線に接続された電流源ＩＳ２１と折返しノードとの間に接続される。また、電流源ＩＳ２２、ＩＳ２３が、折返しノードと第２電位を供給する電源線との間に接続される。また、負荷回路としての抵抗Ｒ２１、Ｒ２２及びインダクタＬ２１、Ｌ２２が、第１電位を供給する電源線と折返しノードとの間に接続され、インダクタＬ２５、Ｌ２６が折返しノードと電流源ＩＳ２２、ＩＳ２３との間に接続される。
図１２に示すように構成した増幅回路においても、インダクタＬ２５、Ｌ２６のインダクタンス値を適切に設定することで、インダクタＬ２５、Ｌ２６と折返しノードの寄生容量とで並列共振回路を構成することができ、図４に示した増幅回路と同様の効果を得ることができる。
次に、本発明の一実施形態における加算回路について説明する。図５は、本実施形態における加算回路の構成例を示す図である。本実施形態における加算回路は、折返し増幅回路（folded cascode 増幅回路）を利用した加算回路である。本実施形態における加算回路は、例えば受信回路のＤＦＥ（Decision Feedback Equalizer）に使用され、入力される信号にフィードバック信号を加算して出力する。
本実施形態における加算回路は、Ｐチャネル型トランジスタＴＲ３１、ＴＲ３２、Ｎチャネル型トランジスタＴＲ３３、ＴＲ３４、電流源ＩＳ３１、ＩＳ３２、ＩＳ３３、ＩＳ３４、ＩＳ３５、抵抗Ｒ３１、Ｒ３２、及びインダクタＬ３１、Ｌ３２、Ｌ３３、Ｌ３４を有する。
Ｐチャネル型トランジスタＴＲ３１は、ソースが電流源ＩＳ３１に接続され、ゲートが差動入力信号の一方の信号ＩＮＭが入力される入力端子に接続され、ドレインが電流源ＩＳ３２に接続される。また、Ｐチャネル型トランジスタＴＲ３２は、ソースが電流源ＩＳ３１に接続され、ゲートが差動入力信号の他方の信号ＩＮＰが入力される入力端子に接続され、ドレインが電流源ＩＳ３３に接続される。
電流源ＩＳ３１は、電流量Ｉ０の電流源であり、第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続される。また、電流源ＩＳ３２、ＩＳ３３は、電流量Ｉｈの電流源であり、第２電位（電源電圧における低電位ＶＳＳ）が供給される電源線に接続される。電流源ＩＳ３１、ＩＳ３２、ＩＳ３３は、例えばＭＯＳトランジスタにより実現される。
抵抗Ｒ３１は負荷抵抗であり、一端が第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続され、他端がインダクタＬ３１を介してＮチャネル型トランジスタＴＲ３３のドレインに接続される。また、抵抗Ｒ３２は負荷抵抗であり、一端が第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続され、他端がインダクタＬ３２を介してＮチャネル型トランジスタＴＲ３４のドレインに接続される。
インダクタＬ３１とＮチャネル型トランジスタＴＲ３３のドレインとの接続点（出力ノード）が差動出力信号の一方の信号ＯＵＴＰを出力する出力端子に接続される。また、インダクタＬ３２とＮチャネル型トランジスタＴＲ３４のドレインとの接続点（出力ノード）が差動出力信号の他方の信号ＯＵＴＭを出力する出力端子に接続される。なお、Ｎチャネル型トランジスタＴＲ３３、ＴＲ３４のゲートには、ＡＣ（交流）的にはグランドであるが、ＤＣ（直流）的には所定の値を有するバイアス電圧が印加されている。
インダクタＬ３３は、一端がＰチャネル型トランジスタＴＲ３１と電流源ＩＳ３２との接続点（折返しノード）に接続され、他端がＮチャネル型トランジスタＴＲ３３のソースに接続される。また、インダクタＬ３４は、一端がＰチャネル型トランジスタＴＲ３２と電流源ＩＳ３３との接続点（折返しノード）に接続され、他端がＮチャネル型トランジスタＴＲ３４のソースに接続される。
電流源ＩＳ３４は、電流量ＩＦＢＰの電流源であり、Ｐチャネル型トランジスタＴＲ３１と電流源ＩＳ３２との接続点（折返しノード）と、第２電位（電源電圧における低電位ＶＳＳ）が供給される電源線との間に接続される。また、電流源ＩＳ３５は、電流量ＩＦＢＭの電流源であり、Ｐチャネル型トランジスタＴＲ３２と電流源ＩＳ３３との接続点（折返しノード）と、第２電位（電源電圧における低電位ＶＳＳ）が供給される電源線との間に接続される。なお、電流源ＩＳ３４の電流量ＩＦＢＰ、及び電流源ＩＳ３５の電流量ＩＦＢＭは可変であり、ＤＦＥの入力データ判定結果に応じて図示しない制御入力によって制御される。
すなわち、図５に示す加算回路は、一対の差動入力を受ける差動入力回路としてのトランジスタＴＲ３１、ＴＲ３２が、第１電位を供給する電源線に接続された電流源ＩＳ３１と折返しノードとの間に接続される。また、電流源ＩＳ３２、ＩＳ３３が、折返しノードと第２電位を供給する電源線との間に接続される。また、負荷回路としての抵抗Ｒ３１、Ｒ３２及びインダクタＬ３１、Ｌ３２が、第１電位を供給する電源線と一対の差動出力を出力する出力ノードとの間に接続され、インダクタＬ３３、Ｌ３４及びトランジスタＴＲ３３、ＴＲ３４が折返しノードと出力ノードとの間に接続される。また、制御入力（フィードバック信号）により電流量が制御される電流源ＩＳ３４、ＩＳ３５が、折返しノードと第２電位を供給する電源線との間に接続される。
差動対を用いた一般的な加算回路では、フィードバック信号に応じた電流が０であっても一定の電流が負荷抵抗に流れるため、差動対からの出力電流は出力可能な範囲の一部に限定されてしまう。それに対して、本実施形態における加算回路は、折返し増幅回路を利用することで、差動対からの出力電流はフィードバック信号に応じた電流の制限なく、出力可能な範囲の全体での出力が可能となる。
図５に示した加算回路における各電流の値の範囲を以下に示す。
Ｉｈ＝（３／４）Ｉ０－（１／２）ＩＦＢ０
ＩＤＰ、ＩＤＭ＝（１／２）Ｉ０±（１／４）ＩＡＣ
ＩＦＢＰ、ＩＦＢＭ＝（１／２）ＩＦＢ０±（１／２）ＩＦＢ
折返し電流のＤＣ成分はＩｈ＋ＩＦＢＰ／ＦＢＭ＝（３／４）Ｉ０
ＩＬＰ、ＩＬＭ＝（１／４）Ｉ０±（１／４）ＩＡＣ±（１／２）ＩＦＢ
なお、ＩＦＢ０は電流源ＩＳ３４、ＩＳ３５における電流の直流成分（ＤＣ成分）であり、ＩＡＣは出力電流の交流成分（ＡＣ成分）であり、ＩＦＢは電流源ＩＳ３４、ＩＳ３５における電流のうちの制御入力に応じて制御される交流成分（ＡＣ成分）である。
このように、差動対電流源はＩ０で、折返しの直流電流は差動合計で（３／２）Ｉ０で、負荷抵抗に（１／２）Ｉ０の直流電流を流す。上式は差動対の半回路に流れる電流を示す式であり、第１項がＤＣ電流を示す。これにより、フィードバック信号が０である場合にフィードバックに係る直流電流が負荷に流れないため、差動対における出力可能な範囲の全体での出力が可能となる。また、前述した増幅回路と同様に、折返しノードにインダクタＬ３３、Ｌ３４を挿入することで高周波信号に対応可能である。
なお、図５に示した加算回路では、折返しノードと出力ノードとの間にインダクタＬ３３、Ｌ３４を接続するようにしているが、図１３に示すように折返しノードと電流源ＩＳ３２、ＩＳ３３との間にインダクタＬ３５、Ｌ３６を接続するようにしても良い。図１３は、本実施形態における加算回路の他の構成例を示す図である。図１３において、図５に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
図１３に示す加算回路において、Ｐチャネル型トランジスタＴＲ３１のドレインが、インダクタＬ３５を介して電流源ＩＳ３２に接続され、Ｐチャネル型トランジスタＴＲ３２のドレインが、インダクタＬ３６を介して電流源ＩＳ３３に接続される。Ｎチャネル型トランジスタＴＲ３３のソースが、Ｐチャネル型トランジスタＴＲ３１とインダクタＬ３５との接続点（折返しノード）に接続され、Ｎチャネル型トランジスタＴＲ３４のソースが、Ｐチャネル型トランジスタＴＲ３２とインダクタＬ３６との接続点（折返しノード）に接続される。また、電流源ＩＳ３４は、Ｐチャネル型トランジスタＴＲ３１とインダクタＬ３５との接続点（折返しノード）と、第２電位が供給される電源線との間に接続される。電流源ＩＳ３５は、Ｐチャネル型トランジスタＴＲ３２とインダクタＬ３６との接続点（折返しノード）と、第２電位が供給される電源線との間に接続される。
すなわち、図１３に示す加算回路は、差動入力を受ける差動入力回路としてのトランジスタＴＲ３１、ＴＲ３２が、第１電位を供給する電源線に接続された電流源ＩＳ３１と折返しノードとの間に接続される。また、電流源ＩＳ３２、ＩＳ３３が、折返しノードと第２電位を供給する電源線との間に接続される。また、負荷回路としての抵抗Ｒ３１、Ｒ３２及びインダクタＬ３１、Ｌ３２が、第１電位を供給する電源線と折返しノードとの間に接続され、インダクタＬ３５、Ｌ３６が折返しノードと電流源ＩＳ３２、ＩＳ３３との間に接続される。また、制御入力（フィードバック信号）により電流量が制御される電流源ＩＳ３４、ＩＳ３５が、折返しノードと第２電位を供給する電源線との間に接続される。
図１３に示すように構成した加算回路においても、インダクタＬ３５、Ｌ３６と折返しノードの寄生容量とで並列共振回路を構成することができ、図５に示した加算回路と同様の効果を得ることができる。
図６は、本実施形態における加算回路の他の構成例を示す図である。図６に示す加算回路は、制御入力（フィードバック信号）に応じた電流を流す電流源ＩＳ３４、ＩＳ３５に替えて、電流源ＩＳ３６、ＩＳ３７、ＩＳ３８、ＩＳ３９を設けたものである。図６において、図５に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
電流源ＩＳ３６は、電流量ＩＦＢＭの電流源であり、Ｐチャネル型トランジスタＴＲ３１と電流源ＩＳ３２との接続点（折返しノード）と、第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線との間に接続され、電流源ＩＳ３７は、電流量（１／２）ＩＦＢ０の電流源であり、Ｐチャネル型トランジスタＴＲ３１と電流源ＩＳ３２との接続点（折返しノード）と、第２電位（電源電圧における低電位ＶＳＳ）が供給される電源線との間に接続される。また、電流源ＩＳ３８は、電流量ＩＦＢＰの電流源であり、Ｐチャネル型トランジスタＴＲ３２と電流源ＩＳ３３との接続点（折返しノード）と、第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線との間に接続され、電流源ＩＳ３９は、電流量（１／２）ＩＦＢ０の電流源であり、Ｐチャネル型トランジスタＴＲ３２と電流源ＩＳ３３との接続点（折返しノード）と、第２電位（電源電圧における低電位ＶＳＳ）が供給される電源線との間に接続される。なお、電流源ＩＳ３６の電流量ＩＦＢＭ、及び電流源ＩＳ３８の電流量ＩＦＢＰは可変であり、ＤＦＥの入力データ判定結果に応じて図示しない制御入力によって制御される。また、図６に示す構成において、電流Ｉｈは（３／４）Ｉ０である。
図６に示した加算回路では、電流源ＩＳ３６、ＩＳ３８が直流成分と交流成分を含む電流を流し、電流源ＩＳ３７、ＩＳ３９がその直流成分を流すことで、交流成分の電流のみが折返されるようにしている。負荷抵抗Ｒ３１、Ｒ３２に流れる電流は、前述した図５に示した加算回路と同様であり、同様の効果が得られる。
なお、図６に示した加算回路では、折返しノードと出力ノードとの間にインダクタＬ３３、Ｌ３４を接続するようにしているが、図１４に示すように折返しノードと電流源ＩＳ３２、ＩＳ３３との間にインダクタＬ３５、Ｌ３６を接続するようにしても良い。図１４は、本実施形態における加算回路の他の構成例を示す図である。図１４において、図６、図１３に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
図１４に示す加算回路において、電流源ＩＳ３６は、Ｐチャネル型トランジスタＴＲ３１とインダクタＬ３５との接続点（折返しノード）と、第１電位が供給される電源線との間に接続され、電流源ＩＳ３７は、Ｐチャネル型トランジスタＴＲ３１とインダクタＬ３５との接続点（折返しノード）と、第２電位が供給される電源線との間に接続される。また、電流源ＩＳ３８は、Ｐチャネル型トランジスタＴＲ３２とインダクタＬ３６との接続点（折返しノード）と、第１電位が供給される電源線との間に接続され、電流源ＩＳ３９は、Ｐチャネル型トランジスタＴＲ３２とインダクタＬ３６との接続点（折返しノード）と、第２電位が供給される電源線との間に接続される。図１４に示すように構成した加算回路においても、インダクタＬ３５、Ｌ３６と折返しノードの寄生容量とで並列共振回路を構成することができ、図６に示した加算回路と同様の効果を得ることができる。
また、前述した説明では、Ｐチャネル型トランジスタの差動対を用いた加算回路を一例として示したが、図７に示すようにＮチャネル型トランジスタの差動対を用いる構成も可能であり、同様の効果が得られる。図７は、本実施形態における加算回路の他の構成例を示す図である。
本実施形態における加算回路は、Ｎチャネル型トランジスタＴＲ４１、ＴＲ４２、Ｐチャネル型トランジスタＴＲ４３、ＴＲ４４、電流源ＩＳ４１、ＩＳ４２、ＩＳ４３、ＩＳ４４、ＩＳ４５、Ｉ４６、Ｉ４７、抵抗Ｒ４１、Ｒ４２、及びインダクタＬ４１、Ｌ４２、Ｌ４３、Ｌ４４を有する。
Ｎチャネル型トランジスタＴＲ４１は、ソースが電流源ＩＳ４１に接続され、ゲートが差動入力信号の一方の信号ＩＮＭが入力される入力端子に接続され、ドレインが電流源ＩＳ４２に接続される。また、Ｎチャネル型トランジスタＴＲ４２は、ソースが電流源ＩＳ４１に接続され、ゲートが差動入力信号の他方の信号ＩＮＰが入力される入力端子に接続され、ドレインが電流源ＩＳ４３に接続される。
電流源ＩＳ４１は、電流量Ｉ０の電流源であり、第１電位（電源電圧における低電位ＶＳＳ）が供給される電源線に接続される。また、電流源ＩＳ４２、ＩＳ４３は、電流量Ｉｈの電流源であり、第２電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続される。電流源ＩＳ４１、ＩＳ４２、ＩＳ４３は、例えばＭＯＳトランジスタにより実現される。
抵抗Ｒ４１は負荷抵抗であり、一端が第１電位（電源電圧における低電位ＶＳＳ）が供給される電源線に接続され、他端がインダクタＬ４１を介してＰチャネル型トランジスタＴＲ４３のドレインに接続される。また、抵抗Ｒ４２は負荷抵抗であり、一端が第１電位（電源電圧における低電位ＶＳＳ）が供給される電源線に接続され、他端がインダクタＬ４２を介してＰチャネル型トランジスタＴＲ４４のドレインに接続される。
インダクタＬ４１とＰチャネル型トランジスタＴＲ４３のドレインとの接続点（出力ノード）が差動出力信号の一方の信号ＯＵＴＰを出力する出力端子に接続される。また、インダクタＬ４２とＰチャネル型トランジスタＴＲ４４のドレインとの接続点（出力ノード）が差動出力信号の他方の信号ＯＵＴＭを出力する出力端子に接続される。なお、Ｐチャネル型トランジスタＴＲ４３、ＴＲ４４のゲートには、ＡＣ（交流）的にはグランドであるが、ＤＣ（直流）的には所定の値を有するバイアス電圧が印加されている。
インダクタＬ４３は、一端がＮチャネル型トランジスタＴＲ４１と電流源ＩＳ４２との接続点（折返しノード）に接続され、他端がＰチャネル型トランジスタＴＲ４３のソースに接続される。また、インダクタＬ４４は、一端がＮチャネル型トランジスタＴＲ４２と電流源ＩＳ４３との接続点（折返しノード）に接続され、他端がＰチャネル型トランジスタＴＲ４４のソースに接続される。
電流源ＩＳ４４は、電流量（１／２）ＩＦＢ０＋ＩＦＢＭの電流源であり、Ｎチャネル型トランジスタＴＲ４１と電流源ＩＳ４２との接続点（折返しノード）と、第１電位（電源電圧における低電位ＶＳＳ）が供給される電源線との間に接続され、電流源ＩＳ４５は、電流量（１／２）ＩＦＢ０の電流源であり、Ｎチャネル型トランジスタＴＲ４１と電流源ＩＳ４２との接続点（折返しノード）と、第２電位（電源電圧における高電位ＶＤＤ）が供給される電源線との間に接続される。また、電流源ＩＳ４６は、電流量（１／２）ＩＦＢ０＋ＩＦＢＰの電流源であり、Ｎチャネル型トランジスタＴＲ４２と電流源ＩＳ４３との接続点（折返しノード）と、第１電位（電源電圧における低電位ＶＳＳ）が供給される電源線との間に接続され、電流源ＩＳ４７は、電流量（１／２）ＩＦＢ０の電流源であり、Ｎチャネル型トランジスタＴＲ４２と電流源ＩＳ４３との接続点（折返しノード）と、第２電位（電源電圧における高電位ＶＤＤ）が供給される電源線との間に接続される。なお、電流源ＩＳ４４の電流量ＩＦＢＭ、及び電流源ＩＳ４６の電流量ＩＦＢＰは可変であり、図示しない制御入力によって制御される。
なお、図７に示した加算回路では、折返しノードと出力ノードとの間にインダクタＬ４３、Ｌ４４を接続するようにしているが、図１５に示すように折返しノードと電流源ＩＳ４２、ＩＳ４３との間にインダクタＬ４５、Ｌ４６を接続するようにしても良い。図１５は、本実施形態における加算回路の他の構成例を示す図である。図１５において、図７に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
図１５に示す加算回路において、Ｎチャネル型トランジスタＴＲ４１のドレインが、インダクタＬ４５を介して電流源ＩＳ４２に接続され、Ｎチャネル型トランジスタＴＲ４２のドレインが、インダクタＬ４６を介して電流源ＩＳ４３に接続される。Ｐチャネル型トランジスタＴＲ４３のソースが、Ｎチャネル型トランジスタＴＲ４１とインダクタＬ４５との接続点（折返しノード）に接続され、Ｐチャネル型トランジスタＴＲ４４のソースが、Ｎチャネル型トランジスタＴＲ４２とインダクタＬ４６との接続点（折返しノード）に接続される。
電流源ＩＳ４４は、Ｎチャネル型トランジスタＴＲ４１とインダクタＬ４５との接続点（折返しノード）と、第１電位が供給される電源線との間に接続され、電流源ＩＳ４５は、Ｎチャネル型トランジスタＴＲ４１とインダクタＬ４５との接続点（折返しノード）と、第２電位が供給される電源線との間に接続される。また、電流源ＩＳ４６は、Ｎチャネル型トランジスタＴＲ４２とインダクタＬ４６との接続点（折返しノード）と、第１電位が供給される電源線との間に接続され、電流源ＩＳ４７は、Ｎチャネル型トランジスタＴＲ４２とインダクタＬ４６との接続点（折返しノード）と、第２電位が供給される電源線との間に接続される。図１５に示すように構成した加算回路においても、インダクタＬ４５、Ｌ４６と折返しノードの寄生容量とで並列共振回路を構成することができ、図７に示した加算回路と同様の効果を得ることができる。
図８は、本実施形態における集積回路の構成例を示す図である。本実施形態における集積回路８０１は、４値のＰＡＭ４信号の入力シリアル信号をパラレル信号に変換するデシリアライザ回路の機能を有する受信回路８０２、及び受信回路８０２からのパラレル信号（データ）を受けて処理を行うロジック回路等の内部回路８０５を有する。受信回路８０２は、フロントエンド回路８０３及びクロック生成回路８０４を有する。フロントエンド回路８０３は、イコライザ回路（ＣＴＬＥ：Continuous Time Linear Equalizer）８１０、判定回路（ＤＦＥ）８２０、及びデマルチプレクサ８３０を有する。
イコライザ回路８１０は、前述した本実施形態における増幅回路を用いて構成され、可変ゲインアンプ（ＶＧＡ）８１１、高周波イコライザ（ＨＦ－ＣＴＬＥ）８１２、可変ゲインアンプ（ＶＧＡ）８１３、及び低周波イコライザ（ＬＦ－ＣＴＬＥ）８１４を有する。可変ゲインアンプ（ＶＧＡ）８１１は、伝送路等を介して伝送された差動の入力シリアル信号（ＰＡＭ４信号）ＲＸＩＮ，ＲＸＩＮＸを増幅する。高周波イコライザ（ＨＦ－ＣＴＬＥ）８１２は、伝送路で減衰される高周波成分を補償して回復する回路であり、可変ゲインアンプ（ＶＧＡ）８１１で増幅されたＰＡＭ４信号の高周波成分を補償する。可変ゲインアンプ（ＶＧＡ）８１３は、高周波イコライザ（ＨＦ－ＣＴＬＥ）８１２で高周波成分が補償されたＰＡＭ４信号を増幅する。低周波イコライザ（ＬＦ－ＣＴＬＥ）８１４は、伝送路で減衰される高周波成分を補償して回復する回路であり、可変ゲインアンプ（ＶＧＡ）８１３で増幅されたＰＡＭ４信号の低周波成分を減衰させる。
判定回路８２０は、加算回路８２１、比較回路８２２、８２３、８２４、デコーダ８２５、及びデジタルフィルタ８２６を有する。加算回路８２１は、前述した本実施形態における加算回路を用いて構成され、イコライザ回路８１０から出力されたＰＡＭ４信号に、デジタルフィルタ８２６から出力される制御入力（フィードバック信号）に応じた信号を加算して出力する。比較回路８２２、８２３、８２４は、加算回路８２１から出力される加算処理後のＰＡＭ４信号の値を判定するための比較回路である。比較回路８２２、８２３、８２４は互いに異なるしきい値を有し、例えば比較回路８２２は値“１１ｂ”と値“１０ｂ”との判定しきい値を有し、比較回路８２３は値“１０ｂ”と値“０１ｂ”との判定しきい値を有し、比較回路８２４は値“０１ｂ”と値“００ｂ”との判定しきい値を有する。
デコーダ８２５は、比較回路８２２～８２４の出力をデコードして、ＰＡＭ４信号の値（ＭＳＢ及びＬＳＢ）を決定し出力する。デジタルフィルタ８２６は、デコーダ８２５から出力されるＰＡＭ４信号の値（ＭＳＢ及びＬＳＢ）をフィルタ処理してフィードバック信号を生成し加算回路８２１に出力する。デマルチプレクサ８３０は、判定回路８２０の出力をパラレル信号ＲＸＯＵＴに変換して出力する。
クロック生成回路８０４は、フロントエンド回路８０３の出力等を参照してクロック信号を生成し、判定回路８２０等に供給する。受信回路８０２から出力されるパラレル信号ＲＸＯＵＴは、フリップフロップ８０６によって内部回路８０５に取り込まれ処理等が行われる。
図９Ａは、図８に示した低周波イコライザの構成例を示す図である。図９Ａに示すように、低周波イコライザは、折返し増幅回路９０１と、ローパスフィルタ９０３を有するフィードバック増幅回路９０２とを有する。折返し増幅回路９０１は、前述した本実施形態における増幅回路と同様に構成され、フィードバック増幅回路９０２の出力信号ＦＰ、ＦＭの入力がない場合に図９Ｂに示すようなゲイン特性を示す。折返し増幅回路９０１は、差動入力信号ＩＰ、ＩＭを受けて差動出力信号ＯＰ、ＯＭを出力する。また、折返し増幅回路９０１は、フィードバック増幅回路９０２の出力信号ＦＰ、ＦＭが入力される。
フィードバック増幅回路９０２は、折返し増幅回路９０１から出力される差動出力信号ＯＰ、ＯＭを内部のローパスフィルタ９０３を介して受ける。フィードバック増幅回路９０２は、図９Ｃに示すような特性を有しており、差動出力信号ＯＰ、ＯＭにおける低周波成分に基づいた出力信号ＦＰ、ＦＭを生成し出力する。
このようにローパスフィルタ９０３を有するフィードバック増幅回路９０２の出力信号ＦＰ、ＦＭで折返し増幅回路９０１にフィードバックをかけることで、折返し増幅回路９０１における低周波成分に対するゲインを減衰させる。これにより、折返し増幅回路９０１におけるゲイン特性は、図９Ｄに示すようになり、受信信号において、伝送路で減衰される高周波成分を補償することが可能となる。
図１０Ａは、図８に示した高周波イコライザの構成例を示す図である。図１０Ａに示すように、高周波イコライザは、前述した本実施形態における増幅回路と同様に構成され、さらに差動対のトランジスタのソース間に抵抗Ｒ１０１及び容量Ｃ１０１を有する。図１０Ａに示す高周波イコライザは、差動入力信号ＩＰ、ＩＭを受けて差動出力信号ＯＰ、ＯＭを出力する。
折返し増幅回路は、差動対のトランジスタのソース間の抵抗Ｒ１０１によって相互コンダクタンス（ｇｍ）が決まってしまい（ｇｍ＝１／Ｒ）、通常はｇｍ段だけでは図１０Ｂに示すようなゲイン特性を示し、負荷抵抗だけを見た場合には図１０Ｃに示すようなゲイン特性を示す。それに対して、図１０Ａに示すように、差動対のトランジスタのソース間に抵抗Ｒ１０１に対して並列に容量Ｃ１０１を接続することで、高周波では差動対のトランジスタのソースがショートされて相互コンダクタンス（ｇｍ）が高くなり、図１０Ｄに示すように高周波でのゲインが高くなる特性を示す。これにより、図１０Ａに示す高周波イコライザは、受信信号において、伝送路で減衰される高周波成分を補償することが可能となる。
また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明によれば、低電圧化と線形性の両立を図ることができる受信回路の増幅回路及び加算回路を提供することができる。

Claims (7)

  1. 第１電位が供給される電源線に接続された第１電流源と、
    前記第１電流源と第１ノード及び第３ノードとの間に接続され、差動入力信号を受ける差動入力回路と、
    前記第１電位とは異なる第２電位が供給される電源線と前記第１ノード及び前記第３ノードとの間に接続された第２電流源と、
    前記第１電位が供給される電源線と第２ノード及び第４ノードとの間に接続され、前記差動入力信号に基づいて差動出力信号を生成する負荷回路と、
    ドレインが前記第２ノードに接続された第１トランジスタと、
    ドレインが前記第４ノードに接続された第２トランジスタと、
    前記第１ノードと前記第１トランジスタのソースとの間に接続された第１インダクタ回路と、
    前記第３ノードと前記第２トランジスタのソースとの間に接続された第２インダクタ回路と、
    前記第２電位が供給される電源線と前記第１ノードとの間に接続され、制御入力に応じて電流量が変化する第３電流源と、
    前記第２電位が供給される電源線と前記第３ノードとの間に接続され、前記制御入力に応じて電流量が変化する第４電流源と
    を有することを特徴とする加算回路。
  2. 第１電位が供給される電源線に接続された第１電流源と、
    前記第１電流源と第１ノード及び第３ノードとの間に接続され、差動入力信号を受ける差動入力回路と、
    前記第１電位とは異なる第２電位が供給される電源線と前記第１ノード及び前記第３ノードとの間に接続された第２電流源と、
    前記第１電位が供給される電源線と第２ノード及び第４ノードとの間に接続され、前記差動入力信号に基づいて差動出力信号を生成する負荷回路と、
    ドレインが前記第２ノードに接続された第１トランジスタと、
    ドレインが前記第４ノードに接続された第２トランジスタと、
    前記第１ノードと前記第１トランジスタのソースとの間に接続された第１インダクタ回路と、
    前記第３ノードと前記第２トランジスタのソースとの間に接続された第２インダクタ回路と、
    前記第２電位が供給される電源線と前記第１ノードとの間に接続される第３電流源と、
    前記第１電位が供給される電源線と前記第１ノードとの間に接続され、制御入力に応じて電流量が変化する第４電流源と、
    前記第２電位が供給される電源線と前記第３ノードとの間に接続される第５電流源と、
    前記第１電位が供給される電源線と前記第３ノードとの間に接続され、前記制御入力に応じて電流量が変化する第６電流源と
    を有することを特徴とする加算回路。
  3. 前記第１ノードに係る寄生容量と前記第１インダクタ回路のインダクタとで並列共振回路を構成し、前記第３ノードに係る寄生容量と前記第２インダクタ回路のインダクタとで並列共振回路を構成することを特徴とする請求項１又は２記載の加算回路。
  4. 入力される差動入力信号を増幅して出力する増幅回路と、
    前記増幅回路により増幅された前記差動入力信号に、前に判定された値に応じた制御入力に基づく信号を加算する加算回路を有し、前記加算回路の出力から前記差動入力信号の値を判定する判定回路とを有し、
    前記加算回路は、
    第１電位が供給される電源線に接続された第１電流源と、
    前記第１電流源と第１ノード及び第３ノードとの間に接続され、前記差動入力信号を受ける差動入力回路と、
    前記第１電位とは異なる第２電位が供給される電源線と前記第１ノード及び前記第３ノードとの間に接続された第２電流源と、
    前記第１電位が供給される電源線と第２ノード及び第４ノードとの間に接続され、前記差動入力信号に基づいて差動出力信号を生成する負荷回路と、
    ドレインが前記第２ノードに接続された第１トランジスタと、
    ドレインが前記第４ノードに接続された第２トランジスタと、
    前記第１ノードと前記第１トランジスタのソースとの間に接続された第１インダクタ回路と、
    前記第３ノードと前記第２トランジスタのソースとの間に接続された第２インダクタ回路と、
    前記第２電位が供給される電源線と前記第１ノードとの間に接続され、前記制御入力に応じて電流量が変化する第３電流源と、
    前記第２電位が供給される電源線と前記第３ノードとの間に接続され、前記制御入力に応じて電流量が変化する第４電流源と
    を有することを特徴とする受信回路。
  5. 入力される差動入力信号を増幅して出力する増幅回路と、
    前記増幅回路により増幅された前記差動入力信号に、前に判定された値に応じた制御入力に基づく信号を加算する加算回路を有し、前記加算回路の出力から前記差動入力信号の値を判定する判定回路とを有し、
    前記加算回路は、
    第１電位が供給される電源線に接続された第１電流源と、
    前記第１電流源と第１ノード及び第３ノードとの間に接続され、前記差動入力信号を受ける差動入力回路と、
    前記第１電位とは異なる第２電位が供給される電源線と前記第１ノード及び前記第３ノードとの間に接続された第２電流源と、
    前記第１電位が供給される電源線と第２ノード及び第４ノードとの間に接続され、前記差動入力信号に基づいて差動出力信号を生成する負荷回路と、
    ドレインが前記第２ノードに接続された第１トランジスタと、
    ドレインが前記第４ノードに接続された第２トランジスタと、
    前記第１ノードと前記第１トランジスタのソースとの間に接続された第１インダクタ回路と、
    前記第３ノードと前記第２トランジスタのソースとの間に接続された第２インダクタ回路と、
    前記第２電位が供給される電源線と前記第１ノードとの間に接続される第３電流源と、
    前記第１電位が供給される電源線と前記第１ノードとの間に接続され、前記制御入力に応じて電流量が変化する第４電流源と、
    前記第２電位が供給される電源線と前記第３ノードとの間に接続される第５電流源と、
    前記第１電位が供給される電源線と前記第３ノードとの間に接続され、前記制御入力に応じて電流量が変化する第６電流源と
    を有することを特徴とする受信回路。
  6. 入力される差動入力信号を増幅して出力する増幅回路と、
    前記増幅回路により増幅された前記差動入力信号に、前に判定された値に応じた制御入力に基づく信号を加算する加算回路を有し、前記加算回路の出力から前記差動入力信号の値を判定する判定回路と、
    前記判定回路で判定された値に係る信号を受けて処理動作を行う内部回路とを有し、
    前記加算回路は、
    第１電位が供給される電源線に接続された第１電流源と、
    前記第１電流源と第１ノード及び第３ノードとの間に接続され、前記差動入力信号を受ける差動入力回路と、
    前記第１電位とは異なる第２電位が供給される電源線と前記第１ノード及び前記第３ノードとの間に接続された第２電流源と、
    前記第１電位が供給される電源線と第２ノード及び第４ノードとの間に接続され、前記差動入力信号に基づいて差動出力信号を生成する負荷回路と、
    ドレインが前記第２ノードに接続された第１トランジスタと、
    ドレインが前記第４ノードに接続された第２トランジスタと、
    前記第１ノードと前記第１トランジスタのソースとの間に接続された第１インダクタ回路と、
    前記第３ノードと前記第２トランジスタのソースとの間に接続された第２インダクタ回路と、
    前記第２電位が供給される電源線と前記第１ノードとの間に接続され、前記制御入力に応じて電流量が変化する第３電流源と、
    前記第２電位が供給される電源線と前記第３ノードとの間に接続され、前記制御入力に応じて電流量が変化する第４電流源と
    を有することを特徴とする集積回路。
  7. 入力される差動入力信号を増幅して出力する増幅回路と、
    前記増幅回路により増幅された前記差動入力信号に、前に判定された値に応じた制御入力に基づく信号を加算する加算回路を有し、前記加算回路の出力から前記差動入力信号の値を判定する判定回路と、
    前記判定回路で判定された値に係る信号を受けて処理動作を行う内部回路とを有し、
    前記加算回路は、
    第１電位が供給される電源線に接続された第１電流源と、
    前記第１電流源と第１ノード及び第３ノードとの間に接続され、前記差動入力信号を受ける差動入力回路と、
    前記第１電位とは異なる第２電位が供給される電源線と前記第１ノード及び前記第３ノードとの間に接続された第２電流源と、
    前記第１電位が供給される電源線と第２ノード及び第４ノードとの間に接続され、前記差動入力信号に基づいて差動出力信号を生成する負荷回路と、
    ドレインが前記第２ノードに接続された第１トランジスタと、
    ドレインが前記第４ノードに接続された第２トランジスタと、
    前記第１ノードと前記第１トランジスタのソースとの間に接続された第１インダクタ回路と、
    前記第３ノードと前記第２トランジスタのソースとの間に接続された第２インダクタ回路と、
    前記第２電位が供給される電源線と前記第１ノードとの間に接続される第３電流源と、
    前記第１電位が供給される電源線と前記第１ノードとの間に接続され、前記制御入力に応じて電流量が変化する第４電流源と、
    前記第２電位が供給される電源線と前記第３ノードとの間に接続される第５電流源と、
    前記第１電位が供給される電源線と前記第３ノードとの間に接続され、前記制御入力に応じて電流量が変化する第６電流源と
    を有することを特徴とする集積回路。
JP2019570225A 2018-02-08 2018-02-08 加算回路、受信回路及び集積回路 Active JP7181470B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/004457 WO2019155582A1 (ja) 2018-02-08 2018-02-08 増幅回路、加算回路、受信回路及び集積回路

Publications (2)

Publication Number Publication Date
JPWO2019155582A1 JPWO2019155582A1 (ja) 2021-03-04
JP7181470B2 true JP7181470B2 (ja) 2022-12-01

Family

ID=67548947

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019570225A Active JP7181470B2 (ja) 2018-02-08 2018-02-08 加算回路、受信回路及び集積回路

Country Status (4)

Country Link
US (1) US11901868B2 (ja)
JP (1) JP7181470B2 (ja)
CN (1) CN111684715B (ja)
WO (1) WO2019155582A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220164800A (ko) 2020-04-17 2022-12-13 3디 글래스 솔루션즈 인코포레이티드 광대역 인덕터
CN115699568A (zh) 2020-06-11 2023-02-03 株式会社索思未来 放大电路、差动放大电路、接收电路以及半导体集成电路
US11303480B2 (en) 2020-09-08 2022-04-12 Samsung Electronics Co., Ltd. Method and system for providing an equalizer with a split folded cascode architecture
US11601116B2 (en) 2021-02-02 2023-03-07 Samsung Electronics Co., Ltd. System and method for generating sub harmonic locked frequency division and phase interpolation
CN115296688B (zh) * 2022-08-08 2023-10-13 慷智集成电路(上海)有限公司 全双工发射接收电路、串行电路芯片、电子设备及车辆
CN115426000B (zh) * 2022-08-31 2023-07-04 集益威半导体(上海)有限公司 模拟接收前端电路

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040239369A1 (en) 2003-05-30 2004-12-02 International Business Machines Corporation Programmable peaking receiver and method
JP2005073234A (ja) 2003-08-07 2005-03-17 Fujitsu Ltd 差動増幅回路
JP2007110915A (ja) 2005-10-18 2007-05-10 Kao Corp ペットフード
JP2009225018A (ja) 2008-03-14 2009-10-01 Nec Corp 判定帰還等化装置及び方法
JP2012036207A (ja) 2008-10-06 2012-02-23 Merck Sharp & Dohme Corp Ｈｉｖインテグラーゼ阻害剤
CN102780663A (zh) 2012-07-09 2012-11-14 清华大学 一种应用于高速串行接口的连续时间均衡电路
JP2013031022A (ja) 2011-07-29 2013-02-07 Nec Corp オフセット補正装置、及び補正方法
CN105187342A (zh) 2015-08-13 2015-12-23 清华大学 用于高速串行接口接收端的低功耗3抽头判决反馈均衡器

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3893655B2 (ja) * 1997-01-20 2007-03-14 富士ゼロックス株式会社 レーザダイオード駆動回路および画像記録装置
JP3415513B2 (ja) * 1999-08-25 2003-06-09 Ｎｅｃエレクトロニクス株式会社 拡張されたダイナミックレンジを有する低電圧バイポーラ相互コンダクタンス回路
US6684065B2 (en) 1999-12-20 2004-01-27 Broadcom Corporation Variable gain amplifier for low voltage applications
JP4377652B2 (ja) * 2003-10-28 2009-12-02 三菱電機株式会社 ドライバ回路
US7302461B2 (en) * 2003-11-26 2007-11-27 Scintera Networks, Inc. Analog delay elements
GB2412260B (en) 2004-03-16 2007-09-26 Wolfson Microelectronics Plc Low noise op amp
JP4808247B2 (ja) * 2006-03-27 2011-11-02 富士通株式会社 ピーキング制御回路
JP5131275B2 (ja) * 2007-08-21 2013-01-30 富士通株式会社 増幅器
JP5463580B2 (ja) * 2010-09-17 2014-04-09 日本電信電話株式会社 インダクタ
US8258819B2 (en) * 2010-10-25 2012-09-04 Texas Instruments Incorporated Latched comparator having isolation inductors
US8896352B2 (en) * 2011-10-21 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Drivers having T-coil structures
JP2013106010A (ja) * 2011-11-16 2013-05-30 Fujitsu Ltd 駆動回路および光送信装置
CN102684641B (zh) * 2012-05-24 2014-10-01 江南大学 一种多标准、多频段低噪声放大器
US8872586B2 (en) 2012-09-18 2014-10-28 Broadcom Corporation Folded-cascode amplifier
JP6107146B2 (ja) 2013-01-10 2017-04-05 富士通株式会社 光受信回路
JP6262066B2 (ja) 2014-04-24 2018-01-17 株式会社東芝 受信回路及び通信システム
JP6522964B2 (ja) * 2015-01-28 2019-05-29 日本オクラロ株式会社 光送受信器
US9473330B1 (en) * 2015-06-05 2016-10-18 International Business Machines Corporation Continuous time linear equalizer with a programmable negative feedback amplification loop

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040239369A1 (en) 2003-05-30 2004-12-02 International Business Machines Corporation Programmable peaking receiver and method
JP2005073234A (ja) 2003-08-07 2005-03-17 Fujitsu Ltd 差動増幅回路
JP2007110915A (ja) 2005-10-18 2007-05-10 Kao Corp ペットフード
JP2009225018A (ja) 2008-03-14 2009-10-01 Nec Corp 判定帰還等化装置及び方法
JP2012036207A (ja) 2008-10-06 2012-02-23 Merck Sharp & Dohme Corp Ｈｉｖインテグラーゼ阻害剤
JP2013031022A (ja) 2011-07-29 2013-02-07 Nec Corp オフセット補正装置、及び補正方法
CN102780663A (zh) 2012-07-09 2012-11-14 清华大学 一种应用于高速串行接口的连续时间均衡电路
CN105187342A (zh) 2015-08-13 2015-12-23 清华大学 用于高速串行接口接收端的低功耗3抽头判决反馈均衡器

Also Published As

Publication number Publication date
JPWO2019155582A1 (ja) 2021-03-04
CN111684715B (zh) 2023-05-02
CN111684715A (zh) 2020-09-18
US11901868B2 (en) 2024-02-13
WO2019155582A1 (ja) 2019-08-15
US20200382086A1 (en) 2020-12-03

Similar Documents

Publication Publication Date Title
JP7181470B2 (ja) 加算回路、受信回路及び集積回路
US8274326B2 (en) Equalization circuit
US10447427B2 (en) Baseline wander correction
US7560969B2 (en) Receiver of high speed digital interface
TWI384751B (zh) 可消除直流電壓偏移之運算放大器
JP6306894B2 (ja) 電流補償回路
JP2009105810A (ja) 増幅装置及びバイアス回路
US8841970B2 (en) Low GM transconductor
TWI547125B (zh) 線性等化器及其方法
CN112311708A (zh) 高速低电压串行链路接收器及其方法
KR20080016470A (ko) 레벨 변환기 및 반도체 디바이스
CN107408927B (zh) 适用于噪声抑制的放大器
US8570099B2 (en) Single-ended-to-differential filter using common mode feedback
JPWO2018116825A1 (ja) 単相差動変換回路およびその信号処理方法、並びに、受信装置
TWI740539B (zh) 藉助於差動漂移電流感測來進行基線漂移修正的裝置
JP2005020591A (ja) 可変利得増幅器、これを用いた光ピックアップ信号処理用および携帯無線端末送受信信号処理用ｌｓｉ
CA2453146C (en) Line driver for digital signal transmission
US12113494B2 (en) Differential amplifier circuit, reception circuit, and semiconductor integrated circuit
KR101209817B1 (ko) 병렬 등화기
US20040184558A1 (en) Transmitter for transmitting digital data over a transmission line
US9385661B1 (en) Amplifier with deterministic noise cancellation and method thereof
US6995611B1 (en) Inductive amplifier with a feed forward boost
JP2018157238A (ja) 半導体装置、オペアンプ及び電子機器
JP5320503B2 (ja) 増幅回路
JP2016096497A (ja) イコライザ回路及び半導体集積装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200804

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211005

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220412

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220608

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221018

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221031

R150 Certificate of patent or registration of utility model

Ref document number: 7181470

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150