JP2005073234A - 差動増幅回路 - Google Patents

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Abstract

【課題】超高速信号伝送装置などに使用して好適な広帯域特性を持つ差動増幅回路に関し、従来以上の広帯域特性を持ち、かつ、全体の帯域特性がトランジスタの特性ばらつきによって変動しにくいようにする。
【解決手段】差動トランジスタ１０、１１のドレインとゲート接地トランジスタ１２、１３のソースとの間にインダクタ３１、３２を挿入し、負荷抵抗１４、１５と電源線１６との間にインダクタ２６、２７を挿入し、ソースフォロアトランジスタ１９、２０のソースと差動信号出力端子８、９との間にインダクタ３４、３６を挿入し、かつ、負荷抵抗１４、１５の部分の遮断周波数が差動トランジスタ１０、１１の部分の遮断周波数及びソースフォロア回路２９、３０の遮断周波数よりも低くなるようにインダクタ２６、２７のインダクタンスを設定する。
【選択図】 図１

Description

本発明は、超高速信号伝送装置などに使用して好適な広帯域特性を持つ差動増幅回路に関する。
データ通信システムにおいては、データ総量の増大に伴って送受信データ速度（ビットレート）が高速化し、送受信回路として非常に広帯域のものが必要となっている。このような超高速信号伝送においては、低周波から高周波までを均一に増幅し得る広帯域の増幅回路が必要であるが、一般に、電源の雑音やオフセットに対して強い差動増幅回路が多く用いられている。
図１４は従来の差動増幅回路の一例の回路図である。図１４中、１、２は差動信号入力端子、３、４は電流制御電圧入力端子、５は差動回路、６、７はソースフォロア回路、８、９は差動信号出力端子である。
差動回路５において、１０、１１は入力差動信号に対して差動動作を行う差動トランジスタ、１２、１３はゲートが交流的に接地されたゲート接地トランジスタ、１４、１５は負荷抵抗、１６は電源電圧ＶＤＤ（例えば、１.８Ｖ）を供給する電源線、１７、１８は電流源を構成する電流源トランジスタである。
差動トランジスタ１０は、ゲートを差動信号入力端子１に接続し、ドレインをゲート接地トランジスタ１２のソースに接続している。ゲート接地トランジスタ１２は、ゲートを電源線１６に接続し、ドレインを負荷抵抗１４の一端に接続している。負荷抵抗１４は、他端を電源線１６に接続している。
差動トランジスタ１１は、ゲートを差動信号入力端子２に接続し、ドレインをゲート接地トランジスタ１３のソースに接続している。ゲート接地トランジスタ１３は、ゲートを電源線１６に接続し、ドレインを負荷抵抗１５の一端に接続している。負荷抵抗１５は、他端を電源線１６に接続している。
電流源トランジスタ１７は、ドレインを差動トランジスタ１０、１１のソースに接続し、ゲートを電流制御電圧入力端子３に接続し、ソースを電流源トランジスタ１８のドレインに接続している。電流源トランジスタ１８は、ゲートを電流制御電圧入力端子４に接続し、ソースを接地している。
ソースフォロア回路６、７において、１９、２０はソースフォロアトランジスタ、２１〜２４は電流源を構成する電流源トランジスタである。
ソースフォロアトランジスタ１９は、ドレインを電源線１６に接続し、ゲートをゲート接地トランジスタ１２のドレインに接続し、ソースを差動信号出力端子８及び電流源トランジスタ２１のドレインに接続している。
電流源トランジスタ２１は、ゲートを電流制御電圧入力端子３に接続し、ソースを電流源トランジスタ２２のドレインに接続している。電流源トランジスタ２２は、ゲートを電流制御電圧入力端子４に接続し、ソースを接地している。
ソースフォロアトランジスタ２０は、ドレインを電源線１６に接続し、ゲートをゲート接地トランジスタ１３のドレインに接続し、ソースを差動信号出力端子９及び電流源トランジスタ２３のドレインに接続している。
電流源トランジスタ２３は、ゲートを電流制御電圧入力端子３に接続し、ソースを電流源トランジスタ２４のドレインに接続している。電流源トランジスタ２４は、ゲートを電流制御電圧入力端子４に接続し、ソースを接地している。
図１５は図１４に示す従来の差動増幅回路の周波数特性図である。但し、この周波数特性図では、利得は、低域の利得を標準（０ｄＢ）としている。図１５中、Ａ１は差動トランジスタ１０、１１の部分の周波数特性（差動トランジスタ１０、１１のゲートからドレインへの電圧／電流変換特性）、Ｂ１はゲート接地トランジスタ１２、１３のドレインから見た負荷抵抗１４、１５側の周波数特性（ソースフォロア回路６、７の入力部の電流／電圧変換特性）、Ｃ１はソースフォロア回路６、７の周波数特性（ソースフォロア回路６、７の入力から差動信号出力端子８、９への電圧／電圧応答特性）、Ｄ１は差動増幅回路の全体の周波数特性を示している。
但し、差動トランジスタ１０、１１は、ゲート長＝６０ｎｍ、ゲート幅＝２μｍのゲートを６個並列したＮＭＯＳトランジスタ、ゲート接地トランジスタ１２、１３は、ゲート長＝６０ｎｍ、ゲート幅＝２μｍのゲートを５個並列したＮＭＯＳトランジスタ、ソースフォロアトランジスタ１９、２０は、ゲート長＝６０ｎｍ、ゲート幅＝２μｍのゲートを１２個並列したＮＭＯＳトランジスタ、負荷抵抗１４、１５は抵抗値＝２００Ωとし、シミュレーションを行った結果である。図１７、図２〜図１２に示す図を得るためのシミュレーションを行った場合も同様のパラメータとしている。なお、電流源トランジスタ１７、１８、２１〜２４は高周波特性に影響しない。
図１５から明らかなように、図１４に示す従来の差動増幅回路の帯域は１４.８ＧＨzとなっている。ここで、図１４に示す従来の差動増幅回路においては、全体の周波数特性Ｄ１を決定するのは、主に、差動トランジスタ１０、１１の部分の周波数特性Ａ１、負荷抵抗１４、１５の部分の周波数特性Ｂ１及びソースフォロア回路６、７の周波数特性Ｃ１である。
従来、負荷抵抗１４、１５の部分の周波数特性Ｂ１が全体の周波数特性Ｄ１を決定するように設計するのが一般的である。なぜなら、負荷抵抗１４、１５の抵抗値を定めると、全体の周波数特性Ｄ１の大よそが定まり、トランジスタの特性のばらつきによって周波数特性が変動しにくいようにすることができるからである。
しかし、扱う周波数が高くなり、伝送信号が超高速になってくると、図１４に示す従来の差動増幅回路の構成では、現存する半導体製造プロセスのテクノロジでは対応しきれず、より広帯域な特性を持つ回路構成の差動増幅回路が必要となる。
図１６は従来の差動増幅回路の他の例の回路図である（例えば、特許文献１参照）。図１６に示す従来の差動増幅回路は、図１４に示す従来の差動増幅回路が設ける差動回路５と回路構成の異なる差動回路２５を設け、その他については、図１４に示す従来の差動増幅回路と同様に構成したものである。
差動回路２５は、負荷抵抗１４、１５と電源線１６との間にそれぞれインダクタ２６、２７を挿入し、その他については、図１４に示す差動回路５と同様に構成したものである。即ち、図１６に示す従来の差動増幅回路は、負荷抵抗１４、１５と電源線１６との間にインダクタ２６、２７を挿入することにより負荷抵抗１４、１５の部分にピーキング特性を発生させ、これによって負荷抵抗１４、１５の部分の帯域を拡大して全体の帯域を拡大しようとするものである。
図１７は図１６に示す従来の差動増幅回路の周波数特性図である。但し、この周波数特性図では、利得は、低域の利得を標準（０ｄＢ）としている。図１７中、Ａ２は差動トランジスタ１０、１１の部分の周波数特性、Ｂ２は負荷抵抗１４、１５の部分の周波数特性、Ｃ２はソースフォロア回路６、７の周波数特性、Ｄ２は差動増幅回路の全体の周波数特性を示している。但し、インダクタ２６、２７のインダクタンスを０.８ｎＨとしている。
特開２０００−４０９２５号公報
図１６に示す従来の差動増幅回路は、図１４に示す従来の差動増幅回路において全体の帯域特性を制限していた負荷抵抗１４、１５の部分の帯域を拡大しようとするものであるが、図１７から明らかなように、差動トランジスタ１０、１１の部分の帯域及びソースフォロア回路６、７の帯域が全体の帯域を制限することになる。このため、全体の帯域特性がトランジスタの特性ばらつきによって変動しやすくなるという問題点があった。
本発明は、かかる点に鑑み、従来以上の広帯域特性を持つ差動増幅回路、更には、従来以上の広帯域特性を持ち、かつ、全体の帯域特性がトランジスタの特性ばらつきによって変動しにくい差動増幅回路を提供することを目的とする。
本発明は、差動トランジスタと、該差動トランジスタのドレインにソースが接続されたゲート接地トランジスタと、該ゲート接地トランジスタのドレインと電源との間に接続された負荷抵抗を有する差動回路と、該差動回路の出力側に接続されたソースフォロア回路を有する差動増幅回路であり、以下のような特徴を有している。
第１の発明は、差動トランジスタのドレインとゲート接地トランジスタのソースとの間、負荷抵抗と電源との間及びソースフォロア回路のソースフォロアトランジスタのソースと出力端との間にそれぞれインダクタを挿入している。
第２の発明は、差動トランジスタ、ゲート接地トランジスタ及び負荷抵抗の部分を分布定数回路化し、差動トランジスタのドレインとゲート接地トランジスタのソースとの間及びソースフォロア回路のソースフォロアトランジスタのソースと出力端との間にそれぞれインダクタを挿入している。
第１の発明によれば、差動トランジスタのドレインとゲート接地トランジスタのソースとの間、負荷抵抗と電源との間及びソースフォロア回路のソースフォロアトランジスタのソースと出力端との間にそれぞれインダクタを挿入しているので、これらインダクタを挿入した箇所の周波数特性をインダクタ・ピーキングにより高周波側に拡大し、従来以上の広帯域特性を得ることができる。
第２の発明によれば、差動トランジスタ、ゲート接地トランジスタ及び負荷抵抗の部分を分布定数回路化し、差動トランジスタのドレインとゲート接地トランジスタのソースとの間及びソースフォロア回路のソースフォロアトランジスタのソースと出力端との間にそれぞれインダクタを挿入しているので、これらインダクタを挿入した箇所の周波数特性をインダクタ・ピーキングにより高周波側に拡大し、従来以上の広帯域特性を得ることができる。
なお、ゲート接地トランジスタから見た負荷抵抗側の遮断周波数を差動トランジスタの部分の遮断周波数及びソースフォロア回路の遮断周波数よりも低くする場合には、全体の帯域特性が負荷抵抗側の帯域特性に制限されることになるので、全体の帯域特性がトランジスタの特性ばらつきによって変動しにくいものとすることができる。
以下、図１〜図１３を参照して、本発明の第１実施形態及び第２実施形態について説明する。なお、図１、図１３において、図１４、図１６に対応する部分には同一符号を付し、その重複説明は省略する。
（第１実施形態・・図１〜図１２）
図１は本発明の第１実施形態の回路図である。本発明の第１実施形態は、図１６に示す従来の差動増幅回路が設ける差動回路２５及びソースフォロア回路６、７と回路構成の異なる差動回路２８及びソースフォロア回路２９、３０を設け、その他については、図１６に示す従来の差動増幅回路と同様に構成したものである。
差動回路２８は、差動トランジスタ１０のドレインとゲート接地トランジスタ１２のソースとの間にインダクタ３１を挿入すると共に、差動トランジスタ１１のドレインとゲート接地トランジスタ１３のソースとの間にインダクタ３２を挿入し、その他については、図１６に示す差動回路２５と同様に構成したものである。
ソースフォロア回路２９は、ソースフォロアトランジスタ１９のソースとノード３３（ソースフォロアトランジスタ１９のソースと差動信号出力端子８との接続点）との間にインダクタ３４を挿入し、その他については、図１６に示すソースフォロア回路６と同様に構成したものである。
ソースフォロア回路３０は、ソースフォロアトランジスタ２０のソースとノード３５（ソースフォロアトランジスタ２０のソースと差動信号出力端子９との接続点）との間にインダクタ３６を挿入し、その他については、図１６に示すソースフォロア回路７と同様に構成したものである。
なお、負荷抵抗１４、１５の部分の遮断周波数が差動トランジスタ１０、１１の部分の遮断周波数及びソースフォロア回路２９、３０の遮断周波数よりも低くなるようにインダクタ２６、２７のインダクタンスを設定することが好適であり、このようにする場合には、全体の帯域特性が負荷抵抗１４、１５の部分の帯域特性に制限されることになるので、全体の帯域特性をトランジスタの特性ばらつきによって変動しにくいものとすることができる。
また、ゲート接地トランジスタ１２、１３のゲート幅をインダクタ３１、３２、３４、３６が存在しないとした場合に負荷抵抗１４、１５の部分の遮断周波数が差動トランジスタ１０、１１の部分の遮断周波数及びソースフォロア回路２９、３０の遮断周波数よりも低くなる幅よりも広くし、ゲート接地トランジスタ１２、１３の抵抗値を低くして差動トランジスタ１０、１１のドレインから見た帯域を拡大することが好適である。
このようにする場合には、負荷抵抗１４、１５の部分の帯域は狭くなるが、インダクタ２６、２７によって、負荷抵抗１４、１５の部分の帯域劣化を補償することが可能であり、負荷抵抗１４、１５の部分で全体の帯域を決定すると言う意味からも、このような構成をとることが望ましい。
図２は本発明の第１実施形態の周波数特性図である。但し、この周波数特性図では、利得は、低域の利得を標準（０ｄＢ）としている。図２中、Ａ３は差動トランジスタ１０、１１の部分の周波数特性（差動トランジスタ１０、１１のゲートからドレインへの電圧／電流変換特性）、Ｂ３はゲート接地トランジスタ１２、１３のドレインから見た負荷抵抗１４、１５側の周波数特性（ソースフォロア回路２９、３０の入力部の電流／電圧変換特性）、Ｃ３はソースフォロア回路２９、３０の周波数特性（ソースフォロア回路２９、３０の入力から差動信号出力端子８、９への電圧／電圧応答特性）、Ｄ３は差動増幅回路の全体の周波数特性を示している。
但し、インダクタ２６、２７のインダクタンス＝０.８ｎＨ、インダクタ３１、３２のインダクタンス＝０.５５ｎＨ、インダクタ３４、３６のインダクタンス＝０.１５ｎＨとしている。図２から明らかなように、本発明の第１実施形態の帯域は、シミュレーションの結果、３４.８ＧＨzとなっており、図１４に示す従来の差動増幅回路の帯域（１４.８ＧＨz）よりも広帯域となっている。
図３は図１４に示す従来の差動増幅回路にインダクタ２６、２７のみを挿入し、インダクタ２６、２７のインダクタンスを変化させた場合の周波数特性図である。但し、この周波数特性図では、利得は、低域の利得を標準（０ｄＢ）としている。図３中、Ｂ４−１、Ｂ４−２、Ｂ４−３はゲート接地トランジスタ１２、１３のドレインから見た負荷抵抗１４、１５側の周波数特性を示しており、Ｂ４−１はインダクタ２６、２７のインダクタンス＝０.６ｎＨの場合、Ｂ４−２はインダクタ２６、２７のインダクタンス＝０.８ｎＨの場合、Ｂ４−３はインダクタ２６、２７のインダクタンス＝１.０ｎＨの場合である。
また、Ｄ４−１、Ｄ４−２、Ｄ４−３は差動増幅回路の全体の周波数特性を示しており、Ｄ４−１はインダクタ２６、２７のインダクタンス＝０.６ｎＨの場合、Ｄ４−２はインダクタ２６、２７のインダクタンス＝０.８ｎＨの場合、Ｄ４−３はインダクタ２６、２７のインダクタンス＝１.０ｎＨの場合である。
図４は図１４に示す従来の差動増幅回路にインダクタ２６、２７のみを挿入した場合のインダクタ２６、２７のインダクタンスと帯域との関係を示す図である。図４中、Ａ５は差動トランジスタ１０、１１の部分の帯域、Ｂ５はゲート接地トランジスタ１２、１３のドレインから見た負荷抵抗１４、１５側の帯域、Ｃ５はソースフォロア回路２９、３０の周波数特性、Ｄ５は差動増幅回路の全体の帯域を示している。
図５は図１４に示す従来の差動増幅回路にインダクタ２６、２７のみを挿入した場合のインダクタ２６、２７のインダクタンスと差動増幅回路の全体の周波数特性上のピーキングとの関係を示す図である。
ここで、図１４に示す従来の差動増幅回路では、ゲート接地トランジスタ１２、１３のドレインから見た負荷抵抗１４、１５側の帯域が全体の帯域を制限しているので、インダクタ２６、２７を挿入すると、全体の帯域の改善効果が大きく見えることになる（図３、図４参照）。しかし、インダクタ２６、２７のインダクタンスを１ｎＨ以上にすると、全体の周波数特性にピーキング特性が出てくるので（図５参照）、インダクタ２６、２７のインダクタンスは、１ｎＨを大きく超える値にはしない方が良いということになる。
図６は図１４に示す従来の差動増幅回路にインダクタ２６、２７のみを挿入し、インダクタ２６、２７のインダクタンスを０.８ｎＨとした場合の周波数特性図である。但し、この周波数特性図では、利得は、低域の利得を標準（０ｄＢ）としている。図６中、Ａ６は差動トランジスタ１０、１１の部分の周波数特性、Ｂ６はゲート接地トランジスタ１２、１３のドレインから見た負荷抵抗１４、１５側の周波数特性、Ｃ６はソースフォロア回路２９、３０の周波数特性、Ｄ６は差動増幅回路の全体の周波数特性を示している。
なお、ゲート接地トランジスタ１２、１３のドレインから見た負荷抵抗１４、１５側の帯域が伸びてくると、差動トランジスタ１０、１１の部分の周波数特性のカットオフが近づいてくるので、全体の周波数特性が差動トランジスタ１０、１１の部分の周波数特性で決まるようになってくる（図６参照）。
このため、ゲート接地トランジスタ１２、１３のドレインから見た負荷抵抗１４、１５側の帯域をインダクタ２６、２７のピーキング特性で拡大する一方で、差動トランジスタ１０、１１の部分の帯域拡大を図る必要があり、差動トランジスタ１１のドレインとゲート接地トランジスタ１３のソースとの間にインダクタ３１、３２を挿入することが必要となる。但し、インダクタ３１、３２の値が大きすぎると、全体の周波数特性にピーキングが発生するので、この場合にも、最適値が存在する。
図７は図１４に示す従来の差動増幅回路にインダクタ３１、３２のみを挿入し、インダクタ３１、３２のインダクタンスを変化させた場合の周波数特性図である。但し、この周波数特性図では、利得は、低域の利得を標準（０ｄＢ）としている。図７中、Ａ７−１、Ａ７−２、Ａ７−３は差動トランジスタ１０、１１の部分の周波数特性を示しており、Ａ７−１はインダクタ３１、３２のインダクタンス＝０.４ｎＨの場合、Ａ７−２はインダクタ３１、３２のインダクタンス＝０.５５ｎＨの場合、Ａ７−３はインダクタ３１、３２のインダクタンス＝０.７ｎＨの場合である。
また、Ｄ７−１、Ｄ７−２、Ｄ７−３は差動増幅回路の全体の周波数特性を示しており、Ｄ７−１はインダクタ３１、３２のインダクタンス＝０.４ｎＨの場合、Ｄ７−２はインダクタ３１、３２のインダクタンス＝０.５５ｎＨの場合、Ｄ７−３はインダクタ３１、３２のインダクタンス＝０.７ｎＨの場合である。
図８は図１４に示す従来の差動増幅回路にインダクタ３１、３２のみを挿入した場合のインダクタ３１、３２のインダクタンスと帯域との関係を示す図である。図８中、Ａ８は差動トランジスタ１０、１１の部分の帯域、Ｂ８はゲート接地トランジスタ１２、１３のドレインから見た負荷抵抗１４、１５側の帯域、Ｃ８はソースフォロア回路２９、３０の周波数特性、Ｄ８は差動増幅回路の全体の帯域を示している。
図７及び図８から明らかなように、この例では、差動トランジスタ１０、１１の部分の帯域が延びて、全体の帯域は、ゲート接地トランジスタ１２、１３のドレインから見た負荷抵抗１４、１５側の帯域で決定されるようになる。ここで、インダクタ３１、３２のインダクタンスの最適値は、図７に示す周波数特性と図８に示す全体の帯域特性を考慮すると、０.４〜０.６ｎＨと言える。
図９は図１４に示す従来の差動増幅回路にインダクタ３１、３２のみを挿入し、インダクタ３１、３２のインダクタンスを０.５５ｎＨとした場合の周波数特性図である。但し、この周波数特性図では、利得は、低域の利得を標準（０ｄＢ）としている。図９中、Ａ９は差動トランジスタ１０、１１の部分の周波数特性、Ｂ９はゲート接地トランジスタ１２、１３のドレインから見た負荷抵抗１４、１５側の周波数特性、Ｃ９はソースフォロア回路２９、３０の周波数特性、Ｄ９は差動増幅回路の全体の周波数特性を示している。
図１０は図１４に示す従来の差動増幅回路にインダクタ３４、３６のみを挿入し、インダクタ３４、３６のインダクタンスを変化させた場合の周波数特性図である。但し、この周波数特性図では、利得は、低域の利得を標準（０ｄＢ）としている。図１０中、Ｃ１０−１、Ｃ１０−２、Ｃ１０−３はソースフォロア回路２９、３０の周波数特性を示しており、Ｃ１０−１はインダクタ３４、３６のインダクタンス＝０.１ｎＨの場合、Ｃ１０−２はインダクタ３４、３６のインダクタンス＝０.１５ｎＨの場合、Ｃ１０−３はインダクタ３４、３６のインダクタンス＝０.２ｎＨの場合である。
また、Ｄ１０−１、Ｄ１０−２、Ｄ１０−３は差動増幅回路の全体の周波数特性を示しており、Ｄ１０−１はインダクタ３４、３６のインダクタンス＝０.１ｎＨの場合、Ｄ１０−２はインダクタ３４、３６のインダクタンス＝０.１５ｎＨの場合、Ｄ１０−３はインダクタ３４、３６のインダクタンス＝０.２ｎＨの場合である。
図１１は図１４に示す従来の差動増幅回路にインダクタ３４、３６のみを挿入した場合のインダクタ３４、３６のインダクタンスと帯域との関係を示す図である。図１１中、Ａ１１は差動トランジスタ１０、１１の部分の帯域、Ｂ１１はゲート接地トランジスタ１２、１３のドレインから見た負荷抵抗１４、１５側の帯域、Ｃ１１はソースフォロア回路２９、３０の周波数特性、Ｄ１１は差動増幅回路の全体の帯域を示している。
ここで、インダクタ３４、３５の挿入効果は、インダクタ３４、３５のインダクタンスが０.１〜０.２ｎＨの範囲で帯域を拡大する方向に働くので、全体の帯域を制限せず、かつ、ピーキングが発生しない程度のインダクタンスに設定すれば良いことになる（図１０、図１２参照）。
図１２は図１４に示す従来の差動増幅回路にインダクタ３４、３６のみを挿入し、インダクタ３４、３６のインダクタンスを０.１５ｎＨとした場合の周波数特性図である。但し、この周波数特性図では、利得は、低域の利得を標準（０ｄＢ）としている。図１２中、Ａ１２は差動トランジスタ１０、１１の部分の周波数特性、Ｂ１２はゲート接地トランジスタ１２、１３のドレインから見た負荷抵抗１４、１５側の周波数特性、Ｃ１２はソースフォロア回路２９、３０の周波数特性、Ｄ１２は差動増幅回路の全体の周波数特性を示している。
以上述べたように、インダクタ２６、２７のインダクタンスは１ｎＨ程度以下が最適値、インダクタ３１、３２のインダクタンスは０.４〜０.６ｎＨが最適値、インダクタ３４、３６のインダクタンスは０.１〜０.２ｎＨが最適値であり、例えば、インダクタ２６、２７のインダクタンス＝０.８ｎＨ、インダクタ３１、３２のインダクタンス＝０.５５ｎＨ、インダクタ３４、３６のインダクタンス＝０.１５ｎＨとすると、図２に示す周波数特性を得ることができ、帯域を３４.８ＧＨzと拡大することができる（図１４に示す従来の差動増幅回路では、帯域は１４.８ＧＨz）。
以上のように、本発明の第１実施形態によれば、差動トランジスタ１０、１１のドレインとゲート接地トランジスタ１２、１３のソースとの間にインダクタ３１、３２を挿入し、負荷抵抗１４、１５と電源線１６との間にインダクタ２６、２７を挿入し、ソースフォロアトランジスタ１９、２０のソースと差動信号出力端子８、９との間にインダクタ３４、３６を挿入している。
この結果、差動トランジスタ１０、１１の部分の周波数特性Ａ３、負荷抵抗１４、１５の部分の周波数特性Ｂ３及びソースフォロア回路２９、３０の周波数特性Ｃ３のそれぞれにインダクタによるピーキング特性を持たせることができ、全体の帯域を拡大し、従来以上の広帯域特性を得ることができる。
また、負荷抵抗１４、１５の部分の遮断周波数が差動トランジスタ１０、１１の部分の遮断周波数及びソースフォロア回路２９、３０の遮断周波数よりも低くなるようにインダクタ２６、２７のインダクタンスを設定することができ、このようにする場合には、全体の帯域特性が負荷抵抗１４、１５の部分の帯域特性に制限されることになるので、全体の帯域特性をトランジスタの特性ばらつきによって変動しにくいものとすることができる。
なお、本発明の第１実施形態では、インダクタ２６、２７、３１、３２、３４、３６を挿入しているが、この代わりに、インダクタ２６、２７、３１、３２のみを挿入するようにしても良く、このようにする場合にも、帯域の拡大を図ることができる。
また、この場合、負荷抵抗１４、１５の部分の遮断周波数が差動トランジスタ１０、１１の部分の遮断周波数よりも低くなるようにインダクタ２６、２７のインダクタンスを設定することが好適であり、このようにする場合には、全体の帯域特性が差動トランジスタ１０、１１の部分よりも負荷抵抗１４、１５の部分の帯域特性に制限されることになるので、全体の帯域特性を差動トランジスタ１０、１１の特性ばらつきによって変動しにくいものとすることができる。
また、ゲート接地トランジスタ１２、１３のゲート幅をインダクタ３１、３２が存在しないとした場合に負荷抵抗１４、１５の部分の遮断周波数が差動トランジスタ１０、１１の部分の遮断周波数よりも低くなる幅よりも広くし、ゲート接地トランジスタ１２、１３の抵抗値を低くして差動トランジスタ１０、１１のドレインから見た帯域を拡大することが好適である。
また、インダクタ２６、２７、３１、３２、３４、３６を挿入する代わりに、インダクタ２６、２７、３４、３６のみを挿入するようにしても良く、このようにする場合にも、帯域の拡大を図ることができる。
また、この場合、負荷抵抗１４、１５の部分の遮断周波数がソースフォロア回路２９、３０の遮断周波数よりも低くなるようにインダクタ２６、２７のインダクタンスを設定することが好適であり、このようにする場合には、全体の帯域特性がソースフォロア回路２９、３０よりも負荷抵抗１４、１５の部分の帯域特性に制限されることになるので、全体の帯域特性をソースフォロアトランジスタ１９、２０の特性ばらつきによって変動しにくいものとすることができる。
また、ゲート接地トランジスタ１２、１３のゲート幅をインダクタ３４、３６が存在しないとした場合に負荷抵抗１４、１５の部分の遮断周波数がソースフォロア回路２９、３０の遮断周波数よりも低くなる幅よりも広くし、ゲート接地トランジスタ１２、１３の抵抗値を低くして差動トランジスタ１０、１１のドレインから見た帯域を拡大することが好適である。
（第２実施形態・・図１３）
図１３は本発明の第２実施形態の回路図である。本発明の第２実施形態は、本発明の第１実施形態が設ける差動回路２８と回路構成の異なる差動回路３７を設け、その他については、本発明の第１実施形態と同様に構成したものである。
差動回路３７は、本発明の第１実施形態が設ける差動回路２８が有する差動トランジスタ１０、１１、ゲート接地トランジスタ１２、１３及び負荷抵抗１４、１５の部分を分布定数回路化し、これに対応して、インダクタ３１、３２を複数化してなるものであり、その他については、差動回路２８と同様に構成したものである。
差動回路３７において、３８1、３８2、…、３８nは差動トランジスタ１０に対応する差動トランジスタ、３９1、３９2、…、３９n+1は差動トランジスタ３８1、３８2、…、３８nに対応して設けられたインダクタ、４０1、４０2、…、４０nは差動トランジスタ１１に対応する差動トランジスタ、４１1、４１2、…、４１n+1は差動トランジスタ４０1、４０2、…、４０nに対応して設けられたインダクタ、４２は終端抵抗である。
４３1、４３2、…、４３nはゲート接地トランジスタ１２に対応するゲート接地トランジスタ、４４1、４４2、…、４４n+1はゲート接地トランジスタ４３1、４３2、…、４３nに対応して設けられたインダクタ、４５1、４５2は負荷抵抗１４に対応する負荷抵抗である。
４６1、４６2、…、４６nはゲート接地トランジスタ１３に対応するゲート接地トランジスタ、４７1、４７2、…、４７n+1はゲート接地トランジスタ４６1、４６2、…、４６nに対応して設けられたインダクタ、４８1、４８2は負荷抵抗１５に対応する負荷抵抗である。
４９1、４９2、…、４９nはインダクタ３１に対応するインダクタであり、それぞれ、差動トランジスタ３８1、３８2、…、３８nのドレインとゲート接地トランジスタ４３1、４３2、…、４３nのソースとの間に接続されている。
５０1、５０2、…、５０nはインダクタ３２に対応するインダクタであり、それぞれ、差動トランジスタ４０1、４０2、…、４０nのドレインとゲート接地トランジスタ４６1、４６2、…、４６nのソースとの間に接続されている。
本発明の第２実施形態によれば、差動トランジスタ３８1、３８2、…、３８n、４０1、４０2、…、４０nのドレイン側の容量をキャンセルすることができるので、差動トランジスタ３８1、３８2、…、３８n、４０1、４０2、…、４０nの部分の帯域を本発明の第１実施形態以上に拡大することができると共に、負荷抵抗４５1、４５2、４８1、４８2の部分の帯域を拡大することができる。また、インダクタ３４、３６によりソースフォロア回路２９、３０の帯域を拡大することができる。したがって、全体の帯域を拡大し、従来以上の広帯域特性を得ることができる。
なお、インダクタ４９1、４９2、…、４９n、５０1、５０2、…、５０n、３４、３６のうち、インダクタ４９1、４９2、…、４９n、５０1、５０2、…、５０nのみを挿入するようにしても良いし、インダクタ３４、３６のみを挿入するようにしても良い。この場合にも、帯域の拡大を図ることができる。
ここで、本発明の差動増幅回路を整理すると、本発明の差動増幅回路には、少なくとも、以下の差動増幅回路が含まれる。
（付記１） 差動トランジスタと、該差動トランジスタのドレインにソースが接続されたゲート接地トランジスタと、該ゲート接地トランジスタのドレインと電源との間に接続された負荷抵抗を有する差動回路と、該差動回路の出力側に接続されたソースフォロア回路を有する差動増幅回路において、前記差動トランジスタのドレインと前記ゲート接地トランジスタのソースとの間に第１のインダクタを挿入し、前記負荷抵抗と前記電源との間に第２のインダクタを挿入し、前記ソースフォロア回路のソースフォロアトランジスタのソースと出力端との間に第３のインダクタを挿入していることを特徴とする差動増幅回路。
（付記２） 前記負荷抵抗の部分の遮断周波数が、前記差動トランジスタの部分の遮断周波数及び前記ソースフォロア回路の遮断周波数よりも低いことを特徴とする付記１記載の差動増幅回路。
（付記３） 前記ゲート接地トランジスタのゲート幅を、前記第１、第３のインダクタが存在しないとした場合に、前記負荷抵抗の部分の遮断周波数が前記差動トランジスタの部分の遮断周波数及び前記ソースフォロア回路の遮断周波数よりも低くなる幅よりも広くしていることを特徴とする付記１記載の差動増幅回路。
（付記４） 差動トランジスタと、該差動トランジスタのドレインにソースが接続されたゲート接地トランジスタと、該ゲート接地トランジスタのドレインと電源との間に接続された負荷抵抗を有する差動回路と、該差動回路の出力側に接続されたソースフォロア回路を有する差動増幅回路において、前記負荷抵抗と前記電源との間に第１のインダクタを挿入し、前記差動トランジスタのドレインと前記ゲート接地トランジスタのソースとの間に第２のインダクタを挿入していることを特徴とする差動増幅回路。
（付記５） 前記負荷抵抗の部分の遮断周波数が、前記差動トランジスタの部分の遮断周波数よりも低いことを特徴とする付記４記載の差動増幅回路。
（付記６） 前記ゲート接地トランジスタのゲート幅を、前記第２のインダクタが存在しないとした場合に、前記負荷抵抗の部分の遮断周波数が前記差動トランジスタの部分の遮断周波数よりも低くなる幅よりも広くしていることを特徴とする付記４記載の差動増幅回路。
（付記７） 差動トランジスタと、該差動トランジスタのドレインにソースが接続されたゲート接地トランジスタと、該ゲート接地トランジスタのドレインと電源との間に接続された負荷抵抗を有する差動回路と、該差動回路の出力側に接続されたソースフォロア回路を有する差動増幅回路において、前記負荷抵抗と前記電源との間に第１のインダクタを挿入し、前記ソースフォロア回路のソースフォロアトランジスタのソースと出力端との間に第２のインダクタを挿入していることを特徴とする差動増幅回路。
（付記８） 前記負荷抵抗の部分の遮断周波数が、前記ソースフォロア回路の遮断周波数よりも低いことを特徴とする付記７記載の差動増幅回路。
（付記９） 前記ゲート接地トランジスタのゲート幅を、前記第２のインダクタが存在しないとした場合に、前記負荷抵抗の部分の遮断周波数が前記ソースフォロア回路の遮断周波数よりも低くなる幅よりも広くしていることを特徴とする付記７記載の差動増幅回路。
（付記１０） 差動トランジスタと、該差動トランジスタのドレインにソースが接続されたゲート接地トランジスタと、該ゲート接地トランジスタのドレインと電源との間に接続された負荷抵抗を有する差動回路と、該差動回路の出力側に接続されたソースフォロア回路を有する差動増幅回路において、前記差動トランジスタ、前記ゲート接地トランジスタ及び前記負荷抵抗の部分を分布定数回路化し、前記差動トランジスタのドレインと前記ゲート接地トランジスタのソースとの間及び前記ソースフォロア回路のソースフォロアトランジスタのソースと出力端との間の、少なくとも、いずれか一方にインダクタを挿入していることを特徴とする差動増幅回路。
（付記１１） 前記インダクタは、全体の周波数特性にピーキングを発生させないインダクタンスを有することを特徴とする付記１〜１０のいずれか一に記載の差動増幅回路。
（付記１２） 前記第１のインダクタのインダクタンスは０.４〜０.６ｎＨ、前記第２のインダクタのインダクタンスは１ｎＨを超えない値、第３のインダクタのインダクタンスは０.１〜０.２ｎＨであることを特徴とする付記１、２又は３記載の差動増幅回路。
（付記１３） 前記第１のインダクタのインダクタンスは１ｎＨを超えない値、前記第２のインダクタのインダクタンスは０.４〜０.６ｎＨであることを特徴とする付記４、５又は６記載の差動増幅回路。
（付記１４） 前記第１のインダクタのインダクタンスは１ｎＨを超えない値、第２のインダクタのインダクタンスは０.１〜０.２ｎＨであることを特徴とする付記７、８又は９記載の差動増幅回路。
本発明の第１実施形態の回路図である。 本発明の第１実施形態の周波数特性図である。 図１４に示す従来の差動増幅回路の負荷抵抗と電源線との間にのみインダクタを挿入し、負荷抵抗と電源線との間のインダクタのインダクタンスを変化させた場合の周波数特性図である。 図１４に示す従来の差動増幅回路の負荷抵抗と電源線との間にのみインダクタを挿入した場合の、負荷抵抗と電源線との間のインダクタのインダクタンスと帯域との関係を示す図である。 図１４に示す従来の差動増幅回路の負荷抵抗と電源線との間にのみインダクタを挿入した場合の、負荷抵抗と電源線との間のインダクタのインダクタンスと全体の周波数特性上のピーキングとの関係を示す図である。 図１４に示す従来の差動増幅回路の負荷抵抗と電源線との間にのみインダクタを挿入し、負荷抵抗と電源線との間のインダクタのインダクタンスを０.８ｎＨとした場合の周波数特性図である。 図１４に示す従来の差動増幅回路の差動トランジスタのドレインとゲート接地トランジスタのソースとの間にのみインダクタを挿入し、差動トランジスタのドレインとゲート接地トランジスタのソースとの間のインダクタのインダクタンスを変化させた場合の周波数特性図である。 図１４に示す従来の差動増幅回路の差動トランジスタのドレインとゲート接地トランジスタのソースとの間にのみインダクタを挿入した場合の、差動トランジスタのドレインとゲート接地トランジスタのソースとの間のインダクタのインダクタンスと、帯域との関係を示す図である。 図１４に示す従来の差動増幅回路の差動トランジスタのドレインとゲート接地トランジスタのソースとの間にのみインダクタを挿入し、差動トランジスタのドレインとゲート接地トランジスタのソースとの間のインダクタのインダクタンスを０.５５ｎＨとした場合の周波数特性図である。 図１４に示す従来の差動増幅回路のソースフォロアトランジスタのソースと差動信号出力端子との接続点との間にのみインダクタを挿入し、ソースフォロアトランジスタのソースと差動信号出力端子との接続点との間のインダクタのインダクタンスを変化させた場合の周波数特性図である。 図１４に示す従来の差動増幅回路のソースフォロアトランジスタのソースと差動信号出力端子との接続点との間にのみインダクタを挿入し、ソースフォロアトランジスタのソースと差動信号出力端子との接続点との間のインダクタのインダクタンスと、帯域との関係を示す図である。 図１４に示す従来の差動増幅回路のソースフォロアトランジスタのソースと差動信号出力端子との接続点との間にのみインダクタを挿入し、ソースフォロアトランジスタのソースと差動信号出力端子との接続点との間のインダクタのインダクタンスを０.１５ｎＨとした場合の周波数特性図である。 本発明の第２実施形態の回路図である。 従来の差動増幅回路の一例の回路図である。 図１４に示す従来の差動増幅回路の周波数特性図である。 従来の差動増幅回路の他の例の回路図である。 図１６に示す従来の差動増幅回路の周波数特性図である。
符号の説明
１、２…差動信号入力端子
３、４…電流制御電圧入力端子
５…差動回路
６、７…ソースフォロア回路
８、９…差動信号出力端子
１０、１１…差動トランジスタ
１２、１３…ゲート接地トランジスタ
１４、１５…負荷抵抗
１６…電源線
１７、１８…電流源トランジスタ
１９、２０…ソースフォロアトランジスタ
２１〜２４…電流源トランジスタ
２５…差動回路
２６、２７…インダクタ
２８…差動回路
２９、３０…ソースフォロア回路
３１、３２、３４、３６…インダクタ
３７…差動回路
３８、４０…差動トランジスタ
３９、４１…インダクタ
４２…終端抵抗
４３、４６…ゲート接地トランジスタ
４４、４７…インダクタ
４５、４８…負荷抵抗

Claims (10)

  1. 差動トランジスタと、該差動トランジスタのドレインにソースが接続されたゲート接地トランジスタと、該ゲート接地トランジスタのドレインと電源との間に接続された負荷抵抗を有する差動回路と、
    該差動回路の出力側に接続されたソースフォロア回路を有する差動増幅回路において、
    前記差動トランジスタのドレインと前記ゲート接地トランジスタのソースとの間に第１のインダクタを挿入し、
    前記負荷抵抗と前記電源との間に第２のインダクタを挿入し、
    前記ソースフォロア回路のソースフォロアトランジスタのソースと出力端との間に第３のインダクタを挿入していることを特徴とする差動増幅回路。
  2. 前記負荷抵抗の部分の遮断周波数が、前記差動トランジスタの部分の遮断周波数及び前記ソースフォロア回路の遮断周波数よりも低いことを特徴とする請求項１記載の差動増幅回路。
  3. 前記ゲート接地トランジスタのゲート幅を、前記第１、第３のインダクタが存在しないとした場合に、前記負荷抵抗の部分の遮断周波数が前記差動トランジスタの部分の遮断周波数及び前記ソースフォロア回路の遮断周波数よりも低くなる幅よりも広くしていることを特徴とする請求項１記載の差動増幅回路。
  4. 差動トランジスタと、該差動トランジスタのドレインにソースが接続されたゲート接地トランジスタと、該ゲート接地トランジスタのドレインと電源との間に接続された負荷抵抗を有する差動回路と、
    該差動回路の出力側に接続されたソースフォロア回路を有する差動増幅回路において、
    前記負荷抵抗と前記電源との間に第１のインダクタを挿入し、
    前記差動トランジスタのドレインと前記ゲート接地トランジスタのソースとの間に第２のインダクタを挿入していることを特徴とする差動増幅回路。
  5. 前記負荷抵抗の部分の遮断周波数が、前記差動トランジスタの部分の遮断周波数よりも低いことを特徴とする請求項４記載の差動増幅回路。
  6. 前記ゲート接地トランジスタのゲート幅を、前記第２のインダクタが存在しないとした場合に、前記負荷抵抗の部分の遮断周波数が前記差動トランジスタの部分の遮断周波数よりも低くなる幅よりも広くしていることを特徴とする請求項４記載の差動増幅回路。
  7. 差動トランジスタと、該差動トランジスタのドレインにソースが接続されたゲート接地トランジスタと、該ゲート接地トランジスタのドレインと電源との間に接続された負荷抵抗を有する差動回路と、
    該差動回路の出力側に接続されたソースフォロア回路を有する差動増幅回路において、
    前記負荷抵抗と前記電源との間に第１のインダクタを挿入し、
    前記ソースフォロア回路のソースフォロアトランジスタのソースと出力端との間に第２のインダクタを挿入していることを特徴とする差動増幅回路。
  8. 前記負荷抵抗の部分の遮断周波数が、前記ソースフォロア回路の遮断周波数よりも低いことを特徴とする請求項７記載の差動増幅回路。
  9. 前記ゲート接地トランジスタのゲート幅を、前記第２のインダクタが存在しないとした場合に、前記負荷抵抗の部分の遮断周波数が前記ソースフォロア回路の遮断周波数よりも低くなる幅よりも広くしていることを特徴とする請求項７記載の差動増幅回路。
  10. 差動トランジスタと、該差動トランジスタのドレインにソースが接続されたゲート接地トランジスタと、該ゲート接地トランジスタのドレインと電源との間に接続された負荷抵抗を有する差動回路と、
    該差動回路の出力側に接続されたソースフォロア回路を有する差動増幅回路において、
    前記差動トランジスタ、前記ゲート接地トランジスタ及び前記負荷抵抗の部分を分布定数回路化し、
    前記差動トランジスタのドレインと前記ゲート接地トランジスタのソースとの間及び前記ソースフォロア回路のソースフォロアトランジスタのソースと出力端との間の、少なくとも、いずれか一方にインダクタを挿入していることを特徴とする差動増幅回路。
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