JP4481590B2 - アクティブインダクタンス回路及び差動アンプ回路 - Google Patents
アクティブインダクタンス回路及び差動アンプ回路 Download PDFInfo
- Publication number
- JP4481590B2 JP4481590B2 JP2003136793A JP2003136793A JP4481590B2 JP 4481590 B2 JP4481590 B2 JP 4481590B2 JP 2003136793 A JP2003136793 A JP 2003136793A JP 2003136793 A JP2003136793 A JP 2003136793A JP 4481590 B2 JP4481590 B2 JP 4481590B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- source
- transistor
- circuit
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45376—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using junction FET transistors as the active amplifying circuit
- H03F3/45381—Long tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/42—Modifications of amplifiers to extend the bandwidth
- H03F1/48—Modifications of amplifiers to extend the bandwidth of aperiodic amplifiers
- H03F1/483—Modifications of amplifiers to extend the bandwidth of aperiodic amplifiers with field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45376—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using junction FET transistors as the active amplifying circuit
- H03F3/45394—Pl types
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/46—One-port networks
- H03H11/48—One-port networks simulating reactances
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45488—Indexing scheme relating to differential amplifiers the CSC being a pi circuit and a capacitor being used at the place of the resistor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45631—Indexing scheme relating to differential amplifiers the LC comprising one or more capacitors, e.g. coupling capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45632—Indexing scheme relating to differential amplifiers the LC comprising one or more capacitors coupled to the LC by feedback
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45641—Indexing scheme relating to differential amplifiers the LC being controlled, e.g. by a signal derived from a non specified place in the dif amp circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45648—Indexing scheme relating to differential amplifiers the LC comprising two current sources, which are not cascode current sources
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Networks Using Active Elements (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、トランジスタと容量を備え、インダクタンタとして動作するアクティブインダクタンス回路及び、その回路を備える差動アンプ回路に関する。
【０００２】
【従来の技術】
高速の通信回路において、増幅帯域伸張、伝送特性補償等の目的のため、インダクタンスが益々使われるようになっている。しかしながら、配線層を用いて作成されるチップ内のインダクタンスは、小さいインダクタンス値のものでさえ大面積を必要とする。これは、チップの増大によるコスト増、また、搭載できるロジックの減少等のデメリットを生む。そのため、トランジスタ等の能動素子と、容量等の受動素子を組み合わせることによって、インダクタンス相当の特性を持つアクティブインダクタンス回路が提案されている。
【０００３】
そのような、アクティブインダクタンス回路の一例を、特許文献１が開示している。図１１は、このアクティブインダクタンス回路の構成を示している。本従来例は、第1の差動回路、差動型積分器、及び第２の差動対を備えている。第１の差動回路は、ＭＯＳトランジスタ４１ａ、４１ｂのゲート端子間を入力信号電圧端子Ｖｉとする。差動型積分器は、ドレイン端子間にコンデンサ４３が接続され、前記ドレイン端子の各々が前記４１ａ、４１ｂのソース端子とそれぞれ接続されたＭＯＳトランジスタ４０ａ、４０ｂで構成され、かつドレイン間を出力信号電圧端子とする第３の差動対を備えている。
【０００４】
さらに、差動型積分器において、ＭＯＳトランジスタ４０ａ、４０ｂのゲート端子が、それぞれ、ＭＯＳトランジスタ４０ｂ、４０ａのドレイン端子に接続され、ＭＯＳトランジスタ４０ａ、４０ｂのソース端子は共通接続され、第1の電流源４５を通して接地される。第２の差動対は、ゲート端子の各々が第３の差動対を構成するＭＯＳトランジスタ４０ａ、４０ｂのドレイン端子に接続され、かつドレイン端子の各々が入力信号電圧端子に接続されたＭＯＳトランジスタ４２ａ、４２ｂから構成される。
【０００５】
この従来例では、入力端子からみたインピーダンス（Ｚｉｎ)が
Ｚｉｎ＝Ｖｉｎ／Ｉｉｎ=ｓＣ／(ｇｍ＊ｇｍ)
で表されるため、入力端子からみると、インダクタンスと等価になる。本従来例では、アクティブインダクタンスを構成するために、計６個、差動の片チャンネルあたり、３個のＭＯＳトランジスタから構成される。
【０００６】
【特許文献１】
特開２００１−２５１１６４号公報
【０００７】
【発明が解決しようとする課題】
従来のアクティブインダクタンスでは、上記のとおり、差動回路として計６個の素子が必要になる。このため、高周波で用いる場合、差動回路の各チャンネルの３個分のＭＯＳの寄生容量が生じ、それによって高周波特性が劣化する。さらに、このアクティブインダクを負荷として増幅回路を構成する場合、バイアス電流はＶｉから入力方向に流れるため、入力端子ＶｉにＰＭＯＳで構成された差動対のドレイン端子を接続しなければならない。
【０００８】
その場合において、負荷として用いた従来例のアクティブインダクスの電圧降下には、最低でも、ＭＯＳトランジスタ４１ａ、４１ｂのゲート・ソース間電圧、ＭＯＳトランジスタ４０ａ、４０ｂのゲート・ソース間電圧、及び、電流源４５の電圧降下分が加算される。このように、従来例のアクティブインダクタンスは電圧降下が大きいため、この従来例を用いて増幅器を構成する場合、低電圧動作化が困難である。
【０００９】
本発明は上記従来技術に鑑みてなされたものであって、素子数を削減したアクティブインダクタンス回路を提供することを一つの目的としる。本発明の他の目的は、周波数特性の劣化を抑制することができるアクティブインダクタンス回路を提供することである。本発明の他の目的は、電圧降下が小さく低電圧動作に好ましいアクティブインダクタンス回路を提供することである。
【００１０】
【課題を解決するための手段】
本発明の第１の態様は、出力端子における電圧、電流特性が、インダクタンスを含む回路の特性を示す、アクティブインダクタンス回路であって、第１のトランジスタと、前記第１のトランジスタと極性の異なる第２のトランジスタと、容量と、電流源と、を備え、前記第１のトランジスタの第１の信号端子は、出力端子に接続され、前記第２のトランジスタの制御端子は、前記第１のトランジスタの第１の信号端子に接続され、前記第１のトランジスタの制御端子は、前記第２のトランジスタの第２の信号端子に接続され、前記第２のトランジスタの第２の信号端子は、前記電流源の端子と前記容量の端子とに接続されている。この構成を有することによって、素子数の少ないアクティブインダクタンス回路を構成することができる。尚、各要素の接続は、直接に接続されるものに限定されず、例えばインピーダンスを介して接続する場合など、アクティブインダクタンス回路として動作する範囲において、様々な電気的接続が可能である。
【００１１】
上記第１の態様において、前記第１及び第２のトランジスタはＭＯＳトランジスタであり、前記制御端子はゲート端子であり、前記第１の端子はドレイン端子であり、前記第２の端子はソース端子であることが、周波数特性、あるいは消費電力の観点から好ましい。
【００１２】
上記第１の態様において、前記第１のトランジスタがＰＭＯＳ型トランジスタで構成され、前記第２のトランジスタがＮＭＯＳ型トランジスタで構成されていることができる。あるいは、前記第１のトランジスタがＮＭＯＳ型トランジスタで構成され、前記第２のトランジスタがＰＭＯＳ型トランジスタで構成されていることができる。
【００１３】
上記第１の態様において、前記第１のトランジスタの第２の信号端子と、前記第２のトランジスタの第１の信号端子とは、第１電源に接続され、前記電流源の他の端子と前記容量の他の端子は、第２電源に接続されていることが好ましい。
【００１４】
上記第１の態様において、さらに、前記第１のトランジスタと並列に接続された第２の容量を備えることができる。これによって、特定周波数における共振特性を示し、例えば、バンドパス・フィルタを構成することができる。
【００１５】
上記第１の態様において、前記容量は、制御信号によって制御可能な可変容量であることができる。これによって、インピーダンス特性を制御することができる。あるいは、上記第１の態様において、前記電流源の電流値は、制御信号によって制御可能であることができる。これによって、インピーダンス特性を制御することができる。
【００１６】
本発明の他の態様は、差動アンプ回路であって、第１のアクティブインダクタンス回路と、第２のアクティブインダクタンス回路と、第１及び第２のトランジスタを含む差動対と、を備え、前記１及び第２のトランジスタの各々の制御端子は、差動信号の入力端子であり、前記１及び第２のトランジスタの各々の第１の信号端子には前記第１及び第２のアクティブインダクタンス回路のそれぞれの出力端子が接続され、前記１及び第２のトランジスタの各々の第１の信号端子は差動信号出力端子であり、前記１及び第２のトランジスタの第２の信号端子のそれぞれは電流源に接続され、前記第１及び第２のアクティブインダクタンス回路のそれぞれは、第３のトランジスタと、前記第３のトランジスタと極性の異なる第４のトランジスタと、容量と、第２の電流源と、を備え、前記第３のトランジスタの第１の信号端子は、出力端子に接続され、前記第４のトランジスタの制御端子は、前記第３のトランジスタの第１の信号端子に接続され、前記第３のトランジスタの制御端子は、前記第４のトランジスタの第２の信号端子に接続され、前記第４のトランジスタの第２の信号端子は、前記第２の電流源の端子と前記容量の端子とに接続されている。この構成を有することによって、素子数の少ないアクティブコンダクタを備える差動アンプを構成することができる。
【００１７】
上記他の態様において、前記第１、第２、第３及び第４のトランジスタはＭＯＳトランジスタであり、前記制御端子はゲート端子であり、前記第１の端子はドレイン端子であり、前記第２の端子はソース端子であることができる。
【００１８】
上記他の態様において、前記電流源は、前記第１トランジスタのソース端子に接続される第３の電流源と、前記第２トランジスタのソース端子に接続される第４の電流源とを備え、前記第１と第２のトランジスタのソース端子の間に、インピーダンス素子が接続されていることができる。前記インピーダンス素子が容量で構成されていることが好ましい。これによって、低圧のゲインを抑圧することができ、例えば、ハイパス・アンプを実現することができる。さらに、前記第１及び第２のアクティブインダクタンス回路のそれぞれは、前記第３のトランジスタと並列に接続された第３の容量を備えることができる。これにより、例えば、バンドパスアンプを構成することができる。
【００１９】
【発明の実施の形態】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。各図において、同一の符号は同一の構成要素を示しており、必要とされない説明は省略される。
【００２０】
第１の実施の形態．
図１に本発明のアクティブインダクタンス回路の第１の実施の形態を示す。図１において、Ｐ型ＭＯＳトランジスタＭ１（１)のソースが高電位電源ＶＤＤに接続され、ドレインは出力端子ＯＵＴに接続される。Ｎ型ＭＯＳトランジスタＭ２（２)のドレインは、直接、もしくはサージに対する保護のための素子を通してＶＤＤに接続されている。Ｎ型ＭＯＳトランジスタＭ２（２)のソースはカレントソース４に接続されている。Ｎ型ＭＯＳトランジスタＭ２（２)のゲートはＰ型ＭＯＳトランジスタＭ１（１)のドレイン、あるいは、出力端子ＯＵＴに接続されに接続されおり、ソースフォロワ回路を形成する。
【００２１】
カレントソース４は低電位電源ＶＳＳに接続されている。ＮＭＯＳトランジスタＭ２（２）のソースには、ＭＯＳトランジスタＭ１（１)のゲート及び容量３が接続される。容量３の他端はＶＳＳに接続されており、容量３とカレントソース４は、ＮＭＯＳトランジスタＭ２（２）のソースと低電位電源ＶＳＳの間において、並列に接続されている。この回路の出力端子ＯＵＴにおいて、出力電圧Ｖｏｕｔに対する出力電流Ｉｏｕｔの周波数に対する変化がインダクタンスと同等になる。
【００２２】
次に本回路の動作特性を、数式を用いて説明する。始めに、ＰＭＯＳトランジスタＭ１（１)が、必ずＭＯＳトランジスタの線形領域(triode region)で動作していることを説明する。ＰＭＯＳトランジスタＭ１（１)のゲート・ソース間電圧Ｖｇｓ、ｍ１は、
【数１】
と表される。
【００２３】
ここで、ＶｄｓはＭＯＳトランジスタのドレイン・ソース間電圧、ＶｔｈはＭＯＳトランジスタのスレッショルド電圧を示す。ここで、ＰＭＯＳトランジスタＭ１（１)とＮＭＯＳトランジスタＭ２（２）のスレッショルド電圧Ｖｔｈがほぼ等しいと考え、（１)式右辺第２項のＶｔｈ、Ｍ２をＶｔｈ、Ｍ１と置きかえると、（１）式は、
【数２】
となる。
【００２４】
ＮＭＯＳトランジスタＭ２（２）はカレントソース４により、バイアス電流が流れているため（２）式の（）内は必ず０より大きい。そのため、
【数３】
となり、ＰＭＯＳトランジスタＭ１（１)は線形領域で動作することになる。
【００２５】
さらに、ＮＭＯＳトランジスタＭ２（２）を高速で動作させるときは、一般的に電流を多く流す。このことは、（２）式の（）の値を大きくし、そのため、
【数４】
という関係が成り立つ。この場合、ＰＭＯＳトランジスタＭ１（１)の電流、電圧特性は次の式で表される。
【数５】
ここで、μは電子移動度、ＣｏｘはＭＯＳの酸化膜厚、Ｗはゲート幅、そして、Ｌはゲート長である。
【００２６】
次に、本形態の回路が、インダクタンスとして動作することを説明する。ＰＭＯＳトランジスタＭ１（１)のゲート・ソース間電圧Ｖｇｓ、ｍ１とドレイン・ソース間電圧Ｖｄｓ、Ｍ１が微小変化すると、ドレイン電流は
【数６】
となる。
【００２７】
ＮＭＯＳトランジスタＭ２（２）は飽和領域で動作しているため、小振幅信号に対するＮＭＯＳトランジスタＭ２（２）のドレイン電流特性は
【数７】
となる。ｇｍ、Ｍ２は、ＮＭＯＳトランジスタＭ２（２）のトランスコンダクタンスである。
【００２８】
Ｖｇｓ、ｍ１は、容量３により次のような電圧で変化する。
【数８】
ここで、ｓはラプラス変換子である。（８）式を整理して
【数９】
これを、（６）式に代入して、
【数１０】
よって、端子ＩｏからみたインピーダンスＺは、
【数１１】
と表される。従って、図２に示すように、（１１）式の零点から極までは、周波数が高くなるにつれて、インピーダンスが高くなるインダクタンス特性を示すことが分かる。図２のグラフにおいて、Ｘ軸が周波数、Ｙ軸がインピーダンスを示している。
【００２９】
このように、本形態の回路は、トランジスタ２個のみを使用し、あるいは、差動回路の負荷として用いるときには計４個のトランジスタのみを使用するため、素子数が少ない分、高周波まで動作することができる。つまり、本形態は、２つのトランジスタと容量と電流源によりインダクタンスとして機能する回路を構成するので、従来発明よりトランジスタの数が少なく、高速動作の妨げになるトランジスタの寄生容量が減り、より高速で動作することができる。
【００３０】
あるいは、本形態の回路を負荷として接続する場合、負荷での電圧降下分はＰＭＯＳトランジスタＭ１（１)の線形領域で動作するソース・ドレイン間電圧のみである。このため、電圧降下が小さく、低電圧動作が可能である。つまり、本形態において、信号端子と電源端子の電圧降下は、負荷となるトランジスタのドレイン-ソース間電圧で決まり、さらに、このトランジスタは線形領域で動作するため、より低電圧で動作できるようになる。
【００３１】
尚、理解されるように、電源と接続関係を適切に変更することによって、第１のＭＯＳトランジスタＭ１をＮＭＯＳトランジスタで構成し、第２のＭＯＳトランジスタＭ２をＰＭＯＳトランジスタで構成することができる。あるいは、バイポーラ・トランジスタを使用して本発明のアクティブコンダクタンス回路を構成することが可能である。各回路要素は図１に示すように直接に接続され、あるいは、インピーダンスを介して接続されることができる。アクティブコダンクタとして機能する範囲において、設計によって必要な回路要素を追加することができる。これらの点は、以下の実施の形態において同様である。
【００３２】
第２の実施の形態．
図３は、第２の実施の形態にかかる差動アンプ回路の構成を示す回路図である。図３において、ＮＭＯＳトランジスタ１１ａ、１１ｂは差動対を構成し、ソース側において共通接続され、電流源１２に接続される。電流源１２は低電位電源ＶＳＳに接続されている。ＮＭＯＳトランジスタ１１ａ、１１ｂの各ゲートは、入力端子ＩＮ、ＩＮＢに接続されている。また、ＮＭＯＳトランジスタ１１ａ、１１ｂのドレイン側には、図１を参照して説明されたアクティブインダクタ１０ａ、１０ｂがそれぞれ接続されている。アクティブインダクタ１０ａ、１０ｂのそれぞれのＰＭＯＳトランジスタＭ２（２）のドレインと、ＮＭＯＳトランジスタ１１ａ、１１ｂのドレインのそれぞれが接続されている。
【００３３】
つまり、ＮＭＯＳトランジスタ１１ａ、１１ｂの各ドレインは、アクティブインダクタ１０ａ、１０ｂの各出力端子と接続されており、各ノードが出力端子ＯＵＴＢ、ＯＵＴに接続され、信号が出力される。ＩＮとＯＵＴＢが同相であり、ＩＮＢとＯＵＴが同相である。このようにアクティブインダクタ１０ａ、１０ｂを負荷として用いることで、高域において、より増幅率が高まるピーキング特性を持つアンプを構成することができる。本形態の回路は、電流源１２を含めて直列に３段の回路が接続された構成である。このため、電源電圧が１．２Ｖのような低電圧において動作可能な回路を構成することができる。
【００３４】
図４は、本実施形態に係る差動アンプ回路の増幅率と周波数の関係の一例を示している。Ｙ軸が増幅率であり、Ｘ軸に周波数が表されている。本形態のアクティブインダクタンス回路において、４ＧＨｚ付近の増幅率は１１ｄＢであり、１００ＭＨｚ以下の低域のゲインと比較して６ｄＢのピーキング特性を持ったアンプを実現することができる。例えば、１．５Ｖの電源電圧で５ＧＨｚまで増幅できるピーキングアンプを構成することができる。
【００３５】
尚、理解されるように、接続関係を変更することによって、差動対はＰＭＯＳトランジスタを使用して構成されることができる。この場合、アクティブコンダクタ内のトランジスタのそれぞれの極性は、典型的には、図３に示された極性と逆極性となる。あるいは、バイポーラ・トランジスタを使用して差動アンプ回路を構成することが可能である。これらの点は、以下の実施の形態において同様である。
【００３６】
第３の実施の形態．
図５は、第３の実施形態に係る差動型ハイパス・アンプ回路の構成を示す回路図である。図５において、ＮＭＯＳトランジスタ１１ａ、１１ｂは差動対を構成し、それぞれのＮＭＯＳトランジスタ１１ａ、１１ｂのソースには、電流源１２ａ、１２ｂが接続される。電流源１２ａ、１２ｂは、低電位電源ＶＳＳに接続されている。さらに、ＮＭＯＳトランジスタ１１ａ、１１ｂのソース間には、容量１３が接続される。また、ＮＭＯＳトランジスタ１１ａ、１１ｂのそれぞれのドレイン側には、図１を参照して説明されたアクティブインダクタ１０ａ、１０ｂが、それぞれ接続される。
【００３７】
アクティブインダクタ１０ａ、１０ｂとＮＭＯＳトランジスタ１１ａ、１１ｂの接続態様は、実施の形態２と同様である。このような回路構成有することによって、低域側のゲインがさらに抑圧されたハイパス・アンプを実現することができる。尚、容量１３に代えて、インピーダンスとして、抵抗を使用することができる。あるいは、ＮＭＯＳトランジスタ１１ａ、１１ｂのソース間に、抵抗と容量を直列に接続することが可能である。
【００３８】
図６は、第３の実施形態に係る差動型ハイパス・アンプ回路の増幅率と周波数の関係の一例を示している。Ｙ軸が増幅率を、Ｘ軸が周波数を表している。本形態の回路を利用することによって、１００ＭＨｚの低域側のゲインが−１０ｄＢであり、一方、４ＧＨｚ付近の高域側では１０ｄＢである差動型ハイパス・アンプ回路を実現することができる。低域側と高域側のゲイン差は２０ｄＢ以上あるため、本形態の回路を利用して、良好な特性のハイパス・アンプ回路を実現することができる。
【００３９】
第４の実施の形態．
図７は、第４の実施形態に係るバンドパス・フィルタ回路の構成を示す回路図である。本形態のバンドパス・フィルタ回路は、図５を参照して説明された第３の実施形態の回路構成に加え、容量１４ａ、１４ｂのそれぞれが、アクティブインダクタ１０ａ、１０ｂのＰＭＯＳトランジスタＭ１（１の）それぞれと、並列に接続されている。つまり、容量１４ａ、１４ｂのそれぞれは、一端において電源ＶＤＤに接続、あるいは、ＶＤＤを介してＰＭＯＳトランジスタＭ１（１）のソースと接続されている。容量１４ａ、１４ｂの他端は、アクティブインダクタ１０ａ、１０ｂのＰＭＯＳトランジスタＭ１（１）のドレインと接続されている。アクティブインダクタ１０ａ、１０ｂに容量１４ａ、１４ｂを並列に接続することで、回路は共振周波数を持ち、本形態の回路は、バンドパス・フィルタ回路と同等の特性を持つことができる。
【００４０】
図８は、第４の実施形態に係るバンドパス・フィルタ回路の増幅率と周波数の関係の一例を示している。Ｙ軸が増幅率を、Ｘ軸が周波数を表している。本形態の回路構成において示されたように、本発明のアクティブインダクタと並列に容量を接続することにより、１．５ＧＨｚ付近に共振点を備えるバンドパス特性を示すバンドパス・フィルタ回路を実現することができる。このように、本形態に係る回路構成により、配線層を使用したインダクタンスを用いずに、バンドパス・フィルタ回路を実現することができる。
【００４１】
第５の実施の形態．
図９は、第５の実施形態に係る差動アンプ回路の構成を示す回路図である。本形態の差動アンプ回路は、図３を参照して説明された第２の実施形態に係る差動アンプ回路のアクティブコンダクタ１０ａ、１０ｂにおける２つの電流源４のそれぞれを、可変電流源２０ａ、２０ｂに置き換えている。各可変電流源２０ａ、２０ｂは、制御信号が入力される制御端子Ｖｃに接続されている。各可変電流源２０ａ、２０ｂの電流値が変化することによって、（１１）式のｇｍ、Ｍ２が変化し、アクティブインダクタ１０ａ、１０ｂのインピーダンス特性が変化する。
【００４２】
制御信号によって各可変電流源２０ａ、２０ｂを制御することで、アクティブインダクタ１０ａ、１０ｂのインピーダンス特性を制御することができる。例えば、本形態に係る差動アンプ回路を複数段接続することによって、リング・オシレータを構成することができる。可変電流源２０ａ、２０ｂの制御端子２０ａ、２０Ｖｃに適切な制御信号を加えることによって、高周波特性が良好なＶＣＯ（Voltage Controlled Oscillator）を実現することが可能である。
【００４３】
第６の実施の形態．
図１０は、第６の実施形態に係る差動アンプ回路の構成を示す回路図である。本形態の差動アンプ回路は、図３を参照して説明された第２の実施形態に係る差動アンプ回路のアクティブコンダクタ１０ａ、１０ｂのそれぞれにおいて、２つの容量３を可変容量３０ａ、３０ｂに置き換えている。可変容量３０ａ、３０ｂは、制御信号が入力される制御端子Ｖｃに接続されている。各可変容量３０ａ、３０ｂの容量値が変化することによって（１１）式のｇｍ、Ｍ２が変化し、それに従って、アクティブインダクタ１０ａ、１０ｂのインピーダンス特性が変化する。
【００４４】
制御信号によって各可変容量３０ａ、３０ｂを制御することで、アクティブインダクタ１０ａ、１０ｂのインピーダンス特性を効果的に制御することができる。例えば、本形態に係る差動アンプ回路を複数段接続することによって、リング・オシレータを構成することができる。可変容量３０ａ、３０ｂの制御端子Ｖｃに適切な制御信号を加えることによって、高周波特性が良好なＶＣＯを実現することが可能である。
【００４５】
【発明の効果】
本発明は、高速で低電圧動作が可能なアクティブインダクタンス回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係る、アクティブインダクタンス回路の構成を示す回路図である。
【図２】 本発明の第１の実施の形態のアクティブインダクタンス回路の周波数特性を示した図である。
【図３】 本発明の第２の実施の形態に係る、アクティブインダクタンス回路を負荷とした差動アンプ回路の構成を示す回路図である。
【図４】 本発明の第２の実施の形態の差動アンプ回路の周波数特性を示した図である。
【図５】 本発明の第３の実施の形態に係る、アクティブインダクタンス回路を用いた差動型ハイパス・アンプ回路の構成を示す回路図である。
【図６】 本発明の第３の実施の形態のハイパス・アンプの周波数特性を示した図である。
【図７】 本発明の第４の実施の形態に係る、アクティブインダクタンス回路を用いたバンドパス・フィルタ回路の構成を示す回路図である。
【図８】 本発明の第４の実施の形態のバンドパス・フィルタ回路の周波数特性を示した図である。
【図９】 本発明の第５の実施の形態に係る、インダクタンス値可変のアクティブインダクタンス回路を負荷とした差動アンプ回路の構成を示す回路図である。
【図１０】 本発明の第６の実施の形態に係る、インダクタンス値可変のアクティブインダクタンス回路を負荷とした差動アンプ回路の構成を示す回路図である。
【図１１】 従来の技術におけるアクティブインダクタンス回路の構成を示す回路図である。
【符号の説明】
１、２ ＭＯＳトランジスタ、３ 容量、4 電流源、１０ａ、１０ｂ アクティブインダクタ、１１ａ、１１ｂ ＭＯＳトランジスタ、１２ 電流源、１３、１４ａ、１４ｂ 容量、２１ａ、２１ｂ 可変電流源、３１ａ、３１ｂ 可変容量、４０ａ、４０ｂ、４１ａ、４１ｂ、４２ａ、４２ｂ ＭＯＳトランジスタ、４３ 容量、４４、４５ 電流源
【発明の属する技術分野】
本発明は、トランジスタと容量を備え、インダクタンタとして動作するアクティブインダクタンス回路及び、その回路を備える差動アンプ回路に関する。
【０００２】
【従来の技術】
高速の通信回路において、増幅帯域伸張、伝送特性補償等の目的のため、インダクタンスが益々使われるようになっている。しかしながら、配線層を用いて作成されるチップ内のインダクタンスは、小さいインダクタンス値のものでさえ大面積を必要とする。これは、チップの増大によるコスト増、また、搭載できるロジックの減少等のデメリットを生む。そのため、トランジスタ等の能動素子と、容量等の受動素子を組み合わせることによって、インダクタンス相当の特性を持つアクティブインダクタンス回路が提案されている。
【０００３】
そのような、アクティブインダクタンス回路の一例を、特許文献１が開示している。図１１は、このアクティブインダクタンス回路の構成を示している。本従来例は、第1の差動回路、差動型積分器、及び第２の差動対を備えている。第１の差動回路は、ＭＯＳトランジスタ４１ａ、４１ｂのゲート端子間を入力信号電圧端子Ｖｉとする。差動型積分器は、ドレイン端子間にコンデンサ４３が接続され、前記ドレイン端子の各々が前記４１ａ、４１ｂのソース端子とそれぞれ接続されたＭＯＳトランジスタ４０ａ、４０ｂで構成され、かつドレイン間を出力信号電圧端子とする第３の差動対を備えている。
【０００４】
さらに、差動型積分器において、ＭＯＳトランジスタ４０ａ、４０ｂのゲート端子が、それぞれ、ＭＯＳトランジスタ４０ｂ、４０ａのドレイン端子に接続され、ＭＯＳトランジスタ４０ａ、４０ｂのソース端子は共通接続され、第1の電流源４５を通して接地される。第２の差動対は、ゲート端子の各々が第３の差動対を構成するＭＯＳトランジスタ４０ａ、４０ｂのドレイン端子に接続され、かつドレイン端子の各々が入力信号電圧端子に接続されたＭＯＳトランジスタ４２ａ、４２ｂから構成される。
【０００５】
この従来例では、入力端子からみたインピーダンス（Ｚｉｎ)が
Ｚｉｎ＝Ｖｉｎ／Ｉｉｎ=ｓＣ／(ｇｍ＊ｇｍ)
で表されるため、入力端子からみると、インダクタンスと等価になる。本従来例では、アクティブインダクタンスを構成するために、計６個、差動の片チャンネルあたり、３個のＭＯＳトランジスタから構成される。
【０００６】
【特許文献１】
特開２００１−２５１１６４号公報
【０００７】
【発明が解決しようとする課題】
従来のアクティブインダクタンスでは、上記のとおり、差動回路として計６個の素子が必要になる。このため、高周波で用いる場合、差動回路の各チャンネルの３個分のＭＯＳの寄生容量が生じ、それによって高周波特性が劣化する。さらに、このアクティブインダクを負荷として増幅回路を構成する場合、バイアス電流はＶｉから入力方向に流れるため、入力端子ＶｉにＰＭＯＳで構成された差動対のドレイン端子を接続しなければならない。
【０００８】
その場合において、負荷として用いた従来例のアクティブインダクスの電圧降下には、最低でも、ＭＯＳトランジスタ４１ａ、４１ｂのゲート・ソース間電圧、ＭＯＳトランジスタ４０ａ、４０ｂのゲート・ソース間電圧、及び、電流源４５の電圧降下分が加算される。このように、従来例のアクティブインダクタンスは電圧降下が大きいため、この従来例を用いて増幅器を構成する場合、低電圧動作化が困難である。
【０００９】
本発明は上記従来技術に鑑みてなされたものであって、素子数を削減したアクティブインダクタンス回路を提供することを一つの目的としる。本発明の他の目的は、周波数特性の劣化を抑制することができるアクティブインダクタンス回路を提供することである。本発明の他の目的は、電圧降下が小さく低電圧動作に好ましいアクティブインダクタンス回路を提供することである。
【００１０】
【課題を解決するための手段】
本発明の第１の態様は、出力端子における電圧、電流特性が、インダクタンスを含む回路の特性を示す、アクティブインダクタンス回路であって、第１のトランジスタと、前記第１のトランジスタと極性の異なる第２のトランジスタと、容量と、電流源と、を備え、前記第１のトランジスタの第１の信号端子は、出力端子に接続され、前記第２のトランジスタの制御端子は、前記第１のトランジスタの第１の信号端子に接続され、前記第１のトランジスタの制御端子は、前記第２のトランジスタの第２の信号端子に接続され、前記第２のトランジスタの第２の信号端子は、前記電流源の端子と前記容量の端子とに接続されている。この構成を有することによって、素子数の少ないアクティブインダクタンス回路を構成することができる。尚、各要素の接続は、直接に接続されるものに限定されず、例えばインピーダンスを介して接続する場合など、アクティブインダクタンス回路として動作する範囲において、様々な電気的接続が可能である。
【００１１】
上記第１の態様において、前記第１及び第２のトランジスタはＭＯＳトランジスタであり、前記制御端子はゲート端子であり、前記第１の端子はドレイン端子であり、前記第２の端子はソース端子であることが、周波数特性、あるいは消費電力の観点から好ましい。
【００１２】
上記第１の態様において、前記第１のトランジスタがＰＭＯＳ型トランジスタで構成され、前記第２のトランジスタがＮＭＯＳ型トランジスタで構成されていることができる。あるいは、前記第１のトランジスタがＮＭＯＳ型トランジスタで構成され、前記第２のトランジスタがＰＭＯＳ型トランジスタで構成されていることができる。
【００１３】
上記第１の態様において、前記第１のトランジスタの第２の信号端子と、前記第２のトランジスタの第１の信号端子とは、第１電源に接続され、前記電流源の他の端子と前記容量の他の端子は、第２電源に接続されていることが好ましい。
【００１４】
上記第１の態様において、さらに、前記第１のトランジスタと並列に接続された第２の容量を備えることができる。これによって、特定周波数における共振特性を示し、例えば、バンドパス・フィルタを構成することができる。
【００１５】
上記第１の態様において、前記容量は、制御信号によって制御可能な可変容量であることができる。これによって、インピーダンス特性を制御することができる。あるいは、上記第１の態様において、前記電流源の電流値は、制御信号によって制御可能であることができる。これによって、インピーダンス特性を制御することができる。
【００１６】
本発明の他の態様は、差動アンプ回路であって、第１のアクティブインダクタンス回路と、第２のアクティブインダクタンス回路と、第１及び第２のトランジスタを含む差動対と、を備え、前記１及び第２のトランジスタの各々の制御端子は、差動信号の入力端子であり、前記１及び第２のトランジスタの各々の第１の信号端子には前記第１及び第２のアクティブインダクタンス回路のそれぞれの出力端子が接続され、前記１及び第２のトランジスタの各々の第１の信号端子は差動信号出力端子であり、前記１及び第２のトランジスタの第２の信号端子のそれぞれは電流源に接続され、前記第１及び第２のアクティブインダクタンス回路のそれぞれは、第３のトランジスタと、前記第３のトランジスタと極性の異なる第４のトランジスタと、容量と、第２の電流源と、を備え、前記第３のトランジスタの第１の信号端子は、出力端子に接続され、前記第４のトランジスタの制御端子は、前記第３のトランジスタの第１の信号端子に接続され、前記第３のトランジスタの制御端子は、前記第４のトランジスタの第２の信号端子に接続され、前記第４のトランジスタの第２の信号端子は、前記第２の電流源の端子と前記容量の端子とに接続されている。この構成を有することによって、素子数の少ないアクティブコンダクタを備える差動アンプを構成することができる。
【００１７】
上記他の態様において、前記第１、第２、第３及び第４のトランジスタはＭＯＳトランジスタであり、前記制御端子はゲート端子であり、前記第１の端子はドレイン端子であり、前記第２の端子はソース端子であることができる。
【００１８】
上記他の態様において、前記電流源は、前記第１トランジスタのソース端子に接続される第３の電流源と、前記第２トランジスタのソース端子に接続される第４の電流源とを備え、前記第１と第２のトランジスタのソース端子の間に、インピーダンス素子が接続されていることができる。前記インピーダンス素子が容量で構成されていることが好ましい。これによって、低圧のゲインを抑圧することができ、例えば、ハイパス・アンプを実現することができる。さらに、前記第１及び第２のアクティブインダクタンス回路のそれぞれは、前記第３のトランジスタと並列に接続された第３の容量を備えることができる。これにより、例えば、バンドパスアンプを構成することができる。
【００１９】
【発明の実施の形態】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。各図において、同一の符号は同一の構成要素を示しており、必要とされない説明は省略される。
【００２０】
第１の実施の形態．
図１に本発明のアクティブインダクタンス回路の第１の実施の形態を示す。図１において、Ｐ型ＭＯＳトランジスタＭ１（１)のソースが高電位電源ＶＤＤに接続され、ドレインは出力端子ＯＵＴに接続される。Ｎ型ＭＯＳトランジスタＭ２（２)のドレインは、直接、もしくはサージに対する保護のための素子を通してＶＤＤに接続されている。Ｎ型ＭＯＳトランジスタＭ２（２)のソースはカレントソース４に接続されている。Ｎ型ＭＯＳトランジスタＭ２（２)のゲートはＰ型ＭＯＳトランジスタＭ１（１)のドレイン、あるいは、出力端子ＯＵＴに接続されに接続されおり、ソースフォロワ回路を形成する。
【００２１】
カレントソース４は低電位電源ＶＳＳに接続されている。ＮＭＯＳトランジスタＭ２（２）のソースには、ＭＯＳトランジスタＭ１（１)のゲート及び容量３が接続される。容量３の他端はＶＳＳに接続されており、容量３とカレントソース４は、ＮＭＯＳトランジスタＭ２（２）のソースと低電位電源ＶＳＳの間において、並列に接続されている。この回路の出力端子ＯＵＴにおいて、出力電圧Ｖｏｕｔに対する出力電流Ｉｏｕｔの周波数に対する変化がインダクタンスと同等になる。
【００２２】
次に本回路の動作特性を、数式を用いて説明する。始めに、ＰＭＯＳトランジスタＭ１（１)が、必ずＭＯＳトランジスタの線形領域(triode region)で動作していることを説明する。ＰＭＯＳトランジスタＭ１（１)のゲート・ソース間電圧Ｖｇｓ、ｍ１は、
【数１】
【００２３】
ここで、ＶｄｓはＭＯＳトランジスタのドレイン・ソース間電圧、ＶｔｈはＭＯＳトランジスタのスレッショルド電圧を示す。ここで、ＰＭＯＳトランジスタＭ１（１)とＮＭＯＳトランジスタＭ２（２）のスレッショルド電圧Ｖｔｈがほぼ等しいと考え、（１)式右辺第２項のＶｔｈ、Ｍ２をＶｔｈ、Ｍ１と置きかえると、（１）式は、
【数２】
【００２４】
ＮＭＯＳトランジスタＭ２（２）はカレントソース４により、バイアス電流が流れているため（２）式の（）内は必ず０より大きい。そのため、
【数３】
【００２５】
さらに、ＮＭＯＳトランジスタＭ２（２）を高速で動作させるときは、一般的に電流を多く流す。このことは、（２）式の（）の値を大きくし、そのため、
【数４】
【数５】
【００２６】
次に、本形態の回路が、インダクタンスとして動作することを説明する。ＰＭＯＳトランジスタＭ１（１)のゲート・ソース間電圧Ｖｇｓ、ｍ１とドレイン・ソース間電圧Ｖｄｓ、Ｍ１が微小変化すると、ドレイン電流は
【数６】
【００２７】
ＮＭＯＳトランジスタＭ２（２）は飽和領域で動作しているため、小振幅信号に対するＮＭＯＳトランジスタＭ２（２）のドレイン電流特性は
【数７】
【００２８】
Ｖｇｓ、ｍ１は、容量３により次のような電圧で変化する。
【数８】
【数９】
【数１０】
【数１１】
【００２９】
このように、本形態の回路は、トランジスタ２個のみを使用し、あるいは、差動回路の負荷として用いるときには計４個のトランジスタのみを使用するため、素子数が少ない分、高周波まで動作することができる。つまり、本形態は、２つのトランジスタと容量と電流源によりインダクタンスとして機能する回路を構成するので、従来発明よりトランジスタの数が少なく、高速動作の妨げになるトランジスタの寄生容量が減り、より高速で動作することができる。
【００３０】
あるいは、本形態の回路を負荷として接続する場合、負荷での電圧降下分はＰＭＯＳトランジスタＭ１（１)の線形領域で動作するソース・ドレイン間電圧のみである。このため、電圧降下が小さく、低電圧動作が可能である。つまり、本形態において、信号端子と電源端子の電圧降下は、負荷となるトランジスタのドレイン-ソース間電圧で決まり、さらに、このトランジスタは線形領域で動作するため、より低電圧で動作できるようになる。
【００３１】
尚、理解されるように、電源と接続関係を適切に変更することによって、第１のＭＯＳトランジスタＭ１をＮＭＯＳトランジスタで構成し、第２のＭＯＳトランジスタＭ２をＰＭＯＳトランジスタで構成することができる。あるいは、バイポーラ・トランジスタを使用して本発明のアクティブコンダクタンス回路を構成することが可能である。各回路要素は図１に示すように直接に接続され、あるいは、インピーダンスを介して接続されることができる。アクティブコダンクタとして機能する範囲において、設計によって必要な回路要素を追加することができる。これらの点は、以下の実施の形態において同様である。
【００３２】
第２の実施の形態．
図３は、第２の実施の形態にかかる差動アンプ回路の構成を示す回路図である。図３において、ＮＭＯＳトランジスタ１１ａ、１１ｂは差動対を構成し、ソース側において共通接続され、電流源１２に接続される。電流源１２は低電位電源ＶＳＳに接続されている。ＮＭＯＳトランジスタ１１ａ、１１ｂの各ゲートは、入力端子ＩＮ、ＩＮＢに接続されている。また、ＮＭＯＳトランジスタ１１ａ、１１ｂのドレイン側には、図１を参照して説明されたアクティブインダクタ１０ａ、１０ｂがそれぞれ接続されている。アクティブインダクタ１０ａ、１０ｂのそれぞれのＰＭＯＳトランジスタＭ２（２）のドレインと、ＮＭＯＳトランジスタ１１ａ、１１ｂのドレインのそれぞれが接続されている。
【００３３】
つまり、ＮＭＯＳトランジスタ１１ａ、１１ｂの各ドレインは、アクティブインダクタ１０ａ、１０ｂの各出力端子と接続されており、各ノードが出力端子ＯＵＴＢ、ＯＵＴに接続され、信号が出力される。ＩＮとＯＵＴＢが同相であり、ＩＮＢとＯＵＴが同相である。このようにアクティブインダクタ１０ａ、１０ｂを負荷として用いることで、高域において、より増幅率が高まるピーキング特性を持つアンプを構成することができる。本形態の回路は、電流源１２を含めて直列に３段の回路が接続された構成である。このため、電源電圧が１．２Ｖのような低電圧において動作可能な回路を構成することができる。
【００３４】
図４は、本実施形態に係る差動アンプ回路の増幅率と周波数の関係の一例を示している。Ｙ軸が増幅率であり、Ｘ軸に周波数が表されている。本形態のアクティブインダクタンス回路において、４ＧＨｚ付近の増幅率は１１ｄＢであり、１００ＭＨｚ以下の低域のゲインと比較して６ｄＢのピーキング特性を持ったアンプを実現することができる。例えば、１．５Ｖの電源電圧で５ＧＨｚまで増幅できるピーキングアンプを構成することができる。
【００３５】
尚、理解されるように、接続関係を変更することによって、差動対はＰＭＯＳトランジスタを使用して構成されることができる。この場合、アクティブコンダクタ内のトランジスタのそれぞれの極性は、典型的には、図３に示された極性と逆極性となる。あるいは、バイポーラ・トランジスタを使用して差動アンプ回路を構成することが可能である。これらの点は、以下の実施の形態において同様である。
【００３６】
第３の実施の形態．
図５は、第３の実施形態に係る差動型ハイパス・アンプ回路の構成を示す回路図である。図５において、ＮＭＯＳトランジスタ１１ａ、１１ｂは差動対を構成し、それぞれのＮＭＯＳトランジスタ１１ａ、１１ｂのソースには、電流源１２ａ、１２ｂが接続される。電流源１２ａ、１２ｂは、低電位電源ＶＳＳに接続されている。さらに、ＮＭＯＳトランジスタ１１ａ、１１ｂのソース間には、容量１３が接続される。また、ＮＭＯＳトランジスタ１１ａ、１１ｂのそれぞれのドレイン側には、図１を参照して説明されたアクティブインダクタ１０ａ、１０ｂが、それぞれ接続される。
【００３７】
アクティブインダクタ１０ａ、１０ｂとＮＭＯＳトランジスタ１１ａ、１１ｂの接続態様は、実施の形態２と同様である。このような回路構成有することによって、低域側のゲインがさらに抑圧されたハイパス・アンプを実現することができる。尚、容量１３に代えて、インピーダンスとして、抵抗を使用することができる。あるいは、ＮＭＯＳトランジスタ１１ａ、１１ｂのソース間に、抵抗と容量を直列に接続することが可能である。
【００３８】
図６は、第３の実施形態に係る差動型ハイパス・アンプ回路の増幅率と周波数の関係の一例を示している。Ｙ軸が増幅率を、Ｘ軸が周波数を表している。本形態の回路を利用することによって、１００ＭＨｚの低域側のゲインが−１０ｄＢであり、一方、４ＧＨｚ付近の高域側では１０ｄＢである差動型ハイパス・アンプ回路を実現することができる。低域側と高域側のゲイン差は２０ｄＢ以上あるため、本形態の回路を利用して、良好な特性のハイパス・アンプ回路を実現することができる。
【００３９】
第４の実施の形態．
図７は、第４の実施形態に係るバンドパス・フィルタ回路の構成を示す回路図である。本形態のバンドパス・フィルタ回路は、図５を参照して説明された第３の実施形態の回路構成に加え、容量１４ａ、１４ｂのそれぞれが、アクティブインダクタ１０ａ、１０ｂのＰＭＯＳトランジスタＭ１（１の）それぞれと、並列に接続されている。つまり、容量１４ａ、１４ｂのそれぞれは、一端において電源ＶＤＤに接続、あるいは、ＶＤＤを介してＰＭＯＳトランジスタＭ１（１）のソースと接続されている。容量１４ａ、１４ｂの他端は、アクティブインダクタ１０ａ、１０ｂのＰＭＯＳトランジスタＭ１（１）のドレインと接続されている。アクティブインダクタ１０ａ、１０ｂに容量１４ａ、１４ｂを並列に接続することで、回路は共振周波数を持ち、本形態の回路は、バンドパス・フィルタ回路と同等の特性を持つことができる。
【００４０】
図８は、第４の実施形態に係るバンドパス・フィルタ回路の増幅率と周波数の関係の一例を示している。Ｙ軸が増幅率を、Ｘ軸が周波数を表している。本形態の回路構成において示されたように、本発明のアクティブインダクタと並列に容量を接続することにより、１．５ＧＨｚ付近に共振点を備えるバンドパス特性を示すバンドパス・フィルタ回路を実現することができる。このように、本形態に係る回路構成により、配線層を使用したインダクタンスを用いずに、バンドパス・フィルタ回路を実現することができる。
【００４１】
第５の実施の形態．
図９は、第５の実施形態に係る差動アンプ回路の構成を示す回路図である。本形態の差動アンプ回路は、図３を参照して説明された第２の実施形態に係る差動アンプ回路のアクティブコンダクタ１０ａ、１０ｂにおける２つの電流源４のそれぞれを、可変電流源２０ａ、２０ｂに置き換えている。各可変電流源２０ａ、２０ｂは、制御信号が入力される制御端子Ｖｃに接続されている。各可変電流源２０ａ、２０ｂの電流値が変化することによって、（１１）式のｇｍ、Ｍ２が変化し、アクティブインダクタ１０ａ、１０ｂのインピーダンス特性が変化する。
【００４２】
制御信号によって各可変電流源２０ａ、２０ｂを制御することで、アクティブインダクタ１０ａ、１０ｂのインピーダンス特性を制御することができる。例えば、本形態に係る差動アンプ回路を複数段接続することによって、リング・オシレータを構成することができる。可変電流源２０ａ、２０ｂの制御端子２０ａ、２０Ｖｃに適切な制御信号を加えることによって、高周波特性が良好なＶＣＯ（Voltage Controlled Oscillator）を実現することが可能である。
【００４３】
第６の実施の形態．
図１０は、第６の実施形態に係る差動アンプ回路の構成を示す回路図である。本形態の差動アンプ回路は、図３を参照して説明された第２の実施形態に係る差動アンプ回路のアクティブコンダクタ１０ａ、１０ｂのそれぞれにおいて、２つの容量３を可変容量３０ａ、３０ｂに置き換えている。可変容量３０ａ、３０ｂは、制御信号が入力される制御端子Ｖｃに接続されている。各可変容量３０ａ、３０ｂの容量値が変化することによって（１１）式のｇｍ、Ｍ２が変化し、それに従って、アクティブインダクタ１０ａ、１０ｂのインピーダンス特性が変化する。
【００４４】
制御信号によって各可変容量３０ａ、３０ｂを制御することで、アクティブインダクタ１０ａ、１０ｂのインピーダンス特性を効果的に制御することができる。例えば、本形態に係る差動アンプ回路を複数段接続することによって、リング・オシレータを構成することができる。可変容量３０ａ、３０ｂの制御端子Ｖｃに適切な制御信号を加えることによって、高周波特性が良好なＶＣＯを実現することが可能である。
【００４５】
【発明の効果】
本発明は、高速で低電圧動作が可能なアクティブインダクタンス回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係る、アクティブインダクタンス回路の構成を示す回路図である。
【図２】 本発明の第１の実施の形態のアクティブインダクタンス回路の周波数特性を示した図である。
【図３】 本発明の第２の実施の形態に係る、アクティブインダクタンス回路を負荷とした差動アンプ回路の構成を示す回路図である。
【図４】 本発明の第２の実施の形態の差動アンプ回路の周波数特性を示した図である。
【図５】 本発明の第３の実施の形態に係る、アクティブインダクタンス回路を用いた差動型ハイパス・アンプ回路の構成を示す回路図である。
【図６】 本発明の第３の実施の形態のハイパス・アンプの周波数特性を示した図である。
【図７】 本発明の第４の実施の形態に係る、アクティブインダクタンス回路を用いたバンドパス・フィルタ回路の構成を示す回路図である。
【図８】 本発明の第４の実施の形態のバンドパス・フィルタ回路の周波数特性を示した図である。
【図９】 本発明の第５の実施の形態に係る、インダクタンス値可変のアクティブインダクタンス回路を負荷とした差動アンプ回路の構成を示す回路図である。
【図１０】 本発明の第６の実施の形態に係る、インダクタンス値可変のアクティブインダクタンス回路を負荷とした差動アンプ回路の構成を示す回路図である。
【図１１】 従来の技術におけるアクティブインダクタンス回路の構成を示す回路図である。
【符号の説明】
１、２ ＭＯＳトランジスタ、３ 容量、4 電流源、１０ａ、１０ｂ アクティブインダクタ、１１ａ、１１ｂ ＭＯＳトランジスタ、１２ 電流源、１３、１４ａ、１４ｂ 容量、２１ａ、２１ｂ 可変電流源、３１ａ、３１ｂ 可変容量、４０ａ、４０ｂ、４１ａ、４１ｂ、４２ａ、４２ｂ ＭＯＳトランジスタ、４３ 容量、４４、４５ 電流源
Claims (8)
- 出力端子における電圧、電流特性が、インダクタンスを含む回路の特性を示す、アクティブインダクタンス回路であって、
ＰＭＯＳ型トランジスタと、ＮＭＯＳ型トランジスタと、容量と、電流源と、を備え、
前記ＰＭＯＳ型トランジスタのドレイン端子は、出力端子に接続され、
前記ＰＭＯＳ型トランジスタのソース端子は、第１電源に接続され、
前記ＮＭＯＳ型トランジスタのゲート端子は、前記ＰＭＯＳ型トランジスタのドレイン端子に接続され、
前記ＮＭＯＳ型トランジスタのドレイン端子は、前記第１電源に接続され、
前記ＰＭＯＳ型トランジスタのゲート端子は、前記ＮＭＯＳ型トランジスタのソース端子に接続され、
前記電流源及び前記容量の一端は、第２電源に接続され、
前記ＮＭＯＳ型トランジスタのソース端子は、前記電流源の他端と前記容量の他端とに接続されている、
アクティブインダクタンス回路。 - さらに、前記ＰＭＯＳ型トランジスタと並列に接続された第２の容量を備える、請求項１に記載のアクティブインダクタンス回路。
- 前記容量は、制御信号によって制御可能な可変容量であることを特徴とする、請求項１記載のアクティブインダクタンス回路。
- 前記電流源の電流値は、制御信号によって制御可能であることを特徴とする、請求項１記載のアクティブインダクタンス回路。
- 第１のアクティブインダクタンス回路と、
第２のアクティブインダクタンス回路と、
第１及び第２のトランジスタを含む差動対と、を備え、
前記１及び第２のトランジスタの各々のゲート端子は、差動信号の入力端子であり、
前記１及び第２のトランジスタの各々のドレイン端子には前記第１及び第２のアクティブインダクタンス回路のそれぞれの出力端子が接続され、
前記１及び第２のトランジスタの各々のドレイン端子は差動信号出力端子であり、
前記１及び第２のトランジスタのソース端子のそれぞれは、電流源に接続され、
前記第１及び第２のアクティブインダクタンス回路のそれぞれは、
ＰＭＯＳ型トランジスタと、ＮＭＯＳ型トランジスタと、容量と、第２の電流源と、を備え、
前記ＰＭＯＳ型トランジスタのドレイン端子は、出力端子に接続され、
前記ＰＭＯＳ型トランジスタのソース端子は、第１電源に接続され、
前記ＮＭＯＳ型トランジスタのゲート端子は、前記ＰＭＯＳ型トランジスタのドレイン端子に接続され、
前記ＮＭＯＳ型トランジスタのドレイン端子は、前記第１電源に接続され、
前記ＰＭＯＳ型トランジスタのゲート端子は、前記ＮＭＯＳ型トランジスタのソース端子に接続され、
前記第２の電流源及び前記容量の一端は、第２電源に接続され、
前記ＮＭＯＳ型トランジスタのソース端子は、前記第２の電流源の他端と前記容量の他端とに接続されている、
差動アンプ回路。 - 前記電流源は、前記第１トランジスタのソース端子に接続される第３の電流源と、前記第２トランジスタのソース端子に接続される第４の電流源とを備え、
前記第１と第２のトランジスタのソース端子の間に、インピーダンス素子が接続されたことを特徴とする、請求項５記載の差動アンプ回路。 - 前記インピーダンス素子が容量で構成されていることを特徴とする、請求項６に記載の差動アンプ回路。
- さらに、前記第１及び第２のアクティブインダクタンス回路のそれぞれは、前記ＰＭＯＳ型トランジスタと並列に接続された第３の容量を備える、請求項６に記載の差動アンプ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003136793A JP4481590B2 (ja) | 2003-05-15 | 2003-05-15 | アクティブインダクタンス回路及び差動アンプ回路 |
| US10/838,221 US7049888B2 (en) | 2003-05-15 | 2004-05-05 | Active inductance circuit and differential amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003136793A JP4481590B2 (ja) | 2003-05-15 | 2003-05-15 | アクティブインダクタンス回路及び差動アンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004343373A JP2004343373A (ja) | 2004-12-02 |
| JP4481590B2 true JP4481590B2 (ja) | 2010-06-16 |
Family
ID=33410758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003136793A Expired - Fee Related JP4481590B2 (ja) | 2003-05-15 | 2003-05-15 | アクティブインダクタンス回路及び差動アンプ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7049888B2 (ja) |
| JP (1) | JP4481590B2 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7202706B1 (en) * | 2003-04-10 | 2007-04-10 | Pmc-Sierra, Inc. | Systems and methods for actively-peaked current-mode logic |
| US7131089B2 (en) * | 2003-06-20 | 2006-10-31 | Texas Instruments Incorporated | Computer program for programming an integrated circuit speed capability indicator |
| US7265623B2 (en) * | 2004-08-03 | 2007-09-04 | Scintera Networks, Inc. | Differential amplifier having independently tunable base gain, peak gain and boost frequency, and uses of same |
| US7236011B2 (en) * | 2004-09-20 | 2007-06-26 | Analog Devices, Inc. | High-speed differential logic buffer |
| US7142014B1 (en) * | 2004-11-16 | 2006-11-28 | Xilinx, Inc. | High frequency XOR with peaked load stage |
| US7532065B2 (en) * | 2005-07-12 | 2009-05-12 | Agere Systems Inc. | Analog amplifier having DC offset cancellation circuit and method of offset cancellation for analog amplifiers |
| US7388406B2 (en) * | 2005-07-12 | 2008-06-17 | Agere Systems Inc. | CML circuit devices having improved headroom |
| US7560957B2 (en) * | 2005-07-12 | 2009-07-14 | Agere Systems Inc. | High-speed CML circuit design |
| KR100819119B1 (ko) * | 2006-01-09 | 2008-04-04 | 삼성전자주식회사 | 초광대역 응용을 위한 필터의 ｃｍｏｓ 증폭기 및 그 방법 |
| JP4867352B2 (ja) * | 2006-01-10 | 2012-02-01 | ソニー株式会社 | フィルタ回路及び受信回路 |
| US7639079B2 (en) | 2007-02-09 | 2009-12-29 | Agere Systems Inc. | Techniques for designing wide band low noise amplifiers |
| JP2008211477A (ja) * | 2007-02-26 | 2008-09-11 | Fujitsu Ltd | 増幅回路 |
| TWI334275B (en) * | 2007-05-08 | 2010-12-01 | Univ Nat Taiwan Science Tech | Injection-locked frequency divider |
| JP2008311863A (ja) * | 2007-06-13 | 2008-12-25 | Toshiba Corp | 多入力多出力増幅器とこれを用いたアクティブインダクタ、フィルタ及び無線通信装置 |
| JP2009278526A (ja) | 2008-05-16 | 2009-11-26 | Nec Electronics Corp | 半導体集積回路装置 |
| US8115575B2 (en) * | 2008-08-14 | 2012-02-14 | International Business Machines Corporation | Active inductor for ASIC application |
| US8200179B1 (en) | 2008-10-07 | 2012-06-12 | Lattice Semiconductor Corporation | Combined variable gain amplifier and analog equalizer circuit |
| FR2949612A1 (fr) * | 2009-08-28 | 2011-03-04 | Thomson Licensing | Systeme d'antenne comprenant une antenne electriquement petite pour reception de signaux de canaux de la bande uhf |
| US8698532B2 (en) * | 2010-08-16 | 2014-04-15 | Broadcom Corporation | Gigabit-speed slicer latch with hysteresis optimization |
| WO2013018420A1 (ja) * | 2011-08-04 | 2013-02-07 | 本田技研工業株式会社 | 電動パワーステアリング装置 |
| US20130187717A1 (en) * | 2012-01-20 | 2013-07-25 | Qualcomm Incorporated | Receiver equalization circuit |
| JP6036564B2 (ja) | 2013-06-14 | 2016-11-30 | 富士通株式会社 | 可変インダクタ回路及び高周波回路 |
| US9312819B1 (en) * | 2015-03-24 | 2016-04-12 | Global Unichip Corporation | Active inductor and associated amplifying circuit |
| US9225332B1 (en) * | 2015-04-08 | 2015-12-29 | Xilinx, Inc. | Adjustable buffer circuit |
| WO2017194141A1 (en) * | 2016-05-12 | 2017-11-16 | Huawei Technologies Co., Ltd. | Tunable filter |
| JP6740122B2 (ja) | 2016-12-28 | 2020-08-12 | キオクシア株式会社 | アクティブインダクタ及び増幅回路 |
| CN111884622B (zh) * | 2020-07-06 | 2022-12-23 | 北京工业大学 | 一种宽频带工作的差分有源电感 |
| US11979979B2 (en) * | 2021-04-23 | 2024-05-07 | Micron Technology, Inc. | Crosstalk cancellation for signal lines |
| TWI839937B (zh) * | 2022-11-04 | 2024-04-21 | 祥碩科技股份有限公司 | 差動放大器電路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182515A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | 位相回路 |
| JPS62250707A (ja) * | 1986-04-24 | 1987-10-31 | Toshiba Corp | 移相回路 |
| JP3020002B2 (ja) * | 1990-10-30 | 2000-03-15 | 新日本無線株式会社 | トランスコンダクタンスアンプ |
| JP3332290B2 (ja) * | 1994-05-09 | 2002-10-07 | 新日本無線株式会社 | 電圧制御電流源回路、これを利用した等価インダクタンス回路、およびこれらを利用した能動フィルタ回路 |
| JP3599627B2 (ja) * | 2000-02-21 | 2004-12-08 | シャープ株式会社 | 能動インダクタ |
| JP2001251164A (ja) | 2000-03-08 | 2001-09-14 | Sony Corp | アクティブインダクタンス回路及び２端子素子型アクティブインダクタンス回路並びに対称４端子型アクティブインダクタンス回路 |
| JP3522630B2 (ja) * | 2000-03-08 | 2004-04-26 | 日本電信電話株式会社 | 単相信号／差動信号変換型の電圧増幅器 |
| JP2001313543A (ja) * | 2000-04-28 | 2001-11-09 | Toko Inc | フィルタ回路 |
| FR2811827B1 (fr) * | 2000-07-12 | 2002-10-11 | St Microelectronics Sa | Dispositif d'amplification a faible bruit, en particulier pour un telephone mobile cellulaire |
| TW518816B (en) * | 2002-02-01 | 2003-01-21 | Richtek Technology Corp | Inductor equivalent circuit and its application circuit |
| JP2003298355A (ja) * | 2002-03-29 | 2003-10-17 | Kawasaki Microelectronics Kk | ミキサおよび差動アンプ |
-
2003
- 2003-05-15 JP JP2003136793A patent/JP4481590B2/ja not_active Expired - Fee Related
-
2004
- 2004-05-05 US US10/838,221 patent/US7049888B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040227573A1 (en) | 2004-11-18 |
| US7049888B2 (en) | 2006-05-23 |
| JP2004343373A (ja) | 2004-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4481590B2 (ja) | アクティブインダクタンス回路及び差動アンプ回路 | |
| EP1816742B1 (de) | Differenzverstärker und Funksystem mit Differenzverstärker | |
| JP2010272815A (ja) | 可変インダクタ | |
| US20070096820A1 (en) | Differential amplifier and active load for the same | |
| DE3725323A1 (de) | Volldifferential-, cmos-operations-leistungsverstaerker | |
| US9106193B2 (en) | Variable gain amplifier | |
| KR20070042985A (ko) | 트랜스컨덕터 회로 | |
| US8022764B2 (en) | Differential amplifier | |
| JP6740122B2 (ja) | アクティブインダクタ及び増幅回路 | |
| US7038501B2 (en) | Transconductor circuit for compensating the distortion of output current | |
| JP4674299B2 (ja) | 反転増幅器及びこれを有する水晶発振器 | |
| US20200259464A1 (en) | High-frequency amplifier circuitry and semiconductor device | |
| JP2005142633A (ja) | 差動増幅回路および多段増幅回路 | |
| CN107683566B (zh) | 放大器 | |
| US7196573B1 (en) | Systems and methods for creating complex poles | |
| WO2013012789A2 (en) | High speed amplifier | |
| US7098702B2 (en) | Transconductor circuit for compensating the distortion of output current | |
| Zheng et al. | A microwave OTA using a feedforward-regulated cascode topology | |
| Hammadi et al. | Compact tunable bandpass filter for RF and microwave applications | |
| US11601099B1 (en) | Multi-stage wide-band amplifier with intra-stage and inter-stage inductive coupling | |
| KR102031272B1 (ko) | 메모리없는 공통 모드 둔감형 및 로우 풀링 vco | |
| US11489503B1 (en) | Cross-coupling of switched-capacitor output common-mode feedback capacitors in dynamic residue amplifiers | |
| KR100550017B1 (ko) | Ｍｏｓ 트랜지스터로 구성된 트랜스컨덕터 회로 | |
| KR20170012803A (ko) | 저전압 저전력 ｃｍｏｓ 연산 트랜스컨덕턴스 증폭기 및 이를 이용한 능동 인덕터 | |
| US20240186970A1 (en) | Amplifier circuit and photodetection device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060405 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090428 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090622 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091006 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091203 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100223 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100318 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4481590 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140326 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |