JP2000040925A

JP2000040925A - 差動型電子回路

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Publication number: JP2000040925A
Application number: JP10209140A
Authority: JP
Inventors: Shuji Asai; 周二浅井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-07-24
Filing date: 1998-07-24
Publication date: 2000-02-08
Anticipated expiration: 2018-07-24
Also published as: JP3147096B2

Abstract

(57)【要約】【課題】差動回路の負荷側に挿入されたインダクタの占
める面積を小さくし、かつ効率よく高域のピーキングを
可能とする差動型電子回路の提供。【解決手段】トランジスタと負荷素子の一対で構成され
る差動型電子回路において、各々の負荷素子に直列にイ
ンダクタが挿入され、かつ両者が反対に動作するように
誘導結合される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路を
含む電子回路に関し、特に、電界効果トランジスタ（Ｆ
ＥＴ）もしくはバイポーラトランジスタ（ＢＰＴ）を用
いた差動方式の電子回路、もしくは、これに準じ左右一
対の回路系が逆位相で動作する電子回路に関する。後の
説明で明らかとされるように、本発明は、小型化、速度
／電力比の改善に好適とされる。

【０００２】

【従来の技術】携帯電話やマルチメディアの普及に伴い
大容量高速の情報処理や通信の技術開発が進んでいる。
特にＧＨｚ以上のマイクロ波帯やミリ波帯におけるアナ
ログ波やパルス波の増幅や信号処理を低消費電力でかつ
小型な回路で行うことが望まれている。

【０００３】図７に、化合物半導体のデジタルやアナロ
グ回路で用いられる「ソース・カップルド・ＦＥＴロジ
ック」（Source Coupled FET Logic、ＳＣＦＬ）と
呼ばれる差動増幅回路の構成の一例を示す。この種の回
路として、例えば文献（Michael Shur：“GaAs DEVICE
S AND CIRCUITS”、PLENUM PRESS（New York and
London）の４３５ページ）等の記載が参照される。

【０００４】図７には、電界効果トランジスタ（ＦＥ
Ｔ）を用いた差動増幅回路の構成の一例が示されてい
る。図７を参照すると、ソースを共通接続し、ゲートを
入力端子５ａ、５ｂにそれぞれ接続し差動対をなす電界
効果トランジスタ（ＦＥＴ）対１ａ、１ｂと、トランジ
スタ対１ａ、１ｂのドレインに一端をそれぞれ接続し他
端を正電源７に接続した負荷抵抗２ａ、２ｂと、トラン
ジスタ対１ａ、１ｂのソースの共通接続点と負電源８間
に接続されたソース結合抵抗２１と、が入力差動段
（「差動部」）を構成しており、トランジスタ対１ａ、
１ｂのドレインをそれぞれゲートに接続し、ドレインを
正電源７に接続したソースフォロアトランジスタ（ＦＥ
Ｔ）２２ａ、２２ｂと、ソースフォロアトランジスタ
（ＦＥＴ）２２ａ、２２ｂのソースにアノード端子を接
続したダイオード２３ａ、２３ｂと、ダイオード２３
ａ、２３ｂのカソード端子と負電源８との間に接続され
た抵抗２４ａ、２４ｂとからなり、ダイオード２３ａ、
２３ｂと抵抗２４ａ、２４ｂとの接続点を出力端子２５
ａ、２５ｂに接続し、差動トランジスタ対１ａ、１ｂの
出力を負側にレベルシフトして出力するバッファ増幅部
を備えている。

【０００５】図８は、図７の差動部を示す図である。差
動トランジスタ対１ａ、１ｂのゲート入力端子５ａ、５
ｂ間の差電圧が入力信号電圧となり、差動トランジスタ
対１ａ、１ｂのドレイン端子（出力端子）６ａ、６ｂに
は、入力信号電圧を反転して増幅された信号が出力され
る。なお、差動増幅では、一方の入力端子を固定電位と
し、他方の端子にアナログ信号を入れて増幅することも
可能である。この場合、固定電位が入力される一方の入
力端子はバイアス（基準電位）を与える役目をする。

【０００６】一方、デジタル信号処理では、これらトラ
ンジスタを縦積みや並列させることで積や和などの論理
演算を行う。また、入出力の端子数が少ない論理回路で
はバッファ増幅部を除いて論理回路を構成し、遅延時間
を抑制し高速化することも行われる。

【０００７】図７に示す回路で、ＦＥＴに換え、バイポ
ーラ・トランジスタ（ＢＰＴ）を用いたものが、エミッ
タ・カップルド・ロジック（Emitter Coupled Logi
c、エミッタ結合論理、「ＥＣＬ」という）である。Ｅ
ＣＬについては、例えば刊行物「ＵＬＳＩ設計技術」
（電子情報通信学会発行）の３２ページ等の記載が参照
される。

【０００８】一方、最近、４０Ｇｂｉｔ／ｓの光通信用
の信号処理回路として、図７に示した回路を改善し高速
化を実現した回路が報告されている。例えば、文献（１
９９７年９月の電子情報通信学会エレクトロニクスソサ
イエティ大会講演論文集２の番号Ｃ−１０−２９、Ｃ−
１０−３０、Ｃ−１０−３１の３件等）の記載が参照さ
れる。基本的な回路を図９に示す。

【０００９】図９を参照すると、入力差動段の負荷抵抗
２ａ、２ｂに、直列にインダクタ２６ａ、２６ｂを挿入
して、高周波側をピーキングし利得を高めるとともに、
ソースフォロア・トランジスタ２２ａ、２２ｂのバッフ
ァ増幅部のレベルシフト・ダイオード２３ａ、２３ｂに
並列にコンデンサ２７ａ、２７ｂを挿入して、高周波を
バイパスするように構成されている。回路は分布定数線
路ではなく、集中定数方式で構成されている。この差動
部をとり出して図１０に示す。なお、図１０に示す回路
では、図９の電流制限トランジスタ４の代わりに、ソー
ス結合抵抗２１を用いている。

【００１０】

【発明が解決しようとする課題】図９に示した回路にお
いては、差動トランジスタ対のドレイン側に挿入された
インダクタ２６ａ、２６ｂは独立している。ミリ波回路
では波長が短く、集積回路で磁場が広がり、シールドも
難しいため、インダクタが他のインダクタと結合し易
い。

【００１１】特に、差動回路で接近したインダクタは、
配置を考慮しないと、漏洩磁場が逆方向で動作を打ち消
す場合がある。

【００１２】また、インダクタは他との誘導結合や寄生
容量を配慮すると、集積回路に占める面積割合が大きく
なった。

【００１３】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、差動回路におけ
るインダクタの占める面積を小さくし、かつ効率良く高
域のピーキングを可能とする差動回路を提供することに
ある。

【００１４】

【課題を解決するための手段】前記目的を達成する本発
明は、一対のトランジスタと一対の負荷素子を含む差動
型電子回路において、前記一対の負荷素子にそれぞれ直
列に接続された１対のインダクタを備え、前記一対のイ
ンダクタが互いに逆位相で誘導結合される。

【００１５】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。まず本発明の原理について説明する。

【００１６】差動回路では、トランジスタ対と負荷抵抗
対とが、左右で、相対的に逆位相で動作する。このため
負荷抵抗やこれに直列なインダクタも逆位相で動作する
ことになる。本発明は、この一対のインダクタを強調し
合うように誘導結合することで差動増幅動作を促進する
ようにしたものである。

【００１７】インダクタの結合が理想的であれば相互に
補われるため、片側のインダクタは、図９のように、独
立に設けた場合に比べて、半分のインダクタンス値でよ
い。

【００１８】そして、現実にある程度の結合があれば、
インダクタが補い合うため、片側のインダクタンスは少
なくでき、インダクタの面積も削減できる。

【００１９】ところで、音声等の低い周波数のアナログ
信号の増幅では、ヒステリシスがあるトランスコイルの
インダクタを用いずに、コンデンサ、抵抗、トランジス
タだけで、電子回路を構成することが一般化している。

【００２０】しかし、マイクロ波以上に周波数が高くな
り波長が短くなると、配線で生じる磁場が空気を介して
誘導結合し易くなるため、インダクタは使い易くなる。
空気は、コイル電流に対して磁場が飽和するヒステリシ
スの問題がほとんどない。また、小振幅の信号増幅でピ
ーキングもしくはトリガとしての補助のため、ヒステリ
シスを有する磁性体も利用できる。本発明で用いられる
インダクタ対は、出力トランスのように大エネルギーを
効率良く変換する必要がなく、適度な効率で結合される
ならばよい。

【００２１】むしろ透磁率の高い磁性体で磁路を形成す
ることで磁場を集中させて閉じ込め、トランスインダク
タを小型化し、回路間の干渉を少なくできる。

【００２２】本発明は、その好ましい実施の形態の形態
において、入力信号を差動入力する差動対の負荷素子に
インダクタ対を接続し、インダクタ対は互いに逆位相で
誘導結合されている。あるいは、入力信号を差動入力す
る差動対をなす第１、第２のトランジスタの負荷素子に
インダクタ対を接続し、インダクタ対は互いに逆位相で
誘導結合され、第１、第２のトランジスタにそれぞれ第
３、第４のトランジスタを並列接続し、第３、第４のト
ランジスタの制御端子に前記差動対の出力を襷掛けに接
続（交叉接続）して構成される。

【００２３】なお、後述する実施例では、トランジスタ
は高周波性能の優れたｎ形チャネルのショットキー接合
型電界効果トランジスタ（ＦＥＴ）を用いた例について
説明しているが、バイポーラ・トランジスタを用いても
よいことは勿論である。この場合、ＦＥＴの端子ソー
ス、ゲート、ドレインは、バイポーラトランジスタのエ
ミッタ、ベース、コレクタに置き替わる。以下、実施例
に即して詳細に説明する。

【００２４】

【実施例】図１は、本発明の第１の実施例の構成を示す
図であり、本発明の要部をなす差動部の回路構成が示さ
れている。なお、図７等を参照して説明したソースフォ
ロアのバッファ回路は、用途に応じて適宜付加される。

【００２５】図１を参照すると、ソースが共通接続され
たトランジスタ対（source coupled pair）１ａ、１
ｂは、その共通ソースが、電流制限トランジスタ４のド
レインに接続され、電流制限トランジスタ４のソースは
負電源８に接続され、そのゲートは制御端子９に接続さ
れている。トランジスタ対１ａ、１ｂのドレインには、
それぞれ負荷抵抗２ａ、２ｂの一端に接続され、負荷抵
抗２ａ、２ｂの他端は、誘導結合したインダクタ３ａ、
３ｂの一端にそれぞれ接続され、誘導結合したインダク
タ３ａ、３ｂの他端はともに正電源７に接続されてい
る。

【００２６】トランスとしてのインダクタ３ａ、３ｂの
誘導結合は、一方のインダクタ３ａに電流が流入が増加
する場合、他方のインダクタ３ｂには電流の流出が増加
するように互いに逆相で動作する。トランスのコイルに
示したドット（・）は慣例に従った位相を示す。

【００２７】トランジスタ対１ａ、１ｂのゲートは差動
信号の入力端子５ａ、５ｂに接続され、ドレインは出力
端子６ａ、６ｂに接続され、この出力端子には、ソース
フォロア（図７の２２ａ、２２ｂ）を含むバッファ回路
が接続される。

【００２８】図２は、図１に示した回路を、半絶縁性Ｇ
ａＡｓ基板上に設けられたモノリシック集積回路として
構成した配置を示す平面図である。また、図３は図２に
示した集積回路に用いられるショットキー接合型電界効
果トランジスタの平面図である。図３を参照すると、ゲ
ート電極１１の両側にオーム性電極１２ａ、１２ｂが配
設されている。耐圧を必要とする出力増幅用を除き、オ
ーム性電極１２ａ、１２ｂはゲート電極１１に対して対
称に設けられる。ｎ形チャネルの場合、このオーム性電
極で正電位側がドレイン電極、負電位側がソース電極と
なる。

【００２９】図２に示すレイアウト図では、電流制限ト
ランジスタ４の両側にトランジスタ１ａ、１ｂが配置さ
れ、各々のドレイン端子には、ＮｉＣｒの抵抗体２ａ、
２ｂが接続され、抵抗体２ａ、２ｂの他端子は、第１層
配線と第２層配線で同じように折り曲げられたミアンダ
型インダクタ３ａ、３ｂの一端に接続され、メアンダ型
インダクタ３ａ、３ｂの他端は、正電源７の配線に接続
される。図２で、上下の配線を接続するスルーホールは
省略してある。また、図１における各種の端子は入力端
子５ａ、５ｂを除き配線で示される。配線はアルミニウ
ムＡｌもしくは金Ａｕである。

【００３０】折り曲げられた配線で第１層と第２層に形
成されたメアンダ型インダクタは３ａ、３ｂは誘導結合
する。一方の配線に電流が増加するように流入して磁場
が強まると、他方の配線にはこの磁場を打ち消すように
起電力が生じ、電流が流出するように増加する。一方の
層のインダクタ端子に対して他方の層の端子は逆相で動
作することになる。

【００３１】ピーキング周波数について見積もる。差動
回路のため、一対の中間に仮想の接地点があるとして片
側だけを計算する。メアンダ型インダクタ３ａ、３ｂが
片側で０．６ｎＨとし他方のインダクタと結合して１ｎ
Ｈとなる。メアンダ型インダクタ３ａ、３ｂが対向する
寄生容量が１０ｆＦとすると、共振周波数は約５０ＧＨ
ｚとなる。回路動作が約２０ＧＨｚとすると、ピーキン
グ周波数は約２倍となる。また、インダクタ３ａ、３ｂ
に負荷抵抗２ａ、２ｂが直列に接続されているため、振
動としての発振は減衰され抑制される。

【００３２】図９に示した従来の回路構成のように、イ
ンダクタを負荷抵抗毎に別々に設け誘導結合させない場
合、インダクタの占める面積として、重ね合わせたもの
を別々にすることで２倍となり、誘導結合していたイン
ダクタンスを補うために約２倍にする必要がある。ま
た、両者のインダクタの磁場が干渉しないように距離を
置く必要がある。結果的に、インダクタの面積は、本実
施例に対して、約４倍以上が必要になる。裏返せば、本
発明の一実施例の電子回路では、インダクタの面積が１
／４以下になり小型化できる。

【００３３】なお、トランジスタ１ａ、１ｂ対の電流制
限に、この制限電流値を外部から制御できるようにトラ
ンジスタ４を用いたが、抵抗を用いてもよい。また、負
荷の抵抗は抵抗体を用いたが、エンハンスメント型電界
効果トランジスタのゲートをドレインに接続することで
等価的な抵抗特性を得ることができる。また、バイポー
ラトランジスタでも同様にベースをコレクタに接続する
ことで等価的な抵抗特性が得られる。また、インダクタ
と抵抗の位置は直列であればよく、抵抗を電源側に置く
ようにしてもよい。

【００３４】本発明の第１の実施例では、メアンダ型イ
ンダクタを重ね合わせて接近させることで誘導結合させ
ている。本発明はかかる構成に限定されるものでなく、
コイル型インダクタでトランスを形成してもよい。図４
は、本発明の第２の実施例を説明するための図であり、
図４（ａ）は平面図、図４（ｂ）は図４（ａ）のＡ−
Ａ′線の断面図である。

【００３５】図４を参照すると、コイルトランスは、半
導体集積回路における３層配線として形成している。た
だし第２層配線１５を磁性体のＮｉＣｒにより平面形状
をロ状（矩形開口を有する四辺形）に形成し、磁路とす
る。ＡｌもしくはＡｕによる第１層配線１３と第３層配
線１４、および第３層配線から第１層配線に接続するス
ルーホール配線１６により、ロ状の磁路１５の対向する
辺に巻回するコイルを形成する。

【００３６】なお、磁路１５とコイル配線は接触せず、
ＳｉＯ₂もしくはポリイミド等の絶縁物で分離される。

【００３７】各々のコイルの一方の配線は正電源の配線
７に接続される。コイルの他方の配線は各々の負荷抵抗
２ａ、２ｂに接続される。負荷抵抗２ａ、２ｂは第２層
配線として設けた磁性体ＮｉＣｒを抵抗体としても共用
する。

【００３８】この製造は、通常の集積回路配線の製造方
法と同様に、配線の加工、層間絶縁膜の形成、スルーホ
ールの形成、配線の加工を繰り返す。ただし第２層配線
として、磁性体および抵抗体を兼ねるＮｉＣｒを混晶タ
ーゲットからスパッタ蒸着で設ける。ＮｉＣｒの厚さは
０．５〜１μｍと厚くし、磁気抵抗を下げることが望ま
しい。しかし電気抵抗も下がるため、抵抗体の幅を細く
して長さを大きくすることで抵抗値を確保する。

【００３９】磁性体を用いることで、磁気を閉じ込め
て、他段の回路との磁気結合を抑制できる。小振幅の信
号増幅でピーキングもしくはトリガとしての補助で、出
力トランスのような高い変換効率を必要としないため、
適度な誘導結合であれば良く、磁性体のヒステリシスは
あまり問題にならない。

【００４０】次に本発明の第３の実施例について説明す
る。前記第１の実施例ではソース結合型差動増幅回路と
して説明した。本発明の第３の実施例として、ソース結
合型のフリップフロップ回路を、図５を用いて説明す
る。図５を参照すると、図１の構成に追加された要素
は、トランジスタ対１ａ、１ｂの各々に並列にトランジ
スタ１ｃ、１ｄが設けられ、一方のドレイン出力が隣の
新設のトランジスタゲートに接続されることである。ト
ランジスタ１ａのドレイン出力６ａが隣のトランジスタ
１ｄのゲートに接続され、トランジスタ１ｂのドレイン
出力６ｂが隣のトランジスタ１ｃのゲートに接続され、
襷掛けによりフリップフロップ回路が構成される。

【００４１】仮に、右側の系のトランジスタ１ｄが開
（ゲート入力：高レベル）で電流が流れ、左側の系のト
ランジスタ１ｃが閉（ゲート入力：低レベル）で電流が
止まっており、左側の系の入力端子５ａに高レベルの信
号が入力された場合、トランジスタ１ａが開になってド
レイン電流が流れてドレイン出力６ａ電位が低となり、
これに接続する隣の右側の系のトランジスタ１ｄのゲー
ト入力電位が低となり、このドレイン電流が閉じてドレ
イン出力６ｂ電位が高となり、左側の系のトランジスタ
１ｃのゲート入力電位が高でドレイン電流が流れてドレ
イン出力６ａ電位の低レベルが維持される。

【００４２】インダクタ３ａ、３ｂの誘導結合は、左の
系に電流が流れ始めると、右の系に流れる電流を打ち消
すように起電力が生じ、ドレイン電流を反動させてフリ
ップフロップの回路状態の切替変化を促進するように作
用する。この原理自体は、第１の実施例の場合と同様で
ある。フリップフロップ差動の切替が促進されるため、
回路が高速化する。

【００４３】次に本発明の第４の実施例について説明す
る。前記第３の実施例ではソース結合型のフリップフロ
ップ回路として説明した。本発明の第４の実施例とし
て、エンハンスメント型とディプリーション型の電界効
果トランジスタにより構成されるフリップフロップ回路
を、図６を用いて説明する。図６を参照すると、本発明
の第４の実施例が、前記第３の実施例における回路と相
違する点は、トランジスタ１ａ、１ｂのソース側の電流
制限トランジスタ４が除去されてソースが、負電源８に
直結されており、負荷素子としての負荷抵抗２ａ、２ｂ
を、ゲートとソースを接続したディプリーション型電界
効果トランジスタ１７ａ、１７ｂで置き換え、負荷が抵
抗特性ではなく、定電流特性とされている。

【００４４】ディプリーション型トランジスタ１７ａ、
１７ｂは、ゲートしきい値電圧Ｖｔが負で、ゲートをソ
ースに接続することでゲート・ソース間電圧は０Ｖとな
り、ドレイン電圧の上昇に従ってドレイン電流が増加す
るがすぐに飽和する特性を示す。トランジスタ１ａ〜１
ｄの各々は同一寸法（同一チャンネル幅）とされ、この
最大ドレイン電流は、負荷素子としてのディプリーショ
ン型トランジスタ１７ａ、１７ｂの最大ドレイン電流に
比べて数倍大きく設定される。

【００４５】本発明の第４の実施例において、フリップ
フロップ回路自体の動作は、前記第３の実施例とほぼ同
じである。ソース結合型差動回路では、共通ソースに接
続されるトランジスタもしくは抵抗の電流制限素子が回
路を流れる総電流を決める。一方、本発明の第４の実施
例では、共通ソースに接続する電流制限素子が存在しな
いため、左右の各々の系で電流が別々に決まる。ただし
フリップフロップ動作のため２安定状態の内のどちらか
となる。

【００４６】トランジスタ１ｄが開の場合には負荷トラ
ンジスタ１７ｂの飽和電流値となる。一方、トランジス
タ１ｃが閉の場合にはこの遮断で電流が制限されて電源
電圧の大半がこのドレイン・ソース間に加わり、負荷ト
ランジスタ１７ａのドレイン・ソース間は０Ｖに近い状
態となる。すなわち、左右の系に流れる電流は遮断電流
値か、負荷トランジスタの飽和電流値かで、フリップフ
ロップ動作で両者の電流状態が切り替わることになる。

【００４７】負荷トランジスタ１７ａ、１７ｂの上に設
けられたインダクタ３ａ、３ｂの誘導結合は、前記第３
の実施例で説明したように、この電流変化を促進するよ
うに作用し、回路動作を高速化する。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
差動回路もしくはフリップフロップ等のこれに準じた左
右一対の系が反対に動作する回路において、一対の誘導
結合したインダクタを左右の系の負荷側に挿入すること
で、差動動作を促進し、高速化する。

【００４９】また本発明によれば、インダクタの結合が
ほぼ理想的であれば相互に補われるため、片側のインダ
クタは独立に設けた場合に比べて半分のインダクタンス
値でよく、インダクタの面積も削減でき小型化できる。

【００５０】さらに本発明によれば透磁率の高い磁性体
で磁路を形成することで磁場を集中させて閉じ込め、ト
ランスインダクタを小型化し、回路間の干渉を少なくで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の回路構成を示す図であ
る。

【図２】本発明の第１の実施例を説明するための図であ
り、モノリシック集積回路の配置を示す図である。

【図３】本発明の第１の実施例を説明するための図であ
り、モノリシック集積回路に用いた電界効果トランジス
タの平面図である。

【図４】本発明の第２の実施例を説明するための図であ
り、（ａ）はコイル型インダクタの平面図、（ｂ）はＡ
−Ａ′線の断面図である。

【図５】本発明の第３の実施例の回路構成を示す図であ
る。

【図６】本発明の第４の実施例の回路構成を示す図であ
る。

【図７】従来の差動増幅回路の回路構成の一例を示す図
である。

【図８】図７の差動部を示す図である。

【図９】従来の差動増幅回路の回路構成の別の例を示す
図である。

【図１０】図９の差動部を示す図である。

【符号の説明】

１、１ａ、１ｂ、１ｃ、１ｄ能動トランジスタ２、２ａ、２ｂ負荷抵抗３ａ、３ｂ結合インダクタ４ａ、４ｂ電流制限トランジスタ５ａ、５ｂ入力端子６ａ、６ｂ出力端子７正電源８負電源９制御端子１１ゲート電極１２ａ、１２ｂオーム性電極（ソース、ドレイン）１３第１層配線１４第３層配線１５磁路（第２層配線、磁性体）１６スルーホール配線１７ａ、１７ｂ負荷トランジスタ２１ソース結合抵抗２２ａ、２２ｂソースフォロア・トランジスタ２３ａ、２３ｂレベルシフト・ダイオード２４ａ、２４ｂ抵抗２５ａ、２５ｂ出力端子２６ａ、２６ｂインダクタ２７ａ、２７ｂバイパスコンデンサ

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Claims

【特許請求の範囲】

【請求項１】一対のトランジスタと一対の負荷素子を少
なくとも含む差動型電子回路において、前記一対の負荷素子にそれぞれ直列に接続された一対の
インダクタを備え、前記一対のインダクタが互いに逆位
相で誘導結合される、ことを特徴とする差動型電子回
路。
【請求項２】前記一対のインダクタが、平面上で折り曲
げを繰り返してなるパターンを有するメアンダ型インダ
クタを重ね合わせるように接近させてなる、ことを特徴
とする請求項１記載の差動型電子回路。
【請求項３】前記一対のインダクタが、コイル型インダ
クタを磁路を介して結合してなる、ことを特徴とする請
求項１記載の差動型電子回路。
【請求項４】入力信号を差動入力する差動トランジスタ
対の出力対の負荷素子に一対のインダクタ対が接続さ
れ、前記一対のインダクタが互いに逆位相で誘導結合さ
れてなる差動増幅回路を含む、ことを特徴とする半導体
集積回路装置。
【請求項５】入力信号を差動入力する差動対をなす第
１、第２のトランジスタそれぞれに接続する一対の負荷
素子に、互いに逆位相で誘導結合されてなる一対のイン
ダクタ対を接続し、前記差動対をなす前記第１、第２のトランジスタにそれ
ぞれ並列接続される第３、第４のトランジスタの制御端
子に、前記差動対の出力を交叉接続してなる論理回路を
含む、ことを特徴とする半導体集積回路装置。
【請求項６】前記第１、第２のトランジスタの共通接続
した端子を電源制限トランジスタを介して基準電源に接
続してなることを特徴とする請求項５記載の半導体集積
回路装置。
【請求項７】前記一対の負荷素子を能動素子とし、前記
第１、第２のトランジスタの共通接続した端子を基準電
源に接続してなることを特徴とする請求項５記載の半導
体集積回路装置。
【請求項８】前記一対のインダクタが、平面上で折り曲
げを繰り返してなるパターンを有するメアンダ型インダ
クタを重ね合わせるように接近させてなる、ことを特徴
とする請求項４乃至７のいずれか一に記載の半導体集積
回路装置。
【請求項９】前記一対のインダクタが、コイル型インダ
クタを磁路を介して結合してなる、ことを特徴とする請
求項４乃至７のいずれか一に記載の半導体集積回路装
置。