CN109792234A - 堆叠晶体管放大器的本体连结优化 - Google Patents

堆叠晶体管放大器的本体连结优化 Download PDF

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Abstract

晶体管堆叠可以包括浮动器件和本体连结的器件的组合。可以通过使用单个本体连结的器件作为堆叠的输入晶体管或者作为堆叠的输出晶体管同时堆叠的其他晶体管为浮动晶体管来获得RF放大器的改进性能。可以通过在堆叠中全部使用本体连结的器件来改进RF放大器的瞬态响应。

Description

堆叠晶体管放大器的本体连结优化
相关申请的交叉引用
本申请要求于2016年9月16日提交的美国申请第15/268,257号的优先权。本申请与于2016年9月16日提交的题为“Standby Voltage Condition for Fast RF AmplifierBias Recovery”(代理人案卷号第PER-195-PAP号)的美国申请第15/268,297号相关，其公开内容的全部内容通过引用并入本文。本申请还与于2016年9月16日提交的题为“CascodeAmplifier Bias Circuits”(代理人案卷号第PER-166-PAP号)的美国申请第15/268,229号相关，其公开内容的全部内容通过引用并入本文。本申请还与于2016年9月16日提交的题为“Gate Drivers for Stacked Transistor Amplifiers”(代理人案卷号第PER-194-PAP号)的美国申请第15/268,275号相关，其公开内容的全部内容通过引用并入本文。
本申请可以与于2015年11月18日提交的题为“Butted Body Contact for SOITransistor”的美国申请第14/945,323号相关，其公开内容的全部内容通过引用并入本文。本申请还可以与于2014年6月19日公布的题为“Semiconductor Devices with SwitchableGround-Body Connection”的已公布的美国申请第2014/0171010A1号相关，其公开内容的全部内容通过引用并入本文。本申请还可以与于2016年3月23日提交的题为“Butted BodyContact for SOI Transistor”的美国申请第15/078,930号相关，其公开内容的全部内容通过引用并入本文。本申请还可以与于2015年3月24日发布的题为“Merged ActiveDevices on a Common Substrate”的美国专利第8,987,792B2号相关，其公开内容的全部内容通过引用并入本文。本申请还可以与于2007年7月24日发布的题为“StackedTransistor Method and Apparatus”的美国专利第7,248,120号相关，其公开内容的全部内容通过引用并入本文。本申请还可以与于2015年9月24日公布的题为“Bias Control forStacked Transistor Configuration”的已公布的美国申请第2015/0270806A1号相关，其公开内容的全部内容通过引用并入本文。本申请还可以与于2014年7月3日公布的题为“Amplifier Dynamic Bias Adjustment for Envelope Tracking”的已公布的美国申请第US2014/0184336A1号相关，其公开内容的全部内容通过引用并入本文。本申请还可以与于2015年12月22日发布的题为“Optimization Methods for Amplifiers with VariableSupply Power”的美国专利第9,219,445号相关，其公开内容的全部内容通过引用并入本文。本申请还可以与于2013年7月16日发布的题为“Stacked Linear Power Amplifierwith Capacitor Feedback and Resistor Isolation”的美国专利第8,487,706B2号相关，其公开内容的全部内容通过引用并入本文。本申请还可以与题为“Amplifiers Operatingin Envelope Tracking Mode or Non-Envelope Tracking Mode”(代理人案卷号第PER-087-PAP号)的已公布的美国申请第2014/0184335A1号相关，其公开内容的全部内容通过引用并入本文。本申请还可以与题为“Control Systems and Methods for PowerAmplifiers Operating in Envelope Tracking Mode”(代理人案卷号第PER-090-PAP号)的已公布的美国申请第2014/0184337A1号相关，其公开内容的全部内容通过引用并入本文。
背景技术
1.领域
本文描述的各种实施方式总体上涉及用于优化使用堆叠晶体管的射频(RF)放大器的性能的系统、方法和设备。
2.相关技术的描述
由于可能使绝缘体上硅(SOI)晶体管的本体区域的电位增加的累积的热载流子，浮体SOI晶体管在操作电压和功率时受到限制。在与浮体SOI晶体管相比时，本体连结(tie)的SOI晶体管已经被示出为扩展了电压和功率处理能力。
对于大于约3.2伏特的漏源电压(VDS)，浮体SOI晶体管已经示出非导通热载流子漂移(例如，当在非导通状态下时，阈值电压的大小减小并且漏极电流增加)。本体连结的器件已经被示出不会经受这种机制。
当浮体晶体管导通时，在晶体管的各种水平的漏源电压的适度偏置下，相应的浮体效应(例如，扭结)可能导致晶体管的输出阻抗突然减小，这继而可以使晶体管的模拟增益降低并且使相应器件建模的复杂性增加。本体连结的器件(晶体管)抑制输出阻抗的减小并且扩展更高的输出阻抗的范围以得到更高的漏源电压。
具有常规(例如，H栅极、T栅极或其他)本体连结结构的宽(大的栅极宽度)晶体管上的本体连结在抑制由于高电阻和增加的寄生电容引起的器件劣化方面变得不太有效，该高电阻和增加的寄生电容降低了控制浮体效应的能力。特别地，对于大的晶体管宽度，常规本体连结的器件(例如，H栅极、T栅极或其他)在抑制这样的劣化方面不太有效，并且与常规本体连结的器件相关联的增加的漏栅电容可能降低使用这种晶体管的应用诸如例如射频(RF)放大器应用的性能。
虽然本体连结可以改进晶体管电压能力，但是晶体管的包括导通状态导通和速度(例如，fT、fMAX)的其他性能可能会降低。这种劣化可能由于若干因素导致，例如：寄生电容的增加，其中寄生电容可能是非线性的；本体连结的晶体管所需的更大的布局面积；或者在一些情况下，设计工具的限制，设计工具的设计规则妨碍了具有本体连结的合并晶体管的设计，因此进一步增加了布局面积。
出于以上原因，尽管本体连结提供了益处，但是使用堆叠SOI器件的传统RF放大器仍未配备本体连结。应当补充的是，如本领域技术人员所知的，体CMOS器件固有地具有本体连结，并且因此不会经受影响不具有本体连结的SOI器件诸如例如不具有本体连结的部分耗尽和完全耗尽CMOS器件的症状。与体CMOS器件相比，虽然由于SOI器件中没有本体连结而导致的电容减小可以提供一些性能优势(例如，速度)，但是其他的性能参数(例如，电压能力)可能受到影响。
发明内容
根据本公开内容的第一方面，提出了一种电路装置，该电路装置包括：晶体管堆叠，其被配置成操作为射频(RF)放大器，该晶体管堆叠包括多个堆叠的晶体管，所述多个堆叠的晶体管包括用于接收至放大器的输入RF信号的输入晶体管和用于输出作为放大版本的输入RF信号的输出RF信号的输出晶体管；晶体管堆叠被配置成在耦接至输出晶体管的供应电压与耦接至输入晶体管的参考电压之间操作，其中，多个堆叠的晶体管中的至少一个晶体管是四端晶体管，并且多个晶体管中的其余晶体管是三端晶体管。
根据本公开内容的第二方面，提出了一种用于制造射频(RF)放大器的方法，该方法包括：提供包括以下项之一的基板：a)绝缘体上硅基板；以及b)蓝宝石上硅基板；在基板上制造晶体管堆叠，晶体管堆叠被配置成操作为射频(RF)放大器，晶体管堆叠包括多个串联连接的晶体管，多个串联连接的晶体管包括至少一个四端晶体管和其余的三端晶体管。
根据本公开内容的第三方面，提出了一种用于改进射频(RF)放大器的性能的方法，该方法包括：提供多个浮动器件；将多个浮动器件配置为级联堆叠；基于该配置，获得具有特征性能的RF放大器；在级联堆叠中使用本体连结的器件来替换多个浮动器件中的至少一个浮动器件；基于该替换，获得具有改进的特征性能的RF放大器；以及采用以下技术之一来制作具有改进的特征性能的RF放大器：a)绝缘体上硅(SOI)技术；以及b)蓝宝石上硅技术(SOS)。
根据本公开内容的第四方面，提出了一种用于降低RF放大器的堆叠高度的方法，该方法包括：提供跨堆叠的电压的水平；提供三端器件的耐压能力；基于电压的水平和耐压能力，基于堆叠中串联连接的三端器件的所需数目来确定堆叠的高度；使用一个或更多个四端器件来替换串联连接的三端器件中的一个或更多个；基于该替换，降低堆叠的高度；以及采用以下技术之一来制作具有降低的堆叠高度的RF放大器：a)绝缘体上硅(SOI)技术和b)蓝宝石上硅技术(SOS)。
附图说明
被并入并且构成本说明书的一部分的附图示出了本公开内容的一个或更多个实施方式，并且与示例实施方式的描述一起用于说明本公开内容的原理和实现方式。
图1A示出了三端N型MOSFET晶体管器件的示意性表示。
图1B示出了四端N型MOSFET晶体管器件的示意性表示，其中第四端可以用于本体连结至任何期望电位。
图1C示出了图2B的四端晶体管器件的示意性表示，其中本体被连结至晶体管的源极。
图1D示出了图1B的四端MOSFET晶体管器件的更详细的示意性表示，包括栅源电容和栅漏电容。
图2示出了操作为RF放大器的传统晶体管堆叠的示意性表示，其中晶体管堆叠由串联连接的三端器件形成，并且包括用于输入待放大的RF信号的输入器件以及用于输出RF信号的放大版本的输出器件。
图3A示出了根据本公开内容的示例性实施方式的操作为RF放大器的晶体管堆叠的示意性表示，其中晶体管堆叠由串联连接的三端器件和串联连接的四端输入器件形成，输入器件的本体连接至外部电位。
图3B示出了根据本公开内容的示例性实施方式的操作为RF放大器的晶体管堆叠的示意性表示，其中晶体管堆叠由串联连接的三端器件和串联连接的四端输入器件形成，输出器件的本体连接至输入器件的源极。
图4A示出了根据本公开内容的示例性实施方式的操作为RF放大器的晶体管堆叠的示意性表示，其中晶体管堆叠由串联连接的三端器件和串联连接的四端输出器件形成，输出器件的本体连接至外部电位。
图4B示出了根据本公开内容的示例性实施方式的操作为RF放大器的晶体管堆叠的示意性表示，其中晶体管堆叠由串联连接的三端器件和串联连接的四端输出器件形成，输出器件的本体连接至输出器件的源极，该输出器件的源极连接至堆叠的相邻晶体管的漏极。
图5A示出了根据本公开内容的示例性实施方式的操作为RF放大器的晶体管堆叠的示意性表示，其中晶体管堆叠由串联连接的三端器件、串联连接的四端输入器件以及串联连接的四端输出器件形成，输入器件的本体及输出器件的本体分别连接至输入器件的源极和输出器件的源极。
图5B示出了图5A的RF放大器的更详细的示意性表示，包括本体连结中的阻抗。
图6A示出了根据本公开内容的示例性实施方式的操作为RF放大器的晶体管堆叠的示意性表示，其中晶体管堆叠由串联连接的四端器件形成。
图6B示出了根据本公开内容的示例性实施方式的操作为RF放大器的晶体管堆叠的示意性表示，其中晶体管堆叠由串联连接的三端器件和四端器件形成。
在各个附图中相同的附图标记和名称指示相同的元件。
具体实施方式
贯穿本说明书，出于示出发明构思的用途和实现方式的目的，描述了实施方式和变型。说明性描述应当被理解为呈现发明构思的示例，而不是限制如本文所公开的构思的范围。
贯穿本说明书，术语“晶体管”和“器件”是同义的，并且可以可互换地使用。
贯穿本说明书，“三端”晶体管被称为这样的晶体管，该晶体管的本体不连结至电位并且因此是浮动的。本领域的技术人员将知道三端晶体管的另一表述是“浮动晶体管”。因此，表述“三端”晶体管和“浮动”晶体管是同义的并且在本说明书中可互换地使用。
贯穿本说明书，“四端”晶体管被称为这样的晶体管，该晶体管的本体通过本体连结连接的方式连结至电位。本领域技术人员将知道这种晶体管的另一表述是“本体连结的”晶体管。因此，表述“四端”晶体管和“本体连结的”晶体管是同义的并且在本说明书中可互换地使用。
在上述引用的二者均题为“Butted Body Contact for SOI Transistor”的美国申请第14/945,323号和美国申请第15/078,930号中描述了提供常规本体连结的器件(例如用于MOSFET器件的H栅极和T栅极结构)的所有益处而没有与这些结构相关联的一些限制和劣化的设备和用于制造并使用这种设备的方法，上述两个美国申请的公开内容的全部内容通过引用并入本文。
根据各种已知的实施方式，通过向形成晶体管的半导体结构提供一些附加结构来实现本体连结，这可以产生具有更高电容(例如，栅极电容)的更大晶体管，并因此导致较慢的晶体管。这是传统RF放大器尚未使用具有本体连结的晶体管的主要原因。
如本领域技术人员所知，可以通过经由期望传导率(例如，电阻率)的导通路径将晶体管的本体区域“连结”至晶体管的源极区域来提供这种本体连结。可替选地，可以将本体连结提供为开放接触部以用于将晶体管的本体区域连结至开放接触部处提供的任何期望外部电位，开放接触部经由期望传导率的导通路径电阻地连接至晶体管器件的本体区域。
如本文描述的实施方式通过用作RF放大器的主要导通元件的如图1A所示的N型MOSFET器件来例示。这种器件可以是其中多个这种器件串联连接以如图2所示操作为级联的堆叠的一部分。本领域普通技术人员将容易地将如本文中所公开的发明构思应用于其他类型的半导体器件，例如P型MOSFET器件。根据本发明的实施方式还可以应用于扩展的漏极器件，例如横向扩散金属氧化物半导体(LDMOS)器件，以及其他栅控晶体管(gatedtransistor)或器件。
根据本公开内容的各种实施方式，FET器件T3和T4可以包括金属氧化物半导体(MOS)场效应晶体管(FET)、互补金属氧化物半导体(CMOS)FET，并且特别是在绝缘体上硅(SOI)和蓝宝石上硅(SOS)基板上制作的CMOSFET和MOSFET。
本领域技术人员容易知道可以在覆盖SOI基板的绝缘层的薄硅层中形成SOIMOSFET器件(例如，图1A、图1B的T3、T4)。因此，如本领域中已知的，SOI MOSFET器件可以被称为薄膜SOI MOSFET，薄膜指的是薄硅层。应当注意的是，下面将描述的根据本公开内容的各种实施方式可以在薄膜SOI MOSFET器件中实现。这种SOI MOSFET器件的更详细描述可以例如在上面引用的美国申请第14/945,323号、美国申请第15/078,930号以及美国专利第8,987,792B2号中找到，上述两个美国申请和上述美国专利的公开内容的全部内容通过引用并入本文。
其示意性表示在图1A中示出的MOSFET(FET)晶体管T3为包括栅极端G、源极端S以及漏极端D的三端器件。由于其固有的较小尺寸，晶体管T3为较快的器件并且在传统上已经用于RF放大实现方式。与之相比，其示意性表示在图1B中示出的MOSFET晶体管T4为包括栅极端G、源极端S、漏极端D以及本体端B的四端器件。在图1B描绘的示例性情况下，本体端B被示出为可以连结至任何期望(固定)电位的开放端。在示例性实施方式中，本体端B可以如图1C所示连结至晶体管T4的源极端S。
提供给器件T4的本体连结可以扩展器件的电压和功率处理能力。根据本公开内容的各种实施方式，配备有本体连结结构的这种半导体器件可以用于例如射频(RF)放大器中，包括但不限于在各种操作类别下操作的RF功率放大器和蜂窝RF功率放大器，所述操作类别包括但不限于开关类D、E和F、饱和类B和C以及线性类A和A/B。根据本公开内容的各种实施方式，在操作为RF放大器的晶体管堆叠的一个或更多个晶体管中使用的本体连结可以改进RF放大器的操作性能。
根据本公开内容的各种实施方式，操作为RF放大器的晶体管的堆叠可以具有堆叠中三端器件和四端器件的组合。根据本公开内容的示例性实施方式，堆叠的输入晶体管可以是四端器件，并且堆叠的所有其他晶体管可以是三端晶体管(例如，图3A、图3B)。根据本公开内容的另一示例性实施方式，堆叠的输出晶体管可以是四端器件，并且堆叠的所有其他晶体管可以是三端晶体管(例如，图4A、图4B)。根据本公开内容的又一示例性实施方式，堆叠的输入晶体管和堆叠的输出晶体管可以是四端器件，并且堆叠的所有其他晶体管可以是三端晶体管(例如，图5A、图5B)。根据本公开内容的又一示例性实施方式，堆叠的所有晶体管可以是四端晶体管(例如，图6A)。根据本公开内容的又一示例性实施方式，堆叠的任何一个或更多个晶体管可以是四端器件，而其余的一个或更多个晶体管是三端器件(例如，图6B)。通过在晶体管的堆叠中使用三端器件和四端器件的组合，可以改进RF放大器的操作性能。
在本公开内容的随后部分中将参照相关联的附图提供对根据本公开内容的以上实施方式的进一步说明。
进一步参照图1B和图1C的四端晶体管T4，本体连结结构可以减小在图1A的三端晶体管T3中存在的浮体效应，代价是晶体管T4的栅极与源极之间的一些增加的寄生电容(CSG)和晶体管T4的栅极与漏极之间的增加的寄生电容(CDG)。在图1D中示出了寄生电容(CSG、CDG)(作为可变电容，这是因为相应的电容值可以根据施加至晶体管端的电压而改变)，其示意性地表示包括提供期望电位的连接的本体端(接触部)的晶体管T4。本领域技术人员容易知道这样的寄生电容对晶体管T4的性能的不良影响，尤其是可能降低晶体管的开关速度以及降低使用本体连结的晶体管T4的特征操作频率fT和fmax。由于寄生电容(CSG、CDG)的非恒定性质，这样的电容还可能负面地影响晶体管T4的线性度。
另一方面，在与三端晶体管T3相比时，四端晶体管T4可以显示出性能优势。这样的性能优势包括但不限于对晶体管的本体区域中的多数载流子和电位的改进控制。在与浮体晶体管T3相比时，本体连结的晶体管T4可以提供更高的击穿电压、在升高的漏源电压(VDS)下处于截止(OFF)状态(非导通状态)下的更低的漏源电流(IDS)、在导通(ON)状态(导通(conducting)状态)下输出阻抗随增加的VDS的较少减小以及针对RF应用改进的HCI(热载流子注入)性能。
本公开内容的申请人已经发现，在操作为RF放大器的堆叠的一个或更多个本体连结的晶体管中使用的本体连结结构的仔细构造和这种晶体管的精心布局可以消除使用本体连结的一些不良影响，并且因此提供更少的总栅极寄生电容(附接至栅极的所有电容的总和)、更少的漏栅电容(与浮体晶体管相比未增加)以及更高的fmax(由于减小的漏栅电容而致使)。此外，这种RF放大器可以受益于本体连结的晶体管的固有特征益处，包括改进的输出阻抗和击穿电压，这继而可以提供RF放大器的改进性能，诸如例如更高的峰值功率附加效率(PAE)、改进的瞬态响应以及改进的RF摆动(swing)吸收能力。
图2示出了现有技术的堆叠级联(RF)放大器(200)的简化示意图。作为示例而非限制的方式，堆叠级联放大器(200)可以包括FET晶体管(T31、T32、T33、T34)的堆叠，FET晶体管(T31、T32、T33、T34)的堆叠包括三端输入晶体管T31、三端级联晶体管(T34、T32、T32)和三端输出晶体管T34。在放大器(200)的输入晶体管T31的栅极端处提供的输入RF信号RFin被放大器(200)放大。相应的经放大的输出RF信号RFout在输出晶体管T34的漏极处提供，并且通过旁路电容器C20被传送(route)至放大器的输出端。旁路电容器C10和C20可以用于将从RFin提供至晶体管的堆叠(晶体管堆叠)的低频(例如，DC)偏置电压与RFout信号解耦。供应电压Vcc通过电感器L20提供至输出晶体管T34的漏极，并且参考电压(例如，GND)连接至输入晶体管T31的源极。节点(VG4、VG3、VG2)处的偏置电压经由串联电阻器(R4、R3、R2)提供至级联晶体管(T34、T33、T32)的各个栅极。可以在节点VG1处提供到输入晶体管T31的偏置电压。例如，在上面引用的美国专利第9,219,445号、美国专利第8,487,706B2号、已公布的美国申请第2014/0184335 A1号、已公布的美国申请第US 2014/0184336 A1号、已公布的美国申请第2014/0184337 A1号和已公布的美国申请第2015/0270806号中描述了用于生成到RF放大器(200)的这种栅极电压的各种偏置电路。
本领域技术人员将知道FET晶体管(T31、T32、T33、T34)被配置为四级级联放大器。根据其他文献的教导，例如上面引用的其公开内容的全部内容通过引用并入本文的美国专利第8,487,706B2号，进一步描述了堆叠级联放大器和通过例如对堆叠内的晶体管的各个栅极进行偏置而使输出信号失真最小化的方法。本领域技术人员可以将这些教导用于级联配置中的关于多级堆叠晶体管的进一步细节，其中FET晶体管的堆叠包括不同于四个(诸如例如2、3、5、6、7、8或更多)的多个晶体管。
虽然图2的放大器(200)被示出为由固定的供应电压VCC供电，但是也可以预想其中供应电压可变的放大器(200)的其他配置。在一些示例性配置中，供应电压可以是电压调节器或DC至DC转换器。在另外的示例性配置中，供应电压可以在外部控制信号的控制下变化。在一些配置中，控制信号可以是输入RF信号RFin或输出RF信号RFout的包络信号的函数。用于根据可变供应电压操作的堆叠晶体管放大器的偏置方法和设备的详细描述可以在例如上面引用的已公布的美国申请第US2014/0184336A1号、已公布的美国申请第2015/0270806A1号和美国专利第9,219,445号中找到，上述申请和专利的公开内容的全部内容通过引用并入本文。本领域技术人员还将知道以下配置，其中到放大器的供应呈电流源而不是本公开内容中讨论的示例性电压源(例如，Vcc)的形式。根据本公开内容的教导同样适用于这种不同的供应配置。在本公开内容中讨论的固定供应的示例情况不应被视为限制申请人认为是本发明的内容。此外，虽然本文讨论了单端RF放大器配置的示例性非限制性情况，但是根据本公开内容的教导同样适用于使用堆叠晶体管的其他放大器配置，诸如例如差分配置。在例如上面引用的已公布的美国申请第2014/0184335 A1号、已公布的美国申请第US2014/0184336 A1号和已公布的美国申请第2014/0184337 A1号中描述了一些这样的配置，上述申请的公开内容的全部内容通过引用并入本文。
如前所述，虽然在图2的示例性RF放大器(200)中使用N型MOSFET，但是本领域技术人员将认识到其他类型的晶体管诸如例如P型MOSFET可以用来代替N型MOSFET或者与N型MOSFET组合。此外，本领域技术人员还将理解堆叠多于两个晶体管(例如三个、四个、五个或更多个晶体管)对放大器(200)的电压处理性能提供的优势。这可以例如在使用非体硅技术例如绝缘蓝宝石上硅技术时实现。通常，可以使用CMOS、硅锗(SiGe)、砷化镓(GaAs)、氮化镓(GaN)、双极性晶体管或已知的任何其他可行半导体技术和架构来构造堆叠(例如，T31、T32、T33、T34)中的各个器件。另外，可以在器件的堆叠内使用不同的器件尺寸和类型。
RF放大器(200)可以在用于目前通信系统(例如，WCMDA、LTE、LTE-CA、WiFi等)的移动手机中使用，其中需要对具有高于100MHz的频率内容和处于高于50mW的功率电平的信号进行放大。这种放大器还可以用于将频率处的功率传输到如由以下项指示的负载：在向消费者传送有线电视服务时使用的反馈网络、电缆或下游分路器、蜂窝基站处的RF链中的下一放大器或相控阵雷达系统中的波束形成网络等。针对较低(例如，音频)频率系统，例如音频驱动器、高带宽激光驱动器及类似物，技术人员也可以找到用于本公开内容的其他合适的实现方式。因此，预想本公开内容的教导也将扩展至对具有低于100MHz的频率内容的信号的放大。
进一步参照图2中描绘的放大器(200)，节点(VG4、VG3、VG2)处的偏置电压使得堆叠的每个晶体管(T34、T33、T32、T31)根据晶体管的电压顺应性(compliance)而偏置。换句话说，跨晶体管的任两端(例如，栅极G4、G3、G2、G2，源极S4、S3、S2、S1以及漏极D4、D3、D2、D1)的电压在晶体管的安全操作范围内。由于晶体管的故障可以是跨晶体管施加的电压的统计函数，即使在这样的电压在安全操作范围内的情况下也是如此，所以在一些实施方式中，可能期望使堆叠的晶体管经受相同的电压范围以便为堆叠的每个晶体管提供相等的寿命预测(例如，故障前平均时间)。
进一步参照图2的根据示例性实施方式的RF放大器(200)，节点(VG4、VG3、VG2)处的栅极偏置电压可以被配置成在堆叠晶体管(T34、T33、T32、T31)中均匀地分配跨晶体管堆叠的电压VCC。换句话说，使堆叠的每个晶体管(T34、T33、T32、T31)的漏源电压VDS基本上等于供应电压VCC提供的电压的四分之一(1/4)。这可以例如如上面所引用的其公开内容的全部内容通过引用并入本文的已公布的美国申请第2015/0270806A1号中描述那样的通过将在节点(VG4、VG3、VG2)处具有相应偏置电压的晶体管(T34、T33、T32)的栅极偏置为等于VCCx3/4+VGS、VCCx2/4+VGS和VCCx1/4+VGS来完成。根据其他示例性实施方式，可以提供堆叠晶体管中的电压VCC的不均衡分配，同时使堆叠的晶体管中的每一个在其安全操作范围内操作。
本领域技术人员将理解，在放大器(200)的操作期间，输出晶体管(T34)的漏极处的经放大的RF信号可以处于显著高于VCC供应电压的电压水平。这意味着：如果如由节点VG4提供的输出晶体管T34的栅极电压保持在固定电压水平，并且因此T34的源极保持在固定电压水平(例如，VCCx3/4+VGS)，那么输出晶体管T34的漏源电压VDS可能经受更高的电压偏移(包括RF信号)，其可能超出晶体管的可容许电压范围。通过如上讨论的栅极偏置电压的方式实现的电压VCC的不均衡电压分配可以有助于减小由于跨堆叠的晶体管的不均衡RF电压分配而施加在输出晶体管T34上的应力，但是可能不够。
基于以上，由于跨晶体管(T34、T33、T32、T31)的输出晶体管T34的漏极处的电压的不均衡RF分压，这可能使晶体管中的任一个经受超出晶体管的可容许电压范围的电压(例如，接近或大于其限制击穿电压)，因此可能期望控制堆叠的各个晶体管上的应力。这可以经由如图2描绘的栅极电容器(C4、C3、C2)的插入通过将堆叠的晶体管(T34、T33、T32)的栅极配置成浮动的来实现。选择栅极电容器的值以使得栅极电压能够随着相应晶体管的漏极处的RF信号(浮动)变化，因此实现对跨相应晶体管的电压降(例如，VDS)的控制，因此，根据晶体管漏极处的电压来控制晶体管的导通，以实现晶体管的更有效操作。因此，可以通过针对晶体管中的每一个选择栅极电容器和栅极偏置电压的正确组合来使跨晶体管的电压(例如，VDS)均衡。关于这种浮动技术——也被称为导通控制电路——的教导，可以在上面引用的其公开内容的全部内容通过引用并入本文的美国专利第7,248,120号中找到。
本领域技术人员将知道，图2中描绘的RF放大器(200)的性能和特征主要是输入晶体管T31的性能的函数。输入晶体管T31操作为跨导器，该跨导器将RFin信号的输入电压转换为通过晶体管堆叠(T34、T33、T32、T31)传导并且最终限定输出器件T34的漏极处的电压的电流。因此期望具有拥有良好输出阻抗(VDS/IDS)的堆叠的的输入晶体管。由于本体连结的器件可以提供更平滑的IDS(漏源电流)与VDS响应曲线，并且不会呈现作为浮体晶体管的特征的公知扭结，所以根据本公开内容的实施方式，堆叠的输入晶体管是本体连结的器件(例如，图3A的T41)。如本领域技术人员所知，这种纽结表示浮动晶体管的输出阻抗(VDS/IDS)的突然减少，并且在许多RF应用以及低频模拟应用中是不期望的。
图3A示出了根据本公开内容的示例性实施方式，其中RF放大器(300A)的输入晶体管T41为四端本体连结的器件。RF放大器(300A)在操作上类似于参照图2描述的RF放大器(200)，具有使用本体连结的器件作为输入晶体管T41的附加益处。一个这样的益处是，与图2的RF放大器(200)的三端输入晶体管相比，由四端输入晶体管T41提供的在升高的漏源电压VDS的值下更低的截止状态电流IDS(泄漏电流)。此外，在四端晶体管的情况下，有效击穿电压(电流IDS达到一定水平时的电压VDS)可以更高，这意味着输入晶体管T41可以在提供相同输出阻抗的同时允许更高的输入RF电压摆动，并且因此允许RF放大器(300A)的更高的输出功率。本公开内容的申请人已经发现，图3A的RF放大器配置可以提供与图2的配置相比更高的PAE。
在图3A中描绘的本公开内容的示例性实施方式中，RF放大器(300A)的输入晶体管T41的本体端B1是开路的，以使得能够将任何电压连结至本体，包括固定的负电压。可替选地，如图3B所示，这样的本体端可以连结至输入晶体管T41的源极，源极连接至接地。
如上所讨论的，堆叠的输出晶体管(例如，图2的T34)在操作期间可能经受更高的电压偏移，其可能超出输出晶体管的可容许电压范围。虽然图2的配置提供了控制这种较高偏移的一些手段，但是还可以期望向输出晶体管提供增加的耐压能力。因此，根据本公开内容的另一示例性实施方式，图4A的RF放大器(400A)设置有四端输出器件T44，如上所讨论的，四端输出器件T44固有地可以承受更高的电压。RF放大器(400A)在操作上类似于参照图2描述的RF放大器(200)，具有使用本体连结的器件作为输出晶体管T44的附加益处，包括增加的耐压能力。
在图4A中描绘的本公开内容的示例性实施方式中，RF放大器(400A)的输出晶体管T44的本体端B4是开路的，以使得能够将任何电压连结至本体。可替选地，如图4B所示，这种本体端可以连结至晶体管T44的源极，源极连接至晶体管T33的漏极。
图5A示出根据本公开内容的示例性实施方式，其中RF放大器(500)的输入晶体管T41和输出晶体管T44二者都是四端器件。RF放大器(500)可以具有如参照图3A/图3B和图4A/图4B所描述的本体连结的输入器件和本体连结的输出器件的附加益处。
应当注意，由器件的本体与其本体端(接触部)之间的相应的导通路径提供的本体连结的电阻率可以是设计参数。图5B示出了相应的本体连结阻抗(R41、R44)。根据本公开内容的一些示例性实施方式，这种阻抗(例如，电阻)可以具有相同的值或不同的值。
如本领域技术人员所公知的，在高偏置电压和高RF功率下操作时，RF放大器的晶体管(例如，上述附图中的任何附图中的晶体管)的本体区域的电压可能由于生成的载流子而增加。对于浮体器件，本体电位增加，并且可以跟随高偏置电压和高RF功率，其中响应相对慢(大的时间常数)。这意味着：响应于偏置电压和/或RF功率的快速变化，浮体器件根据其相对长的时间常数缓慢反应。因此，RF放大器的瞬态响应可能由于浮动器件的存在而受到影响。另一方面，本体连结的器件中所生成的载流子经由本体连结的所设置的导通路径清除，这因此可以将本体的电位保持在如在本体连结端处提供的期望值，从而改进器件关于改变的偏置电压和/或RF功率的响应。因此，根据图6A中描绘的本公开内容的示例性实施方式，提供了RF放大器(600A)，RF放大器(600A)的晶体管堆叠全部包括四端器件，以用于改进RF放大器关于由偏置电压和/或RF功率的变化所限定的RF放大器的变化的操作模式的瞬态响应。
继续参照图6A的RF放大器(600A)，晶体管的堆叠的高度N可以是任何值并且取决于例如供应电压VCC和四端器件(T41、T42…、T4N)的耐受电压。如上所讨论的，在附图中还示出了与晶体管的本体连结相关联的阻抗(例如，电阻)值(R41、R42…，R4N)。由于仅使用四端器件，所以对于晶体管堆叠的给定高度，RF放大器(600A)可以提供与RF放大器(200)或者(对于给定的堆叠高度)具有至少一个浮动器件的上述RF放大器中的任一个相比更快的瞬态响应。如参照图3A和图4A所描述的与使用本体连结的输入晶体管T41和本体连结的输出晶体管T4N相关的其他益处同样适用于图6A的配置。
进一步参照图6A的RF放大器(600A)，由于其本体连结的晶体管的更高的耐压能力，对于给定的期望输出电压/功率，可以降低堆叠的高度，以实现与例如图2中所示的配置相比RF放大器的功耗的节约。换句话说，与使用较高耐压的本体连结的晶体管相比，需要更多的较低耐压的浮动晶体管以分配相同的供应电压VCC。
根据本公开内容的教导，因此提供了用于通过允许堆叠中三端器件和四端器件的混合来优化使用堆叠晶体管的RF放大器的性能的工具。基于上述描述，可以容易理解一些这样的益处。在其他情况下，设计目标和相应的RF放大器布局可以(例如，通过模拟)产生包括如图6B所示的一个或更多个三端器件与一个或更多个四端器件的组合的不同的堆叠配置。
具有级联配置的堆叠晶体管的RF放大器的根据本公开内容的示例性非限制性实施方式可以用于例如射频(RF)放大器，包括但不限于在各种操作类别下操作的RF功率放大器和蜂窝RF功率放大器，所述各种操作类别包括但不限于开关类D、E和F、饱和类B和C以及线性类A和A/B。
虽然上述的示例性非限制性实施方式是关于使用堆叠晶体管的RF放大器进行的，但是本公开内容的教导可以同样应用于使用堆叠晶体管的任何其他应用，包括例如频率范围从DC至100GHz及更高频率的电压参考电路、压控振荡器(VCO)、模数转换器(ADC)、低噪声放大器(LNA)、功率放大器(PA)以及通用模拟电路。
应当注意，虽然使用N型SOI MOSFET的示例性情况提供了根据本公开内容的各种示例性实施方式，但是这样的示例性情况主要是出于清楚的目的提供的。根据本发明的各种实施方式可以同样适合于其他晶体管类型和其他晶体管技术，特别是源极区域和/或漏极区域向下延伸至绝缘层例如SOI器件的“BOX”层的情况。
术语“MOSFET”在技术上指的是金属氧化物半导体；MOSFET的另一同义词是用于金属绝缘半导体FET的“MISFET”。然而，“MOSFET”已成为大多数类型的绝缘栅FET(“IGFET”)的通用标签。尽管如此，公知的是，名称MOSFET和MISFET中的术语“金属”现在通常是用词不当，因为先前的金属栅极材料现在通常是多晶硅(多晶硅(polycrystalline silicon))层。类似地，名称MOSFET中的“氧化物”可能是用词不当，因为为了利用较小的施加电压获得强沟道的目的而使用不同的介电材料。因此，如本文中使用的术语“MOSFET”不应当从字面上理解为限制于金属氧化物半导体，而代替地，通常包括IGFET。
如对本领域普通技术人员应明显的是，可以实现本发明的各种实施方式以满足各种各样的规格。除非上面另有说明，否则选择合适的部件值是设计选择的问题，并且本发明的各种实施方式可以以任何合适的IC技术(包括但不限于MOSFET和IGFET结构)来实现。集成电路实施方式可以使用任何合适的基板和处理来制造，包括但不限于标准体硅、绝缘体上硅(SOI)、蓝宝石上硅(SOS)、GaAs pHEMT和MESFET技术。然而，上面描述的发明构思对于基于SOI的制造处理(包括SOS)以及具有类似特征的制造处理是特别有用的。SOI或SOS上CMOS的制造实现由于FET堆叠引起的在操作期间承受高功率信号的能力、低功耗、良好的线性度和高频操作(超过约10GHz，特别是高于约20GHz)。单片IC实现方式特别有用，这是因为通常可以通过精心设计将寄生电容保持得较低。
可以取决于特定规格和/或实现技术(例如，NMOS、PMOS或CMOS以及增强模式或耗尽模式晶体管器件)来调整电压水平或使电压和/或逻辑信号极性反转。可以例如通过调整器件尺寸、将部件(特别是FET)串联“堆叠”以耐受较大的电压和/或将多个部件并联使用以处理较大的电流来根据需要适配部件电压、电流和功率处理能力。可以添加附加的电路部件以提高所公开的电路的能力和/或在不显著改变所公开的电路的功能的情况下提供附加的功能。
可以包括各个实施方式的新型设备和系统的应用包括在高速计算机中使用的电子电路、通信和信号处理电路、调制解调器、单处理器或多处理器模块、单个或多个嵌入式处理器、数据交换机以及包括多层多芯片模块的应用专用模块。这样的设备和系统还可以被包括为在各种电子系统内的子部件，所述各种电子系统例如电视、蜂窝电话、个人计算机(例如，膝上型计算机、台式计算机、手持式计算机、平板计算机等)、工作站、无线电、视频播放器、音频播放器(例如，mp3播放器)、交通工具、医疗设备(例如，心脏监视器、血压监视器等)以及其他。一些实施方式可以包括多种方法。
可以以除了所描述的顺序以外的顺序执行本文所描述的活动。可以以重复、串行或并行的方式执行关于本文所标识的方法描述的各种活动。
形成本文的一部分的附图通过说明而非限制的方式示出了可以实践本主题的具体实施方式。足够详细地描述了所示的实施方式，以使得本领域技术人员能够实践本文所公开的教导。可以利用并且从中得出其他实施方式，使得可以在不偏离本公开内容的范围的情况下进行结构和逻辑的替换和改变。因此，该具体实施方式不应被认为是限制的意义，并且各种实施方式的范围仅由所附权利要求与这样的权利要求所赋予的等同方案的完全范围一起来限定。
仅为了方便而非旨在将本申请的范围主动限制于任何单个发明或发明构思，如果实际上公开了不止一个发明或发明构思，则在本文中可以将本发明主题的这些实施方式单独地或共同地称为术语“发明”。因此，虽然本文已经示出和描述了具体实施方式，但是被计算以实现相同目的的任何布置可以替代所示的具体实施方式。本公开内容旨在涵盖各种实施方式的任何以及全部改编或变型。在查阅以上描述后，以上实施方式与本文中未具体描述的其他实施方式的组合对于本领域技术人员而言将是明显的。
本公开内容的摘要被提供以符合37C.F.R.§1.72(b)，其要求将使读者能够快速确定本技术公开内容的性质的摘要。在摘要将不用于解释或限制权利要求的范围或含义的理解下提交摘要。在前面的具体实施方式中，为了精简本公开内容的目的，将各种特征在一起分组在单个实施方式中。公开内容的这种方法不应被解释为需要与在每个权利要求中明确叙述的相比更多的特征。而是，可以在少于单个公开的实施方式的所有特征中找到发明主题。因此，所附的权利要求在此并入具体实施方式中，其中，每个权利要求自身作为单独的实施方式而存在。

Claims (26)

1.一种电路装置，包括：
晶体管堆叠，其被配置成操作为射频(RF)放大器，所述晶体管堆叠包括多个堆叠的晶体管，所述多个堆叠的晶体管包括用于接收至所述放大器的输入RF信号的输入晶体管以及用于输出作为放大版本的所述输入RF信号的输出RF信号的输出晶体管；所述晶体管堆叠被配置成在耦接至所述输出晶体管的供应电压与耦接至所述输入晶体管的参考电压之间操作，
其中，所述多个堆叠的晶体管中的至少一个晶体管是四端晶体管，并且多个晶体管中的其余晶体管是三端晶体管。
2.根据权利要求1所述的电路装置，还包括一个或更多个栅极电容器，每个栅极电容器连接在所述多个堆叠的晶体管中的除了所述输入晶体管以外的晶体管的栅极之间，其中，所述每个栅极电容器被配置成允许所述栅极处的栅极电压与所述晶体管的漏极处的射频(RF)电压一起变化。
3.根据权利要求2所述的电路装置，其中，所述一个或更多个栅极电容器被配置成使所述输出晶体管的漏极处的输出RF电压跨所述多个堆叠的晶体管基本上均衡。
4.根据权利要求1所述的电路装置，其中，所述多个堆叠的晶体管中的所述至少一个晶体管是所述输入晶体管。
5.根据权利要求1所述的电路装置，其中，所述多个堆叠的晶体管中的所述至少一个晶体管是所述输出晶体管。
6.根据权利要求1所述的电路装置，其中，所述多个堆叠的晶体管中的所述至少一个晶体管是所述输入晶体管和所述输出晶体管。
7.根据权利要求1所述的电路装置，其中，所述多个堆叠的晶体管中的所述至少一个晶体管是除了所述输入晶体管和所述输出晶体管以外的晶体管。
8.根据权利要求1所述的电路装置，其中，所述多个堆叠的晶体管中的所述至少一个晶体管是所述多个堆叠的晶体管。
9.根据权利要求1所述的电路装置，其中，所述多个晶体管是金属氧化物半导体(MOS)场效应晶体管(FET)或互补金属氧化物半导体(CMOS)场效应晶体管(FET)。
10.根据权利要求9所述的电路装置，其中，使用以下技术之一来制作所述多个晶体管：a)绝缘体上硅(SOI)技术；以及b)蓝宝石上硅技术(SOS)。
11.根据权利要求9所述的电路装置，其中，所述多个晶体管是以下项之一：a)N型晶体管；以及b)P型晶体管。
12.根据权利要求1所述的电路装置，其中，所述供应电压是变化的供应电压。
13.根据权利要求1至12中任一项所述的电路装置，其中，所述多个晶体管中的所述至少一个晶体管的本体通过相应的本体连结的阻抗耦接至所述晶体管的源极。
14.根据权利要求1至12中任一项所述的电路装置，其中，所述多个晶体管中的所述至少一个晶体管的本体通过相应的本体连结的阻抗耦接至固定的参考电位。
15.一种用于制造射频(RF)放大器的方法，所述方法包括：
提供包括以下项之一的基板：a)绝缘体上硅基板；以及b)蓝宝石上硅基板；以及
在所述基板上制造晶体管堆叠，所述晶体管堆叠被配置成操作为射频(RF)放大器，所述晶体管堆叠包括多个串联连接的晶体管，所述多个串联连接的晶体管包括至少一个四端晶体管和其余的三端晶体管。
16.根据权利要求15所述的方法，其中，所述至少一个四端晶体管是所述放大器的输入晶体管。
17.根据权利要求15所述的方法，其中，所述至少一个四端晶体管是所述放大器的输出晶体管。
18.根据权利要求15所述的方法，其中，所述至少一个四端晶体管是所述放大器的输入晶体管和所述放大器的输出晶体管。
19.根据权利要求15所述的方法，其中，所述至少一个四端晶体管是所述多个串联连接的晶体管中的所有的晶体管。
20.根据权利要求15所述的方法，其中，所述至少一个四端晶体管的本体通过相应的本体连结的阻抗耦接至所述晶体管的源极。
21.一种用于改进射频(RF)放大器的性能的方法，所述方法包括：
提供多个浮动器件；
将所述多个浮动器件配置为级联堆叠；
基于所述配置，获得具有特征性能的RF放大器；
在所述级联堆叠中使用本体连结的器件来替换所述多个浮动器件中的至少一个浮动器件；
基于所述替换，获得具有改进的特征性能的RF放大器；以及
采用以下技术之一来制作具有改进的特征性能的RF放大器：a)绝缘体上硅(SOI)技术；以及b)蓝宝石上硅技术(SOS)。
22.根据权利要求21所述的方法，其中，所述替换包括：替换所述级联堆叠的输入晶体管，以便提高所述RF放大器的功率附加效率(PAE)。
23.根据权利要求21所述的方法，其中，所述替换包括：替换所述级联堆叠的输入晶体管，以便减小所述RF放大器的泄漏电流。
24.根据权利要求21所述的方法，其中，所述替换包括：替换所述级联堆叠的输出晶体管，以便提高所述输出晶体管的耐压能力。
25.根据权利要求21所述的方法，其中，所述替换包括：替换所述多个浮动器件中的所有浮动器件，以便改进所述RF放大器的瞬态响应。
26.一种用于降低RF放大器的堆叠高度的方法，所述方法包括：
提供跨堆叠的电压的水平；
提供三端器件的耐压能力；
基于所述电压的水平和所述耐压能力，基于所述堆叠中串联连接的三端器件的所需数目来确定所述堆叠的高度；
使用一个或更多个四端器件来替换所述串联连接的三端器件中的一个或更多个；
基于所述替换，降低所述堆叠的高度；以及
采用以下技术之一来制作具有降低的堆叠高度的RF放大器：a)绝缘体上硅(SOI)技术；以及b)蓝宝石上硅技术(SOS)。
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