CN111684715A - 放大电路、加法电路、接收电路以及集成电路 - Google Patents

放大电路、加法电路、接收电路以及集成电路 Download PDF

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Abstract

本发明提供一种放大电路，具有：第一电流源(IS11)，与供给第一电位的电源线连接；差分输入电路(TR11、TR12)，连接在第一电流源与第一节点之间，接受差分输入信号；第二电流源(IS12、IS13)，连接在第一节点和供给第二电位的电源线之间；以及负载电路(R11、R12)，连接在第二节点和供给第一电位的电源线之间，而且在第一节点与第二节点之间连接电感器电路(L13、L14)，从而实现低电压化与线性的兼得。

Description

放大电路、加法电路、接收电路以及集成电路
技术领域
本发明涉及放大电路、加法电路、接收电路以及集成电路。
背景技术
在串行器/解串器(SerDes：Serializer/De-serializer)的解串器的接收电路的前端部等中，使用利用差分对的放大电路、加法电路。这些放大电路、加法电路产生由CMOS技术的微细化等引起的电源电压的低电压化。另外，由于信号振幅电平的多值化，不光是2值的NRZ(Non-Return Zero：不归零)信号，还有收发被称为PAM4(Pulse AmplitudeModulation 4：脉冲幅度调制4)的4值的脉冲振幅调制信号的电路。在4值的PAM4信号中，优选与各值对应的信号振幅电平的间隔为等间隔。
但是，在接收PAM4信号的接收电路中，若放大电路中的差分对的晶体管具有非线性，则在信号振幅电平为较大的值“00b”(b表示二进制符号)、值“11b”时，增益被抑制而信号振幅减小。由此，由于PAM4信号中的眼图(eye)开口部的大小改变，所以为了获得良好的接收精度，接收电路的放大电路中的增益特性需要较高的线性。为了扩大增益特性呈现线性的区域，而需要提高电源电压。另外，为了扩大输出电压范围而考虑增加放大电路中的负载电阻、恒定电流，但在Nch差分对的情况下，由于有输出公共电压降低而晶体管不动作的可能，所以需要提高电源电压。
专利文献1:美国专利第8872586号说明书
专利文献2:美国专利第7848724号说明书
专利文献3:美国专利第7301401号说明书
发明内容
本发明的目的在于提供一种能够实现低电压化和线性的兼得的接收电路的放大电路以及加法电路。
放大电路的一个方式具有：第一电流源，与供给第一电位的电源线连接；差分输入电路，连接在第一电流源和第一节点之间，接受差分输入信号；第二电流源，连接在供给与第一电位不同的第二电位的电源线和第一节点之间；负载电路，连接在供给第一电位的电源线和第二节点之间；以及电感器电路，连接在第一节点和第二节点之间。
根据本发明，能够提供一种能够实现低电压化和线性的兼得的接收电路的放大电路以及加法电路。
附图说明
图1是表示本发明的实施方式中的放大电路的结构例的图。
图2是对本实施方式中的放大电路的动作进行说明的图。
图3是表示本实施方式中的放大电路的增益特性的例子的图。
图4是表示本实施方式中的放大电路的其它结构例的图。
图5是表示本实施方式中的加法电路的结构例的图。
图6是表示本实施方式中的加法电路的其它结构例的图。
图7是表示本实施方式中的加法电路的其它结构例的图。
图8是表示本实施方式中的集成电路的结构例的图。
图9A是表示本实施方式中的低频均衡器的结构例的图。
图9B是对图9A所示的低频均衡器的特性进行说明的图。
图9C是对图9A所示的低频均衡器的特性进行说明的图。
图9D是对图9A所示的低频均衡器的特性进行说明的图。
图10A是表示本实施方式中的高频均衡器的结构例的图。
图10B是对图10A所示的高频均衡器的特性进行说明的图。
图10C是对图10A所示的高频均衡器的特性进行说明的图。
图10D是对图10A所示的高频均衡器的特性进行说明的图。
图11是表示本实施方式中的放大电路的其它结构例的图。
图12是表示本实施方式中的放大电路的其它结构例的图。
图13是表示本实施方式中的加法电路的其它结构例的图。
图14是表示本实施方式中的加法电路的其它结构例的图。
图15是表示本实施方式中的加法电路的其它结构例的图。
具体实施方式
以下，基于附图，对本发明的实施方式进行说明。
对本发明的一个实施方式中的放大电路进行说明。图1是表示本实施方式中的放大电路的结构例的图。本实施方式中的放大电路是折叠放大电路(folded cascode放大电路)。本实施方式中的放大电路具有P沟道型晶体管TR11、TR12、N沟道型晶体管TR13、TR14、电流源IS11、IS12、IS13、电阻R11、R12、以及电感器L11、L12、L13、L14。
P沟道型晶体管TR11的源极与电流源IS11连接，栅极与输入差分输入信号的一个信号INM的输入端子连接，漏极与电流源IS12连接。另外，P沟道型晶体管TR12的源极与电流源IS11连接，栅极与输入差分输入信号的另一个信号INP的输入端子连接，漏极与电流源IS13连接。
电流源IS11是电流量I0的电流源，与供给第一电位(电源电压下的高电位VDD)的电源线连接。另外，电流源IS12、IS13例如是电流量(3/4)I0的电流源，与供给第二电位(电源电压下的低电位VSS)的电源线连接。电流源IS11、IS12、IS13例如由MOS晶体管来实现。
电阻R11是负载电阻，一端与供给第一电位(电源电压下的高电位VDD)的电源线连接，另一端经由电感器L11与N沟道型晶体管TR13的漏极连接。另外，电阻R12是负载电阻，一端与供给第一电位(电源电压下的高电位VDD)的电源线连接，另一端经由电感器L12与N沟道型晶体管TR14的漏极连接。
电感器L11和N沟道型晶体管TR13的漏极的连接点(输出节点)与输出差分输出信号的一个信号OUTP的输出端子连接。另外，电感器L12和N沟道型晶体管TR14的漏极的连接点(输出节点)与输出差分输出信号的另一个信号OUTM的输出端子连接。此外，在N沟道型晶体管TR13、TR14的栅极施加在AC(交流)时接地，但在DC(直流)时具有规定的值的偏置电压。
电感器L13的一端与P沟道型晶体管TR11和电流源IS12的连接点(折叠节点)连接，另一端与N沟道型晶体管TR13的源极连接。另外，电感器L14的一端与P沟道型晶体管TR12和电流源IS13的连接点(折叠节点)连接，另一端与N沟道型晶体管TR14的源极连接。
即，图1所示的放大电路中作为接受一对差分输入的差分输入电路的晶体管TR11、TR12连接在与供给第一电位的电源线连接的电流源IS11和折叠节点之间。另外，电流源IS12、IS13连接在折叠节点和供给第二电位的电源线之间。另外，作为负载电路的电阻R11、R12以及电感器L11、L12连接在供给第一电位的电源线和输出一对差分输出的输出节点之间，电感器L13、L14以及晶体管TR13、TR14连接在折叠节点和输出节点之间。
在这里，由P沟道型晶体管TR11、TR12构成的差分对的输出电流在可输出的振幅范围(全振幅)的一半的范围内呈现线性。此外，所谓的可输出的振幅范围(全振幅)是在将电流的直流成分设为Idc(＞0)的情况下，将电流0设为最小值并将电流2Idc设为最大值的范围。在将电流源的电流设为I0的情况下，在差分对的单侧的晶体管中流动的电流值为将电流0设为最小值并将电流I0设为最大值的范围(1/2)I0±(1/2)I0(第一项表示直流成分(DC成分)，第二项表示交流成分(AC成分))。
因此，在本实施方式中，为了在来自输入差分对的输出电流呈现线性的、可输出的振幅范围(全振幅)的一半的范围内驱动，而通过如图1所示那样构成，以呈现线性的±(1/4)I0的电流宽度驱动。即，输入差分对的电流IDM、IDP成为(1/2)I0±(1/4)I0的范围。而且，折叠交流电流并在作为负载电阻的电阻R11、R12中流动。折叠电流源的电流为(3/4)I0，DC成分折回相减后的值，关于AC成分绝对值保持原样但符号相反地折回，所以作为放大电路的输出电流ILP、ILM能够在(1/4)I0±(1/4)I0的范围内驱动，第一项的DC电流成分与第二项的AC电流成分相等而能够实现全振幅下的输出。
另外，电流源IS12、IS13所连接的折叠节点的寄生电容较大，高频下的驱动很困难，频带下降。因此，在本实施方式中，在折叠节点插入电感器L13、L14而实现电容分离，能够放大高频信号。即，如图2所示，在折叠节点连接寄生电容CF以及CC，然而通过在折叠节点插入电感器L13、L14，寄生电容CF以及CC能够分离。另外，节点ncn、ncp根据晶体管TR13、TR14的栅极偏置来决定电压，但通过设定电感器L13、L14的电感值，以使电感器L13、L14和电容CF成为并联谐振电路，从而节点nfn、nfp成为谐振节点变为高阻抗，而能够消除寄生电容。进一步，因流过电感器L13、L14的电流而产生反电动势，获得提高晶体管TR13、TR14的源极电压的效果。
在图3中，示出本实施方式中的放大电路的增益特性的例子。在图3中，横轴是频率，纵轴是增益。另外，用实线表示的增益特性L31表示本实施方式中的放大电路的增益特性，用虚线表示的增益特性L32表示以往的放大电路的增益特性。根据本实施方式，直到比以往高的频率都呈现出线性的增益特性，不提高电源电压，而增益特性的线性提高。例如，折叠节点的寄生电容的电容值C为100fF～300fF，电感器L13、L14的电感值L因布局尺寸的限制等而为0.2nH～0.8nH的情况下，能够基于谐振频率f＝1/(2π(LC)0.5)应对10GHz～36GHz的PAM4信号(数据速率为20Gbs～72Gbs)。
如以上那样，根据本实施方式，通过在折叠放大电路的折叠节点插入电感器，在对高频信号进行放大的接收电路的放大电路中，能够实现低电压化和线性的兼得，并能够获得良好的接收精度。
此外，在上述的说明中，在折叠节点与输出节点之间连接电感器L13、L14，但也可以如图11所示在折叠节点与电流源IS12、IS13之间连接电感器L15、L16。图11是表示本实施方式中的放大电路的其它结构例的图。在图11中，对于具有与图1所示的构成要素相同的功能的构成要素标注相同的附图标记，并省略重复的说明。
在图11所示的放大电路中，P沟道型晶体管TR11的漏极经由电感器L15与电流源IS12连接，P沟道型晶体管TR12的漏极经由电感器L16与电流源IS13连接。另外，N沟道型晶体管TR13的源极与P沟道型晶体管TR11和电感器L15的连接点(折叠节点)连接，N沟道型晶体管TR14的源极与P沟道型晶体管TR12和电感器L16的连接点(折叠节点)连接。
即，图11所示的放大电路中作为接受差分输入的差分输入电路的晶体管TR11、TR12连接在与供给第一电位的电源线连接的电流源IS11和折叠节点之间。另外，电流源IS12、IS13连接在折叠节点和供给第二电位的电源线之间。另外，作为负载电路的电阻R11、R12以及电感器L11、L12连接在供给第一电位的电源线和折叠节点之间，电感器L15、L16连接在折叠节点和电流源IS12、IS13之间。
在如图11所示那样构成的放大电路中，通过适当地设定电感器L15、L16的电感值，能够由电感器L15、L16和折叠节点的寄生电容构成并联谐振电路，并能够获得与图1所示的放大电路相同的效果。
另外，在上述的说明中，作为一个例子示出了接受差分输入的晶体管使用P沟道型晶体管的放大电路，但也可以为如图4所示接受差分输入的晶体管使用N沟道型晶体管的结构，并获得相同的效果。图4是表示本实施方式中的放大电路的其它结构例的图。
图4所示的放大电路具有N沟道型晶体管TR21、TR22、P沟道型晶体管TR23、TR24、电流源IS21、IS22、IS23、电阻R21、R22、以及电感器L21、L22、L23、L24。
N沟道型晶体管TR21的源极与电流源IS21连接，栅极与输入差分输入信号的一个信号INM的输入端子连接，漏极与电流源IS22连接。另外，N沟道型晶体管TR22的源极与电流源IS21连接，栅极与输入差分输入信号的另一个信号INP的输入端子连接，漏极与电流源IS23连接。
电流源IS21是电流量I0的电流源，与供给第一电位(电源电压下的低电位VSS)的电源线连接。另外，电流源IS22、IS23是电流量(3/4)I0的电流源，与供给第二电位(电源电压下的高电位VDD)的电源线连接。电流源IS21、IS22、IS23例如由MOS晶体管来实现。
电阻R21是负载电阻，一端与供给第一电位(电源电压下的低电位VSS)的电源线连接，另一端经由电感器L21与P沟道型晶体管TR23的漏极连接。另外，电阻R22是负载电阻，一端与供给第一电位(电源电压下的低电位VSS)的电源线连接，另一端经由电感器L22与P沟道型晶体管TR24的漏极连接。
电感器L21和P沟道型晶体管TR23的漏极的连接点(输出节点)与输出差分输出信号的一个信号OUTP的输出端子连接。另外，电感器L22和P沟道型晶体管TR24的漏极的连接点(输出节点)与输出差分输出信号的另一个信号OUTM的输出端子连接。此外，在P沟道型晶体管TR23、TR24的栅极施加在AC(交流)时接地，但在DC(直流)时具有规定的值的偏置电压。
电感器L23的一端与N沟道型晶体管TR21和电流源IS22的连接点(折叠节点)连接，另一端与P沟道型晶体管TR23的源极连接。另外，电感器L24的一端与N沟道型晶体管TR22和电流源IS23的连接点(折叠节点)连接，另一端与P沟道型晶体管TR24的源极连接。
即，图4所示的放大电路中作为接受一对差分输入的差分输入电路的晶体管TR21、TR22连接在与供给第一电位的电源线连接的电流源IS21和折叠节点之间。另外，电流源IS22、IS23连接在折叠节点和供给第二电位的电源线之间。另外，作为负载电路的电阻R21、R22以及电感器L21、L22连接在供给第一电位的电源线和输出一对差分输出的输出节点之间，电感器L23、L24以及晶体管TR23、TR24连接在折叠节点和输出节点之间。
另外，在图4所示的放大电路中，在折叠节点和输出节点之间连接电感器L23、L24，但也可以如图12所示在折叠节点和电流源IS22、IS23之间连接电感器L25、L26。图12是表示本实施方式中的放大电路的其它结构例的图。在图12中，对于具有与图4所示的构成要素相同的功能的构成要素标注相同的附图标记，并省略重复的说明。
在图12所示的放大电路中，N沟道型晶体管TR21的漏极经由电感器L25与电流源IS22连接，N沟道型晶体管TR22的漏极经由电感器L26与电流源IS23连接。另外，P沟道型晶体管TR23的源极与N沟道型晶体管TR21和电感器L25的连接点(折叠节点)连接，P沟道型晶体管TR24的源极与N沟道型晶体管TR22和电感器L26的连接点(折叠节点)连接。
即，图12所示的放大电路中作为接受差分输入的差分输入电路的晶体管TR21、TR22连接在与供给第一电位的电源线连接的电流源IS21和折叠节点之间。另外，电流源IS22、IS23连接在折叠节点和供给第二电位的电源线之间。另外，作为负载电路的电阻R21、R22以及电感器L21、L22连接在供给第一电位的电源线和折叠节点之间，电感器L25、L26连接在折叠节点和电流源IS22、IS23之间。
在如图12所示那样构成的放大电路中，通过适当地设定电感器L25、L26的电感值，能够由电感器L25、L26和折叠节点的寄生电容构成并联谐振电路，而能够获得与图4所示的放大电路相同的效果。
接下来，对本发明的一个实施方式中的加法电路进行说明。图5是表示本实施方式中的加法电路的结构例的图。本实施方式中的加法电路是利用折叠放大电路(foldedcascode放大电路)的加法电路。本实施方式中的加法电路例如被用于接收电路的DFE(Decision Feedback Equalizer)，对输入的信号加上反馈信号并输出。
本实施方式中的加法电路具有P沟道型晶体管TR31、TR32、N沟道型晶体管TR33、TR34、电流源IS31、IS32、IS33、IS34、IS35、电阻R31、R32、以及电感器L31、L32、L33、L34。
P沟道型晶体管TR31的源极与电流源IS31连接，栅极与输入差分输入信号的一个信号INM的输入端子连接，漏极与电流源IS32连接。另外，P沟道型晶体管TR32的源极与电流源IS31连接，栅极与输入差分输入信号的另一个信号INP的输入端子连接，漏极与电流源IS33连接。
电流源IS31是电流量I0的电流源，与供给第一电位(电源电压下的高电位VDD)的电源线连接。另外，电流源IS32、IS33是电流量Ih的电流源，与供给第二电位(电源电压下的低电位VSS)的电源线连接。电流源IS31、IS32、IS33例如由MOS晶体管来实现。
电阻R31是负载电阻，一端与供给第一电位(电源电压下的高电位VDD)的电源线连接，另一端经由电感器L31与N沟道型晶体管TR33的漏极连接。另外，电阻R32是负载电阻，一端与供给第一电位(电源电压下的高电位VDD)的电源线连接，另一端经由电感器L32与N沟道型晶体管TR34的漏极连接。
电感器L31和N沟道型晶体管TR33的漏极的连接点(输出节点)与输出差分输出信号的一个信号OUTP的输出端子连接。另外，电感器L32和N沟道型晶体管TR34的漏极的连接点(输出节点)与输出差分输出信号的另一个信号OUTM的输出端子连接。此外，在N沟道型晶体管TR33、TR34的栅极施加在AC(交流)时接地，但在DC(直流)时具有规定的值的偏置电压。
电感器L33的一端与P沟道型晶体管TR31和电流源IS32的连接点(折叠节点)连接，另一端与N沟道型晶体管TR33的源极连接。另外，电感器L34的一端与P沟道型晶体管TR32和电流源IS33的连接点(折叠节点)连接，另一端与N沟道型晶体管TR34的源极连接。
电流源IS34是电流量IFBP的电流源，连接在P沟道型晶体管TR31与电流源IS32的连接点(折叠节点)、和供给第二电位(电源电压下的低电位VSS)的电源线之间。另外，电流源IS35是电流量IFBM的电流源，连接在P沟道型晶体管TR32与电流源IS33的连接点(折叠节点)、和供给第二电位(电源电压下的低电位VSS)的电源线之间。此外，电流源IS34的电流量IFBP、以及电流源IS35的电流量IFBM可变，根据DFE的输入数据判定结果由未图示的控制输入来控制。
即，图5所示的加法电路中作为接受一对差分输入的差分输入电路的晶体管TR31、TR32连接在与供给第一电位的电源线连接的电流源IS31和折叠节点之间。另外，电流源IS32、IS33连接在折叠节点和供给第二电位的电源线之间。另外，作为负载电路的电阻R31、R32以及电感器L31、L32连接在供给第一电位的电源线和输出一对差分输出的输出节点之间，电感器L33、L34以及晶体管TR33、TR34连接在折叠节点和输出节点之间。另外，根据控制输入(反馈信号)来控制电流量的电流源IS34、IS35连接在折叠节点和供给第二电位的电源线之间。
在使用差分对的一般的加法电路中，即使与反馈信号相应的电流为0，一定的电流流过负载电阻，所以来自差分对的输出电流被限定在可输出的范围的一部分。与此相对，本实施方式中的加法电路通过利用折叠放大电路，来自差分对的输出电流不受与反馈信号相应的电流的限制，能够进行可输出的范围的整体内的输出。
将图5所示的加法电路中的各电流的值的范围示于以下。
Ih＝(3/4)I0－(1/2)IFB0
IDP、IDM＝(1/2)I0±(1/4)IAC
IFBP、IFBM＝(1/2)IFB0±(1/2)IFB
折叠电流的DC成分为Ih+IFBP/FBM＝(3/4)I0
ILP、ILM＝(1/4)I0±(1/4)IAC±(1/2)IFB
应予说明，IFB0是电流源IS34、IS35中的电流的直流成分(DC成分)，IAC是输出电流的交流成分(AC成分)，IFB是根据电流源IS34、IS35中的电流中的控制输入来控制的交流成分(AC成分)。
像这样，差分对电流源为I0，折叠的直流电流以差分合计为(3/2)I0，在负载电阻中流动(1/2)I0的直流电流。上式是表示在差分对的半电路中流动的电流的式子，第一项表示DC电流。由此，在反馈信号为0的情况下反馈的直流电流不在负载中流动，所以能够进行差分对中的可输出的范围的整体中的输出。另外，与上述的放大电路相同，通过在折叠节点插入电感器L33、L34能够应对高频信号。
此外，在图5所示的加法电路中，在折叠节点和输出节点之间连接电感器L33、L34，但也可以如图13所示在折叠节点和电流源IS32、IS33之间连接电感器L35、L36。图13是表示本实施方式中的加法电路的其它结构例的图。在图13中，对于具有与图5所示的构成要素相同的功能的构成要素标注相同的附图标记，并省略重复的说明。
在图13所示的加法电路中，P沟道型晶体管TR31的漏极经由电感器L35与电流源IS32连接，P沟道型晶体管TR32的漏极经由电感器L36与电流源IS33连接。N沟道型晶体管TR33的源极与P沟道型晶体管TR31和电感器L35的连接点(折叠节点)连接，N沟道型晶体管TR34的源极与P沟道型晶体管TR32和电感器L36的连接点(折叠节点)连接。另外，电流源IS34连接在P沟道型晶体管TR31和电感器L35的连接点(折叠节点)、与供给第二电位的电源线之间。电流源IS35连接在P沟道型晶体管TR32和电感器L36的连接点(折叠节点)、与供给第二电位的电源线之间。
即，图13所示的加法电路中作为接受差分输入的差分输入电路的晶体管TR31、TR32连接在与供给第一电位的电源线连接的电流源IS31和折叠节点之间。另外，电流源IS32、IS33连接在折叠节点和供给第二电位的电源线之间。另外，作为负载电路的电阻R31、R32以及电感器L31、L32连接在供给第一电位的电源线和折叠节点之间，电感器L35、L36连接在折叠节点和电流源IS32、IS33之间。另外，根据控制输入(反馈信号)控制电流量的电流源IS34、IS35连接在折叠节点和供给第二电位的电源线之间。
在如图13所示那样构成的加法电路中，电感器L35、L36和折叠节点的寄生电容也能够构成并联谐振电路，并能够得到与图5所示的加法电路相同的效果。
图6是表示本实施方式中的加法电路的其它结构例的图。图6所示的加法电路代替流动与控制输入(反馈信号)相应的电流的电流源IS34、IS35，设置有电流源IS36、IS37、IS38、IS39。在图6中，对于具有与图5所示的构成要素相同的功能的构成要素标注相同的附图标记，并省略重复的说明。
电流源IS36是电流量IFBM的电流源，连接在P沟道型晶体管TR31和电流源IS32的连接点(折叠节点)与供给第一电位(电源电压下的高电位VDD)的电源线之间，电流源IS37是电流量(1/2)IFB0的电流源，连接在P沟道型晶体管TR31和电流源IS32的连接点(折叠节点)与供给第二电位(电源电压下的低电位VSS)的电源线之间。另外，电流源IS38是电流量IFBP的电流源，连接在P沟道型晶体管TR32和电流源IS33的连接点(折叠节点)与供给第一电位(电源电压下的高电位VDD)的电源线之间，电流源IS39是电流量(1/2)IFB0的电流源，连接在P沟道型晶体管TR32和电流源IS33的连接点(折叠节点)与供给第二电位(电源电压下的低电位VSS)的电源线之间。此外，电流源IS36的电流量IFBM，以及电流源IS38的电流量IFBP可变，根据DFE的输入数据判定结果由未图示的控制输入来控制。另外，在图6所示的结构中，电流Ih为(3/4)I0。
在图6所示的加法电路中，电流源IS36、IS38流动包含直流成分和交流成分的电流，电流源IS37、IS39流动其直流成分，从而仅交流成分的电流折回。在负载电阻R31、R32中流动的电流与上述的图5所示的加法电路相同，并获得相同的效果。
此外，在图6所示的加法电路中，在折叠节点与输出节点之间连接电感器L33、L34，但也可以如图14所示在折叠节点与电流源IS32、IS33之间连接电感器L35、L36。图14是表示本实施方式中的加法电路的其它结构例的图。在图14中，对于具有与图6、图13所示的构成要素相同的功能的构成要素标注相同的附图标记，并省略重复的说明。
在图14所示的加法电路中，电流源IS36连接在P沟道型晶体管TR31和电感器L35的连接点(折叠节点)与供给第一电位的电源线之间，电流源IS37连接在P沟道型晶体管TR31和电感器L35的连接点(折叠节点)、与供给第二电位的电源线之间。另外，电流源IS38连接在P沟道型晶体管TR32和电感器L36的连接点(折叠节点)与供给第一电位的电源线之间，电流源IS39连接在P沟道型晶体管TR32和电感器L36的连接点(折叠节点)与供给第二电位的电源线之间。在如图14所示那样构成的加法电路中，也能够由电感器L35、L36和折叠节点的寄生电容构成并联谐振电路，并能够获得与图6所示的加法电路相同的效果。
另外，在上述的说明中，作为一个例子示出使用P沟道型晶体管的差分对的加法电路，但如图7所示也可以是使用N沟道型晶体管的差分对的结构，获得相同的效果。图7是表示本实施方式中的加法电路的其它结构例的图。
本实施方式中的加法电路具有N沟道型晶体管TR41、TR42、P沟道型晶体管TR43、TR44、电流源IS41、IS42、IS43、IS44、IS45、I46、I47、电阻R41、R42、以及电感器L41、L42、L43、L44。
N沟道型晶体管TR41的源极与电流源IS41连接，栅极与输入差分输入信号的一个信号INM的输入端子连接，漏极与电流源IS42连接。另外，N沟道型晶体管TR42的源极与电流源IS41连接，栅极与输入差分输入信号的另一个信号INP的输入端子连接，漏极与电流源IS43连接。
电流源IS41是电流量I0的电流源，与供给第一电位(电源电压下的低电位VSS)的电源线连接。另外，电流源IS42、IS43是电流量Ih的电流源，与供给第二电位(电源电压下的高电位VDD)的电源线连接。电流源IS41、IS42、IS43例如由MOS晶体管来实现。
电阻R41是负载电阻，一端与供给第一电位(电源电压下的低电位VSS)的电源线连接，另一端经由电感器L41与P沟道型晶体管TR43的漏极连接。另外，电阻R42是负载电阻，一端与供给第一电位(电源电压下的低电位VSS)的电源线连接，另一端经由电感器L42与P沟道型晶体管TR44的漏极连接。
电感器L41和P沟道型晶体管TR43的漏极的连接点(输出节点)与输出差分输出信号的一个信号OUTP的输出端子连接。另外，电感器L42和P沟道型晶体管TR44的漏极的连接点(输出节点)与输出差分输出信号的另一个信号OUTM的输出端子连接。此外，在P沟道型晶体管TR43、TR44的栅极施加在AC(交流)时接地，但在DC(直流)时具有规定的值的偏置电压。
电感器L43的一端与N沟道型晶体管TR41和电流源IS42的连接点(折叠节点)连接，另一端与P沟道型晶体管TR43的源极连接。另外，电感器L44的一端与N沟道型晶体管TR42和电流源IS43的连接点(折叠节点)连接，另一端与P沟道型晶体管TR44的源极连接。
电流源IS44是电流量(1/2)IFB0+IFBM的电流源，连接在N沟道型晶体管TR41和电流源IS42的连接点(折叠节点)与供给第一电位(电源电压下的低电位VSS)的电源线之间，电流源IS45是电流量(1/2)IFB0的电流源，连接在N沟道型晶体管TR41和电流源IS42的连接点(折叠节点)与供给第二电位(电源电压下的高电位VDD)的电源线之间。另外，电流源IS46是电流量(1/2)IFB0+IFBP的电流源，连接在N沟道型晶体管TR42和电流源IS43的连接点(折叠节点)与供给第一电位(电源电压下的低电位VSS)的电源线之间，电流源IS47是电流量(1/2)IFB0的电流源，连接在N沟道型晶体管TR42和电流源IS43的连接点(折叠节点)与供给第二电位(电源电压下的高电位VDD)的电源线之间。此外，电流源IS44的电流量IFBM、以及电流源IS46的电流量IFBP可变，根据未图示的控制输入来控制。
此外，在图7所示的加法电路中，在折叠节点与输出节点之间连接电感器L43、L44，但如图15所示，也可以在折叠节点与电流源IS42、IS43之间连接电感器L45、L46。图15是表示本实施方式中的加法电路的其它结构例的图。在图15中，对于具有与图7所示的构成要素相同的功能的构成要素标注相同的附图标记，并省略重复的说明。
在图15所示的加法电路中，N沟道型晶体管TR41的漏极经由电感器L45与电流源IS42连接，N沟道型晶体管TR42的漏极经由电感器L46与电流源IS43连接。P沟道型晶体管TR43的源极与N沟道型晶体管TR41和电感器L45的连接点(折叠节点)连接，P沟道型晶体管TR44的源极与N沟道型晶体管TR42和电感器L46的连接点(折叠节点)连接。
电流源IS44连接在N沟道型晶体管TR41和电感器L45的连接点(折叠节点)与供给第一电位的电源线之间，电流源IS45连接在N沟道型晶体管TR41和电感器L45的连接点(折叠节点)与供给第二电位的电源线之间。另外，电流源IS46连接在N沟道型晶体管TR42和电感器L46的连接点(折叠节点)与供给第一电位的电源线之间，电流源IS47连接在N沟道型晶体管TR42和电感器L46的连接点(折叠节点)与供给第二电位的电源线之间。在如图15所示那样构成的加法电路中，也能够由电感器L45、L46和折叠节点的寄生电容构成并联谐振电路，能够获得与图7所示的加法电路相同的效果。
图8是表示本实施方式中的集成电路的结构例的图。本实施方式中的集成电路801具备：具有将4值的PAM4信号的输入串行信号转换为并行信号的解串器电路的功能的接收电路802、以及接受来自接收电路802的并行信号(数据)并进行处理的逻辑电路等内部电路805。接收电路802具有前端电路803以及时钟生成电路804。前端电路803具有均衡器电路(CTLE：Continuous Time Linear Equalizer)810、判定电路(DFE)820、以及解复用器830。
均衡器电路810使用上述的本实施方式中的放大电路而构成，具有可变增益放大器(VGA)811、高频均衡器(HF－CTLE)812、可变增益放大器(VGA)813、以及低频均衡器(LF－CTLE)814。可变增益放大器(VGA)811对经由传输线路等传输的差分的输入串行信号(PAM4信号)RXIN、RXINX进行放大。高频均衡器(HF－CTLE)812是补偿在传输线路中衰减的高频成分来恢复的电路，对由可变增益放大器(VGA)811放大后的PAM4信号的高频成分进行补偿。可变增益放大器(VGA)813对由高频均衡器(HF－CTLE)812补偿高频成分后的PAM4信号进行放大。低频均衡器(LF－CTLE)814是补偿在传输线路中衰减的高频成分来恢复的电路，使被可变增益放大器(VGA)813放大后的PAM4信号的低频成分衰减。
判定电路820具有加法电路821、比较电路822、823、824、解码器825、以及数字滤波器826。加法电路821使用上述的本实施方式中的加法电路而构成，对从均衡器电路810输出的PAM4信号加上与从数字滤波器826输出的控制输入(反馈信号)相应的信号并输出。比较电路822、823、824是用于判定从加法电路821输出的加法处理后的PAM4信号的值的比较电路。比较电路822、823、824具有相互不同的阈值，例如比较电路822具有值“11b”和值“10b”的判定阈值，比较电路823具有值“10b”和值“01b”的判定阈值，比较电路824具有值“01b”和值“00b”的判定阈值。
解码器825对比较电路822～824的输出进行解码，决定PAM4信号的值(MSB以及LSB)并输出。数字滤波器826对从解码器825输出的PAM4信号的值(MSB以及LSB)进行滤波处理生成反馈信号并输出至加法电路821。解复用器830将判定电路820的输出转换为并行信号RXOUT并输出。
时钟生成电路804参照前端电路803的输出等生成时钟信号，并供给至判定电路820等。从接收电路802输出的并行信号RXOUT被触发器806获取至内部电路805并进行处理等。
图9A是表示图8所示的低频均衡器的结构例的图。如图9A所示，低频均衡器具有折叠放大电路901、以及具有低通滤波器903的反馈放大电路902。折叠放大电路901以与上述的本实施方式中的放大电路相同的方式构成，在没有反馈放大电路902的输出信号FP、FM的输入的情况下呈现如图9B所示的增益特性。折叠放大电路901接受差分输入信号IP、IM并输出差分输出信号OP、OM。另外，折叠放大电路901输入反馈放大电路902的输出信号FP、FM。
反馈放大电路902经由内部的低通滤波器903，接受从折叠放大电路901输出的差分输出信号OP、OM。反馈放大电路902具有如图9C所示的特性，生成基于差分输出信号OP、OM中的低频成分的输出信号FP、FM并输出。
像这样通过以具有低通滤波器903的反馈放大电路902的输出信号FP、FM向折叠放大电路901进行反馈，能够使针对折叠放大电路901中的低频成分的增益衰减。由此，折叠放大电路901中的增益特性如图9D所示，在接收信号中，能够补偿在传输线路中衰减的高频成分。
图10A是表示图8所示的高频均衡器的结构例的图。如图10A所示，高频均衡器以与上述的本实施方式中的放大电路相同的方式构成，还在差分对的晶体管的源极间具有电阻R101以及电容C101。图10A所示的高频均衡器接受差分输入信号IP、IM并输出差分输出信号OP、OM。
折叠放大电路的跨导(gm)由差分对的晶体管的源极间的电阻R101来决定(gm＝1/R)，通常仅在gm段呈现如图10B所示的增益特性，在仅看负载电阻的情况下，呈现如图10C所示的增益特性。针对于此，如图10A所示，通过在差分对的晶体管的源极间与电阻R101并联地连接电容C101，在高频下差分对的晶体管的源极被短路而跨导(gm)升高，如图10D所示，示出高频下的增益升高的特性。由此，图10A所示的高频均衡器能够在接收信号中，补偿在传输线路中衰减的高频成分。
另外，上述实施方式均仅表示实施本发明的具体化的一个例子，本发明的技术范围并不受这些实施方式限定地解释。即，本发明能够不脱离其技术思想、或者其主要的特征地、以各种形式来实施。
根据本发明，能够提供一种能够实现低电压化和线性的兼得的接收电路的放大电路以及加法电路。

Claims (28)

1.一种放大电路，其特征在于，具有：
第一电流源，与供给第一电位的电源线连接；
差分输入电路，连接在上述第一电流源和第一节点之间，接受差分输入信号；
第二电流源，连接在供给与上述第一电位不同的第二电位的电源线和上述第一节点之间；
负载电路，连接在第二节点和供给上述第一电位的电源线之间；以及
电感器电路，连接在上述第一节点和上述第二节点之间。
2.一种放大电路，其特征在于，具有：
第一电流源，与供给第一电位的电源线连接；
差分输入电路，连接在上述第一电流源和第一节点之间，接受差分输入信号；
第二电流源，连接在上述第一节点和供给与上述第一电位不同的第二电位的电源线之间；
负载电路，连接在上述第一节点和供给上述第一电位的电源线之间；以及
电感器电路，连接在上述第一节点和上述第二电流源之间。
3.根据权利要求1或2所述的放大电路，其特征在于，
由涉及上述第一节点的寄生电容和上述电感器电路的电感器构成并联谐振电路。
4.根据权利要求1～3中任一项所述的放大电路，其特征在于，
上述差分输入信号是多值信号。
5.根据权利要求1～4中任一项所述的放大电路，其特征在于，
上述差分输入信号是高频信号。
6.根据权利要求1～5中任一项所述的放大电路，其特征在于，
上述差分输入电路是在栅极输入上述差分输入信号的P沟道型晶体管，
上述第一电位是高于上述第二电位的电位。
7.根据权利要求1～5中任一项所述的放大电路，其特征在于，
上述差分输入电路是在栅极输入上述差分输入信号的N沟道型晶体管，
上述第一电位是低于上述第二电位的电位。
8.一种加法电路，其特征在于，具有：
第一电流源，与供给第一电位的电源线连接；
差分输入电路，连接在上述第一电流源和第一节点之间，接受差分输入信号；
第二电流源，连接在上述第一节点和供给与上述第一电位不同的第二电位的电源线之间；
负载电路，连接在第二节点和供给上述第一电位的电源线之间；
电感器电路，连接在上述第一节点和上述第二节点之间；以及
第三电流源，连接在上述第一节点和供给上述第二电位的电源线之间，电流量根据控制输入而变化。
9.一种加法电路，其特征在于，具有：
第一电流源，与供给第一电位的电源线连接；
差分输入电路，连接在上述第一电流源和第一节点之间，接受差分输入信号；
第二电流源，连接在上述第一节点和供给与上述第一电位不同的第二电位的电源线之间；
负载电路，连接在第二节点和供给上述第一电位的电源线之间；
电感器电路，连接在上述第一节点和上述第二节点之间；
第三电流源，连接在上述第一节点和供给上述第二电位的电源线之间；以及
第四电流源，连接在上述第一节点和供给上述第一电位的电源线之间，电流量根据控制输入而变化。
10.一种加法电路，其特征在于，具有：
第一电流源，与供给第一电位的电源线连接；
差分输入电路，连接在上述第一电流源和第一节点之间，接受差分输入信号；
第二电流源，连接在上述第一节点和供给与上述第一电位不同的第二电位的电源线之间；
负载电路，连接在上述第一节点和供给上述第一电位的电源线之间；
电感器电路，连接在上述第一节点和上述第二电流源之间；
第三电流源，连接在上述第一节点和供给上述第二电位的电源线之间，电流量根据控制输入而变化。
11.一种加法电路，其特征在于，具有：
第一电流源，与供给第一电位的电源线连接；
差分输入电路，连接在上述第一电流源和第一节点之间，接受差分输入信号；
第二电流源，连接在上述第一节点和供给与上述第一电位不同的第二电位的电源线之间；
负载电路，连接在上述第一节点和供给上述第一电位的电源线之间；
电感器电路，连接在上述第一节点和上述第二电流源之间；
第三电流源，连接在上述第一节点和供给上述第二电位的电源线之间；以及
第四电流源，连接在上述第一节点和供给上述第一电位的电源线之间，电流量根据控制输入而变化。
12.根据权利要求8～11中任一项所述的加法电路，其特征在于，
由涉及上述第一节点的寄生电容和上述电感器电路的电感器构成并联谐振电路。
13.根据权利要求8～12中任一项所述的加法电路，其特征在于，
上述差分输入信号是多值信号。
14.根据权利要求8～13中任一项所述的加法电路，其特征在于，
上述差分输入信号是高频信号。
15.根据权利要求8～14中任一项所述的加法电路，其特征在于，
上述差分输入电路是在栅极输入上述差分输入信号的P沟道型晶体管，
上述第一电位是高于上述第二电位的电位。
16.根据权利要求8～14中任一项所述的加法电路，其特征在于，
上述差分输入电路是在栅极输入上述差分输入信号的N沟道型晶体管，
上述第一电位是低于上述第二电位的电位。
17.一种接收电路，其特征在于，具有：
放大电路，对输入的差分输入信号进行放大并输出；以及
判定电路，判定由上述放大电路放大后的上述差分输入信号的值，
上述放大电路具有：
第一电流源，与供给第一电位的电源线连接；
差分输入电路，连接在上述第一电流源和第一节点之间，接受上述差分输入信号；
第二电流源，连接在上述第一节点和供给与上述第一电位不同的第二电位的电源线之间；
负载电路，连接在第二节点和供给上述第一电位的电源线之间；以及
电感器电路，连接在上述第一节点和上述第二节点之间。
18.一种接收电路，其特征在于，具有：
放大电路，对输入的差分输入信号进行放大并输出；以及
判定电路，判定由上述放大电路放大后的上述差分输入信号的值，
上述放大电路具有：
第一电流源，与供给第一电位的电源线连接；
差分输入电路，连接在上述第一电流源和第一节点之间，接受上述差分输入信号；
第二电流源，连接在上述第一节点和供给与上述第一电位不同的第二电位的电源线之间；
负载电路，连接在上述第一节点和供给上述第一电位的电源线之间；以及
电感器电路，连接在上述第一节点和上述第二电流源之间。
19.一种接收电路，其特征在于，具有：
放大电路，对输入的差分输入信号进行放大并输出；以及
判定电路，具有对由上述放大电路放大后的上述差分输入信号加上基于与之前判定出的值相应的控制输入的信号的加法电路，并根据上述加法电路的输出来判定上述差分输入信号的值，
上述加法电路具有：
第一电流源，与供给第一电位的电源线连接；
差分输入电路，连接在上述第一电流源和第一节点之间，接受上述差分输入信号；
第二电流源，连接在上述第一节点和供给与上述第一电位不同的第二电位的电源线之间；
负载电路，连接在第二节点和供给上述第一电位的电源线之间；
电感器电路，连接在上述第一节点和上述第二节点之间；以及
第三电流源，连接在上述第一节点和供给上述第二电位的电源线之间，电流量根据上述控制输入而变化。
20.一种接收电路，其特征在于，具有：
放大电路，对输入的差分输入信号进行放大并输出；以及
判定电路，具有对由上述放大电路放大后的上述差分输入信号加上基于与之前判定出的值相应的控制输入的信号的加法电路，并根据上述加法电路的输出来判定上述差分输入信号的值，
上述加法电路具有：
第一电流源，与供给第一电位的电源线连接；
差分输入电路，连接在上述第一电流源和第一节点之间，接受上述差分输入信号；
第二电流源，连接在上述第一节点和供给与上述第一电位不同的第二电位的电源线之间；
负载电路，连接在第二节点和供给上述第一电位的电源线之间；
电感器电路，连接在上述第一节点和上述第二节点之间；
第三电流源，连接在上述第一节点和供给上述第二电位的电源线之间；以及
第四电流源，连接在上述第一节点和供给上述第一电位的电源线之间，电流量根据上述控制输入而变化。
21.一种接收电路，其特征在于，具有：
放大电路，对输入的差分输入信号进行放大并输出；以及
判定电路，具有对由上述放大电路放大后的上述差分输入信号加上基于与之前判定出的值相应的控制输入的信号的加法电路，并根据上述加法电路的输出来判定上述差分输入信号的值，
上述加法电路具有：
第一电流源，与供给第一电位的电源线连接；
差分输入电路，连接在上述第一电流源和第一节点之间，接受上述差分输入信号；
第二电流源，连接在上述第一节点和供给与上述第一电位不同的第二电位的电源线之间；
负载电路，连接在上述第一节点和供给上述第一电位的电源线之间；
电感器电路，连接在上述第一节点和上述第二电流源之间；以及
第三电流源，连接在上述第一节点和供给上述第二电位的电源线之间，电流量根据上述控制输入而变化。
22.一种接收电路，其特征在于，具有：
放大电路，对输入的差分输入信号进行放大并输出；以及
判定电路，具有对由上述放大电路放大后的上述差分输入信号加上基于与之前判定出的值相应的控制输入的信号的加法电路，并根据上述加法电路的输出来判定上述差分输入信号的值，
上述加法电路具有：
第一电流源，与供给第一电位的电源线连接；
差分输入电路，连接在上述第一电流源和第一节点之间，接受上述差分输入信号；
第二电流源，连接在上述第一节点和供给与上述第一电位不同的第二电位的电源线之间；
负载电路，连接在上述第一节点和供给上述第一电位的电源线之间；
电感器电路，连接在上述第一节点和上述第二电流源之间；
第三电流源，连接在上述第一节点和供给上述第二电位的电源线之间；以及
第四电流源，连接在上述第一节点和供给上述第一电位的电源线之间，电流量根据上述控制输入而变化。
23.一种集成电路，其特征在于，具有：
放大电路，对输入的差分输入信号进行放大并输出；
判定电路，判定由上述放大电路放大后的上述差分输入信号的值；以及
内部电路，接受涉及由上述判定电路判定出的值的信号并进行处理动作，
上述放大电路具有：
第一电流源，与供给第一电位的电源线连接；
差分输入电路，连接在上述第一电流源和第一节点之间，接受上述差分输入信号；
第二电流源，连接在上述第一节点和供给与上述第一电位不同的第二电位的电源线之间；
负载电路，连接在第二节点和供给上述第一电位的电源线之间；以及
电感器电路，连接在上述第一节点和上述第二节点之间。
24.一种集成电路，其特征在于，具有：
放大电路，对输入的差分输入信号进行放大并输出；
判定电路，判定由上述放大电路放大后的上述差分输入信号的值；以及
内部电路，接受涉及由上述判定电路判定出的值的信号并进行处理动作，
上述放大电路具有：
第一电流源，与供给第一电位的电源线连接；
差分输入电路，连接在上述第一电流源和第一节点之间，接受上述差分输入信号；
第二电流源，连接在上述第一节点和供给与上述第一电位不同的第二电位的电源线之间；
负载电路，连接在上述第一节点和供给上述第一电位的电源线之间；以及
电感器电路，连接在上述第一节点和上述第二电流源之间。
25.一种集成电路，其特征在于，具有：
放大电路，对输入的差分输入信号进行放大并输出；
判定电路，具有对由上述放大电路放大后的上述差分输入信号加上基于与之前判定出的值相应的控制输入的信号的加法电路，并根据上述加法电路的输出来判定上述差分输入信号的值；以及
内部电路，接受涉及由上述判定电路判定出的值的信号并进行处理动作，
上述加法电路具有：
第一电流源，与供给第一电位的电源线连接；
差分输入电路，连接在上述第一电流源和第一节点之间，接受上述差分输入信号；
第二电流源，连接在上述第一节点和供给与上述第一电位不同的第二电位的电源线之间；
负载电路，连接在第二节点和供给上述第一电位的电源线之间；
电感器电路，连接在上述第一节点和上述第二节点之间；以及
第三电流源，连接在上述第一节点和供给上述第二电位的电源线之间，电流量根据上述控制输入而变化。
26.一种集成电路，其特征在于，具有：
放大电路，对输入的差分输入信号进行放大并输出；
判定电路，具有对由上述放大电路放大后的上述差分输入信号加上基于与之前判定出的值相应的控制输入的信号的加法电路，并根据上述加法电路的输出来判定上述差分输入信号的值；以及
内部电路，接受涉及由上述判定电路判定出的值的信号并进行处理动作，
上述加法电路具有：
第一电流源，与供给第一电位的电源线连接；
差分输入电路，连接在上述第一电流源和第一节点之间，接受上述差分输入信号；
第二电流源，连接在上述第一节点和供给与上述第一电位不同的第二电位的电源线之间；
负载电路，连接在第二节点和供给上述第一电位的电源线之间；
电感器电路，连接在上述第一节点和上述第二节点之间；
第三电流源，连接在上述第一节点和供给上述第二电位的电源线之间；以及
第四电流源，连接在上述第一节点和供给上述第一电位的电源线之间，电流量根据上述控制输入而变化。
27.一种集成电路，其特征在于，具有：
放大电路，对输入的差分输入信号进行放大并输出；以及
判定电路，具有对由上述放大电路放大后的上述差分输入信号加上基于与之前判定出的值相应的控制输入的信号的加法电路，并根据上述加法电路的输出来判定上述差分输入信号的值；以及
内部电路，接受涉及由上述判定电路判定出的值的信号并进行处理动作，
上述加法电路具有：
第一电流源，与供给第一电位的电源线连接；
差分输入电路，连接在上述第一电流源和第一节点之间，接受上述差分输入信号；
第二电流源，连接在上述第一节点和供给与上述第一电位不同的第二电位的电源线之间；
负载电路，连接在上述第一节点和供给上述第一电位的电源线之间；
电感器电路，连接在上述第一节点和上述第二电流源之间；以及
第三电流源，连接在上述第一节点和供给上述第二电位的电源线之间，电流量根据上述控制输入而变化。
28.一种集成电路，其特征在于，具有：
放大电路，对输入的差分输入信号进行放大并输出；
判定电路，具有对由上述放大电路放大后的上述差分输入信号加上基于与之前判定出的值相应的控制输入的信号的加法电路，并根据上述加法电路的输出来判定上述差分输入信号的值；以及
内部电路，接受涉及由上述判定电路判定出的值的信号并进行处理动作，
上述加法电路具有：
第一电流源，与供给第一电位的电源线连接；
差分输入电路，连接在上述第一电流源和第一节点之间，接受上述差分输入信号；
第二电流源，连接在上述第一节点和供给与上述第一电位不同的第二电位的电源线之间；
负载电路，连接在上述第一节点和供给上述第一电位的电源线之间；
电感器电路，连接在上述第一节点和上述第二电流源之间；
第三电流源，连接在上述第一节点和供给上述第二电位的电源线之间；以及
第四电流源，连接在上述第一节点和供给上述第一电位的电源线之间，电流量根据上述控制输入而变化。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115426000A (zh) * 2022-08-31 2022-12-02 集益威半导体(上海)有限公司 模拟接收前端电路

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220164800A (ko) 2020-04-17 2022-12-13 3디 글래스 솔루션즈 인코포레이티드 광대역 인덕터
CN115699568A (zh) 2020-06-11 2023-02-03 株式会社索思未来 放大电路、差动放大电路、接收电路以及半导体集成电路
US11303480B2 (en) 2020-09-08 2022-04-12 Samsung Electronics Co., Ltd. Method and system for providing an equalizer with a split folded cascode architecture
US11601116B2 (en) 2021-02-02 2023-03-07 Samsung Electronics Co., Ltd. System and method for generating sub harmonic locked frequency division and phase interpolation
CN115296688B (zh) * 2022-08-08 2023-10-13 慷智集成电路(上海)有限公司 全双工发射接收电路、串行电路芯片、电子设备及车辆

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068949A (ja) * 1999-08-25 2001-03-16 Nec Corp 拡張されたダイナミックレンジを有する低電圧バイポーラ相互コンダクタンス回路
JP2009225018A (ja) * 2008-03-14 2009-10-01 Nec Corp 判定帰還等化装置及び方法
WO2012036207A1 (ja) * 2010-09-17 2012-03-22 日本電信電話株式会社 インダクタ
CN102684641A (zh) * 2012-05-24 2012-09-19 江南大学 一种多标准、多频段低噪声放大器
CN102780663A (zh) * 2012-07-09 2012-11-14 清华大学 一种应用于高速串行接口的连续时间均衡电路
JP2015211270A (ja) * 2014-04-24 2015-11-24 株式会社東芝 受信回路及び通信システム
CN105187342A (zh) * 2015-08-13 2015-12-23 清华大学 用于高速串行接口接收端的低功耗3抽头判决反馈均衡器

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3893655B2 (ja) * 1997-01-20 2007-03-14 富士ゼロックス株式会社 レーザダイオード駆動回路および画像記録装置
US6684065B2 (en) 1999-12-20 2004-01-27 Broadcom Corporation Variable gain amplifier for low voltage applications
US6937054B2 (en) * 2003-05-30 2005-08-30 International Business Machines Corporation Programmable peaking receiver and method
JP4543805B2 (ja) * 2003-08-07 2010-09-15 富士通株式会社 差動増幅回路
JP4377652B2 (ja) * 2003-10-28 2009-12-02 三菱電機株式会社 ドライバ回路
US7302461B2 (en) * 2003-11-26 2007-11-27 Scintera Networks, Inc. Analog delay elements
GB2412260B (en) 2004-03-16 2007-09-26 Wolfson Microelectronics Plc Low noise op amp
JP2007110915A (ja) 2005-10-18 2007-05-10 Kao Corp ペットフード
JP4808247B2 (ja) * 2006-03-27 2011-11-02 富士通株式会社 ピーキング制御回路
JP5131275B2 (ja) * 2007-08-21 2013-01-30 富士通株式会社 増幅器
WO2010042392A2 (en) 2008-10-06 2010-04-15 Merck & Co., Inc. Hiv integrase inhibitors
US8258819B2 (en) * 2010-10-25 2012-09-04 Texas Instruments Incorporated Latched comparator having isolation inductors
JP2013031022A (ja) * 2011-07-29 2013-02-07 Nec Corp オフセット補正装置、及び補正方法
US8896352B2 (en) * 2011-10-21 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Drivers having T-coil structures
JP2013106010A (ja) * 2011-11-16 2013-05-30 Fujitsu Ltd 駆動回路および光送信装置
US8872586B2 (en) 2012-09-18 2014-10-28 Broadcom Corporation Folded-cascode amplifier
JP6107146B2 (ja) 2013-01-10 2017-04-05 富士通株式会社 光受信回路
JP6522964B2 (ja) * 2015-01-28 2019-05-29 日本オクラロ株式会社 光送受信器
US9473330B1 (en) * 2015-06-05 2016-10-18 International Business Machines Corporation Continuous time linear equalizer with a programmable negative feedback amplification loop

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068949A (ja) * 1999-08-25 2001-03-16 Nec Corp 拡張されたダイナミックレンジを有する低電圧バイポーラ相互コンダクタンス回路
JP2009225018A (ja) * 2008-03-14 2009-10-01 Nec Corp 判定帰還等化装置及び方法
WO2012036207A1 (ja) * 2010-09-17 2012-03-22 日本電信電話株式会社 インダクタ
CN102684641A (zh) * 2012-05-24 2012-09-19 江南大学 一种多标准、多频段低噪声放大器
CN102780663A (zh) * 2012-07-09 2012-11-14 清华大学 一种应用于高速串行接口的连续时间均衡电路
JP2015211270A (ja) * 2014-04-24 2015-11-24 株式会社東芝 受信回路及び通信システム
CN105187342A (zh) * 2015-08-13 2015-12-23 清华大学 用于高速串行接口接收端的低功耗3抽头判决反馈均衡器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115426000A (zh) * 2022-08-31 2022-12-02 集益威半导体(上海)有限公司 模拟接收前端电路
CN115426000B (zh) * 2022-08-31 2023-07-04 集益威半导体(上海)有限公司 模拟接收前端电路

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