CN102780663A - 一种应用于高速串行接口的连续时间均衡电路 - Google Patents

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Abstract

一种应用于高速串行接口的连续时间均衡电路，包括耦合到地的可编程匹配电阻模块，连续时间均衡放大器电路和失调校准模块，外部数据信号通过直流耦合或交流耦合连接可编程匹配电阻模块，产生本地接收到的信号INN和INP，该信号通过连续时间均衡放大器进行数据均衡，同时完成直流电平转换，将参考到地的未均衡数据信号INN和INP转化为参考到电源的均衡数据信号OUTN和OUTP，同时通过失调校准模块测量系统失调，调节失调校准模块的输出Ioffsetn和Ioffsetp，完成失调去除，本发明利用连续时间均衡放大器同时对数据进行了电平转化，失调校准，均衡放大三项功能，降低了数据传输的误码率，减小了集成电路的功耗和面积。

Description

一种应用于高速串行接口的连续时间均衡电路
技术领域
本发明属于数据传输技术领域，涉及一种应用于高速串行接口的连续时间均衡电路。
背景技术
在高速串行接口中，发射端和接收端各自由一条时钟通道（可选）和一条或多条数据通道组成。在数据通路中，一般由一个模拟前端模块和时钟恢复数据模块组成。其中模拟前端主要是由可编程的匹配电阻，均衡器，还有判决器组成。由于在高速串行接口应用中的传输信道存在一定的高频损失，传输的信号会出现信号完整性问题，出现码元间干扰。所以在高速串行接口的接收端的数据通路，均衡放大器的设计是很重要的模块设计。
目前的高速串行接口传输协议中，有不少协议都要求，接收机的输入信号直流耦合到地，或者交流耦合到地。但是在CMOS集成电路中，耦合到地的信号只能作为PMOS管输入的电流模逻辑（Current Mode Logic-CML）电路，PMOS CML电路相比NMOS CML电路输入有更好的匹配性能和噪声性能。但是在高速集成电路中，PMOS CML电路相比较NMOS CML电路要慢1倍以上。所以使用PMOS CML电路达到高速的要求，在功耗和面积上都比NMOS CML电路要高一倍以上。而在高速串行接口电路中，各高速模块，例如均衡放大器，缓冲器，时钟数据恢复模块多数都采用CML电路。同时为了提高通信间的数据率，各个高速串行接口协议提出了物理层传输的误码率达到一定要求，需要将系统失调进行校准至几毫伏或者一毫伏以下。
在现有技术中，高速串行接口电路采用的均衡电路，多数采用片内第一次交流耦合到地（因为协议需要），之后片内再一次交流耦合到电源，才能将输入数据信号的电平转化为NMOS输入电平，或直接采用PMOS输入电平的后续电路。失调校准模块一般加在均衡放大器的输出负载的位置。
现有技术中采用PMOS CML电路的设计，往往会需要更大的功耗和面积。因此将PMOS电平输入转换到NMOS电平输入可以大大的减小面积和功耗。
发明内容
为了克服上述现有技术的不足，本发明的目的在于提供一种应用于高速串行接口的连续时间均衡电路，它是一种新的PMOS输入的连续时间均衡电路，通过将输出电平转换为NMOS输入电平，避免了采用后续电路模块需要PMOS输入CML电路而引入额外功耗和面积，而PMOS输入差分对管相比较NMOS输入差分对管，也有着更好的匹配性和噪声性能，同时，通过调整失调校准模块的位置，使其可以在大信号的输入范围内正常工作，提高了失调校准模块的准确性和工作的稳定性，具有低失调和低功耗的特点。
为了实现上述目的，本发明采用的技术方案是：
一种应用于高速串行接口的连续时间均衡电路，它包括可编程匹配电阻模块，外部信号耦合到地后输入至该可编程匹配电阻模块，，外部数据信号经耦合后连接所述可编程匹配电阻模块，产生本地接收到的信号INN和INP；INN和INP均输入至连续时间均衡放大器，连续时间均衡放大器输入端同时还接失调校准模块的输出Ioffsetn和Ioffsetp，连续时间均衡放大器的输出OUTN和OUTP则均接至失调校准模块的输入，其中OUTN和OUTP是均衡放大并完成电平转换后的数据信号。
所述可编程匹配电阻模块的阻值可调,调整范围是从高阻到50欧姆匹配电阻。
所述外部信号是直流耦合或者交流耦合，耦合的参考是地。
所述连续时间均衡放大器采用PMOS差分输入对，差分对管的栅极分别接输入信号INN和INP，两个源端之间接入一个高通网络，两个漏端之间接失调校准模块，同时采用一端连接电源的电阻作为输出负载。
所述高通网络是由相互并联的电阻电容组成的可编程电阻电容阵列。
所述失调校准模块包括一个判决器，该判决器的输入接所述连续时间均衡放大器的输出，该判决器的输出移位信号输入至数字寄存器，该数字寄存器输出的数字控制码输入至互补电流型数模转换器。
本发明与现存技术相比，其设计避免了片内的交流耦合，或者非栅极输入的放大器的设计，放大器不会影响前端可编程电阻的阻值:进行了电平转化，简化了后续电路的设计的难度，功耗，面积。失调校准模块的位置改变使其可以在输出信号幅度变化很大的情况下正常稳定地工作，降低了接收机系统的误码率。
附图说明
图1是本发明实施的应用于耦合到地的可去失调连续时间均衡电路的结构示意图。
图2是本发明实施的连续时间均衡放大器的电路示意图。
图3是本发明实施的失调校准模块的结构示意图。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1是本发明实施的应用于耦合到地的可去失调连续时间均衡电路的结构示意图，它主要解释本发明的具体功能和应用。图1所示的连续时间均衡电路包括一个耦合到地的可编程匹配电阻模块，连续时间均衡放大器和失调校准模块。该可编程匹配电阻模块耦合到地的方式为直流耦合或者交流耦合，其阻值可调,调整范围是从高阻到50欧姆匹配电阻。芯片外部高速数据信号通过电流流过可编程匹配电阻模块，从而在芯片内部产生电压信号INN，INP，该电压信号被连续时间均衡放大器进行均衡放大后，提供给接收机的后续电路，同时该连续时间均衡放大器可以通过一个失调校准模块对输出信号进行校准，从而提高整个系统的性能。
图2是连续时间均衡放大器的电路示意图，该电路由（1）PMOS管M1、M2组成一对PMOS差分输入，（2）NMOS管M7、M8组成一对折叠式的共栅管，（3）电阻R1、R2组成一对电阻负载，（4）用于调整均衡系数的可变电阻RS和可变电容CS，（6）一对互补可调的电流源Ioffsetn，Ioffsetp和一对固定相等的电流源Ioffset1，Ioffset2组成的失调校准模块（7）PMOS管M5、M6，NMOS管M3、M4，均为尾电流源管。这七部分为连续时间均衡放大器的核心结构。其中M1栅极接输入信号INP，M2栅极接输入信号INN，M1和M2的源端之间接入由可变电阻RS和可变电容CS并联构成的高通网络，M1和M2的漏端之间接失调校准模块，其中M1的漏极接Ioffset和Ioffsetp，M2的漏极接Ioffset和Ioffsetn，M1的漏极接M7的源极，M2的漏极接M8的源极，由电阻R1、R2接于M7与M8的漏极之间作为输出端电阻负载。M5，M6，M3，M4分别接于M1和M2的源端或者漏端做为尾电流源管。
连续时间均衡放大器的主要功能是（1）对输入的电压信号进行均衡放大，去除信号之间的码元间干扰。（2）对输入的电压信号的直流电平进行电平转换。（3）去除系统的直流失调。连续时间均衡放大器的输出OUTN和OUTP为均衡后的数据，作为后续电路的输入以及失调校准模块的输入。
图3是失调校准模块的结构示意图，包括一个判决器，该判决器的输入接所述连续时间均衡放大器的输出，该判决器的输出移位信号输入至数字寄存器，该数字寄存器输出的数字控制码输入至互补电流型数模转换器。
失调校准模块校准采用了运放的自归零技术。在校准过程中，通过判决均衡放大器的输出，移位信号控制数字寄存器，数字寄存器中的数字控制码控制互补电流型数模转换器的电流输出。该电流输出控制均衡放大器中的互补可调的电流源对，从而实现校正直流失调的功能。

Claims (6)

1.一种应用于高速串行接口的连续时间均衡电路，其特征在于：它包括可编程匹配电阻模块，外部信号耦合到地后输入至该可编程匹配电阻模块，外部数据信号经耦合后连接所述可编程匹配电阻模块，产生本地接收到的信号INN和INP；INN和INP均输入至连续时间均衡放大器，连续时间均衡放大器输入端同时还接失调校准模块的输出Ioffsetn和Ioffsetp，连续时间均衡放大器的输出OUTN和OUTP则均接至失调校准模块的输入，其中OUTN和OUTP是均衡放大并完成电平转换后的数据信号。
2.根据权利要求1所述的连续时间均衡电路，其特征在于：所述可编程匹配电阻模块的阻值可调,调整范围是从高阻到50欧姆匹配电阻。
3.根据权利要求1所述的可编程匹配电阻模块，其特征在于：所述外部信号是直流耦合或者交流耦合，耦合的参考是地。
4.根据权利要求1所述的连续时间均衡电路，其特征在于：所述连续时间均衡放大器采用PMOS差分输入对，差分对管的栅极分别接输入信号INN和INP，两个源端之间接入一个高通网络，两个漏端之间接失调校准模块，同时采用一端连接电源的电阻作为输出负载。
5.根据权利要求4所述的连续时间均衡电路，其特征在于：所述高通网络是由相互并联的电阻电容组成的可编程电阻电容阵列。
6.根据权利要求1所述的连续时间均衡电路，其特征在于：所述失调校准模块包括一个判决器，该判决器的输入接所述连续时间均衡放大器的输出，该判决器的输出移位信号输入至数字寄存器，该数字寄存器输出的数字控制码输入至互补电流型数模转换器。
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