CN104539251B

CN104539251B - 低噪声低压差分信号发送器

Info

Publication number: CN104539251B
Application number: CN201410831527.9A
Authority: CN
Inventors: 王汉祥; 周玉镇; 戴颉; 李耿民; 职春星
Original assignee: BRITE SEMICONDUCTOR (SHANGHAI) Corp
Current assignee: Canxin semiconductor (Shanghai) Co.,Ltd.
Priority date: 2014-12-23
Filing date: 2014-12-23
Publication date: 2017-05-10
Anticipated expiration: 2034-12-23
Also published as: CN104539251A

Abstract

本发明提供一种低压差分信号发送器，其包括晶体管MP0、M1、M2、M3、M4、MN0、分压电阻R1和R2、跨导放大器、晶体管MP6、MN5和MN6、补偿电容C0。分压电阻R1和R2以及负载电阻RT串联在第一输出端OUTP和第二输出端OUTN。所述跨导放大器包括有晶体管MP3，其第一输入端与分压电阻R1和R2的中间节点相连，其第二输入端与参考电压VREF相连，其输出端与晶体管MN0的栅极相连。分压电阻R1和R2、补偿电容C0、跨导放大器、晶体管MP6、MN5、MN6、MN0组成共模反馈电路。通过晶体管MP6、MN5、MN6、MN0、补偿电容C0增加零点实现环路的补偿，避免了现有技术中耦合通路(即补偿电阻R0和补偿电容C0所在的通路)的出现，减小了共模噪声。

Description

低噪声低压差分信号发送器

【技术领域】

本发明涉及电路设计领域，特别涉及一种低噪声低压差分信号发送器。

【背景技术】

随着半导体和计算机技术的发展，集成电路芯片上时钟频率已经达到GHz。芯片与芯片之间高速数据传输速率的需求已远大于Gb/s。LVDS(Low Voltage DifferentialSignaling)是一种低摆幅的差分信号技术，具有数据传输速度高、噪声小及功耗低的特点，被广泛应用于高速数字接口领域。

在现实设计中，有很多不理想因素(如不完全匹配的终端电阻、传输线效应、噪声)影响驱动器的性能。传统的低压差分信号发送器受开关的非理想性和共模反馈补偿方式的影响，共模噪声比较大。

图1示出了现有的一种低压差分信号发送器的电路示意图。如图1所示，其包括PMOS晶体管(P-channel Metal Oxide Semiconductor)MP10、MP11和MP12，NMOS(N-channelMetal Oxide Semiconductor)晶体管MN11、MN12和MN10，电阻R11和R12、跨导放大器OTA、补偿电阻R10和补偿电容C10。

MP10产生偏置电流(一般为3.5毫安)，电流大小和负载电阻RT大小决定差分信号的摆幅大小。控制信号AP/AN通过晶体管MP11、MP12、MN11、MN12切换偏置电流在负载电阻RT上的流向形成正反方向的差分信号。电阻R11、R12、R10、电容C10，跨导放大器OTA及MN0组成共模反馈电路；其中R10，C10用于共模反馈回路的相位补偿。现有技术中的低压差分信号发送电路，MP11、MP12、MN11、MN12开关过程中电荷注入以及补偿电阻R10、补偿电容C10对输出端耦合的作用都会影响共模电平，引入共模噪声。

因此，有必要提供一种改进的技术方案来克服上述问题。

【发明内容】

本发明的目的在于提供一种低压差分信号发送器，其具有较低的共模噪声。

为了解决上述问题，根据本发明的一个方面，本发明提供一种低压差分信号发送器，其包括晶体管MP0、晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管MN0、分压电阻R1和R2、跨导放大器。其中分压电阻R1和R2串联在第一输出端OUTP和第二输出端OUTN，负载电阻RT连接在第一输出端OUTP和第二输出端OUTN之间。所述跨导放大器包括有晶体管MP3，所述跨导放大器的第一输入端与分压电阻R1和R2的中间节点相连，其第二输入端与参考电压VREF相连，其输出端与晶体管MN0的栅极相连。所述差分信号发送器还包括有晶体管MP6、MN5和MN6、补偿电容C0。所述补偿电容C0连接于晶体管MN0的栅极和接地端之间。晶体管MN6的漏极接晶体管MN0的漏极，其源极接地，其栅极与晶体管MN5的栅极相连。晶体管MN5的源极接地，其漏极与晶体管MP6的漏极相连，其栅极与其漏极相连。晶体管MP6的源极与跨导放大器中的晶体管MP3的漏极相连，其栅极与参考电压VREF相连。

进一步的，晶体管MP0的源极与电源端相连，其栅极连接第一偏置电压，其漏极与晶体管M1和晶体管M2的源极相连，晶体管MN0的源极接地，其漏极与晶体管M3和晶体管M4的源极相连，晶体管M1的漏极与晶体管M3的漏极相连，晶体管M1的漏极还与第一输出端OUTP相连，晶体管M1和晶体管M3的栅极与第一控制信号AN相连，晶体管M2的漏极与晶体管M4的漏极相连，晶体管M4的漏极还与第二输出端OUTN相连，晶体管M2和晶体管M4的栅极与第二控制信号AP相连。

进一步的，低压差分信号发送器还包括有：晶体管M1A、M2A、M3A和M4A，晶体管M1A的漏极与晶体管M1的源极相连，其源极与晶体管M1的漏极相连，其栅极与第二控制信号AP相连，晶体管M2A的漏极与晶体管M2的源极相连，其源极与晶体管M2的漏极相连，其栅极与第一控制信号AN相连，晶体管M3A的漏极与晶体管M3的源极相连，其源极与晶体管M3的漏极相连，其栅极与第二控制信号AP相连，晶体管M4A的漏极与晶体管M4的源极相连，其源极与晶体管M4的漏极相连，其栅极与第一控制信号AN相连。

进一步的，晶体管MP0、M1、M2、M3A、M4A、MP6、MP3为PMOS晶体管，晶体管MN0、M3、M4、M1A、M2A、MN6、MN5为NMOS晶体管。

进一步的，在第一控制信号AN为高电平，第二控制信号AP为低电平时，晶体管M2、M2A、M3、M3A导通，晶体管M1、M1A、M4、M4A截止，偏置电流由电源端依次经过晶体管MP0、晶体管M2和M2A、第二输出端OUTN、负载电阻RT、第一输出端OUTP、晶体管M3和M3A、晶体管MN0和MN6流到地，在第一控制信号AN为低电平，第二控制信号AP为高电平时，晶体管M2、M2A、M3、M3A截止，晶体管M1、M1A、M4、M4A导通，偏置电流由电源端依次经过晶体管MP0、晶体管M1和M1A、第一输出端OUTP、负载电阻RT、第二输出端OUTN、晶体管M4和M4A、晶体管MN0和MN6流到地。

进一步的，所述跨导放大器还包括有PMOS晶体管MP5和MP4、NMOS晶体管MN4和MN3，晶体管MP3的源极与电源端相连，其栅极接第二偏置电压，其漏极与晶体管MP5和MP4的源极相连，晶体管MP5的栅极连接至参考电压VREF，晶体管MP4的栅极连接至分压电阻R1和R2的中间节点，晶体管MP5的漏极与晶体管MN4的漏极以及晶体管MN0的栅极相连，晶体管MN4的源极接地，晶体管MN4的栅极与晶体管MN3的栅极相连，晶体管MN3的源极接地，栅极与其漏极以及晶体管MP4的漏极相连。

与现有技术相比，本发明中采用新的补偿方式，切断耦合通路，减小了共模噪声。此外，本发明采用复合开关晶体管，提高了开关的匹配度，同时减小了电荷注入的影响。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为现有低压差分信号发送器的电路示意图；和

图2为本发明中的低压差分信号发送器在一个实施例中的电路示意图。

【具体实施方式】

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

图2为本发明中的低压差分信号发送器100在一个实施例中的电路示意图。如图2所示的，所述低压差分信号发送器100包括晶体管MP0、晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管MN0、分压电阻R1和R2、跨导放大器210、晶体管MP6、MN5和MN6、补偿电容C0、晶体管M1A、M2A、M3A和M4A。所述跨导放大器210包括有晶体管MP3。晶体管MP0、M1、M2、M3A、M4A、MP6、MP3为PMOS晶体管，晶体管MN0、M3、M4、M1A、M2A、MN6、MN5为NMOS晶体管。

下面就根据图2详细描述一下各个器件的连接关系。

晶体管MP0的源极与电源端相连，其栅极连接第一偏置电压PBIAS1，其漏极与晶体管M1和晶体管M2的源极相连。该晶体管MP0也可以被称为偏置晶体管，其为整个电路提供偏置电流，大约为3.5毫安，偏置电流大小和负载电阻RT大小决定差分信号的摆幅大小。

晶体管MN0的源极接地，其漏极与晶体管M3和晶体管M4的源极相连。

晶体管M1的漏极与晶体管M3的漏极相连，晶体管M1的漏极还与第一输出端OUTP相连，晶体管M1和晶体管M3的栅极与第一控制信号AN相连。晶体管M2的漏极与晶体管M4的漏极相连，晶体管M4的漏极还与第二输出端OUTN相连，晶体管M2和晶体管M4的栅极与第二控制信号AP相连。晶体管M1A的漏极与晶体管M1的源极相连，其源极与晶体管M1的漏极相连，其栅极与第二控制信号AP相连。晶体管M2A的漏极与晶体管M2的源极相连，其源极与晶体管M2的漏极相连，其栅极与第一控制信号AN相连。晶体管M3A的漏极与晶体管M3的源极相连，其源极与晶体管M3的漏极相连，其栅极与第二控制信号AP相连。晶体管M4A的漏极与晶体管M4的源极相连，其源极与晶体管M4的漏极相连，其栅极与第一控制信号AN相连。

可以看出，晶体管M1和M1A形成复合开关管，晶体管M2和M2A形成复合开关管，晶体管M3和M3A形成复合开关管，晶体管M3和M3A形成复合开关管，这样提高了开关的匹配度，同时减小了电荷注入的影响。由于晶体管M1、M2、M3A、M4A、M3、M4、M1A、M2A起到的是开关切换的作用，因此它们也可以被称为开关管。

分压电阻R1和R2串联在第一输出端OUTP和第二输出端OUTN，负载电阻RT连接在第一输出端OUTP和第二输出端OUTN之间。所述跨导放大器210的第一输入端与分压电阻R1和R2的中间节点相连，其第二输入端与参考电压VREF相连，其输出端与晶体管MN0的栅极相连。

所述补偿电容C0连接于晶体管MN0的栅极和接地端之间。

晶体管MN6的漏极接晶体管MN0的漏极，其源极接地，其栅极与晶体管MN5的栅极相连。晶体管MN5的源极接地，其漏极与晶体管MP6的漏极相连，其栅极与其漏极相连。晶体管MP6的源极与跨导放大器中的晶体管MP3的漏极相连，其栅极与参考电压VREF相连。

下面介绍一下低压差分信号发送器200的工作原理。

在第一控制信号AN为高电平，第二控制信号AP为低电平时，晶体管M2、M2A、M3、M3A导通，晶体管M1、M1A、M4、M4A截止，偏置电流由电源端依次经过晶体管MP0、晶体管M2和M2A、第二输出端OUTN、负载电阻RT、第一输出端OUTP、晶体管M3和M3A、晶体管MN0和MN6流到地。这样在负载电阻RT上形成反向差分信号。

在第一控制信号AN为低电平，第二控制信号AP为高电平时，晶体管M2、M2A、M3、M3A截止，晶体管M1、M1A、M4、M4A导通，偏置电流由电源端依次经过晶体管MP0、晶体管M1和M1A、第一输出端OUTP、负载电阻RT、第二输出端OUTN、晶体管M4和M4A、晶体管MN0和MN6流到地。这样在负载电阻RT上形成正相差分信号。

四组开关管(M1和M1A为一组开关管，M2和M2A为一组开关管，M3和M3A为一组开关管，M4和M4A为一组开关管)中每一组都由PMOS和NMOS组成，这样开关阻抗变化小，匹配性好。PMOS和NMOS同时存在减小了电荷注入的影响，共模噪声大大减小。

如图2所示，所述跨导放大器210还包括有PMOS晶体管MP5和MP4、NMOS晶体管MN4和MN3。晶体管MP3的源极与电源端相连，其栅极接第二偏置电压PBAIS2，其漏极与晶体管MP5和MP4的源极相连。晶体管MP5的栅极连接至参考电压VREF，晶体管MP4的栅极连接至分压电阻R1和R2的中间节点。晶体管MP5的漏极与晶体管MN4的漏极以及晶体管MN0的栅极相连，晶体管MN4的源极接地，晶体管MN4的栅极与晶体管MN3的栅极相连。晶体管MN3的源极接地，栅极与其漏极以及晶体管MP4的漏极相连。

如图2所示，分压电阻R1和R2、补偿电容C0、跨导放大器210、晶体管MP6、MN5、MN6、MN0组成共模反馈电路。分压电阻R1、R2检测输出的差分信号的共模电平，跨导放大器210比较共模电平与参考电压VREF，通过调节晶体管MN0、MN6保证较共模电平与参考电压VREF相等。通过晶体管MP6、MN5、MN6、MN0、补偿电容C0增加零点实现环路的补偿，避免了现有技术中耦合通路(即补偿电阻R0和补偿电容C0所在的通路)的出现。零点的位置，如公式(1),其中K为晶体管MN6与MN5宽长比的比例。该零点能够有效增加相位裕度，提高整个共模反馈回路的稳定性，同时具有共模噪声小的优点。

其中ΔI_fb为晶体管MN0和MN6反馈的电流之和，gm_mp4为晶体管MP4的跨导，ro_mp5为晶体管MP5的输出阻抗，ro_mn4为晶体管MN4的输出阻抗，gm_mn0为晶体管MN0的跨导，gm_mp6为晶体管MP6的跨导，ΔV为参考电平和共模电平的电压差。C₀为补偿电容C0的电容值。

在一个实施例中，也可以不采用复合开关管的设计，此时由于仍然采用了采用新的补偿方式，切断耦合通路，减小了共模噪声。当然，在其他实施例中，也可以改变所述跨导放大器210的具体结构，同样可以起到切断耦合通路，减小了共模噪声的效果。

在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接，比如经过一个电阻、一个逻辑电路或一个功能电路后相连，等等。

需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims

1.一种低压差分信号发送器，其包括晶体管MP0、晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管MN0、分压电阻R1和R2、跨导放大器，

其中分压电阻R1和R2串联在第一输出端OUTP和第二输出端OUTN，负载电阻RT连接在第一输出端OUTP和第二输出端OUTN之间，

所述跨导放大器包括有晶体管MP3，所述跨导放大器的第一输入端与分压电阻R1和R2的中间节点相连，其第二输入端与参考电压VREF相连，其输出端与晶体管MN0的栅极相连，

其特征在于，

所述差分信号发送器还包括有晶体管MP6、MN5和MN6、补偿电容C0，

所述补偿电容C0连接于晶体管MN0的栅极和接地端之间，

晶体管MN6的漏极接晶体管MN0的漏极，其源极接地，其栅极与晶体管MN5的栅极相连，

晶体管MN5的源极接地，其漏极与晶体管MP6的漏极相连，其栅极与其漏极相连；

晶体管MP6的源极与跨导放大器中的晶体管MP3的漏极相连，其栅极与参考电压VREF相连，

晶体管MP0的源极与电源端相连，其栅极连接第一偏置电压，其漏极与晶体管M1和晶体管M2的源极相连，

晶体管MN0的源极接地，其漏极与晶体管M3和晶体管M4的源极相连，

晶体管M1的漏极与晶体管M3的漏极相连，晶体管M1的漏极还与第一输出端OUTP相连，晶体管M1和晶体管M3的栅极与第一控制信号AN相连，

晶体管M2的漏极与晶体管M4的漏极相连，晶体管M4的漏极还与第二输出端OUTN相连，晶体管M2和晶体管M4的栅极与第二控制信号AP相连。

2.根据权利要求1所述的低压差分信号发送器，其特征在于，其还包括有：

晶体管M1A、M2A、M3A和M4A，晶体管M1A的漏极与晶体管M1的源极相连，其源极与晶体管M1的漏极相连，其栅极与第二控制信号AP相连，

晶体管M2A的漏极与晶体管M2的源极相连，其源极与晶体管M2的漏极相连，其栅极与第一控制信号AN相连，

晶体管M3A的漏极与晶体管M3的源极相连，其源极与晶体管M3的漏极相连，其栅极与第二控制信号AP相连，

晶体管M4A的漏极与晶体管M4的源极相连，其源极与晶体管M4的漏极相连，其栅极与第一控制信号AN相连。

3.根据权利要求2所述的差分信号发送器，其特征在于，

晶体管MP0、M1、M2、M3A、M4A、MP6、MP3为PMOS晶体管，

晶体管MN0、M3、M4、M1A、M2A、MN6、MN5为NMOS晶体管。

4.根据权利要求3所述的低压差分信号发送器，其特征在于，

在第一控制信号AN为高电平，第二控制信号AP为低电平时，晶体管M2、M2A、M3、M3A导通，晶体管M1、M1A、M4、M4A截止，偏置电流由电源端依次经过晶体管MP0、晶体管M2和M2A、第二输出端OUTN、负载电阻RT、第一输出端OUTP、晶体管M3和M3A、晶体管MN0和MN6流到地，

在第一控制信号AN为低电平，第二控制信号AP为高电平时，晶体管M2、M2A、M3、M3A截止，晶体管M1、M1A、M4、M4A导通，偏置电流由电源端依次经过晶体管MP0、晶体管M1和M1A、第一输出端OUTP、负载电阻RT、第二输出端OUTN、晶体管M4和M4A、晶体管MN0和MN6流到地。

5.根据权利要求1所述的低压差分信号发送器，其特征在于，所述跨导放大器还包括有PMOS晶体管MP5和MP4、NMOS晶体管MN4和MN3，

晶体管MP3的源极与电源端相连，其栅极接第二偏置电压，其漏极与晶体管MP5和MP4的源极相连，

晶体管MP5的栅极连接至参考电压VREF，晶体管MP4的栅极连接至分压电阻R1和R2的中间节点，

晶体管MP5的漏极与晶体管MN4的漏极以及晶体管MN0的栅极相连，晶体管MN4的源极接地，晶体管MN4的栅极与晶体管MN3的栅极相连，

晶体管MN3的源极接地，栅极与其漏极以及晶体管MP4的漏极相连。