CN104009722B - 全差分式浮地有源电感 - Google Patents

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Abstract

本发明涉及射频集成电路领域，特别涉及一种全差分式浮地有源电感，具有宽频带、高Q(品质因子)值、可调谐的特点。本发明采用两个差分对电路配置分别提供正、负跨导，采用共栅电路结构作电流缓冲器，使由负跨导产生的电流返回到输入端。其中负跨导差分对电路采用直接交叉耦合结构，形成负阻补偿网络以抵消电流缓冲器产生的电阻，从而减小实部损耗，增大Q值。进一步地，在正跨导与负跨导之间加入反馈电阻，增大Q值。电流缓冲器与负跨导差分对电路的栅源电容之和构成了回转电容，所以浮地有源电感具有较大的等效电感值。通过调节电流源的控制电压，可调谐电感值和Q值。

Description

全差分式浮地有源电感
技术领域
本发明涉及射频集成电路领域，特别涉及一种全差分式浮地有源电感。
背景技术
随着无线通讯技术的快速发展，电感元件在通讯系统中扮演着越来越重要的角色，尤其在射频电路中。电感以其独特的特性，被广泛用于阻抗匹配、带宽拓展，频率补偿等，在低噪声放大器、功率放大器、振荡器、混频器等射频电路中起着至关重要的作用。
为了实现全集成的射频电路，片上无源螺旋电感得到了广泛应用。尽管它具有良好的线性度、较低的噪声及较低的功耗等优点。但它占用较大的芯片面积，而且电感值不可调谐、Q值低，严重限制了电路性能。近些年来，人们对采用有源器件合成电感特性电路(即有源电感)产生了浓厚兴趣。因为有源电感占用芯片面积小、品质因子Q值高，并且其等效电感值和品质因子Q值可调谐，特别适合于在全集成射频电路中的应用。
有源电感大致分为两类。一类是单端接地有源电感，另一类是双端浮地有源电感。在单端接地有源电感的接地端，串联电流源和旁路电容后，形成另一端口，可构成双端浮地有源电感。但由于其具有非对称性，只在一端显示电感性能，限制了这种结构有源电感的使用。而采用全差分式电路的浮地双端有源电感，因其端口具有互易性，克服了常规双端浮地有源电感的缺点。
发明内容：
本发明提供一种高Q值、宽频带、小面积、可调谐的全差分式浮地有源电感。本发明属于射频集成电路领域。
全差分式浮地有源电感，其特征在于：包括第一控制电流源1和第二控制电流源2，第一NMOS偏置电流源3和第二NMOS偏置电流源4，NMOS差分对电路5，PMOS差分对电路6，第一PMOS电流缓冲器7和第二PMOS电流缓冲器8，第一PMOS偏置电流源9和第二PMOS偏置电流源10，反馈电阻11；反馈电阻11包括NMOS差分对电路5和PMOS差分对电路6差分支路上的两个反馈电阻Rf1和Rf2；
第一控制电流源1为PMOS管，其源端接电源VDD，栅端为电压控制端VcontP，漏端为第一控制电流源1的输出；第二控制电流源2为NMOS管，其源端接地，栅端为电压控制端VcontN，漏端为第二控制电流源2输出；第一NMOS偏置电流源3和第二NMOS偏置电流源4的栅端接VBIAS1，源端接地，漏端为第一NMOS偏置电流源3和第二NMOS偏置电流源4的输出；第一PMOS偏置电流源9和第二PMOS偏置电流源10的栅端接VBIAS3，源端接电源VDD，漏端为第一PMOS偏置电流源9和第二PMOS偏置电流源10的输出；NMOS差分对电路5的两个源端同接第二控制电流源2的漏端，两个栅端分别接第一NMOS偏置电流源3和第二NMOS偏置电流源4的输出，两个漏端分别接反馈电阻Rf1和Rf2的一端，其中两个栅端分别引出两个浮地端口Vin+和Vin-；第一PMOS电流缓冲器7和第二PMOS电流缓冲器8，其栅端接VBIAS2，源端分别接第一PMOS偏置电流源9和第二PMOS偏置电流源10的漏端，漏端分别接浮地端口Vin+和Vin-；PMOS差分对电路6采用直接交叉耦合结构的连接方式，其源端同接第一控制电流源1的漏输出端，两个栅端分别接第一PMOS电流缓冲器7和第二PMOS电流缓冲器8的源端以及Rf1和Rf2的的另一端，即PMOS差分对电路6和NMOS差分对电路5通过反馈电阻11连接起来；PMOS差分对电路6的两个漏端交叉分别连接反馈电阻Rf2和Rf1的另一端；所有的NMOS衬底接地，所有的PMOS衬底接源端。
所述NMOS差分对电路5，其源端接第二控制电流源2漏端，两个栅端分别接输入端口Vin+和Vin-，漏端为NMOS差分对电路5的输出，构成正跨导。
所述PMOS差分对电路6，采用直接交叉耦合结构，两个源端同接第一控制电流源1的漏端，MP1的栅端接反馈电阻Rf1一端，反馈电阻Rf1另一端接NMOS差分对电路中MN1的漏输出端，MP2的栅端接反馈电阻Rf2一端，反馈电阻Rf2另一端接NMOS差分对电路中MN2的漏输出端，PMOS差分对电路构成负跨导。
所述反馈电阻11，可提高所述全差分式浮地电感的等效电感值及Q值。
所述第一PMOS电流缓冲器7和第二PMOS电流缓冲器8，采用共栅结构的PMOS管。所述第一电流缓冲器7源端接第一PMOS偏置电流源9漏端与PMOS差分对电路6中MP1的栅端，漏端接输入端Vin+，所述第二电流缓冲器8源端接第二PMOS偏置电流源10的晶体管漏端与PMOS差分对电路6中MP2的栅端，漏端接输入端Vin-,所述第一PMOS电流缓冲器7和第二PMOS电流缓冲器8的栅端接VBIAS2。
所述采用直接交叉耦合结构的PMOS差分对电路6产生负阻，可抵消由共栅结构的第一PMOS电流缓冲器7和第二PMOS电流缓冲器8所产生的电阻，提高负跨导的输出阻抗，进一步提高Q值。
附图说明：
图1全差分式浮地有源电感电路拓扑结构；
图2全差分式浮地有源电感框图；
图3等效单端接地有源电感框图；
图4全差分式浮地有源电感小信号等效电路图；
图5电感值随控制电压的变化曲线；
图6 Q值随控制电压的变化曲线。
主要元件符号说明：
(1)-第一控制电流源(2)-第二控制电流源(3)-第一NMOS偏置电流源
(4)-第二NMOS偏置电流源(5)-NMOS差分对电路(6)-PMOS差分对电路
(7)-第一PMOS电流缓冲器(8)-第二PMOS电流缓冲器(9)-第一PMOS偏置电流源
(10)-第二PMOS偏置电流源(11)-反馈电阻
具体实施方式：
为了使本发明内容更直观易懂，下面结合附图，对本发明进行详细说明。
本发明基于TSMC RF CMOS 0.18μm工艺进行设计和验证。整个电路的拓扑如图1所示。主要包括：第一控制电流源(1)和第二控制电流源(2)，第一NMOS偏置电流源(3)和第二NMOS偏置电流源(4)，NMOS差分对电路(5)，PMOS差分对电路(6)，第一PMOS电流缓冲器(7)和第二PMOS电流缓冲器(8)，第一PMOS偏置电流源(9)和第二PMOS偏置电流源(10)，反馈电阻(11)；反馈电阻(11)包括NMOS差分对电路(5)和PMOS差分对电路(6)差分支路上的两个反馈电阻Rf1和Rf2；其中MN1、MN2、MNS1、MNS2、McontN是NMOS晶体管，其中MNS1为第一NMOS偏置电流源(3)，MNS2为第二NMOS偏置电流源(4)，McontN为第二控制电流源(2)，MN1和MN2以共源方式连接，构成正跨导差分对电路(5)，MN1栅端接输入端Vin+，源端接McontN管的漏端，MN2栅端接输入端Vin-，源端接McontN管的漏端。MP1、MP2、MPS1、MPS2、McontP、Mpb1、Mpb2是PMOS晶体管，其中MPS1和MPS2构成第一偏置电流源(9)和第二偏置电流源(10)，Mpb1采用共栅结构连接，构成第一电流缓冲器(7)，Mpb2采用共栅结构连接，构成第二电流缓冲器(8)，McontP为第一控制电流源(1)，MP1和MP2管以直接交叉耦合方式连接，构成负跨导(6)，其中MP1的栅端接MPS1的漏端和Mpb1的源端，MP2的栅端接MPS2的漏端和Mpb2的源端，并且MP1的栅端与MN1的漏端通过反馈电阻Rf1相连，MP2的栅端与MN2的漏端通过反馈电阻Rf2相连，MP1的栅端与MP2的漏端相连，MP2的栅端与MP1的漏端相连，MP1和MP2的源端同接第一控制电流源晶体管McontP的漏端。
图1的具体电路拓扑可由图2框图简化表示。MN1和MN2构成正跨导Gm+(5)，MP1和MP2构成负跨导Gm-(6)，正跨导和负跨导通过反馈电阻(11)连接，负跨导通过第一电流缓冲器(7)和第二电流缓冲器(8)接回到输入端。
MP1和MP2采用直接交叉耦合结构，会在其漏端产生负电阻-1/gmp以抵消由电流缓冲器(Mpb1、Mpb2)产生的电阻1/gmp，提高正负跨导的输出阻抗，从而提高Q值。
对于全差分式浮地电感，考虑到其对称性，可简化为如图3所示的单端接地有源电感。通过分析单端接地有源电感，可推知全差分式浮地有源电感性能。由图3可推导得到其等效小信号电路，如图4所示，其中：
CP＝CgsN (1)
式中CgsN为晶体管MN1和MN2的栅源寄生电容。CgsP为MP1、MP2与Mpb1、Mpb2的栅源寄生电容之和，gmN为晶体管MN1、MN2的跨导，gmP为晶体管MP1、MP2的跨导，ω为角频率。
由式(2)、(3)、(4)可知，反馈电阻，可减小等效电阻RS，提高电感的L值，并且增大Q值。并且，通过改变控制电压VcontN或VcontP，可调节晶体管MN1、MN2，MP1、MP2的跨导值，进而达到电感值和Q值可调的目的。图5和图6分别给出了在不同控制电压下，电感值和Q值随频率的变化，充分显示了该有源电感具有宽的频带、高的Q(品质因子)值和可调谐的特点。

Claims (1)

1.全差分式浮地有源电感，其特征在于：包括第一控制电流源(1)和第二控制电流源(2)，第一NMOS偏置电流源(3)和第二NMOS偏置电流源(4)，NMOS差分对电路(5)，PMOS差分对电路(6)，第一PMOS电流缓冲器(7)和第二PMOS电流缓冲器(8)，第一PMOS偏置电流源(9)和第二PMOS偏置电流源(10)，反馈电阻(11)；反馈电阻(11)包括NMOS差分对电路(5)和PMOS差分对电路(6)差分支路上的两个反馈电阻Rf1和Rf2；
第一控制电流源(1)为PMOS管，其源端接电源VDD，栅端为电压控制端VcontP，漏端为第一控制电流源(1)的输出；第二控制电流源(2)为NMOS管，其源端接地，栅端为电压控制端VcontN，漏端为第二控制电流源(2)输出；第一NMOS偏置电流源(3)和第二NMOS偏置电流源(4)的栅端接VBIAS1，源端接地，漏端为第一NMOS偏置电流源(3)和第二NMOS偏置电流源(4)的输出；第一PMOS偏置电流源(9)和第二PMOS偏置电流源(10)的栅端接VBIAS3，源端接电源VDD，漏端为第一PMOS偏置电流源(9)和第二PMOS偏置电流源(10)的输出；NMOS差分对电路(5)的两个源端同接第二控制电流源(2)的漏端，两个栅端分别接第一NMOS偏置电流源(3)和第二NMOS偏置电流源(4)的输出，两个漏端分别接反馈电阻Rf1和Rf2的一端，其中两个栅端分别引出两个浮地端口Vin+和Vin-；第一PMOS电流缓冲器(7)和第二PMOS电流缓冲器(8)，其栅端接VBIAS2，源端分别接第一PMOS偏置电流源(9)和第二PMOS偏置电流源(10)的漏端，漏端分别接浮地端口Vin+和Vin-；PMOS差分对电路(6)采用直接交叉耦合结构的连接方式，其源端同接第一控制电流源(1)的漏输出端，两个栅端分别接第一PMOS电流缓冲器(7)和第二PMOS电流缓冲器(8)的源端以及Rf1和Rf2的另一端，即PMOS差分对电路(6)和NMOS差分对电路(5)通过反馈电阻(11)连接起来；PMOS差分对电路(6)的两个漏端交叉分别连接反馈电阻Rf2和Rf1的另一端；所有的NMOS衬底接地，所有的PMOS衬底接源端。
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