JP2001274330A

JP2001274330A - 半導体装置

Info

Publication number: JP2001274330A
Application number: JP2000086774A
Authority: JP
Inventors: Yasuko Yamamoto; 泰子山本; Satoshi Sugino; 聡杉野
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 2000-03-27
Filing date: 2000-03-27
Publication date: 2001-10-05

Abstract

(57)【要約】【課題】基板抵抗の低いＣＭＯＳ基板上であっても高
いＱを有するインダクタを基板面積が大幅に増大しない
ようにして形成し得るようにする。【解決手段】ＣＭＯＳ基板２８に、中心部で互いに直
列接続されたアルミ配線からなるスパイラル状の第１及
び第２インダクタ５２，５４からインダクタ１８と、中
心部で互いに直列接続されたアルミ配線からなるスパイ
ラル状の第１及び第２インダクタ６２，６４からインダ
クタ２０とが形成される。これら第１及び第２インダク
タ５２，５４、６２，６４は、それぞれ複数のアルミ配
線がコンタクトを介して積層されると共に、互いに同一
方向に巻回され、各アルミ配線が互いに相手のインダク
タの隣接するアルミ配線間に配置されて形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、小電力用の通信機
器等に用いるのに好適な半導体装置に関する。

【０００２】

【従来の技術】従来、通信機器の局部発振回路等に用い
られる電圧制御発振器として、図７に示すように構成さ
れたものが知られている。この電圧制御発振器は、ＩＣ
（集積回路）１０１と、このＩＣ１０１に接続されたＬ
Ｃ共振器１０２とを備えている。ＩＣ１０１は、交差結
合された第１，第２のトランジスタ１０３，１０４と、
これら第１，第２のトランジスタ１０３，１０４のエミ
ッタに接続された第１の定電流源１０５と、第２のトラ
ンジスタ１０４のコレクタにベースが接続されたバッフ
ァとなる第３のトランジスタ１０６と、この第３のトラ
ンジスタ１０６のエミッタに接続された第２の定電流源
１０７と、第１，第２のトランジスタ１０３，１０４の
各コレクタから引き出され、ＬＣ共振器１０２と接続す
るための接続端子１０８，１０９と、第３のトランジス
タ１０６のエミッタから引き出された出力端子１１０と
を備えている。

【０００３】ＬＣ共振器１０２は、ディスクリート部品
により回路構成されたものであり、アノードが互いに接
続された第１，第２のバラクタダイオード１１１，１１
２と、一端が互いに接続され、他端が第１，第２のバラ
クタダイオード１１１，１１２のカソードに接続された
第１，第２のインダクタ１１３，１１４と、これら第
１，第２のインダクタ１１３，１１４の各一端から引き
出された入力端子１１５と、第１，第２のインダクタ１
１３，１１４の各他端から引き出され、ＩＣ１０１に接
続するための接続端子１１６，１１７と、第１，第２の
バラクタダイオード１１１，１１２のアノードから引き
出された制御電圧端子１１８とを備えている。

【０００４】このように構成された電圧制御発振器で
は、ＬＣ共振器１０２の制御電圧端子１１８に入力され
る制御電圧の値に応じて第１，第２のバラクタダイオー
ド１１１，１１２の空乏層容量が可変されることで発振
周波数が調節され、ＩＣ１０１の出力端子１１０から所
定の発振信号が出力される。

【０００５】

【発明が解決しようとする課題】ところが、上記従来の
電圧制御発振器では、ＬＣ共振器１０２が各電子部品を
回路基板上に搭載することにより構成されることから小
型化に制約を受けると共に、ＩＣ１０１とＬＣ共振器１
０２とを接続するための外部リード等により生成される
寄生容量や寄生インダクタンスの影響を受けて発振周波
数が不安定になるという問題があった。

【０００６】このような問題を解決するには、各電子部
品をＣＭＯＳプロセス等により集積化することが好まし
いが、小電力用の通信機器等に用いられる例えば４００
ＭＨｚ帯域用の電圧制御発振器のＬＣ共振器を集積化す
るには、低電圧動作時の消費電流増加の抑制、雑音性能
・チューニングレンジの確保等のために、性能指数Ｑが
３よりも大きく（Ｑ＞３）、インダクタンスＬが１０ｎ
Ｈ程度（Ｌ≒１０ｎＨ）のインダクタを半導体基板上で
実現する必要がある。

【０００７】ところが、化合物半導体やＢｉＣＭＯＳ基
板に比較して基板抵抗の低いＣＭＯＳ基板上では高いＱ
のインダクタの実現が難しいうえ、１０ｎＨを越えるイ
ンダクタの搭載は半導体基板面積の大幅な増大を招くこ
とから実用化が困難になるという問題があった。なお、
このような問題は電圧制御発振器だけではなく、他の電
子回路を半導体基板上に集積化するときにも生じる場合
がある。

【０００８】本発明は、このような事情に鑑みてなされ
たもので、基板抵抗の低いＣＭＯＳ基板上であっても高
いＱを有するインダクタを基板面積が大幅に増大しない
ようにして形成し得る半導体装置を提供することを目的
とする。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、半導体基板上にインダクタを集
積してなる半導体装置であって、前記インダクタは複数
層からなるメタル配線によりスパイラル状に形成され、
中心部で互いに接続された第１及び第２インダクタから
なり、これら第１及び第２インダクタは、各メタル配線
が一部で互いに交差されると共に、径方向に交互に配置
されて同一方向に巻回され、前記交差部において各イン
ダクタ毎に異なる層のメタル配線同士が接続されてなる
ことを特徴としている。

【００１０】この構成によれば、各インダクタを構成す
るメタル配線が径方向に交互に配置されているため、各
インダクタは相互誘導結合によりインダクタンスが効果
的に増大され、少ないターン数であっても例えば４００
ＭＨｚ帯域において使用可能な大きなインダクタンスを
得ることができる。このため、ＣＭＯＳ基板上であって
も高いＱを有するインダクタを基板面積が大幅に増大し
ないようにして形成することができる。

【００１１】すなわち、インダクタの性能指数Ｑは、Ｑ
＝ωＬ／Ｒ（ωは角周波数、Ｌはインダクタンス、Ｒは
抵抗をそれぞれ示す。）で表わされるものであり、イン
ダクタンスが大きくて抵抗が低い場合に高い性能指数Ｑ
を得ることができる。このため、本発明に係るインダク
タでは、メタル配線が積層されて形成される一方、配線
長が短くなることから抵抗が低くなり、しかも大きなイ
ンダクタンスが得られることから高いＱを得ることがで
きる。また、少ないターン数でよいことから基板面積が
大幅に増大するようなことがない。

【００１２】また、請求項２の発明は、請求項１に係る
ものにおいて、前記インダクタが互いに離間した状態で
一対配置され、この一対のインダクタが互いに直列接続
されてなることを特徴としている。この構成によれば、
インダクタンスがさらに増大されることから例えば４０
０ＭＨｚ帯域における使用が容易になる。

【００１３】また、請求項３の発明は、請求項１に係る
ものにおいて、前記第１及び第２インダクタの中心部に
おける接続部からメタル配線により形成された中間タッ
プが引き出されてなることを特徴としている。この構成
によれば、一対のインダクタを離間して配置するものに
比べて小型化を図ることができる。

【００１４】また、請求項４の発明は、請求項１乃至３
のいずれかに係るものにおいて、前記半導体基板上に前
記インダクタとでＬＣ共振回路を構成するバラクタダイ
オードと、トランジスタからなる負性抵抗回路とが集積
されて電圧制御発振器が構成されていることを特徴とし
ている。この構成によれば、各構成要素が集積化される
ことから小型化が促進されると共に、従来のような寄生
容量や寄生インダクタンスの生成が効果的に抑制される
ことから安定した発振周波数で動作するようになる。ま
た、例えば４００ＭＨｚ帯域において使用する電圧制御
発振器を容易に実現することができる。

【００１５】また、請求項５の発明は、請求項１乃至４
のいずれかに係るものにおいて、前記半導体基板はＣＭ
ＯＳ基板であることを特徴としている。この構成によれ
ば、量産性に優れ、安価な半導体装置を容易に実現する
ことができる。

【００１６】

【発明の実施の形態】図１は、本発明の一実施形態に係
るＣＭＯＳ基板を用いて電圧制御発振器を構成した半導
体装置の回路構成を示す図であり、図２は、ＣＭＯＳ基
板上において集積化したインダクタの構成を示す図であ
る。これらの図に示す電圧制御発振器を構成した半導体
装置１０は、交差結合された２つのｎＭＯＳトランジス
タ１２，１４からなる負性抵抗回路１６と、２つのイン
ダクタ１８，２０及び２つのバラクタダイオード（可変
容量ダイオード）２２，２４からなるＬＣ共振器２６と
を備えている。

【００１７】ＬＣ共振器２６は、２つのインダクタ１
８，２０の一端同士が互いに接続されると共に、２つの
バラクタダイオード２２，２４のカソード同士が互いに
接続され、これらのバラクタダイオード２２，２４のア
ノードが２つのインダクタ１８，２０の他端にそれぞれ
接続されて構成されている。なお、２つのインダクタ１
８，２０の各他端は、負性抵抗回路１６を構成する２つ
のｎＭＯＳトランジスタ１２，１４のドレインにそれぞ
れ接続されている。

【００１８】これらの負性抵抗回路１６とＬＣ共振器２
６とは、いずれも微細ＣＭＯＳプロセス（本実施形態で
は、0.35μmＣＭＯＳプロセス）を利用してＣＭＯＳ基
板２８上（図２）に形成されている。インダクタ１８，
２０は、いずれもアルミ配線によりスパイラル状に形成
された２つのインダクタからなり、各インダクタを構成
するアルミ配線が径方向に交互に配置されて構成された
もので、バラクタダイオード２２，２４は、p+-nwell接
合を利用して構成されたものである。なお、インダクタ
１８，２０の詳細な構成については後述する。

【００１９】また、ＣＭＯＳ基板２８（図２）には、負
性抵抗回路１６に電流を供給する２つのｐＭＯＳトラン
ジスタ２８，３０が互いに直列接続された状態で入力端
子３２と２つのインダクタ１８，２０の接続点とに接続
されて形成されると共に、出力振幅を調節する機能を有
する３つのｐＭＯＳトランジスタ３４，３６，３８が入
力端子３２と２つのインダクタ１８，２０の各他端とに
図示のように接続されて形成されている。これらのｐＭ
ＯＳトランジスタ２８，３０，３４，３６，３８も微細
ＣＭＯＳプロセスを利用して形成されている。さらに、
ＣＭＯＳ基板２８には、上記の入力端子３２の他に、２
つのインダクタ１８，２０の各他端から引き出された２
つの出力端子４０，４２が形成されると共に、２つのバ
ラクタダイオード２２，２４の各カソードから引き出さ
れた制御電圧端子４４が形成されている。

【００２０】このように構成された半導体装置１０で
は、ｐＭＯＳトランジスタ２８，３０，３４，３６，３
８の各ゲートに外部のバイアス回路ＢＣから駆動電圧が
供給され、制御電圧端子４４に入力される制御電圧の値
に応じてバラクタダイオード２２，２４の空乏層容量が
可変されることで発振周波数が調節され、出力端子４
０，４２から所定の発振信号が出力される。

【００２１】次に、図２を参照して、インダクタ１８，
２０の構成について説明する。インダクタ１８は、ＣＭ
ＯＳ基板２８上に集積された第１インダクタ５２及び第
２インダクタ５４から構成されている。第１インダクタ
５２は、微細幅のアルミ配線５２１（便宜上、多数のド
ットを付与して示す。）が微細幅の間隙を有して略３タ
ーン巻回されることによりスパイラル状に形成されたも
のである。なお、アルミ配線５２１の一端５２１ａは、
インダクタ１８の外部端子として利用され、アルミ配線
５２１の他端５２１ｂは、インダクタ１８の中心部Ｃに
位置するようになっている。

【００２２】第２インダクタ５４は、微細幅のアルミ配
線５４１（便宜上、少数のドットを付与して示す。）に
より形成され、その一端５４１ａが中心部Ｃにおけるア
ルミ配線５２１の他端５２１ｂに接続されると共に、各
ターン（各巻線）が第１インダクタ５２を構成するアル
ミ配線５２１の隣接するアルミ配線５２１間（各ターン
間）に配置された状態で略３ターンが第１インダクタ５
２を形成するアルミ配線５２１と同一方向（すなわち、
同じ向きの磁界を形成する方向）に巻回されて構成され
たものである。なお、アルミ配線５４１の他端５４１ｂ
は、インダクタ１８の外部端子として利用されるように
なっている。

【００２３】また、第１，第２インダクタ５２，５４
は、図３（ａ），（ｂ）に示すように、それぞれ２層の
アルミ配線５２１，５４１が適所に配置されたコンタク
ト５２２，５４２を介して積層されることにより構成さ
れている。このため、インダクタ１８の抵抗成分は、ア
ルミ配線が１層の場合に比べて略１／２に低減されるこ
とになる。

【００２４】また、第１，第２インダクタ５２，５４
は、互いに同一方向に巻回されることから、アルミ配線
５２１，５４１は各ターン毎にスパイラル形状の直径方
向における中心部Ｃを境にした両側で互いに交差するよ
うに形成されている。このため、アルミ配線５２１，５
４１同士の短絡を防止するため、交差部には立体交差構
造が採用されている。

【００２５】この立体交差構造を小円で囲んだ箇所であ
るＡ部を例にして説明すると、図４に示すように、第１
インダクタ５２のアルミ配線５２１については、１層目
（下段）のアルミ配線５２１同士が接続用アルミ配線５
２３により接続されると共に、第２インダクタ５４のア
ルミ配線５４１については、２層目（上段）のアルミ配
線５４１同士が接続用アルミ配線５４３により接続され
るようになっている。

【００２６】これにより、アルミ配線５２１，５４１は
互いに短絡することなくアルミ配線５２１同士及びアル
ミ配線５４１同士がそれぞれ交差部において接続可能に
なる結果、第１，第２インダクタ５２，５４は、それぞ
れ独立したインダクタとして機能することになる。すな
わち、インダクタ１８は、アルミ配線５２１，５４１か
らなる２つのスパイラル状の第１，第２インダクタ５
２、５４が中心部Ｃにおいて互いに接続されると共に同
一方向に巻回され、それぞれのアルミ配線５２１，５４
１が互いに相手のインダクタ５２，５４の隣接するアル
ミ配線５２１，５４１間に配置されることで等価的に図
５に示すような構成となっている。

【００２７】一方、インダクタ２０は、ＣＭＯＳ基板２
８上にインダクタ１８から離間して集積された第１イン
ダクタ６２及び第２インダクタ６４から構成されてい
る。第１インダクタ６２は、微細幅のアルミ配線６２１
（便宜上、多数のドットを付与して示す。）が第１イン
ダクタ５２のアルミ配線５２１と同様に巻回されて構成
されたものであり、アルミ配線６２１の一端６２１ａは
インダクタ２０の外部端子として利用され、アルミ配線
６２１の他端６２１ｂは、インダクタ２０の中心部Ｃに
位置するようになっている。

【００２８】また、第２インダクタ６４は、微細幅のア
ルミ配線６４１（便宜上、少数のドットを付与して示
す。）が第２インダクタ５４のアルミ配線５４１と同様
に巻回されて構成されたものであり、アルミ配線６４１
の一端６４１ａは中心部Ｃにおいてアルミ配線６２１の
他端６２１ｂに接続され、アルミ配線６４１の他端６４
１ｂはインダクタ２０の外部端子として利用されるよう
になっている。

【００２９】このようにインダクタ２０は、インダクタ
１８と同様に構成されるものであるため、その他の詳細
な説明は省略する。なお、インダクタ１８，２０は、イ
ンダクタ１８を形成するアルミ配線５４１の他端５４１
ｂと、インダクタ２０を形成するアルミ配線６４１の他
端６４１ｂとを介して直列に接続されている。また、イ
ンダクタ１８を構成する第１，第２インダクタ５２，５
４及びインダクタ２０を構成する第１，第２インダクタ
６２，６４をそれぞれスパイラルインダクタと呼び、イ
ンダクタ１８及びインダクタ２０をそれぞれカップリン
グインダクタと呼ぶ。

【００３０】このように、インダクタ１８，２０は、複
数層からなるアルミ配線５２１，５４１、６２１，６４
１によりスパイラル状に形成され、中心部Ｃでアルミ配
線５２１，５４１、６２１，６４１の内側端が互いに接
続された第１及び第２インダクタ５２，５４、６２，６
４からなり、これら第１及び第２インダクタ５２，５
４、６２，６４は、各アルミ配線５２１，５４１、６２
１，６４１が一部で互いに交差されると共に、径方向に
交互に配置されて同一方向に巻回され、上記の交差部に
おいて各インダクタ５２，５４、６２，６４毎に異なる
層のアルミ配線５２１，５４１、６２１，６４１同士が
接続されて構成されている。

【００３１】これらのインダクタ１８，２０は、ｎＭＯ
Ｓトランジスタ１２，１４やバラクタダイオード２２，
２４等の他の構成要素と共に、例えば、次のようにして
ＣＭＯＳ基板２８上に集積される。すなわち、フィール
ド酸化膜が形成された半導体基板上にアルミスパッタ蒸
着法でアルミ膜を形成し、その後にエッチングにより不
要な箇所のアルミ膜を除去して１層目のスパイラル状の
アルミ配線を形成する。次いで、その上にＰＳＧ（Phos
pho-Silicate Glass）膜をＣＶＤ（Chemical Vapor Dep
osition）法により堆積させた後、先のアルミ配線の位
置に対応する所定箇所にコンタクトを形成するためのス
ルーホールをエッチングにより形成する。

【００３２】そして、このＰＳＧ膜上にアルミスパッタ
蒸着法で次段のアルミ膜を形成し、その後にエッチング
により不要な箇所のアルミ膜を除去して２層目のスパイ
ラル状のアルミ配線を形成する。なお、アルミ膜を形成
するとき、ＰＳＧ膜に形成したスルーホール内にアルミ
が充填されてコンタクトが形成され、１層目のアルミ配
線と２層目のアルミ配線とが接続された状態となる。３
層以上のアルミ配線を形成する場合には上記のステップ
を繰り返し行うようにすればよい。その後、環境変化の
影響を受けて特性が変化しないようにするため、プラズ
マＣＶＤ法等により保護膜を形成してインダクタの集積
化が完了する。

【００３３】なお、第１インダクタのアルミ配線と第２
インダクタのアルミ配線との交差部は、１層目のアルミ
配線同士を接続する箇所については１層目のアルミ配線
形成時に同時に接続用アルミ配線を形成しておき、２層
目のアルミ配線同士を接続する箇所については２層目の
アルミ配線形成時に同時に接続用アルミ配線を形成して
おくようにすればよい。また、１層目のアルミ配線同士
を接続するための接続用アルミ配線を２層目のアルミ配
線で形成し、２層目のアルミ配線同士を接続するための
接続用アルミ配線を３層目のアルミ配線で形成するよう
にすることも可能である。

【００３４】以上の構成によれば、インダクタ１８を形
成する第１，第２インダクタ５２，５４及びインダクタ
２０を形成する第１，第２インダクタ６２，６４は、そ
れぞれ相互誘導結合によりインダクタンスが効果的に増
大され、少ないターン数であっても例えば４００ＭＨｚ
帯域において使用可能な大きなインダクタンスを得るこ
とができる。このため、ＣＭＯＳ基板上であっても高い
Ｑを有するインダクタを基板面積が大幅に増大しないよ
うにして形成することが可能となる。

【００３５】すなわち、インダクタの性能指数Ｑは、Ｑ
＝ωＬ／Ｒ（ωは角周波数、Ｌはインダクタンス、Ｒは
配線抵抗をそれぞれ示す。）で表わされるものであり、
インダクタンスが大きいほど、あるいは配線抵抗が低い
ほど高い性能指数Ｑを得ることができる。このため、本
発明に係るインダクタでは所定の大きなインダクタンス
が得られ、しかも少ないターン数であるために配線長が
短くなること及びアルミ配線が積層されていることから
配線抵抗が低くなってＣＭＯＳ基板上であっても高いＱ
を得ることができる。また、少ないターン数でよいこと
から基板面積が大幅に増大することもない。

【００３６】なお、アルミ配線は２層に限るものではな
く、それぞれコンタクトを介した３層以上の層数とする
ことも可能である。この場合には、配線抵抗を更に低く
することができ、より高いＱを有するインダクタを得る
ことができる。

【００３７】因みに、図２に示す構成のインダクタ１８
（又は２０）の第１，第２インダクタ５２，５４（又は
６２，６４）を、アルミ配線５２１，５４１を３層に積
層すると共に略３ターン巻回して半径が１７８μｍとな
るように形成した場合、第１，第２インダクタ５２，５
４（又は６２，６４）のそれぞれの自己インダクタンス
は２ｎＨ程度であるが、第１，第２インダクタ５２，５
４（又は６２，６４）間の結合係数（ｋ）は０．６程度
となり、インダクタ１８（又は２０）のインダクタンス
は６．４ｎＨ程度となった。また、この場合の性能指数
Ｑは、４００ＭＨｚで３．８程度であった。このため、
２つのインダクタ１８，２０で１３ｎＨ程度のインダク
タンスが得られ、電圧制御発振器を構成した半導体装置
１０は０．９３ｍｍ×０．７７ｍｍ□で集積することが
できた。

【００３８】図６は、インダクタ１８，２０を別のパタ
ーン構成で形成した例を示す図である。この図におい
て、インダクタ１８は、ＣＭＯＳ基板２８に形成された
微細幅のアルミ配線１８１（便宜上、多数のドットを付
与して示す。）が微細幅の間隙を有して略４ターン巻回
されることによりスパイラル状に形成されたものであ
る。なお、アルミ配線１８１の一端１８１ａは、インダ
クタ１８の外部端子として利用され、アルミ配線１８１
の他端１８１ｂは、インダクタ１８の中心部Ｃに位置す
るようになっている。

【００３９】インダクタ２０は、微細幅のアルミ配線２
０１（便宜上、少数のドットを付与して示す。）により
形成され、その一端２０１ａが中心部Ｃにおけるアルミ
配線１８１の他端１８１ｂに接続されると共に、インダ
クタ１８を形成するアルミ配線１８１の各ターン間（各
巻線間）に配置され、略４ターンがインダクタ１８を形
成するアルミ配線１８１と同一方向に巻回されて構成さ
れたものである。なお、アルミ配線２０１の他端２０１
ｂは、インダクタ２０の外部端子として利用されるよう
になっている。また、中心部Ｃにおけるアルミ配線１８
１の他端１８１ｂとアルミ配線２０１の一端２０１ａと
の接続部からアルミ配線１８２により形成された中間タ
ップ７０が外方に引き出されて形成されている。

【００４０】また、インダクタ１８，２０は、それぞれ
３層のアルミ配線１８１，２０１が適所に配置されたコ
ンタクトを介して積層されることにより構成されてい
る。このため、インダクタ１８の抵抗は、アルミ配線が
１層の場合に比べて略１／３に低減されることになる。

【００４１】また、インダクタ１８，２０は、互いに同
一方向に巻回されるようになっていることから、アルミ
配線１８１，２０１は各ターン毎に例えばスパイラル形
状の直径方向における中心部Ｃを境にした両側で互いに
交差することになる。このため、アルミ配線１８１，２
０１が互いに短絡しないようにする必要があることか
ら、交差部には上記と同様の立体交差構造が採用されて
いる。

【００４２】例えば、中心部Ｃを境にした一方側（図の
上側）では、インダクタ１８のアルミ配線１８１につい
ては３層に積層されたうちの３層目（最上段）のアルミ
配線１８１同士が接続用アルミ配線で接続されると共
に、インダクタ２０のアルミ配線２０１については３層
に積層されたうちの１層目（最下段）及び２層目（中
段）のアルミ配線２０１同士が接続用アルミ配線で接続
されるようになっている。

【００４３】また、中心部Ｃを境にした他方側（図の下
側）では、インダクタ１８のアルミ配線１８１について
は３層に積層されたうちの２層目（中段）のアルミ配線
１８１同士が接続用アルミ配線で接続されると共に、イ
ンダクタ２０のアルミ配線２０１については３層に積層
されたうちの３層目（最上段）のアルミ配線２０１同士
が接続用アルミ配線で接続されるようになっている。

【００４４】中間タップ７０を形成するアルミ配線１８
２は、中心部Ｃを境にした他方側（図の下側）におい
て、インダクタ１８，２０の各交差部における１層目
（最下段）のアルミ配線１８１，２０１間を通って外方
に引き出されている。

【００４５】このように、図６に示すインダクタ１８，
２０は、複数層からなるアルミ配線１８１，２０１によ
りスパイラル状に形成され、中心部Ｃでアルミ配線１８
１，２０１の内側端が互いに接続されてなり、各アルミ
配線１８１，２０１が一部で互いに交差されると共に、
径方向に交互に配置されて同一方向に巻回され、上記の
交差部において各インダクタ１８，２０毎に異なる層の
アルミ配線１８１，２０１同士が接続されて構成されて
いる。

【００４６】この図６に示す構成のインダクタ１８，２
０を、半径が２２６μｍとなるように形成した場合、そ
れぞれの自己インダクタンスは３．８ｎＨ程度である
が、インダクタ１８，２０間の結合係数（ｋ）は０．７
程度となり、全体のインダクタンスは１３ｎＨ程度とな
った。また、この場合の性能指数Ｑは、４００ＭＨｚで
４．０程度であった。このため、電圧制御発振器を構成
した半導体装置１０は０．９３ｍｍ×０．７４ｍｍ□で
集積することができた。

【００４７】上記の図２に示す実施形態における電圧制
御発振器を構成した半導体装置１０は、インダクタ１
８，２０が複数層からなるアルミ配線５２１，５４１、
６２１，６４１によりスパイラル状に形成され、中心部
で互いに接続された第１，第２インダクタからなり、こ
れら第１，第２インダクタは、各アルミ配線が一部で互
いに交差されると共に、径方向に交互に配置されて同一
方向に巻回され、前記交差部において各インダクタ毎に
異なる層のアルミ配線同士が接続されて構成されてい
る。

【００４８】このため、第１，第２インダクタ５２，５
４からなるインダクタ１８及び第１，第２インダクタ６
２，６４からなるインダクタ２０は、相互誘導結合によ
りインダクタンスが効果的に増大され、少ないターン数
であっても例えば４００ＭＨｚ帯域において使用可能な
大きなインダクタンスを得ることができる。この結果、
ＣＭＯＳ基板上であっても高いＱを有するインダクタを
基板面積が大幅に増大しないようにして形成することが
でき、小電力用の通信機器における例えば４００ＭＨｚ
帯域で使用する電圧制御発振器を構成した半導体装置を
容易に実現することができる。

【００４９】また、上記の図６に示す実施形態における
電圧制御発振器を構成した半導体装置１０は、インダク
タ１８，２０が複数層からなるアルミ配線１８１，２０
１によりスパイラル状に形成され、中心部で互いに接続
されてなり、各アルミ配線が一部で互いに交差されると
共に、径方向に交互に配置されて同一方向に巻回され、
前記交差部において各インダクタ毎に異なる層のアルミ
配線同士が接続されて構成されている。すなわち、この
場合のインダクタ１８，２０は、中間タップ７０の構成
を除いて構造的に図２に示す第１，第２インダクタ５
２，５４（又は６２，６４）と実質的に同一のものとな
る。

【００５０】このため、図２に示すものと同様に、ＣＭ
ＯＳ基板上であっても高いＱを有するインダクタを基板
面積が大幅に増大しないようにして形成することがで
き、小電力用の通信機器における例えば４００ＭＨｚ帯
域で使用する電圧制御発振器を構成した半導体装置を容
易に実現することができる。

【００５１】なお、本発明は、上記実施形態に限定され
るものではなく、以下に述べるような種々の変形態様が
可能である。

【００５２】（１）上記実施形態では、半導体装置１０
は電圧制御発振器を構成するものとして説明している
が、他の電子回路を構成するようにしたものであっても
よい。要は、共振回路を構成するためのインダクタは勿
論のこと、共振回路以外の回路に使用するインダクタで
あっても適用可能である。

【００５３】（２）上記実施形態では、２つのインダク
タと２つのバラクタダイオードとを用いて共振回路を構
成しているが、１つのインダクタと１つのバラクタダイ
オードとを用いて共振回路を構成することも可能であ
る。

【００５４】（３）上記実施形態では、半導体装置１０
はＣＭＯＳ基板を用いて構成したものであるが、ＣＭＯ
Ｓ以外の半導体基板を用いて構成することも可能であ
る。

【００５５】（４）上記実施形態では、インダクタ１
８，２０はアルミ配線により構成されているが、アルミ
以外の他のメタル配線であってもよい。また、アルミ配
線を積層する場合、コンタクトを介して行うようにして
いるが、コンタクトを介さずに直接積層することも可能
である。

【００５６】（５）上記実施形態では特に説明していな
いが、インダクタ１８，２０下のＣＭＯＳ基板２８にイ
ンダクタ１８，２０の磁界を妨げる方向の電流が流れて
インダクタンスが低下するを防ぐため、電流の流れる方
向に対して直角にスリットを設けたウエルを形成するよ
うにしてもよい。こうすることで特性の低下を効果的に
阻止することができる。

【００５７】（６）上記実施形態では、アルミ配線は積
層して形成されたものであるがこれに限るものではな
い。例えば、アルミ配線が１層のみであっても配線肉厚
を厚くする等すれば高いＱを有するインダクタを容易に
形成することができる。この場合、交差部は、例えば各
アルミ配線間に絶縁層を介在させた立体交差構成とすれ
ばよい。すなわち、半導体基板上にインダクタを集積し
てなる半導体装置であって、インダクタはメタル配線に
よりスパイラル状に形成され、中心部で互いに接続され
た第１，第２インダクタからなり、これら第１，第２イ
ンダクタは、各メタル配線が互いに絶縁されて一部で交
差されると共に、径方向に交互に配置されて同一方向に
巻回されなる半導体装置とすることができる。

【００５８】

【発明の効果】以上説明したように、請求項１の発明に
よれば、メタル配線が積層されて形成される一方、配線
長が短くなることから抵抗が低くなり、しかも大きなイ
ンダクタンスが得られることから高いＱを得ることがで
き、また、少ないターン数でよいことから基板面積が大
幅に増大するようなことがない。このため、ＣＭＯＳ基
板上であっても高いＱを有するインダクタを基板面積が
大幅に増大しないようにして形成することができる。

【００５９】また、請求項２の発明によれば、一対のイ
ンダクタが互いに直列接続されてなるので、インダクタ
ンスがさらに増大されて例えば４００ＭＨｚ帯域におけ
る使用が可能になる。

【００６０】また、請求項３の発明によれば、メタル配
線により形成された中間タップが引き出されてなるの
で、一対のインダクタを離間して配置するものに比べて
小型化を図ることができる。

【００６１】また、請求項４の発明によれば、半導体基
板上に電圧制御発振器が構成されているので、小型化が
促進されると共に安定した発振周波数で動作可能とな
る。

【００６２】また、請求項５の発明によれば、半導体基
板がＣＭＯＳ基板であるので、量産性に優れ、低廉化を
容易に実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る半導体装置の回路構
成を示す図である。

【図２】図１に示す半導体装置を構成する半導体基板に
集積化したインダクタの構成を示す図である。

【図３】図２に示すインダクタを形成するアルミ配線の
構成を示す図で、（ａ）は第１インダクタを構成するた
めのもの、（ｂ）は第２インダクタを構成するためのも
のである。

【図４】図２に示すインダクタを形成するアルミ配線の
交差部の構造を示す図である。

【図５】インダクタの等価回路を示す図である。

【図６】図２に示すインダクタの別の構成例を示す図で
ある。

【図７】従来例の電圧制御発振器の構成を説明するため
の図である。

【符号の説明】

１０半導体装置１６負性抵抗回路１８，２０インダクタ２２，２４バラクタダイオード２６共振回路２８半導体基板５２，６２第１インダクタ５４，６４第２インダクタ７０中間タップ５２１，５４１，６２１，６４１アルミ配線（メタル
配線）５２２，５４２コンタクト

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F033 HH08 JJ01 JJ08 KK08 UU04 VV08 XX00 XX08 5F038 AZ03 AZ04 DF14 5F048 AB10 AC03 AC10 BF02

Claims

【特許請求の範囲】

【請求項１】半導体基板上にインダクタを集積してな
る半導体装置であって、前記インダクタは複数層からな
るメタル配線によりスパイラル状に形成され、中心部で
互いに接続された第１及び第２インダクタからなり、こ
れら第１及び第２インダクタは、各メタル配線が一部で
互いに交差されると共に、径方向に交互に配置されて同
一方向に巻回され、前記交差部において各インダクタ毎
に異なる層のメタル配線同士が接続されてなることを特
徴とする半導体装置。
【請求項２】前記インダクタが互いに離間した状態で
一対配置され、この一対のインダクタが互いに直列接続
されてなることを特徴とする請求項１記載の半導体装
置。
【請求項３】前記第１及び第２インダクタの中心部に
おける接続部からメタル配線により形成された中間タッ
プが引き出されてなることを特徴とする請求項１記載の
半導体装置。
【請求項４】前記半導体基板上に前記インダクタとで
ＬＣ共振回路を構成するバラクタダイオードと、トラン
ジスタからなる負性抵抗回路とが集積されて電圧制御発
振器が構成されていることを特徴とする請求項１乃至３
のいずれかに記載の半導体装置。
【請求項５】前記半導体基板はＣＭＯＳ基板であるこ
とを特徴とする請求項１乃至４のいずれかに記載の半導
体装置。