KR100876414B1 - 멀티 레이어 칩 인덕터의 시뮬레이션 장치 및 방법 - Google Patents

멀티 레이어 칩 인덕터의 시뮬레이션 장치 및 방법 Download PDF

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KR100876414B1 KR1020070074181A KR20070074181A KR100876414B1 KR 100876414 B1 KR100876414 B1 KR 100876414B1 KR 1020070074181 A KR1020070074181 A KR 1020070074181A KR 20070074181 A KR20070074181 A KR 20070074181A KR 100876414 B1 KR100876414 B1 KR 100876414B1
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chip inductor
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multilayer
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윤태열
김철준
최병현
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한양대학교 산학협력단
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Abstract

멀티 레이어 칩 인덕터의 시뮬레이션 장치 및 방법이 개시된다. 입력부는 멀티 레이어 칩 인덕터의 회로 파라미터를 입력받는다. 레이어 인덕턴스 산출부는 회로 파라미터를 기초로 수학식
Figure 112007053726239-pat00001
(여기서 N은 양의 정수이고,
Figure 112007053726239-pat00002
이며, CP2는 이차 커플링 커패시턴스)에 의해 멀티 레이어 칩 인덕터에 대한 레이어 인덕턴스를 산출한다. 임피던스 산출부는 산출된 레이어 인덕턴스에 멀티 레이어 칩 인덕터의 양단에 연결된 인덕터들의 인덕턴스의 합산값인 말단 인덕턴스를 합산하여 멀티 레이어 칩 인덕터의 임피던스를 산출한다. 등가모델 생성부는 멀티 레이어 칩 인덕터의 임피던스에 대응하는 등가회로를 생성한다. 본 발명에 따르면, 멀티레이어 칩 인덕터의 기하학적 구조에 대한 수학적인 분석을 통하여 2.7 nH에서 8.2 nH까지의 다양한 인덕터 값을 1 GHz에서 13 GHz까지의 광대역 초고주파에서 정밀하게 모델링할 수 있다.
멀티 레이어 칩 인덕터, 등가모델, 시뮬레이션, 임피던스, 초고주파

Description

멀티 레이어 칩 인덕터의 시뮬레이션 장치 및 방법{Apparatus and method for simulating multi-layer chip inductor}
본 발명은 멀티 레이어 칩 인덕터의 시뮬레이션 장치 및 방법에 관한 것으로, 보다 상세하게는, 초고주파 시스템 회로에 사용되는 멀티 레이어 칩 인덕터의 비이상적인 주파수 응답특성을 파악하기 위한 멀티 레이어 칩 인덕터의 초고주파 영역에서의 등가모델을 이용한 시뮬레이션 장치 및 방법에 관한 것이다.
수동소자는 RF와 초고주파에서 임피던스 정합, 감쇠, 필터링, 그리고 DC-Blocking과 같은 역할에 사용된다. 그러나 이러한 수동소자는 고주파일수록 비이상적인 주파수 응답을 나타낸다. 이러한 비이상적인 주파수 응답을 자기 공진 주파수(Self-resonance frequency, SRF)라고 하는데 이러한 자기 공진 주파수는 소자 인덕턴스와 기생 커패시턴스 사이에서 생기는 병렬 공진에 의하여 발생하며, 공진 주파수 이상의 대역에서 소자는 더 이상 인덕터로 동작하지 않고 커패시턴스로 동작하게 된다.
도 1은 종래의 멀티 레이어 칩 인덕터의 등가모델을 도시한 도면이다.
도 1을 참조하면, 종래의 멀티 레이어 칩 인덕터 모델은 인덕턴스 LS에 저항 RS를 직렬 연결하였으며, 여기에 커패시턴스 CP를 병렬 연결하는 방법으로 구성하였다. 직렬 연결한 저항 RS는 인덕턴스의 손실을 나타내며, 병렬 연결한 커패시턴스 CP는 인덕터의 자기 공진을 일으키는 기생 커패시턴스를 나타내며, Cg1과 Cg2는 인덕터와 기판에서의 기생 커패시턴스를 나타낸다.
도 2a 및 도 2b는 각각 종래의 4.7 nH 인덕터의 모델 모의실험 데이터와 Through-Reflect-Line(TRL) 캘리브레이션 방법을 이용하여 측정한 4.7 nH 인덕터의 S11과 S12의 크기 및 위상 데이터를 도시한 도면이다.
도 2a 및 도 2b를 참조하면, 종래의 인덕터 등가회로 모델은 1 GHz에서 8 GHz까지는 인덕터 특성을 만족하나 8 GHz 이상에서는 멀티 레이어 칩 인덕터의 특성을 만족하지 못한다. 특히 종래의 인덕터 등가회로 모델은 멀티 레이어 칩 인덕터의 기판 실장 영향과 내부 기생 커패시턴스 특성을 나타내기는 하지만 8 GHz 이상의 고주파에서는 실제 측정치와 큰 차이를 보인다. 따라서 UWB 시스템과 같은 광대역이고 초고주파인 어플리케이션에서는 더욱 신뢰성 높은 등가모델이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 고주파 응답을 향상시킨 새로운 멀티 레이어 칩 인덕터의 등가회로 모델에 의한 시뮬레이션 장치 및 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 고주파 응답을 향상시킨 새로운 멀티 레이어 칩 인덕터의 등가회로 모델에 의한 시뮬레이션 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 멀티 레이어 칩 인덕터의 시뮬레이션 장치는, 멀티 레이어 칩 인덕터의 회로 파라미터를 입력받는 입력부; 상기 회로 파라미터를 기초로 수학식
Figure 112007053726239-pat00003
(여기서 N은 양의 정수이고,
Figure 112007053726239-pat00004
이며, CP2는 이차 커플링 커패시턴스)에 의해 상기 멀티 레이어 칩 인덕터에 대한 레이어 인덕턴스를 산출하는 레이어 인덕턴스 산출부; 상기 산출된 레이어 인덕턴스에 상기 멀티 레이어 칩 인덕터의 양단에 연결된 인덕터들의 인덕턴스의 합산값인 말단 인덕턴스를 합산하여 상기 멀티 레이어 칩 인덕터의 임피던스를 산출하는 임피던스 산출부; 및 상기 멀티 레이어 칩 인덕 터의 임피던스에 대응하는 등가회로를 생성하는 등가모델 생성부;를 구비한다.
상기의 다른 기술적 과제를 달성하기 위한, 본 발명에 따른 멀티 레이어 칩 인덕터의 시뮬레이션 방법은, 멀티 레이어 칩 인덕터의 회로 파라미터를 입력받는 단계; 상기 회로 파라미터를 기초로 수학식
Figure 112007053726239-pat00005
(여기서 N은 양의 정수이고,
Figure 112007053726239-pat00006
이며, CP2는 이차 커플링 커패시턴스)에 의해 상기 멀티 레이어 칩 인덕터에 대한 레이어 인덕턴스를 산출하는 단계; 상기 산출된 레이어 인덕턴스에 상기 멀티 레이어 칩 인덕터의 양단에 연결된 인덕터들의 인덕턴스인 말단 인덕턴스를 합산하여 상기 멀티 레이어 칩 인덕터의 임피던스를 산출하는 단계; 및 상기 멀티 레이어 칩 인덕터의 임피던스에 대응하는 등가회로를 생성하는 단계;를 갖는다.
본 발명에 따른 멀티 레이어 칩 인덕터의 시뮬레이션 장치 및 방법에 의하면, 멀티레이어 칩 인덕터의 기하학적 구조에 대한 수학적인 분석을 통하여 2.7 nH에서 8.2 nH까지의 다양한 인덕터 값을 1 GHz에서 13 GHz까지의 광대역 초고주파에서 정밀하게 모델링할 수 있다. 따라서 본 발명에 따른 멀티 레이어 칩 인덕터의 시뮬레이션 장치 및 방법은 휴대전화, 페이저, 고주파 모듈, 블루투스, Ultra-wide Band(UWB) 관련 모듈 설계에서의 임피던스 정합 등의 위해 사용될 수 있으며, 나아가, Ultra-Wide Band(UWB) 시스템과 같은 대역이 넓고 높은 주파수를 갖는 어플리 케이션이나 휴대전화기(전력 증폭기, 안테나, 전압 제어 발진기, 표면 탄성파, 블루투스 등), 디지털 TV 튜너, WLAN 장치와 같은 소형 이동식 장치에 적용되는 고주파 회로 설계에 사용될 수 있다.
이하에서 첨부된 도면들을 참조하여 본 발명에 따른 멀티 레이어 칩 인덕터의 시뮬레이션 장치 및 방법의 바람직한 실시예에 대해 상세하게 설명한다.
도 3은 본 발명에 따른 멀티 레이어 칩 인덕터의 시뮬레이션 장치에 대한 바람직한 실시예의 구성을 도시한 도면이다.
도 3을 참조하면, 본 발명에 따른 멀티 레이어 칩 인덕터의 시뮬레이션 장치는, 입력부(310), 레이어 인덕턴스 산출부(320), 임피던스 산출부(330) 및 등가모델 생성부(340)를 구비한다.
입력부(310)는 멀티 레이어 칩 인덕터의 회로 파라미터를 입력받는다. 도 4a 및 도 4b에는 각각 멀티 레이어 칩 인덕터 및 여러 가지 기생 성분을 포함한 N차 멀티 레이어 칩 인덕터의 등가회로가 도시되어 있다. 도 4b에서 LQ1과 LQ2는 인덕터 말단에서의 인덕턴스를 나타내며, 점선 박스 내는 각 차수의 인덕턴스를 나타내고, CP1, CP2 및 CP3는 각각 1차, 2차 및 3차 커플링 커패시턴스를 나타낸다. 입력부(310)를 통해 입력되는 회로 파라미터는 도 4b에 도시된 각각의 소자값이다.
레이어 인덕턴스 산출부(320)는 입력된 회로 파라미터를 기초로 멀티 레이어 칩 인덕터에 대한 레이어 인덕턴스를 산출한다. 이를 위해 먼저 도 4b에 도시된 바 와 같은 N차의 인덕터 모델을 수학적으로 계산하기 위하여 3차이상의 커플링 커패시턴스를 무시하고, 각 차수의 CPi, Li, Ri, CP1 - Ti 및 CP2 -Ti-1가 동일하다고 가정한다. 이러한 조건하에서 도 4b에 도시된 N차의 인덕터 모델을 3차 인덕터로 표현하면 도 5에 도시된 바와 같은 회로를 얻을 수 있다.
도 5에 도시된 회로에서 1차 인덕터(즉, 첫 번째 점선 박스 내의 소자로 구성된 인덕터)의 임피던스는 다음의 수학식에 의해 구해진다.
Figure 112007053726239-pat00007
여기서,
Figure 112007053726239-pat00008
이다.
또한 2차 인덕터(즉, 첫 번째와 두 번째 점선 박스 내의 소자로 구성된 인덕터)의 임피던스 및 2차 커플링 커패시턴스(CP2 , T1T2)를 수학식으로 표현하면 다음과 같다.
Figure 112007053726239-pat00009
여기서,
Figure 112007053726239-pat00010
이다.
한편 3차 인덕터(즉, 첫 번째부터 세 번째 점선 박스 내의 소자로 구성된 인덕터)의 임피던스를 구하기 위하여 먼저 도 5에 도시된 회로를 도 6에 도시된 바와 같은 블록 다이어그램으로 표현한다. 다음으로 도 6에 도시된 블록 다이어그램을 Δ-Y 등가변환하면 도 7과 같은 블록 다이어그램을 얻을 수 있다. 이때 도 7에 나타낸 각 블록의 어드미턴스는 Δ-Y 변환 공식에 따라 다음의 수학식 3 내지 5로부터 구할 수 있다.
Figure 112007053726239-pat00011
Figure 112007053726239-pat00012
Figure 112007053726239-pat00013
수학식 3 내지 5에서,
Figure 112007053726239-pat00014
이다.
따라서 3차 인덕터의 임피던스와 2차 커플링 커패시턴스(CP2,T1T2와 CP2,T2T3)는 다음의 수학식과 같다.
Figure 112007053726239-pat00015
수학식 6에서 CP2가 매우 작다. 따라서 ZP2(ω)를 Z1turn(ω)과 비교하면 ZP2(ω)가 매우 크므로 Z3turn(ω)은 Zeq3(ω)과 비슷한 값을 가지게 된다. 결과적으로 수학식 6으로 표현되는 3차 임피던스는 다음과 같이 표현할 수 있다.
Figure 112007053726239-pat00016
수학식 7로 표현되는 3차 임피던스 계산 방법에 따라 4차 임피던스를 구하면 다음의 수학식과 같다.
Figure 112007053726239-pat00017
여기서,
Figure 112007053726239-pat00018
이다.
이때 4차 임피던스를 나타내는 수학식 8은 다음과 같이 표현할 수 있다.
Figure 112007053726239-pat00019
결과적으로, 이상의 수학식 1 내지 9로부터 다음과 같은 N차 임피던스에 대한 일반식을 유도할 수 있다.
Figure 112007053726239-pat00020
여기서 N은 1, 2, 3, 4, .... N 이다.
레이어 인덕턴스 산출부(320)는 이상의 과정에서 얻어진 수학식 10에 의해 입력된 회로 파라미터를 기초로 멀티 레이어 칩 인덕터에 대한 레이어 인덕턴스를 산출한다.
임피던스 산출부(330)는 산출된 레이어 인덕턴스에 멀티 레이어 칩 인덕터의 양단에 연결된 인덕터(LQ1 및 LQ2)들의 인덕턴스의 합산값인 말단 인덕턴스를 합산하여 멀티 레이어 칩 인덕터의 임피던스를 산출한다. 멀티 레이어 칩 인덕터의 전체 임피던스 Ztot(ω)는 다음의 수학식으로 표현된다.
Figure 112007053726239-pat00021
멀티 레이어 칩 인덕터의 전체 임피던스 Ztot(ω)를 간단히 하기 위하여 NL1=L, NR1=R, CP1/N+CP2=CP, 그리고, LQ1+LQ2=LS라 하면, 다음과 같은 멀티 레이어 칩 인덕터의 전체 임피던스 Ztot(ω)의 간략화된 수학식을 유도할 수 있다.
Figure 112007053726239-pat00022
여기서 N은 양의 정수이고,
Figure 112007053726239-pat00023
이며, CP2는 이차 커플링 커패시턴스이다.
등가모델 생성부(340)는 멀티 레이어 칩 인덕터의 임피던스에 대응하는 등가회로를 생성한다. 도 8에는 등가모델 생성부(340)가 생성한 수학식 12로 표현되는 등가회로가 도시되어 있다. 도 8에서 Cg1과 Cg2는 칩 인덕터와 기판사이의 기생 커패시턴스이다.
도 9는 본 발명에 따른 멀티 레이어 칩 인덕터의 시뮬레이션 방법에 대한 바람직한 실시예의 수행과정을 도시한 흐름도이다.
도 9를 참조하면, 레이어 인덕턴스 산출부(320)는 입력부(310)를 통해 입력받은 멀티 레이어 칩 인덕터의 회로 파라미터를 기초로 수학식 10에 의해 멀티 레이어 칩 인덕터에 대한 레이어 인덕턴스를 산출한다(S900). 다음으로 임피던스 산출부(330)는 산출된 레이어 인덕턴스에 멀티 레이어 칩 인덕터의 양단에 연결된 인덕터(LQ1 및 LQ2)들의 인덕턴스의 합산값인 말단 인덕턴스를 합산하여 멀티 레이어 칩 인덕터의 임피던스를 산출한다(S910). 마지막으로 등가모델 생성부(340)는 산출된 멀티 레이어 칩 인덕터의 임피던스에 대응하는 등가회로를 생성한다(S920).
도 10a 및 도 10b는 각각 본 발명에 따른 멀티 레이어 칩 인덕터의 시뮬레이션 장치 및 방법에 의해 얻어진 멀티 레이어 칩 인덕터의 등가모델에 대해 S11 및 S12의 크기와 위상을 측정한 결과를 도시한 도면이다.
도 10a 및 도 10b를 참조하면, 2.7, 3.9, 4.7, 5.6, 6.8 및 8.2 (nH) 인덕터 등가모델 모의실험 결과와 삼성전기의 2.7, 3.9, 4.7, 5.6, 6.8 및 8.2 (nH) 멀티 레이어 칩 인덕터를 테플론 RF35 기판에 실장하여 측정한 결과를 비교하면, 본 발명에 따른 멀티 레이어 칩 인덕터의 시뮬레이션 장치 및 방법에 의해 얻어진 멀티 레이어 칩 인덕터의 등가모델은 1 GHz에서 13 GHz까지 인덕터 특성을 만족한다. 따라서 본 발명에 따른 멀티 레이어 칩 인덕터의 시뮬레이션 장치 및 방법에 의해 얻어진 멀티 레이어 칩 인덕터의 등가모델은 UWB 시스템과 같은 광대역 초고주파 어플리케이션에 적용할 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경 은 청구범위 기재의 범위 내에 있게 된다.
도 1은 종래의 멀티 레이어 칩 인덕터의 등가모델을 도시한 도면,
도 2a 및 도 2b는 각각 종래의 4.7 nH 인덕터의 모델 모의실험 데이터와 TRL 캘리브레이션 방법을 이용하여 측정한 4.7 nH 인덕터의 S11과 S12의 크기 및 위상 데이터를 도시한 도면,
도 3은 본 발명에 따른 멀티 레이어 칩 인덕터의 시뮬레이션 장치에 대한 바람직한 실시예의 구성을 도시한 도면,
도 4a 및 도 4b는 각각 멀티 레이어 칩 인덕터 및 여러 가지 기생 성분을 포함한 N차 멀티 레이어 칩 인덕터의 등가회로를 도시한 도면,
도 5는 도 4b에 도시된 N차의 인덕터 모델을 3차 인덕터로 표현한 회로도,
도 6은 도 5에 도시된 회로를 표현한 블록 다이어그램,
도 7은 도 6에 도시된 블록 다이어그램을 Δ-Y 등가변환하여 얻은 블록 다이어그램,
도 8은 본 발명에 따른 멀티 레이어 칩 인덕터 시뮬레이션 장치의 등가모델 생성부가 생성한 멀티 레이어 칩 인덕터의 등가회로를 도시한 도면,
도 9는 본 발명에 따른 멀티 레이어 칩 인덕터의 시뮬레이션 방법에 대한 바람직한 실시예의 수행과정을 도시한 흐름도, 그리고,
도 10a 및 도 10b는 각각 본 발명에 따른 멀티 레이어 칩 인덕터의 시뮬레이션 장치 및 방법에 의해 얻어진 멀티 레이어 칩 인덕터의 등가모델에 대해 S11 및 S12의 크기와 위상을 측정한 결과를 도시한 도면이다.

Claims (5)

  1. 멀티 레이어 칩 인덕터의 회로 파라미터를 입력받는 입력부;
    상기 회로 파라미터를 기초로 다음의 수학식에 의해 상기 멀티 레이어 칩 인덕터에 대한 레이어 임피던스를 산출하는 레이어 임피던스 산출부;
    상기 산출된 레이어 임피던스에 상기 멀티 레이어 칩 인덕터의 양단에 연결된 인덕터들의 임피던스의 합산값인 말단 임피던스를 합산하여 상기 멀티 레이어 칩 인덕터의 임피던스를 산출하는 임피던스 산출부; 및
    상기 멀티 레이어 칩 인덕터의 임피던스에 대응하는 등가회로를 생성하는 등가모델 생성부;를 포함하는 것을 특징으로 하는 멀티 레이어 칩 인덕터의 시뮬레이션 장치:
    Figure 112008053346351-pat00024
    여기서 N은 양의 정수이고,
    Figure 112008053346351-pat00025
    이며, CP2는 이차 커플링 커패시턴스이다.
  2. 멀티 레이어 칩 인덕터의 회로 파라미터를 입력받는 단계;
    상기 회로 파라미터를 기초로 다음의 수학식에 의해 상기 멀티 레이어 칩 인덕터에 대한 레이어 임피던스를 산출하는 단계;
    상기 산출된 레이어 임피던스에 상기 멀티 레이어 칩 인덕터의 양단에 연결된 인덕터들의 임피던스인 말단 임피던스를 합산하여 상기 멀티 레이어 칩 인덕터의 임피던스를 산출하는 단계; 및
    상기 멀티 레이어 칩 인덕터의 임피던스에 대응하는 등가회로를 생성하는 단계;를 포함하는 것을 특징으로 하는 멀티 레이어 칩 인덕터의 시뮬레이션 방법:
    Figure 112008053346351-pat00026
    여기서 N은 양의 정수이고,
    Figure 112008053346351-pat00027
    이며, CP2는 이차 커플링 커패시턴스이다.
  3. 제 2항에 있어서,
    상기 등가회로는,
    특정 주파수에서 자기 공진 주파수 특성을 나타내는 기생 커패시턴스;
    쿼리티 팩터에 영향을 주는 인덕터 손실;
    인덕터 내부 앤드 단에 있는 인덕턴스; 및
    기판에 실장하였을 경우 상기 멀티 레이어 칩 인덕터와 그라운드 사이에서 생기는 기생 커패시턴스;를 포함하는 것을 특징으로 하는 멀티 레이어 칩 인덕터의 시뮬레이션 방법.
  4. 제 2항에 있어서,
    상기 등가회로는 다음의 수학식으로 표현되는 것을 특징으로 하는 멀티 레이어 칩 인덕터의 시뮬레이션 방법:
    Figure 112008053346351-pat00028
    여기서, Ztot(ω)는 상기 멀티 레이어 칩 인덕터의 전체 임피던스, LS는 상기 멀티 레이어 칩 인덕터의 말단 임피던스, L은 상기 멀티 레이어 칩 인덕터의 제1레이어에 존재하는 인덕터의 임피던스와 상기 멀티 레이어 칩 인덕터의 차수를 곱한 값, R은 상기 멀티 레이어 칩 인덕터의 제1레이어에 존재하는 저항의 저항값과 상기 멀티 레이어 칩 인덕터의 차수를 곱한 값, 그리고, CP는 상기 멀티 레이어 칩 인덕터의 1차 커플링 커패시턴스를 상기 멀티 레이어 칩 인덕터의 차수로 나눈 값과 상기 멀티 레이어 칩 인덕터의 2차 커플링 커패시턴스를 합산한 값이다.
  5. 제 2항 내지 제 4항 중 어느 한 항에 기재된 멀티 레이어 칩 인덕터의 시뮬레이션 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
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