JP2010009179A - 半導体装置もしくはプリント配線基板の設計方法および設計支援システム - Google Patents

Abstract

【課題】半導体チップや半導体パッケージをプリント配線基板などへ実装したときに生じる寄生素子を適切に表現した半導体装置モデルを用いた半導体装置もしくはプリント配線基板の設計方法および設計支援システムを提供する。
【解決手段】半導体装置がプリント配線基板に実装された状態において、半導体パッケージおよびプリント配線基板の電源配線、グランド配線、信号配線を調整対象系とする半導体装置もしくはプリント配線基板の設計方法であって、半導体装置とプリント配線基板との間に生じる寄生素子を補正するための補正回路モデル１１３を抽出するステップと、補正回路モデル１１３を挿入した半導体装置モデル１１６を作成するステップと、調整対象系インピーダンスモデルと半導体装置モデル１１６とに基づいて調整対象値を算出するステップと、調整対象値と制約値とを比較して調整対象系に対する設計指針を決定するステップとを有する。
【選択図】図１

Description

本発明は、半導体装置もしくはプリント配線基板の設計方法、および当該設計方法に従った設計を支援する設計支援システムに関し、特に、実装時に生じる寄生素子を適切に表現する半導体装置モデルを用いた半導体装置もしくはプリント配線基板の設計方法、および設計支援システムに適用して有効な技術に関するものである。

半導体チップを含む装置、例えば半導体パッケージや半導体パッケージを搭載したプリント配線基板、さらにはプリント配線基板を含む装置の設計を行う場合、半導体チップの電源パッドおよび／またはグランドパッドにおける電圧変動を許容値以下とする必要がある。そのため、その設計の適否を判断するため、上記半導体チップの電源パッドおよび／またはグランドパッドにおける電圧変動の解析が行われている。

従来、半導体チップの電源パッドおよび／またはグランドパッドにおける電圧変動の解析として、一般的には、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）モデルを用いた過渡解析が行われていた。かかる解析の場合、例えば特開２００４−５４５２２号公報（特許文献１）などに記載されているように、電圧変動が許容値を超えていた時には、例えば半導体パッケージやプリント配線基板のレイアウト修正などを行い、再度過渡解析を実行して電圧変動が許容値以下になったか否かを判断するといったことが繰り返し行われる。

しかしながら、かかる過渡解析（時間領域における解析）では、レイアウト修正のたびに解析を行うため、計算量が大きくなると設計期間の長期化を避けることができない。これに対して、最近では、例えば特開２００５−１９６４０６号公報（特許文献２）などに記載されているように、時間領域（過渡解析）ではなく周波数領域における解析を導入しようという試みも提案されている。

また、かかる時間領域もしくは周波数領域における解析に対して、従来のＳＰＩＣＥモデルとは違った様々なモデルが提案されており、例えば非特許文献１には、当該半導体チップを搭載する基板に対する浮遊容量を考慮した半導体モデルが提案されている。さらに、例えば特開２００６−３４４１１１号公報（特許文献３）には、半導体チップとキャリア基板（パッケージ）間の寄生素子を評価する方法についても提案されている。さらに、特開２００７−４１８６７号公報（特許文献４）には、当該半導体チップを搭載する半導体パッケージ内で発生する信号電流経路と帰路電流経路の未結合電流によって生じるインダクタンス成分を解析するシステムも提案されている。
特開２００４−５４５２２号公報 特開２００５−１９６４０６号公報 特開２００６−３４４１１１号公報 特開２００７−４１８６７号公報 五百旗頭健吾、他４名，「寄生インピーダンスのＥＭＣマクロモデルＬＥＣＣＳ−ｃｏｒｅに対する影響」，２００７年３月，第２１回エレクトロニクス実装学会講演大会１５Ｂ−０２

特許文献２に記載された技術は、半導体チップ上のレイアウトを主たる対象としているものであり、既に設計されてしまった半導体チップを含んで構成される装置の設計に適用するのは困難である。既に設計されてしまった半導体チップを含む装置、例えば、半導体パッケージや半導体パッケージをプリント配線基板上に搭載して構成される装置に対する設計において、電圧変動解析の結果を反映させて設計変更が可能なパラメータは、半導体チップ以外の部分、具体的にはパッケージ配線やプリント配線基板レイアウトなどであり、これらパラメータが設計変更を要するものであるか否かを精度良く判断するためには、半導体チップや半導体パッケージなどを適切にモデル化する必要がある。

例えば、一方が入力回路として動作し、他方が出力回路として動作する２つの半導体チップにおいて、出力回路の電源パッドおよび／またはグランドパッドに生じる電圧変動を求める場合、半導体チップ、半導体チップを搭載する半導体パッケージおよびプリント配線基板のそれぞれをモデル化して解析を行う。しかし、従来の半導体チップ、半導体パッケージおよびプリント配線基板は個別にモデル化されており、単体の電気特性のみ表現されている。そのため、半導体チップと半導体パッケージとの間や、半導体チップおよび／または半導体パッケージとプリント配線基板との間で発生する寄生素子をモデル化していないため、最終的にプリント配線基板へ実装した時の電源パッドおよび／またはグランドパッドにおける電圧変動の解析精度を落とす要因となっていた。

上記課題を解決するために、上述の従来技術のような様々な技術が提案されている。しかし、非特許文献１に記載された技術では、半導体チップとそれを搭載する基板との間、および半導体パッケージとプリント配線基板との間で発生する寄生容量についてのみ言及されている。同様に、特許文献３に記載された技術では、半導体チップと半導体パッケージとの間の浮遊容量についてのみ言及されている。また、特許文献４に記載された技術では、未結合電流による寄生インダクタンスの増分について、半導体パッケージ内でのものについてのみ言及されている。

そこで、本発明の目的は、半導体チップや半導体パッケージをプリント配線基板などへ実装したときに生じる寄生素子（寄生容量や寄生インダクタンス、相互インダクタンスなど）を適切に表現した精度の高いモデルおよび当該モデルの抽出法を提案するとともに、当該モデルを用いた半導体装置もしくはプリント配線基板の設計方法、および当該設計方法に従った設計支援システムを提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。

本発明の代表的な実施の形態による半導体装置もしくはプリント配線基板の設計方法および設計支援システムは、半導体チップと半導体パッケージとで構成される半導体装置がプリント配線基板に実装された状態において、前記半導体チップが接続された前記半導体パッケージの電源配線、グランド配線、信号配線および前記半導体装置が接続された前記プリント配線基板の電源配線、グランド配線、信号配線のうち少なくとも１つ以上の部位を調整対象系とするものである。

この半導体装置もしくはプリント配線基板の設計方法および設計支援システムは、前記半導体装置が前記プリント配線基板に実装された状態において、前記半導体装置と前記プリント配線基板との間に生じる寄生素子によって変化する電気特性パラメータを補正するための補正回路モデルを抽出するステップと、前記半導体装置が前記プリント配線基板に実装された状態に、抽出された前記補正回路モデルを挿入したものを周波数領域で表現した半導体装置モデルを作成するステップと、前記調整対象系を周波数領域で表現した調整対象系インピーダンスモデルと、前記半導体装置モデルとに基づいて、前記調整対象系についての調整対象値を算出するステップと、算出された前記調整対象値と、周波数領域においてあらかじめ定められた制約値とを比較して、比較結果に基づいて前記調整対象系に対する設計指針を決定するステップとを実行することを特徴とするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明の代表的な実施の形態によれば、半導体チップや半導体パッケージをプリント配線基板などへ実装したときに生じる寄生素子を補正パラメータとして挿入した精度の高い半導体装置モデルを用いることによって、パワー・インテグリティやシグナル・インテグリティおよび不要電磁波障害（ＥＭＩ：Electro-Magnetic Interference）に対して精度の良い解析を行い、半導体装置の設計において設計変更の判断等を精度良く行うことが可能となる。

以下、本発明の一実施の形態である半導体装置もしくはプリント配線基板の設計支援システムについて図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一の符号を付し、その繰り返しの説明は省略する。

半導体チップもしくは半導体チップを搭載した半導体パッケージによって構成される半導体装置をプリント配線基板へ実装する際に発生する寄生素子として、例えば、半導体チップ／半導体パッケージとプリント配線基板との間で発生する寄生容量、および、半導体パッケージとプリント配線基板との間で生じる相互インダクタンスもしくは寄生インダクタンスがある。

半導体チップ／半導体パッケージとプリント配線基板との間で生じる寄生容量としては、例えば、半導体チップ／半導体パッケージの電源配線もしくはグランド（ＧＮＤ）配線とプリント配線基板のＧＮＤ配線との間に生じる寄生容量がある。この寄生容量に気付かずに解析した場合、当該寄生容量によって発生する電流経路を見落とすことになり、解析精度の劣化が生じる。

また、半導体パッケージとプリント配線基板との間で生じる相互インダクタンスもしくは寄生インダクタンスとしては、例えば、半導体パッケージの電源配線とプリント配線基板のＧＮＤ配線とによって生じる相互インダクタンスや、半導体パッケージ／プリント配線基板の信号配線において信号電流と帰路電流との間の未結合成分によって生じる寄生インダクタンスがある。これら相互／寄生インダクタンスに気付かずに解析した場合、実効的なインダクタンスを誤って見積もることになるため、電源電圧変動や信号波形の解析精度の劣化が生じる。

そこで、以下ではまず、半導体チップを含む半導体装置において、プリント配線基板に実装した状態の電気特性パラメータの変化を補正した半導体装置モデルについて説明する。

＜半導体装置モデル＞
図２は、本実施の形態の半導体装置もしくはプリント配線基板の設計支援システムで用いる、半導体装置をプリント配線基板に実装した状態を補正した半導体装置モデルの例を示す構造図である。図２では、半導体装置における入出力回路として機能している部分について説明する。

図２において、半導体装置モデル１１６は、半導体装置単体モデル１１５と、基板実装状態の電気特性パラメータの変化を補正する１０個の補正回路モデル１１３（１１３−１〜１１３−１０）とで構成される。通常、半導体装置単体モデル１１５の入出力回路として機能するブロックは、ＰＭＯＳ２０１とＮＭＯＳ２０２とで構成される入力もしくは出力バッファと、チップ内部電源回路網２０３とを持つ半導体チップと、半導体パッケージの電源配線（Ｚ_{ｐｋｇ＿ｖ}）２０４と、ＧＮＤ配線（Ｚ_{ｐｋｇ＿ｇ}）２０５と、信号配線（Ｚ_{ｐｋｇ＿ｓ}）２０６とで構成される。

ここで、図１５に、一般的な半導体装置の電源−ＧＮＤ間インピーダンスを半導体装置単体で測定した場合と、任意のプリント配線基板に実装した状態で測定した場合との比較図を示す。図１５において、同一の半導体装置の同一の電源−ＧＮＤ間インピーダンスを測定したにも関わらず結果に相違が発生している。これは、半導体装置の電気特性パラメータが半導体装置単体の場合とプリント配線基板に実装した場合とで変化していることを明白に表している。図１５から、半導体装置単体とプリント配線基板実装時の給電系（電源−ＧＮＤ間）インピーダンスにおいて差異がある領域として、図１５中の（１）〜（３）に示される３つの領域が挙げられる。
（１）容量性領域：半導体チップもしくは半導体パッケージの電源／ＧＮＤ配線と、プリント配線基板の電源／ＧＮＤ配線との間で発生する浮遊容量分による実効容量の変化。
（２）誘導性領域：半導体パッケージの電源／ＧＮＤ配線と、プリント配線基板の電源／ＧＮＤ配線との間の電気的・磁気的結合による実効インダクタンスの変化。
（３）共振領域：上記（１）、（２）の領域における半導体チップもしくは半導体パッケージとプリント配線基板との間で生じる寄生パラメータによる共振特性。

これらの差異を考慮しない状態での半導体装置単体の電気特性モデル（等価回路）によって基板実装状態の電気特性を解析した場合、大きな誤差が発生する要因となる。

そこで、本実施の形態では、上述したような半導体装置の電源−ＧＮＤ間において基板実装時に発生する電気特性パラメータの変化を補正する回路モデルとして、図２に示す次の５つの補正回路モデル１１３を提案する。１つ目は、チップ−パッケージ／基板電源配線間補正回路モデル（Ｚ_{ｄｐ＿ｔｕ＿ｖ}）１１３−１であり、半導体チップの電源配線と、半導体パッケージもしくはプリント配線基板の電源配線との間で生じる寄生素子（例えば、寄生容量や相互インダクタンス）を補正する回路モデルである。

２つ目は、チップ−パッケージ／基板ＧＮＤ配線間補正回路モデル（Ｚ_{ｄｐ＿ｔｕ＿ｇ}）１１３−２であり、同様に、半導体チップのＧＮＤ配線と、半導体パッケージもしくはプリント配線基板のＧＮＤ配線との間で生じる寄生素子を補正する回路モデルである。３つ目は、パッケージ−基板間給電系補正回路モデル（Ｚ_{ｐｐ＿ｔｕ＿ｖｇ}）１１３−３であり、半導体パッケージと、プリント配線基板との間の給電系（電源、ＧＮＤ配線）で生じる寄生素子を補正する回路モデルである。

また、４つ目は、パッケージ−基板電源配線間補正回路モデル（Ｚ_{ｐｐ＿ｔｕ＿ｖ}）１１３−４であり、半導体パッケージの電源配線とプリント配線基板の電源配線との間で生じる寄生素子（例えば、寄生インダクタンス）を補正する回路モデルである。５つ目は、パッケージ−基板ＧＮＤ配線間補正回路モデル（Ｚ_{ｐｐ＿ｔｕ＿ｇ}）１１３−５であり、半導体パッケージのＧＮＤ配線とプリント配線基板のＧＮＤ配線との間で生じる寄生素子（例えば、寄生インダクタンス）を補正する回路モデルである。

これら補正回路モデル１１３の効果について図３を用いて説明する。図３（ａ）は、上記の補正パラメータを挿入せず、半導体装置単体モデル１１５で計算した電源−ＧＮＤ間インピーダンスと、半導体装置をプリント配線基板へ実装した状態の電源−ＧＮＤ間インピーダンスの測定値とを比較した例を示す図である。図３（ａ）から、半導体装置単体モデルでは基板実装状態の電源−ＧＮＤ間インピーダンスが適切に表現できていないことが分かる。図３（ａ）の例では、特に、半導体パッケージの電源／ＧＮＤ配線とプリント配線基板の電源／ＧＮＤ配線との磁気的結合が原因で、半導体パッケージの電源／ＧＮＤ配線の実効インダクタンスが小さくなっていることが想定される。

図３（ｂ）は、上述したチップ−パッケージ／基板電源配線間補正回路モデル（Ｚ_{ｄｐ＿ｔｕ＿ｖ}）１１３−１およびチップ−パッケージ／基板ＧＮＤ配線間補正回路モデル（Ｚ_{ｄｐ＿ｔｕ＿ｇ}）１１３−２を補正パラメータとして半導体装置単体モデル１１５に挿入して解析した結果を示す図である。図３（ｂ）では、補正パラメータを挿入して計算した結果が基板実装状態の測定値と良好に一致することが分かる。

以上より、上述した補正回路モデル１１３を挿入することによって、半導体装置をプリント配線基板に実装した状態を精度良く表現した半導体装置モデル１１６が提供できるということが示された。また、電源−ＧＮＤ間インピーダンス特性は、電源雑音（ＰＩ：パワー・インテグリティ）へも大きく寄与する電気特性パラメータであり、上述した補正回路モデル１１３を挿入した半導体装置モデル１１６を適用することにより電源雑音の解析精度向上も見込める。

次に、半導体装置をプリント配線基板へ実装したときの信号電流とＧＮＤ電流について考えてみる。図１６（ａ）は、半導体装置をプリント配線基板へ実装したときの信号電流とＧＮＤ電流の状態の一般的な例を示す斜視図であり、図１６（ｂ）は、図１６（ａ）の構成を上から見た上面図である。

半導体装置などを実装したプリント配線基板において、信号電流１６１１は、半導体チップから出力され、パッケージ信号配線およびパッケージ信号ボール１６０３を経由して信号配線１６０１に流れる。また、信号電流１６１１と対になる帰路電流であるＧＮＤ電流１６１２は、基板ＧＮＤ層１６０２からパッケージＧＮＤボール１６０４およびパッケージＧＮＤ配線を経由して半導体チップに戻ることとなる。

本来、通信とは信号電流１６１１とＧＮＤ電流１６１２のペアとして様々な情報を伝送するものである。そのため、プリント配線基板上の信号配線１６０１などにおける伝送線路モデル（マイクロストリップラインなど）は、信号電流１６１１とＧＮＤ電流１６１２が対となって流れているものとして構築されているモデルである。なお、上記の説明では、帰路電流が基板ＧＮＤ層１６０２に流れ込むことを想定しているが、図示しない基板電源層に帰路電流が流れ込む場合であっても同様である。

しかし、実際のプリント配線基板では、半導体パッケージのボール配置の都合により、半導体装置の近傍では信号電流１６１１とＧＮＤ電流１６１２を対として流すことが非常に困難であり、対になっていない（結合していない）信号電流が発生する。これが未結合電流（未結合インダクタ）１６１３である。通常、半導体装置を搭載したプリント配線基板の信号特性解析を行う場合、信号配線１６０１については理想的もしくは損失を持った伝送線路モデルとし、半導体装置については半導体装置単体でのモデルのみ用いるため、この未結合電流１６１３による電気特性の変化を考慮することができず、解析精度を劣化させる要因となる。

そこで、本実施の形態の半導体装置モデル１１６では、半導体装置をプリント配線基板に実装した状態における信号解析の精度を向上させるため、さらに次の５つの補正回路モデル１１３を提案する。図２において、未結合電流に対する電源補正回路モデル（Ｚ_{ｕｃｖ＿ｔｕ}）１１３−６、未結合電流に対する信号補正回路モデル（Ｚ_{ｕｃｓ＿ｔｕ}）１１３−７、未結合電流に対するＧＮＤ補正回路モデル（Ｚ_{ｕｃｇ＿ｔｕ}）１１３−８は、上述した信号電流と帰路電流の未結合成分によって半導体パッケージおよび／またはプリント配線基板の電源配線、信号配線、ＧＮＤ配線にそれぞれ発生する寄生素子（寄生インダクタンスなど）を補正する回路モデルである。

また、パッケージ信号配線−基板電源配線間補正回路モデル（Ｚ_{ｐｐ＿ｔｕ＿ｓｖ}）１１３−９と、パッケージ信号配線−基板ＧＮＤ配線間補正回路モデル（Ｚ_{ｐｐ＿ｔｕ＿ｓｇ}）１１３−１０は、半導体パッケージの信号配線とプリント配線基板の電源もしくはＧＮＤ配線との間で生じる寄生素子を補正する回路モデルである。

これら補正回路モデル１１３の効果について図４、図５を用いて説明する。図４は、未結合電流による影響を補正する補正回路モデル１１３による効果を検証するための回路の例を示すブロック図である。図４の回路は、出力回路の半導体装置単体モデル１１５と入力回路４００と信号配線４１０とを単純に接続したトポロジーである。このトポロジーにて、未結合電流に対する信号補正回路モデル（Ｚ_{ｕｃｓ＿ｔｕ}）１１３−７および未結合電流に対するＧＮＤ補正回路モデル（Ｚ_{ｕｃｇ＿ｔｕ}）１１３−８を挿入しない場合および挿入した場合でそれぞれ信号波形を解析した。なお、ここでは信号補正回路モデル（Ｚ_{ｕｃｓ＿ｔｕ}）１１３−７およびＧＮＤ補正回路モデル（Ｚ_{ｕｃｇ＿ｔｕ}）１１３−８は、それぞれ２ｎＨのインダクタとしている。

入力回路ピンで測定したアイパターンについて、未結合電流に対する補正回路モデル１１３を挿入しない場合のものを図５（ａ）に、未結合電流に対する補正回路モデル１１３を挿入した場合のものを図５（ｂ）に示している。図５（ａ）によれば、アイパターンが判定マスクと重なる部分がなく、マスクマージンが十分あると判断される。一方、図５（ｂ）では、未結合電流に対する補正回路モデル１１３を挿入することでアイパターンが閉じ、判定マスクと重なる部分が生じてマスクマージンが全く無いと判断される。もし図５（ａ）の条件に基づいて半導体装置を設計した場合、実際は未結合電流の影響によってマスクマージンが無い状態となるため、システムとして動作の不安定を引き起こす原因となる。以上より、未結合電流に対する影響を補正する補正回路モデル１１３を挿入する効果が大きいことが分かる。

以上に説明したように、図２に示す本実施の形態における代表的な基板実装状態の電気特性パラメータの変化を補正した半導体装置モデル１１６は、半導体装置単体モデル１１５と、給電系（電源−ＧＮＤ間）に挿入する補正回路モデル（１１３−１〜１１３−５）と、信号系に挿入する補正回路モデル（１１３−６〜１１３−１０）とで構成される。これらの補正回路モデル１１３は、給電系へ挿入するものや信号系へ挿入するものなど固有の特徴があるが、全て給電系および信号系の設計品質に大きく絡むパラメータである。

図６は、図２に示す半導体装置モデル１１６において、半導体装置の入出力回路の給電系に特化した基板実装状態を補正した半導体装置モデル１１６の例を示す構造図である。また、図７は、図２に示す半導体装置モデル１１６において、半導体装置の入出力回路の信号系に特化した基板実装状態を補正した半導体装置モデル１１６の例を示す構造図である。図７において、半導体装置７１０は、半導体装置モデル１１６が入出力を行う対象の他の半導体装置であり、半導体装置モデル１１６と基板電源線７０１、基板信号線７０２、基板ＧＮＤ線７０３によって接続されていることを表している。これら図６、図７に示す半導体装置モデル１１６を使い分けることで、状況に応じて給電系雑音の評価や信号系の信号品質の評価を個別に行うことができる。

また、図８は、図２に示す半導体装置モデル１１６において、半導体装置のコア回路の給電系に対する基板実装状態を補正した半導体装置モデル１１６の例を示す構造図である。図８の半導体装置モデル１１６では、内部コア回路８０１は基本的に外部と信号の入出力を行わないため、未結合電流による補正回路モデル（１１３−６〜１１３−１０）等は不要である。ただし、内部コア回路８０１の給電系へ入出力回路が接続されている場合もある。このように、出力回路を含めた内部コア回路８０１の半導体装置モデル１１６を構築する場合においては、未結合電流による補正回路モデル（１１３−６〜１１３−１０）を挿入してもよい。

なお、図２および図６〜図８に示す半導体装置モデル１１６において挿入されている補正回路モデル１１３は、各半導体装置モデル１１６の構成において図示されているもの全てを必要とするわけではなく、そのうちの一部の補正回路モデル１１３のみを選択的に挿入して補正を行うことも当然可能である。

これら補正回路モデル１１３は、半導体装置を搭載したプリント配線基板で測定した電気特性（電源−ＧＮＤ間インピーダンス、信号−ＧＮＤ間伝送特性など）と、解析（シミュレーション）または測定により得られた、もしくは半導体メーカーから得られた半導体装置単体モデル１１５の電気特性とから求めることができる。これら補正回路モデル１１３を抽出する方法の詳細については後述する。

また、これら補正回路モデル１１３については、実装されるプリント配線基板の条件（層構成、層厚、基板厚、基板層厚など）毎に補正回路モデル１１３を抽出してデータベース化しておくことで、プリント配線基板に応じて適切な補正回路モデル１１３を選択して挿入することにより最適な半導体装置モデル１１６を構築することも可能となる。このように、これら補正回路モデル１１３をデータベース化（ライブラリ化）することで、補正回路モデル１１３を挿入した半導体装置モデル１１６を用いた半導体装置もしくはプリント配線基板の設計方法の確立、さらには当該設計方法を実装した設計支援システムの構築が可能となる。以下では、半導体装置モデル１１６を用いた半導体装置もしくはプリント配線基板の設計方法および当該設計方法を実装した設計支援システムの詳細について説明する。

＜半導体装置もしくはプリント配線基板の設計方法および設計支援システム＞
以下では、上述した半導体パッケージ／プリント配線基板実装状態を適切に表現した半導体装置モデル１１６を用いた半導体装置もしくはプリント配線基板の設計方法、および当該設計方法を実装した設計支援システムについて説明する。なお、以下では、半導体パッケージやプリント配線基板などの電源／ＧＮＤ配線もしくは信号配線のように、設計を最適化する際に調整対象となる部位を調整対象系と記載する。また、調整対象系を周波数領域で表現したインピーダンスモデルを調整対象系インピーダンスモデル、調整対象系を時間領域で表現した集中／分布定数等価回路を調整対象系集中／分布定数等価回路と記載する。

図１は、本実施の形態の半導体装置もしくはプリント配線基板の設計方法における処理の流れの例を示すフロー図である。まず、調整対象系である半導体パッケージ／プリント配線基板に関する情報を調整対象系情報１１１として設定する（ステップＳ１０１）。ここで、半導体パッケージ／プリント配線基板に関する情報とは、例えば、
［半導体パッケージに関する情報］
−搭載チップ数・種類（１チップ／複数チップなど）
−チップ実装種類（ワイヤボンディング実装／フリップチップ実装など）
−パッケージ種類（ＢＧＡ（Ball Grid Array）品／リードフレーム品、基板材質など）
−パッケージ構造（基板層数、層構成など）
［プリント配線基板に関する情報］
−プリント配線基板構造（層数、層構成など）
−プリント配線基板種類（ビアの種類、基板材質など）
などの情報のことを指す。

次に、ステップＳ１０１にて設定された調整対象系情報１１１に基づいて、半導体装置のプリント配線基板への実装状態の電気特性変化を補正した半導体装置モデル１１６を作成する。この処理を行う半導体装置モデル作成フローについて以下に説明する。まず、ステップＳ１０１にて設定された調整対象系情報１１１および半導体チップ情報１１４に基づいて、補正回路ライブラリ１１２から補正回路モデル１１３を選択する（ステップＳ１０２）。

次に、選択された補正回路モデル１１３と、半導体チップ情報１１４から得られる半導体装置単体モデル１１５とに基づいて、基板実装状態の電気特性変化を補正した半導体装置モデル１１６、すなわち図２および図６〜図８に示される補正回路モデル１１３を挿入した半導体装置モデル１１６を作成する（ステップＳ１０３）。ここで、半導体チップ情報１１４とは半導体チップに関する情報であり、例えば、
−半導体チップの種類（メモリ、マイクロプロセッサなど）
−対象とする半導体チップ内回路（入出力回路、コア回路、電源系回路など）
などに関連する情報のことを指す。

最後に、上述の半導体装置モデル作成フローにて作成した、プリント配線基板に実装された状態の電気特性変化を補正した半導体装置モデル１１６に基づいて、プリント配線基板に実装された状態の半導体装置を含む装置の設計を行う。以下、この処理について説明する。まず、ステップＳ１０１にて設定された調整対象系情報１１１から、調整対象系等価回路網１１７を算出する（ステップＳ１０４）。ここで、調整対象系等価回路網１１７とは、例えば、調整対象系であるプリント配線基板の給電系もしくは信号系のインピーダンスモデルもしくは集中／分布定数等価回路のことを指す。

次に、ステップＳ１０４で得られた調整対象系等価回路網１１７と、ステップＳ１０３で得られた、基板実装状態の電気特性変化を補正した半導体装置モデル１１６とを接続して調整対象値を算出する（ステップＳ１０５）。ここで、調整対象値とは、電源／ＧＮＤ電圧変動スペクトラムもしくは電源／ＧＮＤ電圧変動波形および信号スペクトラムもしくは信号波形のことを指す。

図９〜図１１は、ステップＳ１０５にて調整対象値を算出する際の基板実装状態を補正した半導体装置モデル１１６の接続イメージを示した図である。ここで、図９および図１０は、出力回路を接続したときの接続イメージを示した図であり、基板実装状態を補正した半導体装置モデル１１６として図２もしくは図６、図７に示す半導体装置モデル１１６を接続すればよい。

また、図９と図１０では入力回路９００の表記方法が異なり、図９では静電気保護容量を電源／ＧＮＤ両側に挿入した入力回路９００、図１０では静電気保護容量をＧＮＤ側にのみ挿入した入力回路９００を用いている。信号電流に対する帰路電流が電源／ＧＮＤの両側へ流れるモデルが必要な場合は図９に示す入力回路９００を用い、信号電流に対する帰路電流がＧＮＤ側にしか流れない、すなわち電源が出力回路と入力回路とで分離されている場合は図１０に示す入力回路９００を用いればよい。

図１１は、図８に示すコア回路に対する基板実装状態を補正した半導体装置モデル１１６を接続したときの接続イメージを示した図である。上述のように、コア回路は基本的に外部と信号の入出力を行わないため信号配線等は不要である。

図９〜図１１に示す接続イメージ図の各閉回路から構築される閉回路方程式を解くことにより、電源／ＧＮＤ電圧変動スペクトラムもしくは信号スペクトラムを算出することができる。この時、各閉回路のインピーダンスの大小関係から、特に、短絡とみなせる箇所あるいは開放とみなせる箇所があるかどうかの情報を考慮して、解くべき閉回路方程式を簡略化してもよい。また、上記で求めた電源／ＧＮＤ電圧変動スペクトラムもしくは信号スペクトラムを逆フーリエ変換することで時間領域の情報である電源／ＧＮＤ電圧変動波形もしくは信号波形を算出してもよい。もしくは、図９〜図１１の回路図から単純にＳＰＩＣＥなどの回路解析ツールによる過渡解析を行うことで電源／ＧＮＤ電圧変動波形や信号波形を算出してもよい。

次に、ステップＳ１０５で算出した調整対象値に対する制約値を、動作周波数や負荷などの実装・動作条件からなる選択基礎情報１１８に基づいて制約値情報１１９から選択する（ステップＳ１０６）。制約値情報１１９はあらかじめ設定されており、電源／ＧＮＤ電圧変動スペクトラムおよび波形、もしくは信号スペクトラム／波形についての絶対的基準となる値や、動作実績のある半導体パッケージやプリント配線基板で解析もしくは測定した電源／ＧＮＤ電圧変動スペクトラムもしくは信号スペクトラム／波形から構成されていてもよい。

次に、ステップＳ１０５で算出した調整対象値と、ステップＳ１０６において選択された制約値とを比較し（ステップＳ１０７）、その比較結果に基づいて、半導体パッケージ／プリント配線基板の調整対象系に対する設計指針を決定する（ステップＳ１０８）。ここで、ステップＳ１０８で決定される設計指針としては、例えば、半導体パッケージもしくはプリント配線基板における、１）電源／ＧＮＤ配線インピーダンスの最適値、２）電源／ＧＮＤ配線の設計値（幅、長さ、厚さ）の最適値、３）電源／ＧＮＤ配線の設計値の良否判定結果、４）電源／ＧＮＤ配線長に対する最適配線幅、５）電源／ＧＮＤ配線幅に対する最適配線長、６）信号配線の設計値（幅、長さ、厚さ）の最適値、７）信号配線の設計値の良否判定結果、８）半導体パッケージ／プリント配線基板の層数・層構成の最適値などが挙げられる。

また、ステップＳ１０８にて設計指針を決定した後、決定された設計指針に従って調整対象系情報１１１に変更を加え（ステップＳ１０９）、その後、変更された調整対象系情報１１１に基づいて、再度ステップＳ１０２〜ステップＳ１０３による半導体装置モデル１１６の作成と、ステップＳ１０４による調整対象系等価回路網１１７の算出を行い、これらの組み合わせに基づいてステップＳ１０５以降の処理を自動的に繰り返すようにしてもよい。また、この繰り返し処理の中で設計指針における最適値を求めてもよい。なお、ステップＳ１０９での調整対象系情報１１１の変更によって、ステップＳ１０２における補正回路モデル１１３選択の前提条件が大きく変わらない場合は、これ以降の繰り返し処理においてステップＳ１０２〜ステップＳ１０３の半導体装置モデル作成フローを省略してもよい。

なお、以上に説明した半導体装置もしくはプリント配線基板の設計方法は、その少なくとも一部をプログラム化することにより、設計支援用プログラムおよび設計支援システムとして具現化できる。図１２は、本実施の形態の半導体装置もしくはプリント配線基板の設計支援システムのハードウェア構成例を示す図である。本実施の形態の設計支援システムは、例えば、コンピュータシステムによって実現され、演算部１２１０、主記憶部１２２０、補助記憶部１２３０、入力部１２４０、出力部１２５０を有する構成となっている。

演算部１２１０は、ＣＰＵなどの演算装置で構成される。主記憶部１２２０は、例えば、ＤＲＡＭなどのメモリ装置で構成され、補助記憶部１２３０は、例えば、ＨＤＤやＣＤ−ＲＯＭなどの記憶媒体で構成される。また、入力部１２４０は、例えば、キーボードやマウスなどの入力装置で構成され、出力部１２５０は、例えば、ＣＲＴや液晶ディスプレイなどの表示装置やプリンタなどの印刷装置で構成される。

図１２に示す設計支援システムの構成において、例えば、上述した半導体装置もしくはプリント配線基板の設計方法の少なくとも一部を実装する設計支援用プログラムは補助記憶部１２３０に格納されており、主記憶部１２２０上に展開され、演算部１２１０によって実行される。演算部１２１０が当該プログラムを実行することにより、図１２に示す設計支援システムは、上述した半導体装置もしくはプリント配線基板の設計方法の少なくとも一部を具現化する半導体装置もしくはプリント配線基板の設計支援システムとして機能する。

また、主記憶部１２２０上には、演算部１２１０が当該プログラムを実行している間に生成したデータや、補助記憶部１２３０から読み出され演算部１２１０により利用されるデータなども一時的に記憶される。補助記憶部１２３０には、図１のフローにおける各種情報（１１１〜１１９）が格納されていてもよい。また、上述した半導体装置もしくはプリント配線基板の設計方法をプログラム上に実装して設計支援システムを構築する場合、例えば、図１のステップＳ１０８における調整対象値と制約値との比較結果に基づいて決定された設計指針を、出力部１２５０に出力して提示するステップを備えていてもよい。

なお、一般にコンピュータシステム上で本実施の形態の設計支援システムのようなシステムを実現する場合、図１２の構成例のように主記憶部１２２０と補助記憶部１２３０とを分ける構成が主として採用されるが、両者をまとめて記憶部として取り扱ってもよい。また、図１２の構成以外に、例えば、ネットワークインタフェースを有し、ファイルサーバやデータベースサーバ等の他のコンピュータシステムの記憶部にアクセス可能としたり、入出力部を有するクライアント端末からのアクセスにより、上述した半導体装置もしくはプリント配線基板の設計方法の少なくとも一部を実行して実行結果をクライアント端末に応答したりするような構成であってもよい。

＜基板実装状態を補正する補正回路モデルの抽出方法＞
以下に、上述した基板実装状態を補正する補正回路モデル１１３の抽出方法について説明する。補正回路モデル１１３は、半導体装置を搭載したプリント配線基板で測定した電気特性（電源−ＧＮＤ間インピーダンス、信号−ＧＮＤ間伝送特性など）と、解析（シミュレーション）または測定により得られた、もしくは半導体メーカーから得られた半導体装置単体モデル１１５の電気特性とから求めることができる。

また、これら補正回路モデル１１３について、実装されるプリント配線基板の条件（層構成、層厚、基板厚、基板層厚など）毎に補正回路モデル１１３を抽出してデータベース化しておくことで、プリント配線基板に応じて適切な補正回路モデル１１３を選択して挿入することにより最適な半導体装置モデル１１６を構築することも可能となる。

図１３は、基板実装状態を補正する補正回路モデル１１３を抽出する処理の流れの例を示すフローチャートである。まず、半導体装置単体モデル１１５の給電系インピーダンス特性を取得する（ステップＳ１３０１）。ここで、半導体装置単体モデル１１５の給電系インピーダンス特性は、実際の測定で得た値を用いてもよいし、シミュレーションで得た値や、半導体ベンダーより入手した値を用いてもよい。なお、ここでの半導体装置単体モデル１１５は、例えば、図１４に示すようなＲＬＣなどの線形素子で表された回路ブロックを指す。

次に、基板実装状態における半導体装置の給電系インピーダンス特性を取得する（ステップＳ１３０２）。ここで、基板実装状態における半導体装置の給電系インピーダンス特性は、対象となる製品のプリント配線基板もしくは標準（テスト）プリント配線基板へ実装した半導体装置の給電系インピーダンスを実際に測定して得る。もしくは、半導体チップダイ、パッケージおよびプリント配線基板間の相互結合を解析できる電磁界解析ソフトウェア等を用いて算出してもよい。

ここで、補正回路モデル１１３のライブラリを構築する（データベース化する）場合は、半導体装置がプリント配線基板へ実装されるときに想定される実装条件を模擬しておけばよい。例えば、複数種類の標準（テスト）プリント配線基板を作成しておき、それぞれのプリント配線基板に半導体装置を実装した状態で給電系インピーダンスを測定する。プリント配線基板の種類については、例えば、
［プリント配線基板に関する情報］
−プリント配線基板構造（層数、層構成など）
−プリント配線基板種類（ビアの種類、基板材質など）
のような情報に基づいて分類することが考えられる。

次に、ステップＳ１３０１およびステップＳ１３０２で入手した給電系インピーダンス特性の差分を抽出する（ステップＳ１３０３）。ここで、両者の差分を抽出する領域は、前述した図１５に示される半導体装置単体モデル１１５の給電系インピーダンス特性と基板実装状態における半導体装置の給電系インピーダンス特性との比較図において、２つのインピーダンス特性間で差異が認められる、（１）容量性領域、（２）誘導性領域、（３）共振領域、の３つの領域を対象とすることができる。なお、本実施の形態では図１５に示すように各領域が（１）→（２）→（３）と順次現れるインピーダンス特性を例に説明しているが、各領域が順不同で現れるインピーダンス特性においても当該抽出方法を適用することができる。

ここで、容量性領域とは、インピーダンス特性の絶対値が右肩下がりとなり、かつ位相が負の値（−５０°〜−９０°付近）となる領域を指し、誘導性領域とは、インピーダンス特性の絶対値が右肩上がりとなり、かつ位相が正の値（＋５０°〜＋９０°付近）となる領域を指すものとする。また、共振領域とは、インピーダンス特性の絶対値が極小値付近となり、かつ位相が０℃付近（０°±２０°付近）となる領域のことを指すものとする。

ステップＳ１３０３で抽出したインピーダンス特性の差分から、補正回路のパラメータを算出する。容量性領域では、任意の角周波数ωにおけるアドミタンス差分Ｙ_ｄｉｆｆから、以下の式により差分容量Ｃ_ｄｉｆｆを算出する（ステップＳ１３０４−１）。

ここで、角周波数ωは、周波数をｆとするとω＝２πｆで表される。また、アドミタンス差分Ｙ_ｄｉｆｆは、半導体装置単体モデル１１５の給電系インピーダンスの逆数と、基板実装状態における半導体装置の給電系インピーダンスの逆数との差である。

この差分容量Ｃ_ｄｉｆｆを補正する回路を、半導体装置単体モデル１１５に対して差分補正容量として挿入する（ステップＳ１３０５−１）。この差分補正容量は、例えば、チップ−パッケージ／基板電源配線間補正回路モデル（Ｚ_{ｄｐ＿ｔｕ＿ｖ}）１１３−１、チップ−パッケージ／基板ＧＮＤ配線間補正回路モデル（Ｚ_{ｄｐ＿ｔｕ＿ｇ}）１１３−２や、パッケージ−基板間給電系補正回路モデル（Ｚ_{ｐｐ＿ｔｕ＿ｖｇ}）１１３−３として、半導体装置単体モデル１１５のチップ電源／ＧＮＤパッドとパッケージ電源／ＧＮＤピンとの間などに挿入する。

同様に、誘導性領域では、任意の角周波数ωにおけるインピーダンス差分Ｚ_ｄｉｆｆから、以下の式により差分インダクタンスＬ_ｄｉｆｆを算出する（ステップＳ１３０４−２）。

ここで、インピーダンス差分Ｚ_ｄｉｆｆは、半導体装置単体モデル１１５の給電系インピーダンスと基板実装状態における半導体装置の給電系インピーダンスとの差である。

この差分インダクタンスＬ_ｄｉｆｆを補正する回路を、半導体装置単体モデル１１５に対して差分補正インダクタとして挿入する（ステップＳ１３０５−２）。この差分補正インダクタは、例えば、半導体装置単体モデル１１５のインダクタンスを増やす必要がある場合は、パッケージ−基板電源配線間補正回路モデル（Ｚ_{ｐｐ＿ｔｕ＿ｖ}）１１３−４や、パッケージ−基板ＧＮＤ配線間補正回路モデル（Ｚ_{ｐｐ＿ｔｕ＿ｇ}）１１３−５として、パッケージ電源／ＧＮＤ配線部分に直列に挿入してもよい。

また、半導体装置単体モデル１１５のインダクタンスを減らす必要がある場合は、チップ−パッケージ／基板電源配線間補正回路モデル（Ｚ_{ｄｐ＿ｔｕ＿ｖ}）１１３−１や、チップ−パッケージ／基板ＧＮＤ配線間補正回路モデル（Ｚ_{ｄｐ＿ｔｕ＿ｇ}）１１３−２としてパッケージ電源／ＧＮＤ配線部分に並列に挿入してもよい。また、インダクタンスを減らす必要がある場合は、パッケージ−基板間給電系補正回路モデル（Ｚ_{ｐｐ＿ｔｕ＿ｖｇ}）１１３−３としてプリント配線基板の電源配線とＧＮＤ配線との間に相互インダクタを挿入してもよい。

最後に、共振領域では、プリント配線基板へ実装することによって新たに発生する共振を引き起こす回路パラメータを抽出する。この共振領域での共振周波数ｆ_０および、以下の式で表されるＲＬＣ直列共振回路の共振周波数の式から、共振領域での容量もしくはインダクタンスの値を算出する（ステップＳ１３０４−３）。

ここで、容量もしくはインダクタンスのどちらかを一意に決める必要がある。本実施の形態の例では、共振周波数以降に誘導性領域が再び現れており、この領域で算出したインダクタンスから共振領域の容量を算出した。

この共振領域を表現する共振回路を、半導体装置単体モデル１１５に対して共振特性補正回路として挿入する（ステップＳ１３０５−３）。この共振特性補正回路は、チップ−パッケージ／基板電源配線間補正回路モデル（Ｚ_{ｄｐ＿ｔｕ＿ｖ}）１１３−１、チップ−パッケージ／基板ＧＮＤ配線間補正回路モデル（Ｚ_{ｄｐ＿ｔｕ＿ｇ}）１１３−２、パッケージ−基板電源配線間補正回路モデル（Ｚ_{ｐｐ＿ｔｕ＿ｖ}）１１３−４や、パッケージ−基板ＧＮＤ配線間補正回路モデル（Ｚ_{ｐｐ＿ｔｕ＿ｇ}）１１３−５として、チップ電源／ＧＮＤパッドとパッケージ電源／ＧＮＤピンとの間にＲＬＣ直列回路を挿入して実現してもよいし、パッケージ−基板間給電系補正回路モデル（Ｚ_{ｐｐ＿ｔｕ＿ｖｇ}）１１３−３として、パッケージ電源ピンとＧＮＤピンとの間に並列にＲＬＣ直列回路を挿入してもよい。

なお、本実施の形態では、（１）容量性領域、（２）誘導性領域、（３）共振領域の全ての領域で補正回路モデル１１３を抽出するフローとなっているが、必ずしも全ての領域で補正回路モデル１１３を抽出する必要はない。例えば、容量性領域においてのみインピーダンス特性に差異が見られる場合は、ステップＳ１３０４−２、１３０４−３およびステップ１３０５−２、１３０５−３は実行しなくてもよい。

次に、ステップ１３０５において抽出した補正回路モデル１１３を挿入した半導体装置モデル１１６の給電系インピーダンス特性を計算し、この給電系インピーダンス特性の絶対値と、基板実装状態における半導体装置の給電系インピーダンス特性の絶対値との差分を計算する（ステップＳ１３０６）。次に、ステップ１３０６で得られた差分が所望の誤差以下であるか否かを判定し（ステップＳ１３０７）、所望の誤差以下であれば、基板実装状態を補正する補正回路モデル１１３の抽出が完了となる（ステップＳ１３０８）。

ステップＳ１３０６で得られた差分が所望の誤差より大きい場合は、補正回路モデル１１３のパラメータ値を変更してインピーダンス特性を再計算する（ステップＳ１３０９）。以降は、補正回路モデル１１３を挿入した半導体装置モデル１１６の給電系インピーダンスの絶対値と、基板実装状態における半導体装置の給電系インピーダンス絶対値との差分が所望の誤差以下となるまで、ステップＳ１３０６→Ｓ１３０７→Ｓ１３０９→Ｓ１３０６の一連の処理を繰り返す。ここで、ステップＳ１３０７での判定基準である所望の誤差は、例えば、１ｄＢ以下あるいは±３ｄＢ以下や±５％以下など、解析精度に応じて決めることができる。

以上、給電系インピーダンスを例として、本実施の形態における基板実装状態を補正する補正回路モデル（１１３−１〜１１３−５）を抽出する方法について説明したが、未結合電流に対する影響を補正する補正回路モデル（１１３−６〜１１３−１０）の抽出についても、同様の方法により、給電系インピーダンスを信号系インピーダンスに置き換えて実行することで可能である。

なお、本実施の形態では、図１３に示すフローによって得られた補正回路モデル１１３をデータベース化して、補正回路ライブラリ１１２を構築することを想定しているが、図１３に示すフローを図１の半導体装置もしくはプリント配線基板の設計方法におけるステップＳ１０２およびステップＳ１０３とし、図１３に示すフローの処理の結果得られた、補正回路モデル１１３が挿入された半導体装置モデル１１６を、ステップＳ１０３での処理結果として得られる半導体装置モデル１１６として用いるようにしてもよい。

以上に説明したように、本実施の形態の半導体装置もしくはプリント配線基板の設計方法および設計支援システムによれば、半導体パッケージ／プリント配線基板での実装状態の電気特性変化を精度良く補正した半導体装置モデル１１６を用いて、半導体装置の設計の最適化を行うことができる。また、いったん基板実装状態の電気特性変化を補正した半導体装置モデル１１６を作成すれば、調整対象系から得られる調整対象系等価回路網１１７と接続することで調整対象値を算出することができるため、例えば、プリント配線基板の電源配線長を調整するなどして設計変更した場合でも、再チェックを簡易にかつ短時間で行うことができる。

また、本実施の形態において提案した、補正回路モデル１１３を挿入した半導体装置モデル１１６によれば、半導体装置単体の解析モデルでは表現できなかった基板実装時に生じる寄生素子を補正パラメータとして挿入することにより、半導体装置を基板に実装した状態を精度良く表現し、また、解析対象や用途に応じて適宜組み合わせて用いることができる半導体装置モデルが提供される。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、本実施の形態においては、半導体パッケージおよびプリント配線基板を含めた装置を設計対象とした例について説明したが、本発明の概念は、例えば、半導体パッケージ単体の設計にも適用できる。その場合、基板実装状態の電気特性を補正する補正回路モデル１１３は、半導体チップおよび半導体パッケージに起因する部分のみ用いればよい。また、半導体パッケージについても、様々なパッケージ構造、例えば、ＳｉＰ（System in a Package）、ＰｏＰ（Package on Package）、ＰｉＰ（Package in Package）などに対して適用可能である。

また、本実施の形態では、半導体装置モデル１１６と調整対象系等価回路網１１７が一対の形態である場合について説明したが、本発明の概念は、半導体装置モデル１１６と調整対象系等価回路網１１７とが複数接続される場合についても同様に適用可能である。また、本実施の形態では、出力回路の半導体装置単体モデル１１５を対象として説明したが、本発明の概念は、入力回路の半導体装置単体モデル１１５に対しても同様に適用可能である。

本発明は、半導体装置もしくはプリント配線基板の設計方法、および当該設計方法に従った設計を支援する設計支援システムに利用可能である。

本発明の一実施の形態である半導体装置もしくはプリント配線基板の設計方法における処理の流れの例を示すフロー図である。 本発明の一実施の形態における半導体装置をプリント配線基板に実装した状態を補正した半導体装置モデルの例を示す構造図である。 本発明の一実施の形態において、（ａ）は、補正パラメータを挿入せず、半導体装置単体モデルで計算した電源−ＧＮＤ間インピーダンスと、半導体装置をプリント配線基板へ実装した状態の電源−ＧＮＤ間インピーダンスの測定値とを比較した例を示す図であり、（ｂ）は、補正回路モデルを補正パラメータとして半導体装置単体モデルに挿入して解析した結果を示す図である。 本発明の一実施の形態における、未結合電流による影響を補正する補正回路モデルによる効果を検証するための回路の例を示すブロック図である。 本発明の一実施の形態において、（ａ）は、未結合電流に対する補正回路モデルを挿入しない場合の、入力回路ピンで測定したアイパターンを示す図であり、（ｂ）は、未結合電流に対する補正回路モデルを挿入した場合の、入力回路ピンで測定したアイパターンを示す図である。 本発明の一実施の形態における、半導体装置の入出力回路の給電系に特化した基板実装状態を補正した半導体装置モデルの例を示す構造図である。 本発明の一実施の形態における、半導体装置の入出力回路の信号系に特化した基板実装状態を補正した半導体装置モデルの例を示す構造図である。 本発明の一実施の形態における、半導体装置のコア回路の給電系に対する基板実装状態を補正した半導体装置モデルの例を示す構造図である。 本発明の一実施の形態における、調整対象値を算出する際の基板実装状態を補正した半導体装置モデルの接続イメージを示した図である。 本発明の一実施の形態における、調整対象値を算出する際の基板実装状態を補正した半導体装置モデルの接続イメージを示した図である。 本発明の一実施の形態における、調整対象値を算出する際の基板実装状態を補正した半導体装置モデルの接続イメージを示した図である。 本発明の一実施の形態における、半導体装置もしくはプリント配線基板の設計支援システムのハードウェア構成例を示す図である。 本発明の一実施の形態における、基板実装状態を補正する補正回路モデルを抽出する処理の流れの例を示すフローチャートである。 本発明の一実施の形態における、半導体装置単体モデルの例を示す図である。 一般的な半導体装置の電源−ＧＮＤ間インピーダンスを半導体装置単体で測定した場合と、任意のプリント配線基板に実装した状態で測定した場合との比較図である。 （ａ）は、半導体装置をプリント配線基板へ実装したときの信号電流とＧＮＤ電流の状態の一般的な例を示す斜視図であり、（ｂ）は、（ａ）の構成を上から見た上面図である。

符号の説明

１１１…調整対象系情報、１１２…補正回路ライブラリ、１１３…補正回路モデル、１１４…半導体チップ情報、１１５…半導体装置単体モデル、１１６…半導体装置モデル、１１７…調整対象系等価回路網、１１８…選択基礎情報、１１９…制約値情報、
１１３−１…チップ−パッケージ／基板電源配線間補正回路モデル、１１３−２…チップ−パッケージ／基板ＧＮＤ配線間補正回路モデル、１１３−３…パッケージ−基板間給電系補正回路モデル、１１３−４…パッケージ−基板電源配線間補正回路モデル、１１３−５…パッケージ−基板ＧＮＤ配線間補正回路モデル、１１３−６…未結合電流に対する電源補正回路モデル、１１３−７…未結合電流に対する信号補正回路モデル、１１３−８…未結合電流に対するＧＮＤ補正回路モデル、１１３−９…パッケージ信号配線−基板電源配線間補正回路モデル、１１３−１０…パッケージ信号配線−基板ＧＮＤ配線間補正回路モデル、２０１…ＰＭＯＳ、２０２…ＮＭＯＳ、２０３…チップ内部電源回路網、２０４…電源配線、２０５…ＧＮＤ配線、２０６…信号配線、
４００…入力回路、４１０…信号配線、
７０１…基板電源線、７０２…基板信号線、７０３…基板ＧＮＤ線、７１０…半導体装置、
８０１…内部コア回路、
９００…入力回路、
１２１０…演算部、１２２０…主記憶部、１２３０…補助記憶部、１２４０…入力部、１２５０…出力部、
１６０１…信号配線、１６０２…基板ＧＮＤ層、１６０３…パッケージ信号ボール、１６０４…パッケージＧＮＤボール、１６１１…信号電流、１６１２…ＧＮＤ電流、１６１３…未結合電流。

Claims (6)

1. 半導体チップと半導体パッケージとで構成される半導体装置がプリント配線基板に実装された状態において、前記半導体チップが接続された前記半導体パッケージの電源配線、グランド配線、信号配線および前記半導体装置が接続された前記プリント配線基板の電源配線、グランド配線、信号配線のうち少なくとも１つ以上の部位を調整対象系とする半導体装置もしくはプリント配線基板の設計方法であって、
   前記半導体装置が前記プリント配線基板に実装された状態において、前記半導体装置と前記プリント配線基板との間に生じる寄生素子によって変化する電気特性パラメータを補正するための補正回路モデルを抽出するステップと、
   前記半導体装置が前記プリント配線基板に実装された状態に、抽出された前記補正回路モデルを挿入したものを周波数領域で表現した半導体装置モデルを作成するステップと、
   前記調整対象系を周波数領域で表現した調整対象系インピーダンスモデルと、前記半導体装置モデルとに基づいて、前記調整対象系についての調整対象値を算出するステップと、
   算出された前記調整対象値と、周波数領域においてあらかじめ定められた制約値とを比較して、比較結果に基づいて前記調整対象系に対する設計指針を決定するステップとを有することを特徴とする半導体装置もしくはプリント配線基板の設計方法。
2. 請求項１に記載の半導体装置もしくはプリント配線基板の設計方法において、
   前記半導体装置モデルは、前記半導体装置が前記プリント配線基板に実装された状態において、
   前記半導体チップの電源配線と前記半導体パッケージもしくは前記プリント配線基板の電源配線との間に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記半導体チップのグランド配線と前記半導体パッケージもしくは前記プリント配線基板のグランド配線との間に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記半導体パッケージと前記プリント配線基板の電源配線とグランド配線に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記半導体パッケージの電源配線と前記プリント配線基板の電源配線との間に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記半導体パッケージのグランド配線と前記プリント配線基板のグランド配線との間に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記半導体チップから出力される信号電流とその帰路電流との間で発生する未結合電流によって、前記半導体パッケージおよび／または前記プリント配線基板の電源配線に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記未結合電流によって、前記半導体パッケージおよび／または前記プリント配線基板の信号配線に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記未結合電流によって、前記半導体パッケージおよび／または前記プリント配線基板のグランド配線に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記半導体パッケージの信号配線と前記プリント配線基板の電源配線との間で生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記半導体パッケージの信号配線と前記プリント配線基板のグランド配線との間で生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデルのうち、少なくとも１つ以上の前記補正回路モデルを挿入したものを周波数領域で表現したものであることを特徴とする半導体装置もしくはプリント配線基板の設計方法。
3. 請求項１に記載の半導体装置もしくはプリント配線基板の設計方法において、
   前記半導体装置モデルは、前記半導体装置が前記プリント配線基板に実装された状態において、
   前記半導体チップの電源配線と前記半導体パッケージもしくは前記プリント配線基板の電源配線との間に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記半導体チップのグランド配線と前記半導体パッケージもしくは前記プリント配線基板のグランド配線との間に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記半導体パッケージと前記プリント配線基板の電源配線とグランド配線に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記半導体パッケージの電源配線と前記プリント配線基板の電源配線との間に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記半導体パッケージのグランド配線と前記プリント配線基板のグランド配線との間に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデルのうち、少なくとも１つ以上の前記補正回路モデルを挿入したものを周波数領域で表現したものであることを特徴とする半導体装置もしくはプリント配線基板の設計方法。
4. 請求項１に記載の半導体装置もしくはプリント配線基板の設計方法において、
   前記半導体装置モデルは、前記半導体装置が前記プリント配線基板に実装された状態において、
   前記半導体チップから出力される信号電流とその帰路電流との間で発生する未結合電流によって、前記半導体パッケージおよび／または前記プリント配線基板の電源配線に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記未結合電流によって、前記半導体パッケージおよび／または前記プリント配線基板の信号配線に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記未結合電流によって、前記半導体パッケージおよび／または前記プリント配線基板のグランド配線に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記半導体パッケージの信号配線と前記プリント配線基板の電源配線との間で生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記半導体パッケージの信号配線と前記プリント配線基板のグランド配線との間で生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデルのうち、少なくとも１つ以上の前記補正回路モデルを挿入したものを周波数領域で表現したものであることを特徴とする半導体装置もしくはプリント配線基板の設計方法。
5. 請求項１に記載の半導体装置もしくはプリント配線基板の設計方法において、
   前記半導体装置モデルは、前記半導体装置が前記プリント配線基板に実装された状態において、
   前記半導体チップのコア回路の電源配線と前記半導体パッケージもしくは前記プリント配線基板の電源配線との間に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記半導体チップのコア回路のグランド配線と前記半導体パッケージもしくは前記プリント配線基板のグランド配線との間に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記半導体パッケージと前記プリント配線基板の電源配線とグランド配線に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記半導体パッケージの電源配線と前記プリント配線基板の電源配線との間に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデル、および、
   前記半導体パッケージのグランド配線と前記プリント配線基板のグランド配線との間に生じる寄生素子によって変化する電気特性パラメータを補正するための前記補正回路モデルのうち、少なくとも１つ以上の前記補正回路モデルを挿入したものを周波数領域で表現したものであることを特徴とする半導体装置もしくはプリント配線基板の設計方法。
6. コンピュータシステムにより、半導体チップと半導体パッケージとで構成される半導体装置がプリント配線基板に実装された状態において、前記半導体チップが接続された前記半導体パッケージの電源配線、グランド配線、信号配線および前記半導体装置が接続された前記プリント配線基板の電源配線、グランド配線、信号配線のうち少なくとも１つ以上の部位を調整対象系として半導体装置の設計を行う半導体装置もしくはプリント配線基板の設計支援システムであって、
   前記半導体装置が前記プリント配線基板に実装された状態において、前記半導体装置と前記プリント配線基板との間に生じる寄生素子によって変化する電気特性パラメータを補正するための補正回路モデルについて、前記半導体装置が実装される前記プリント配線基板の条件毎にあらかじめ抽出された前記補正回路モデルを格納する補正回路ライブラリと、
   前記半導体装置が実装される前記プリント配線基板の条件に応じて前記補正回路ライブラリから該当する１または複数の前記補正回路モデルを選択する手段と、
   前記半導体装置が前記プリント配線基板に実装された状態に、選択された前記補正回路モデルを挿入したものを周波数領域で表現した半導体装置モデルを作成する手段と、
   前記調整対象系を周波数領域で表現した調整対象系インピーダンスモデルと、前記半導体装置モデルとに基づいて、前記調整対象系についての調整対象値を算出する手段と、
   算出された前記調整対象値と、周波数領域においてあらかじめ定められた制約値とを比較して、比較結果に基づいて前記調整対象系に対する設計指針を決定する手段とを有することを特徴とする半導体装置もしくはプリント配線基板の設計支援システム。

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