WO2010050188A1 - 半導体集積回路の動作解析方法、動作解析装置、動作解析プログラム及び動作解析システム - Google Patents
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- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
Definitions
- the present invention relates to a semiconductor integrated circuit operation analysis method, an operation analysis apparatus, an operation analysis program, and an operation analysis system.
- the first method is a method of analyzing the cause of malfunction by applying noise to the actual device after manufacture by some method and observing the operation of the device from the outside.
- the second method is to model the inside of a target semiconductor integrated circuit with a so-called “LRC network” in which inductance L, resistance R, and capacitance C are expressed based on design information used for manufacturing.
- LRC network inductance L, resistance R, and capacitance C are expressed based on design information used for manufacturing.
- a noise source is inserted into the LRC network, and analysis is performed by simulation.
- Patent Document 1 discloses a noise immunity evaluation device as an “analysis technique based on actual measurement” relating to operation analysis of a semiconductor integrated circuit in consideration of the influence of external noise.
- Patent Document 2 discloses an electromagnetic wave interference analyzing apparatus.
- the noise immunity evaluation apparatus disclosed in Patent Document 1 applies a rectangular wave as noise to an arbitrary location on a board and measures the operation of a semiconductor integrated circuit.
- the electromagnetic wave disturbance analyzing apparatus disclosed in Patent Document 2 models a power supply wiring inside a semiconductor integrated circuit and a power supply wiring outside the semiconductor integrated circuit with an equivalent circuit, and supplies a noise waveform to the equivalent circuit for simulation. Thus, the influence of noise on the semiconductor integrated circuit is analyzed.
- Patent Documents 1 and 2 have room for improvement in the following points.
- Patent Document 1 has an advantage that a malfunction that can actually occur can be accurately analyzed by actually operating the semiconductor integrated circuit.
- the inside of the semiconductor integrated circuit cannot be freely observed, the inside of the semiconductor integrated circuit has to be handled as a black box, and it has been difficult to analyze the operation inside the semiconductor integrated circuit in detail. That is, there is a problem that it is difficult to specify in detail which part of the semiconductor integrated circuit has the cause of malfunction.
- Patent Document 1 is a limit. was there.
- Patent Document 2 has an advantage that the internal operation of the semiconductor integrated circuit can be analyzed in detail.
- the analysis results are not necessarily consistent with the operation of the semiconductor integrated circuit. That is, there is a problem that even if the cause of the malfunction can be identified by the simulation, it cannot be guaranteed that the cause is actually the cause of the malfunction in the actual operation of the semiconductor integrated circuit.
- Patent Document 2 the internal and external power supply wiring of the semiconductor integrated circuit is modeled by replacing it with an equivalent circuit, and the operation analysis is performed by supplying a noise waveform on the equivalent circuit and performing a simulation.
- the semiconductor integrated circuit and its outer package and board are accurately modeled, and the noise shape, noise application location, and noise application timing are determined. It is necessary to apply an appropriate noise pattern that can reliably cause malfunction. At the same time, it is necessary to be able to accurately perform an operation simulation using an appropriate noise pattern that can reliably cause the semiconductor integrated circuit to malfunction.
- the accuracy of the noise pattern and the simulation model requires high consistency between the simulation and the actual operation of the semiconductor integrated circuit, and it is difficult to accurately analyze the operation of the semiconductor integrated circuit considering the influence of external noise. Met.
- the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor integrated circuit operation analysis method and operation capable of performing accurate operation analysis of a semiconductor integrated circuit in consideration of the influence of external noise.
- the object is to provide an analysis device, an operation analysis program, and an operation analysis system.
- the semiconductor integrated circuit operation analysis method of the present invention is an operation analysis method for analyzing the operation of a semiconductor integrated circuit, A semiconductor characteristic extracting step of extracting inductance, resistance and capacitance of each of the semiconductor substrate, the package and the semiconductor integrated circuit from the semiconductor integrated circuit mounted on the semiconductor substrate via a package; An individual network generation step of generating individual networks of the semiconductor substrate, the package, and the semiconductor integrated circuit from the extracted inductance, resistance, and capacitance, An integrated network generation step of integrating each generated individual network to generate an integrated network; An operation simulation execution step of inserting a verification noise pattern into an arbitrary location of the generated integrated network and executing an operation simulation of the semiconductor integrated circuit.
- the semiconductor integrated circuit operation analysis apparatus of the present invention includes: Semiconductor characteristic extraction means for extracting inductance, resistance and capacitance of each of the semiconductor substrate, the package and the semiconductor integrated circuit from a semiconductor integrated circuit mounted on the semiconductor substrate via a package; Individual network generation means for generating individual networks of the semiconductor substrate, the package, and the semiconductor integrated circuit from the extracted inductance, resistance, and capacitance, Integrated network generating means for integrating each generated individual network and generating an integrated network; Operation simulation executing means for inserting a noise pattern for verification at an arbitrary position of the generated integrated network and executing an operation simulation of the semiconductor integrated circuit.
- An operation analysis program for a semiconductor integrated circuit includes: A semiconductor characteristic extraction procedure for extracting inductance, resistance and capacitance of each of the semiconductor substrate, the package and the semiconductor integrated circuit from a semiconductor integrated circuit mounted on the semiconductor substrate via a package; An individual network generation procedure for generating individual networks of the semiconductor substrate, the package, and the semiconductor integrated circuit from the extracted inductance, resistance, and capacitance, An integrated network generation procedure for integrating each generated individual network and generating an integrated network; An operation simulation execution procedure for inserting a noise pattern for verification at an arbitrary location of the generated integrated network and executing an operation simulation of the semiconductor integrated circuit; Is a program for causing a computer to execute.
- An operation analysis system for a semiconductor integrated circuit includes: Semiconductor characteristic extraction means for extracting inductance, resistance and capacitance of each of the semiconductor substrate, the package and the semiconductor integrated circuit from a semiconductor integrated circuit mounted on the semiconductor substrate via a package; Individual network generation means for generating individual networks of the semiconductor substrate, the package, and the semiconductor integrated circuit from the extracted inductance, resistance, and capacitance, Integrated network generating means for integrating each generated individual network and generating an integrated network; An operation simulation execution means for inserting a noise pattern for verification at an arbitrary location of the generated integrated network and executing an operation simulation of the semiconductor integrated circuit; From the execution result of the executed operation simulation, noise analysis means for analyzing the operation by the inserted noise pattern for verification, When the analyzed operation is caused by the verification noise pattern, external noise application means for applying the verification noise pattern as the first external noise from the outside of the semiconductor integrated circuit; Device analysis means for performing device analysis by actual operation of the semiconductor integrated circuit to which the first external noise is applied.
- a plurality of components are formed as a single member, and a single component is formed of a plurality of members. It may be that a certain component is a part of another component, a part of a certain component overlaps with a part of another component, or the like.
- the plurality of procedures of the method and computer program of the present invention are not limited to being executed at different timings. For this reason, another procedure may occur during the execution of a certain procedure, or some or all of the execution timing of a certain procedure and the execution timing of another procedure may overlap.
- a semiconductor integrated circuit operation analysis method capable of performing an accurate operation analysis of a semiconductor integrated circuit in consideration of the influence of external noise.
- FIG. 5 is a flowchart showing the operation of the semiconductor integrated circuit operation analysis apparatus according to the present embodiment. It is a block diagram which shows an example of a structure of the computer which implement
- FIG. 1 is a block diagram showing a configuration of a semiconductor integrated circuit operation analysis apparatus 100 according to the present embodiment.
- the semiconductor integrated circuit operation analysis apparatus 100 includes a simulation analysis unit 140 that analyzes the operation of the semiconductor integrated circuit.
- the simulation analysis unit 140 extracts a semiconductor characteristic extraction unit that extracts an inductance L, a resistance R, and a capacitance C of each of the board, the package, and the semiconductor integrated circuit from the semiconductor integrated circuit mounted on the board (semiconductor substrate) via the package.
- an individual network generation unit 111 that generates individual networks of the board, package, and semiconductor integrated circuit from the extracted inductance L, resistance R, and capacitance C, and the generated individual networks
- An integrated network generation unit 112 that generates an integrated network
- an operation simulation execution unit 113 that inserts a verification noise pattern at an arbitrary position of the generated integrated network and executes an operation simulation of the semiconductor integrated circuit are provided. .
- the simulation analysis unit 140 includes a noise analysis unit 114, a simulation operation information storage unit 115, and an external noise application unit 125.
- the motion analysis apparatus 100 includes an external noise pattern generation unit 116, a noise pattern management unit 117, and an actual operation device analysis unit 130.
- the actual operation device analysis unit 130 includes an external noise application unit 118, a device analysis unit 119, and a device operation information storage unit 120.
- the semiconductor characteristic extraction unit 110 downloads package information, board information, and semiconductor integrated circuit information from a network (not shown) by a user using a user interface unit (not shown) or as a data file, or a storage device or various types of information.
- An inductance L, a resistance R, and a capacitance C are extracted for each of the package, the board, and the semiconductor integrated circuit, which are input by reading from the recording medium.
- the semiconductor characteristic extraction unit 110 transmits the extracted inductance L, resistance R, and capacitance C to the individual network generation unit 111.
- these values may be extracted in any way, and the extraction unit Is not limited.
- the individual network generation unit 111 When the individual network generation unit 111 receives the extracted inductance L, resistance R, and capacitance C, the individual network generation unit 111 has an inductance L, resistance R, and capacitance C individual network for each of the package, the board, and the semiconductor integrated circuit. Is generated. The individual network generation unit 111 transmits the generated individual networks to the integrated network generation unit 112.
- the integrated network generation unit 112 When the integrated network generation unit 112 receives each individual network generated from the individual network generation unit 111, the integrated network generation unit 112 integrates the individual networks of the package, the board, and the semiconductor integrated circuit to generate a semiconductor integrated LRC network (integrated network).
- a semiconductor integrated LRC network integrated network
- FIG. 2 is a schematic diagram showing the generated semiconductor integrated LRC network.
- the semiconductor integrated LRC network shown in FIG. 2 is formed by an individual network by the board 201, an individual network by the package 202, and an individual network by the semiconductor integrated circuit 203.
- the board 201 has a power source 204, a noise source 205, and a ground line 207.
- the package 202 has a power supply line 206 and a ground line 207.
- the semiconductor integrated circuit 203 has a power supply line 206, a ground line 207, and a logic circuit 208. Note that the power supply line 206 and the ground line 207 are connected to each other in the board 201, the package 202, and the semiconductor integrated circuit 203.
- the semiconductor integrated circuit 203 has a logic circuit 208 as an example. Further, it is sufficient that a network can be formed inside the semiconductor integrated circuit 203, and it may be at the transistor level, or at the gate array or standard cell level.
- the external noise pattern generation unit 116 receives external noise pattern information from the outside by a user using a user interface unit (not shown), and applies an applied noise pattern (also referred to as an external noise pattern) based on the external noise pattern information. Generate.
- the external noise pattern information sets the noise pattern insertion timing, the noise pattern shape, and the noise pattern insertion position, accepts the settings as parameters, and applies the applied noise pattern based on the accepted parameters. Is generated.
- FIG. 3 is a diagram showing an applied noise pattern 301 modeled with a trapezoidal wave.
- the applied noise pattern 301 is formed of timing elements a, b, c, and d that form noise.
- FIG. 4 shows the timing at which the applied noise pattern 301 is applied.
- the noise application timing 402 shown in FIG. 4 can be set in accordance with an arbitrary signal 401 with the rising or falling time of the signal 401 as a starting point.
- the timing for applying noise (noise application timing 402) is set before the rise time of the signal 401.
- arbitrary coordinates of the board 201 can be set as a location where noise is applied.
- the noise pattern management unit 117 manages the applied noise pattern generated by the external noise pattern generation unit 116.
- the external noise application unit 118 acquires the applied noise pattern generated by the external noise pattern generation unit 116 from the noise pattern management unit 117 and applies it to the actual device (for example, the semiconductor integrated circuit 203).
- the generated applied noise pattern is already existing. Can be used by technology.
- the device analysis unit 119 performs actual evaluation by actually measuring the operation when the applied noise pattern is applied, and stores the device operation information as the evaluation result in the device operation information storage unit 120.
- the device operation information storage unit 120 stores device operation information that is an evaluation result of an actual device.
- the external noise application unit 125 inserts the applied noise pattern managed by the noise pattern management unit 117 into the semiconductor integrated LRC network generated by the integrated network generation unit 112.
- the operation simulation execution unit 113 executes the operation simulation in a state where the applied noise pattern is inserted as a noise source in the semiconductor integrated LRC network. Note that the inserted noise source is converted from the application location set in the external noise pattern generation unit 116 to a position on the semiconductor integrated LRC network and inserted.
- a noise source 205 is inserted in the power supply line 206 of the board 201.
- FIG. 5 is a diagram showing that the noise source 501 is inserted into the ground line 207 of the semiconductor integrated LRC network.
- the noise analysis unit 114 analyzes the simulation result of the semiconductor integrated LRC network. Since the operation simulation has already been executed with the noise source inserted, the noise analysis unit 114 can perform detailed analysis inside the semiconductor integrated circuit 203.
- FIG. 6 is a diagram showing a detailed cause analysis of the malfunction of the semiconductor integrated circuit 203.
- the cause of the malfunction is detailed in the signal wiring level (see the signal wiring 603) related to the hard macrocell 602 in the standard cell 601 as shown in FIG. Can be analyzed.
- the noise analysis unit 114 stores the analyzed analysis result in the simulation operation information storage unit 115.
- the simulation operation information storage unit 115 stores the analysis result analyzed by the noise analysis unit 114.
- the external noise in the present embodiment refers to noise that flows through the power supply, the ground, the signal line, etc. connected to the semiconductor integrated circuit and flows into the semiconductor integrated circuit. Accordingly, it is possible to analyze the cause of the malfunction in the semiconductor integrated circuit due to the flow of such noise.
- the semiconductor integrated circuit in this embodiment is used as a general term for devices, chips, LSIs (Large Scale Integrated Circuits), etc., and includes those generally included as semiconductors.
- the motion analysis device 100 can be realized as a predetermined function realized in the motion analysis device 100 by a computer program, an arbitrary combination thereof, or the like.
- the various components of the present embodiment do not have to be individually independent, and a plurality of components are formed as one block, and one component is formed of a plurality of blocks. It is also possible that a certain component is a part of another component, a part of a certain component overlaps a part of another component, and the like.
- the motion analysis apparatus 100 can read a computer program and execute corresponding information processing, as shown in FIG. 9, a CPU (Central Processing Unit) 902 and a memory 904 of an arbitrary computer 900 as shown in FIG. , A program for realizing the components of the motion analysis apparatus 100 of the present embodiment loaded in the memory 904, a storage unit 906 such as a hard disk for storing the program, and a network 920 connection interface (I / F: Interface) 908.
- I / F: Interface connection interface
- it is realized by any combination of hardware constructed by a general-purpose device, a dedicated logic circuit constructed to execute predetermined information processing, and software.
- the computer 900 is connected to an input device 910 such as a keyboard and a mouse, an output device 912 such as a display and a printer, and an input / output (I / O) unit (not shown) between these input / output devices. May be.
- a CPU 902 is connected to each element of the computer 900 via a bus 909, and controls the entire computer 900 together with each element. It will be understood by those skilled in the art that there are various modifications to the implementation method and apparatus. In the embodiment of the present invention, each drawing shows a functional unit block, not a hardware unit configuration.
- causing the CPU 902 of the computer 900 that implements the motion analysis apparatus 100 to execute various operations corresponding to the computer program in the present embodiment causes the CPU 902 of the computer 900 that implements the motion analysis apparatus 100 to execute various blocks. It also means that the operation is controlled.
- the computer program of the present embodiment may be recorded on a recording medium readable by the computer 900.
- the recording medium is not particularly limited, and various forms can be considered. Further, the program may be loaded from a recording medium into the memory 904 of the computer 900, or may be downloaded to the computer 900 via the network 920 and loaded into the memory 904.
- registering, storing, storing, holding, or saving various types of information and data in the computer 900 that implements the motion analysis apparatus 100 means that the storage unit 906 and the memory 904 fixed to the computer 900 that implements the motion analysis apparatus 100 are used.
- the CPU 902 stores various types of information and data in an information storage device such as a CD-R (Compact Disk Recordable) or DVD (Digital Versatile Disk) loaded in the computer 900 that implements the motion analysis apparatus 100.
- the CPU stores various information and data in the information storage medium using a disk drive, or downloads various information and data by communicating with other devices (not shown) on the network 920 via the interface 908. , Storing in the information storage device or the information storage medium , Etc.
- FIG. 7 is a flowchart showing processing by the motion analysis apparatus 100.
- a description will be given with reference to FIGS. 1, 7, and 9.
- the computer program of the present embodiment is an operation analysis program for a semiconductor integrated circuit. From a semiconductor integrated circuit mounted on a semiconductor substrate via a package, the inductance, resistance, and resistance of each of the semiconductor substrate, the package, and the semiconductor integrated circuit Semiconductor characteristic extraction procedure for extracting capacitance, individual network generation procedure for generating individual networks of the semiconductor substrate, the package, and the semiconductor integrated circuit from the extracted inductance, resistance, and capacitance, and each generated An integrated network generation procedure for integrating individual networks and generating an integrated network (step S3 in FIG. 7), and a noise pattern for verification is inserted at an arbitrary location in the generated integrated network (step S5 in FIG. 7) Perform integrated circuit operation simulation The simulation execution procedure is described so as to execute (step S7 in FIG. 7), to the computer 900 (FIG. 9) that.
- the user is connected to the motion analysis apparatus 100 by an input device 910 (FIG. 9) such as a keyboard and a mouse of a computer 900 (FIG. 9) and an output device 912 (FIG. 9) such as a display.
- External noise pattern information input using the interface unit is received.
- the external noise pattern generation unit 116 acquires the external noise pattern information
- the external noise pattern generation unit 116 generates, for example, one applied noise pattern for performing the operation analysis (step S1 in FIG. 7).
- the external noise pattern generation unit 116 transmits the applied noise pattern to the noise pattern management unit 117.
- the noise pattern management unit 117 manages the applied noise pattern.
- the operation analysis apparatus 100 acquires information input by a user using a user interface unit (not shown) for package information, board information, and semiconductor integrated circuit information.
- the semiconductor characteristic extraction unit 110 extracts the inductance L, resistance R, and capacitance C of the board 201, the package 202, and the semiconductor integrated circuit 203, respectively.
- the semiconductor characteristic extraction unit 110 transmits the extracted inductance L, resistance R, and capacitance C to the individual network generation unit 111.
- the individual network generation unit 111 When the individual network generation unit 111 receives the inductance L, resistance R, and capacitance C of the board 201, the package 202, and the semiconductor integrated circuit 203, the individual network generation unit 111 receives the inductance L, A separate network of resistors R and capacitances C is generated. The individual network generation unit 111 transmits the generated individual network of the board 201, the package 202, and the semiconductor integrated circuit 203 to the integrated network generation unit 112.
- the integrated network generation unit 112 When the integrated network generation unit 112 receives the individual network of the board 201, the package 202, and the semiconductor integrated circuit 203, the integrated network generation unit 112 integrates the individual network of the board 201, the package 202, and the semiconductor integrated circuit 203 to generate a semiconductor integrated LRC network ( Step S3 in FIG. When the integrated network generation unit 112 generates the semiconductor integrated LRC network, the integrated network generation unit 112 transmits the semiconductor integrated LRC network to the external noise application unit 125.
- the noise pattern management unit 117 applies the selected applied noise pattern to the external noise application.
- the external noise application unit 125 inserts the applied noise pattern into the semiconductor integrated LRC network received from the integrated network generation unit 112 as a noise source (step S5 in FIG. 7).
- the external noise application unit 125 transmits the semiconductor integrated LRC network in which the noise source is inserted to the operation simulation execution unit 113.
- the operation simulation executing unit 113 executes an operation simulation using the semiconductor integrated LRC network (step S7 in FIG. 7).
- the noise analysis unit 114 analyzes the execution result of the operation simulation of the semiconductor integrated LRC network in which the noise source is inserted. Specifically, as shown in FIG. 6, it is analyzed whether or not the malfunction cause location 604 is detected in the semiconductor integrated circuit 203 (step S9 in FIG. 7). Further, the noise analysis unit 114 stores the analysis result in the simulation operation information storage unit 115.
- the noise analysis unit 114 determines that a malfunction has occurred (YES in step S11 in FIG. 7), and notifies the external noise application unit 118 that a malfunction has occurred.
- the external noise application unit 118 receives a notification that a malfunction has occurred, the external noise application unit 118 applies the applied noise pattern in which the malfunction has occurred to the semiconductor integrated circuit 203 (actual device) to the external noise (corresponding to the first external noise). (Step S13 in FIG. 7).
- the noise analysis unit 114 notifies the external noise application unit 118 that a malfunction has occurred, and the external noise is applied to the semiconductor integrated circuit 203 because the consistency between the simulation result and the semiconductor integrated circuit 203 is confirmed. It is to do.
- the device analysis unit 119 performs actual evaluation by actually measuring the operation of the semiconductor integrated circuit 203 to which the external noise is applied (step S15 in FIG. 7). Then, the device analysis unit 119 stores device operation information that is an evaluation result in the device operation information storage unit 120.
- step S11 determines that no malfunction has occurred (NO in step S11 in FIG. 7), and the process returns to step S1 to generate a new external noise pattern. The processes from step S1 to S9 are repeated.
- the external noise pattern is not necessarily generated every time, and may be sequentially replaced each time the noise pattern management unit 117 manages a plurality of external noise patterns in advance and executes a simulation.
- the semiconductor integrated circuit operation analysis apparatus 100 determines whether each of the board 201, the package 202, and the semiconductor integrated circuit 203 from the input board information, package information, and semiconductor integrated circuit information. An individual network is generated, and each individual network is integrated to generate a semiconductor integrated LRC network.
- the operation analysis apparatus 100 can execute simulation by inserting an arbitrary noise source into the generated semiconductor integrated LRC network, the operation analysis apparatus 100 passes through the power supply line 206 and the ground line 207 of the board 201 and the package 202. The influence of noise entering the semiconductor integrated circuit 203 on the operation can be analyzed accurately.
- the operation analysis apparatus 100 can perform an accurate operation analysis of the semiconductor integrated circuit in consideration of the influence of external noise.
- the operation analysis apparatus 100 for a semiconductor integrated circuit generates a semiconductor integrated LRC network from package information, board information, and semiconductor integrated circuit information as described in the process of step S3 in FIG.
- an operation simulation is executed.
- the processes of steps S3 to S9 described in FIG. 7 are executed by replacing the processes of steps S13 and S15 with the processing procedure.
- an applied noise pattern (corresponding to the second external noise) is first applied to the semiconductor integrated circuit 203 (actual device) (step S13 in FIG. 8).
- step S15 in FIG. 8 after actually measuring the operation of the semiconductor integrated circuit 203 and evaluating it with an actual machine (step S15 in FIG. 8), when a malfunction occurs due to the applied applied noise pattern (YES in step S20 in FIG. 8). ), A semiconductor integrated LRC network is generated, a noise source in which a malfunction occurs (that is, the second external noise) is inserted into the semiconductor integrated LRC network, and an operation simulation is executed.
- FIG. 8 is a flowchart showing the operation of the motion analysis apparatus 100 according to the second embodiment.
- the same processing steps as those in the flowchart shown in FIG. In other words, in this case, the basic processing contents are not changed only by changing the processing procedure.
- the only change in the processing content is that the device analysis unit 119 determines whether or not a malfunction has occurred in step S20.
- the semiconductor integrated circuit operation analysis apparatus 100 performs accurate operation analysis of the semiconductor integrated circuit in consideration of the influence of external noise, as in the case of the first embodiment. It can be carried out.
- the applied noise pattern to be applied can be shared in operation simulation and device analysis by actual measurement, it can be analyzed by device analysis in actual measurement using the applied noise pattern in which malfunction occurred in the operation simulation, An operation simulation can be executed using an applied noise pattern in which a malfunction occurs in an actual device analysis.
- a malfunction analysis method for analyzing the operation of a semiconductor integrated circuit A semiconductor characteristic extracting step of extracting inductance, resistance and capacitance of each of the semiconductor substrate, the package and the semiconductor integrated circuit from the semiconductor integrated circuit mounted on the semiconductor substrate via a package; An individual network generation step of generating individual networks of the semiconductor substrate, the package, and the semiconductor integrated circuit from the extracted inductance, resistance, and capacitance, An integrated network generation step of integrating each generated individual network to generate an integrated network; A malfunction simulation execution step of inserting a noise pattern for verification at an arbitrary location of the generated integrated network and executing a malfunction simulation of the semiconductor integrated circuit; A malfunction analysis method comprising: (2) The noise pattern for verification is The malfunction as described in (1) above, which is generated by setting the timing for inserting the verification noise pattern, the shape of the verification noise pattern, and the insertion position of the verification noise pattern as parameters.
- a noise analysis step of analyzing a malfunction by the inserted noise pattern for verification When the analyzed malfunction is caused by the verification noise pattern, an external noise application step of applying the verification noise pattern from the outside of the semiconductor integrated circuit as a first external noise; A device analysis step for performing device analysis by actual operation using the applied first external noise;
- the malfunction simulation execution step includes: When a malfunction is detected as a result of the device analysis, the second external noise is inserted as an arbitrary noise pattern in the integrated network as the verification noise pattern, and a malfunction simulation of the semiconductor integrated circuit is executed.
- a malfunction analysis apparatus having a simulation analysis unit for analyzing the operation of a semiconductor integrated circuit, The simulation analysis unit Semiconductor characteristic extraction means for extracting the inductance, resistance and capacitance of each of the semiconductor substrate, the package and the semiconductor integrated circuit from the semiconductor integrated circuit mounted on the semiconductor substrate via a package; Individual network generation means for generating individual networks of the semiconductor substrate, the package, and the semiconductor integrated circuit from the extracted inductance, resistance, and capacitance, Integrated network generating means for integrating each generated individual network and generating an integrated network; A malfunction simulation execution means for inserting a noise pattern for verification at an arbitrary location of the generated integrated network and executing a malfunction simulation of the semiconductor integrated circuit; A malfunction analysis apparatus comprising: (6) The noise pattern for verification is The malfunction as described in (5) above, which is generated by setting the timing for inserting the verification noise pattern, the shape of the verification noise pattern, and the insertion position of the verification noise pattern as parameters.
- the malfunction analysis apparatus having an actual operation device analysis unit that performs device analysis of the operation of the semiconductor integrated circuit by actual operation;
- the simulation analysis unit From the execution result of the executed malfunction simulation, comprising noise analysis means for analyzing a malfunction by the inserted noise pattern for verification, The actual operation device analysis unit
- external noise application means for applying the verification noise pattern as the first external noise from the outside of the semiconductor integrated circuit
- Device analysis means for performing device analysis by actual operation by the applied first external noise
- the malfunction analysis apparatus according to the above (5) or (6), comprising: (8) having an actual operation device analysis unit for performing device analysis of the operation of the semiconductor integrated circuit by actual operation;
- the actual operation device analysis unit Second external noise applying means for applying a second external noise from the outside of the semiconductor integrated circuit;
- Second device analysis means for performing device analysis by actual operation using the applied second external noise,
- the malfunction simulation execution means includes: When a malfunction is detected as a result of the device analysis, the second external noise is inserted as an arbitrary noise pattern in the integrated network as the verification noise pattern,
- a malfunction analysis program for causing a computer to execute a simulation analysis procedure for analyzing the operation of a semiconductor integrated circuit includes: A semiconductor characteristic extraction procedure for extracting inductance, resistance, and capacitance of each of the semiconductor substrate, the package, and the semiconductor integrated circuit from the semiconductor integrated circuit mounted on the semiconductor substrate via a package; An individual network generation procedure for generating individual networks of the semiconductor substrate, the package, and the semiconductor integrated circuit from the extracted inductance, resistance, and capacitance, An integrated network generation procedure for integrating each generated individual network and generating an integrated network; A malfunction simulation execution procedure for inserting a noise pattern for verification at an arbitrary location of the generated integrated network and executing a malfunction simulation of the semiconductor integrated circuit; A malfunction analysis program characterized by comprising: (10) A malfunction analysis system including a simulation analysis unit that analyzes an operation of a semiconductor integrated circuit, and an actual operation device analysis unit that performs device analysis of the operation of the semiconductor integrated circuit by actual
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Abstract
本発明の半導体集積回路の動作解析装置（１００）は、シミュレーション解析部（１４０）を有し、シミュレーション解析部（１４０）は、ボードにパッケージを介して実装された半導体集積回路から、ボードとパッケージと半導体集積回路それぞれのインダクタンスＬ、抵抗Ｒ及び静電容量Ｃを抽出する半導体特性抽出部（１１０）と、抽出されたインダクタンスＬと抵抗Ｒと静電容量Ｃから、半導体基板とパッケージと半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成部（１１１）と、生成されたそれぞれの個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成部（１１２）と、生成された統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行部（１１３）と、を備える。
Description
本発明は、半導体集積回路の動作解析方法、動作解析装置、動作解析プログラム及び動作解析システムに関する。
近年、半導体集積回路は、その微細化技術の進歩と発展により、高速化及び低電圧化が実現されている。しかしながら、電源ラインを経由して外部から侵入する外来ノイズに対する耐性、すなわちノイズイミュニティは、益々低下する傾向にある。
そのため、ノイズイミュニティを向上させるための対策を検討し、対策を施すには、まずは、半導体集積回路の外来ノイズによる動作への影響を解析し、そのメカニズムを明らかにすることが重要である。
そこで、半導体集積回路の動作を解析する手段として、２つの方法が知られている。１つ目の方法は、製造後の実デバイスに対して、何らかの方法で外部からノイズを印加し、そのデバイスの動作を外部から観測することにより誤動作の原因を解析する方法である。また、２つ目の方法は、製造に用いられる設計情報を基に、対象となる半導体集積回路内部を、インダクタンスＬと抵抗Ｒと静電容量Ｃによって表現した、所謂「ＬＲＣネットワーク」でモデル化し、そのＬＲＣネットワークに対してノイズ源を挿入し、シミュレーションにより解析を行う方法である。
ここで、１つ目の方法を、「実測による解析技術」と呼び、２つ目の方法を、「シミュレーションによる解析技術」と呼ぶことにする。外来ノイズの影響を考慮した半導体集積回路の動作解析に関するものとして、「実測による解析技術」は、例えば、特許文献１にノイズイミュニティ評価装置が開示されている。また、「シミュレーションによる解析技術」は、例えば、特許文献２に電磁波障害解析装置が開示されている。
特許文献１に開示されたノイズイミュニティ評価装置は、ボード上の任意の箇所に矩形波をノイズとして印加し、半導体集積回路の動作を実測するものである。一方、特許文献２に開示された電磁波障害解析装置は、半導体集積回路内部の電源配線および半導体集積回路外部の電源配線を等価回路でモデル化し、等価回路にノイズ波形を供給してシミュレーションを行うことにより半導体集積回路に対するノイズの影響を解析するものである。
しかしながら、上記特許文献１及び２に開示されたものは、以下の点で改善の余地を有していた。
第一に、特許文献１に開示されたものは、半導体集積回路を実際に動作させることにより、実際に起こり得る誤動作を正確に解析できるという利点がある。一方、半導体集積回路内部の観測を自由に行うことができないため、半導体集積回路内部は、ブラックボックスとして扱わざるを得ず、半導体集積回路内部の動作を詳細に解析することが困難であった。すなわち、半導体集積回路内部のどの部分に誤動作の原因があるかを詳細に特定することが困難である、という課題があった。
このため、半導体集積回路の内部に誤動作を防ぐための仕組みを作りこむ場合、半導体集積回路の内部の動作を詳細に解析する必要があり、この点から、特許文献１に開示されたものでは限界があった。
第二に、特許文献２に開示されたものは、半導体集積回路の内部の動作を詳細に解析できるという利点がある。一方、その解析結果が、必ずしも半導体集積回路の動作と正確に整合性が取れているとは言えなかった。すなわち、シミュレーションにより誤動作の原因が特定できたとしても、その原因が実際に半導体集積回路の実動作での誤動作原因となっていることを保証することはできない、という課題があった。
なぜなら、特許文献２では、半導体集積回路の内外の電源配線を等価回路に置き換えてモデル化し、等価回路上にノイズ波形を供給してシミュレーションを行うことにより、動作解析を行っていたからである。
ところで、近年、半導体集積回路が様々な環境下で使用されるようになると、定格外の様々なノイズが、ボードまたはパッケージの様々な個所を経由して入ってくることが想定される。
このような状況下において正確な動作解析を行うためには、半導体集積回路およびその外側のパッケージ、ボードを正確にモデル化し、ノイズの形状、ノイズの印加箇所及びノイズの印加タイミングについて、半導体集積回路を確実に誤動作させ得る適切なノイズパターンを印加する必要がある。同時に、半導体集積回路を確実に誤動作させ得る適切なノイズパターンを用いて、動作シミュレーションを正確に行えるようにしておく必要がある。
従って、様々なノイズパターンが印加された場合の回路動作をシミュレーション上で解析した結果が、半導体集積回路の実動作上でも同様に再現され得ることを確認する必要がある。
このことは、半導体集積回路における論理回路としての動作確認を行うだけでなく、外側のパッケージやボードにおけるノイズの影響をシミュレーションする必要性が生じてきたことに起因する。
すなわち、ノイズパターンとシミュレーションモデルの精度において、シミュレーションと半導体集積回路の実動作との高い整合性が要求されており、外来ノイズの影響を考慮した半導体集積回路の正確な動作解析を行うことが困難であった。
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、外来ノイズの影響を考慮した半導体集積回路の正確な動作解析を行うことができる半導体集積回路の動作解析方法、動作解析装置、動作解析プログラム及び動作解析システムを提供することにある。
本発明の半導体集積回路の動作解析方法は、半導体集積回路の動作を解析する動作解析方法であって、
半導体基板にパッケージを介して実装された前記半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出ステップと、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成ステップと、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成ステップと、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行ステップと、を含む。
半導体基板にパッケージを介して実装された前記半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出ステップと、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成ステップと、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成ステップと、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行ステップと、を含む。
本発明の半導体集積回路の動作解析装置は、
半導体基板にパッケージを介して実装された半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手段と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手段と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手段と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行手段と、を備える。
半導体基板にパッケージを介して実装された半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手段と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手段と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手段と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行手段と、を備える。
本発明の半導体集積回路の動作解析プログラムは、
半導体基板にパッケージを介して実装された半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手順と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手順と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手順と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行手順と、
をコンピュータに実行させるためのプログラムである。
半導体基板にパッケージを介して実装された半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手順と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手順と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手順と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行手順と、
をコンピュータに実行させるためのプログラムである。
本発明の半導体集積回路の動作解析システムは、
半導体基板にパッケージを介して実装された半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手段と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手段と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手段と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行手段と、
実行された前記動作シミュレーションの実行結果から、挿入された前記検証用ノイズパターンにより動作を解析するノイズ解析手段と、
解析された前記動作が前記検証用ノイズパターンに起因するときは、当該検証用ノイズパターンを前記半導体集積回路の外部から第１の外来ノイズとして印加する外来ノイズ印加手段と、
前記第１の外来ノイズが印加された前記半導体集積回路の実動作によるデバイス解析を行うデバイス解析手段と、を備える。
半導体基板にパッケージを介して実装された半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手段と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手段と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手段と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行手段と、
実行された前記動作シミュレーションの実行結果から、挿入された前記検証用ノイズパターンにより動作を解析するノイズ解析手段と、
解析された前記動作が前記検証用ノイズパターンに起因するときは、当該検証用ノイズパターンを前記半導体集積回路の外部から第１の外来ノイズとして印加する外来ノイズ印加手段と、
前記第１の外来ノイズが印加された前記半導体集積回路の実動作によるデバイス解析を行うデバイス解析手段と、を備える。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。
また、本発明の各種の構成要素は、必ずしも個々に独立した存在である必要はなく、複数の構成要素が一個の部材として形成されていること、一つの構成要素が複数の部材で形成されていること、ある構成要素が他の構成要素の一部であること、ある構成要素の一部と他の構成要素の一部とが重複していること、等でもよい。
また、本発明の方法およびコンピュータプログラムには複数の手順を順番に記載してあるが、その記載の順番は複数の手順を実行する順番を限定するものではない。このため、本発明の方法およびコンピュータプログラムを実施するときには、その複数の手順の順番は内容的に支障しない範囲で変更することができる。
さらに、本発明の方法およびコンピュータプログラムの複数の手順は個々に相違するタイミングで実行されることに限定されない。このため、ある手順の実行中に他の手順が発生すること、ある手順の実行タイミングと他の手順の実行タイミングとの一部ないし全部が重複していること、等でもよい。
本発明によれば、外来ノイズの影響を考慮した半導体集積回路の正確な動作解析を行うことができる半導体集積回路の動作解析方法、動作解析装置、動作解析プログラム及び動作解析システムが提供される。
上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施の形態）
以下、本発明の実施形態について、図面に基づき説明する。図１は、本実施形態に係る半導体集積回路の動作解析装置１００の構成を示すブロック図である。
以下、本発明の実施形態について、図面に基づき説明する。図１は、本実施形態に係る半導体集積回路の動作解析装置１００の構成を示すブロック図である。
本実施形態に係る半導体集積回路の動作解析装置１００は、半導体集積回路の動作を解析するシミュレーション解析部１４０を有する。シミュレーション解析部１４０は、ボード（半導体基板）にパッケージを介して実装された半導体集積回路から、ボードとパッケージと半導体集積回路それぞれのインダクタンスＬ、抵抗Ｒ及び静電容量Ｃを抽出する半導体特性抽出部１１０と、抽出されたインダクタンスＬと抵抗Ｒと静電容量Ｃから、ボードとパッケージと半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成部１１１と、生成されたそれぞれの個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成部１１２と、生成された統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行部１１３と、を備えている。
また、シミュレーション解析部１４０は、ノイズ解析部１１４と、シミュレーション動作情報格納部１１５と、外来ノイズ印加部１２５とを備えている。
また、動作解析装置１００は、外来ノイズパターン生成部１１６と、ノイズパターン管理部１１７と、実動作デバイス解析部１３０とを備えている。
実動作デバイス解析部１３０は、外来ノイズ印加部１１８と、デバイス解析部１１９と、デバイス動作情報格納部１２０とを備えている。
半導体特性抽出部１１０は、例えば、ユーザによってパッケージ情報、ボード情報及び半導体集積回路情報が、図示されないユーザインタフェース部を用いて、またはデータファイルとしてネットワーク（不図示）からダウンロード、あるいは、記憶装置や各種記録媒体から読み込むことによって入力され、パッケージ、ボード及び半導体集積回路のそれぞれについて、インダクタンスＬ、抵抗Ｒ及び静電容量Ｃを抽出する。半導体特性抽出部１１０は、抽出したそれぞれのインダクタンスＬ、抵抗Ｒ及び静電容量Ｃを、個別ネットワーク生成部１１１に送信する。なお、インダクタンスＬ、抵抗Ｒ及び静電容量Ｃの値の抽出は、既存の技術で抽出することができるので、本実施の形態では、これらの値をどのように抽出してもよく、抽出手段は限定されるものではない。
個別ネットワーク生成部１１１は、抽出されたそれぞれのインダクタンスＬ、抵抗Ｒ及び静電容量Ｃを受信すると、パッケージ、ボード及び半導体集積回路のそれぞれについて、インダクタンスＬ、抵抗Ｒ及び静電容量Ｃの個別ネットワークを生成する。個別ネットワーク生成部１１１は、生成したそれぞれの個別ネットワークを、統合ネットワーク生成部１１２に送信する。
統合ネットワーク生成部１１２は、個別ネットワーク生成部１１１から生成されたそれぞれの個別ネットワークを受信すると、パッケージ、ボード及び半導体集積回路の個別ネットワークを統合し、半導体統合ＬＲＣネットワーク（統合ネットワーク）を生成する。
ここで、生成された半導体統合ＬＲＣネットワークの一例を、図面を用いて説明する。図２は、生成された半導体統合ＬＲＣネットワークを示す概略図である。
図２に示す半導体統合ＬＲＣネットワークは、ボード２０１による個別ネットワークと、パッケージ２０２による個別ネットワークと、半導体集積回路２０３による個別ネットワークとから形成されている。
ボード２０１は、電源２０４と、ノイズ源２０５と、グランドライン２０７とを有している。パッケージ２０２は、電源ライン２０６と、グランドライン２０７とを有している。半導体集積回路２０３は、電源ライン２０６と、グランドライン２０７と、論理回路２０８とを有している。なお、電源ライン２０６及びグランドライン２０７は、ボード２０１とパッケージ２０２と半導体集積回路２０３とにおいて、相互に接続されている。
半導体集積回路２０３は、一例として論理回路２０８を有している。また半導体集積回路２０３の内部では、ネットワークを形成できればよく、トランジスタレベルであっても、ゲートアレイやスタンダードセルレベルであってもよい。
図２では、ボード２０１の個別ネットワークと、パッケージ２０２の個別ネットワークと、半導体集積回路２０３の個別ネットワークをそれぞれ接続することにより、ボード２０１とパッケージ２０２と半導体集積回路２０３を統合した統合ネットワークが生成されている。
外来ノイズパターン生成部１１６（図１）は、ユーザによって外部から外来ノイズパターン情報が図示されないユーザインタフェース部を用いて入力され、その外来ノイズパターン情報によって印加ノイズパターン（外部ノイズパターンともいう。）を生成する。この場合、例えば、外来ノイズパターン情報により、そのノイズパターンを挿入するタイミング、ノイズパターンの形状及びノイズパターンの挿入位置が設定され、その設定をパラメータとして受け付け、受け付けたパラメータに基づいて、印加ノイズパターンが生成される。
ここで、設定される印加ノイズパターンの一例を、図３に示す。図３は、台形波でモデル化された印加ノイズパターン３０１を示した図である。印加ノイズパターン３０１は、ノイズを形成するタイミングの要素ａ、ｂ、ｃ及びｄから形成されている。
この印加ノイズパターン３０１が印加されるタイミングについて、図４に示す。図４に示すノイズ印加タイミング４０２は、任意の信号４０１に合わせ、信号４０１の立ち上がり又は立ち下がり時刻を起点として設定することができる。図４に示した例では、信号４０１の立ち上がり時刻の手前に、ノイズを印加するタイミング（ノイズ印加タイミング４０２）が設定されている。なお、ノイズを印加する箇所は、ボード２０１の任意の座標を設定することができる。
ノイズパターン管理部１１７は、外来ノイズパターン生成部１１６によって生成された印加ノイズパターンを管理する。
外来ノイズ印加部１１８は、外来ノイズパターン生成部１１６によって生成された印加ノイズパターンを、ノイズパターン管理部１１７から取得して、実デバイス（例えば、半導体集積回路２０３である。）に印加する。
なお、任意の形状で形成された矩形波ノイズを、任意の箇所に、半導体集積回路の内部信号の動作に合わせて印加する技術については既に確立されているので、生成された印加ノイズパターンを既存技術によって利用することができる。
デバイス解析部１１９は、印加ノイズパターンが印加された場合の動作を実測することによって実機での評価を行い、評価結果であるデバイス動作情報をデバイス動作情報格納部１２０に格納する。デバイス動作情報格納部１２０は、実機での評価結果であるデバイス動作情報を格納する。
なお、印加ノイズパターンを印加した場合の動作を実測する技術についても既に確立されている。そのため、確立された既存技術を利用することができる。
外来ノイズ印加部１２５は、ノイズパターン管理部１１７によって管理された印加ノイズパターンを、統合ネットワーク生成部１１２によって生成された半導体統合ＬＲＣネットワークに挿入する。
動作シミュレーション実行部１１３は、印加ノイズパターンが半導体統合ＬＲＣネットワークにノイズ源として挿入された状態で、動作シミュレーションを実行する。なお、挿入されたノイズ源は、外来ノイズパターン生成部１１６において設定された印加箇所から、半導体統合ＬＲＣネットワーク上の位置に変換されて挿入される。
例えば、図２を参照すると、ボード２０１の電源ライン２０６にノイズ源２０５が挿入されている。
ここで、グランドライン２０７にノイズ源が挿入された一例を図５に示す。図５は、半導体統合ＬＲＣネットワークのグランドライン２０７にノイズ源５０１が挿入されたことを示した図である。
ノイズ解析部１１４は、半導体統合ＬＲＣネットワークのシミュレーション結果を解析する。すでにノイズ源が挿入された状態で動作シミュレーションが実行されているので、ノイズ解析部１１４は、半導体集積回路２０３の内部の詳細な解析が可能である。
この場合の一例を、図６に示す。図６は、半導体集積回路２０３の誤動作原因詳細解析を行った図である。例えば、半導体集積回路２０３がスタンダードセル６０１で形成されている場合、図６に示すように、誤動作の原因をスタンダードセル６０１内のハードマクロセル６０２に関する信号配線レベル（信号配線６０３参照）で、詳細に解析することができる。ノイズ解析部１１４は、解析した解析結果を、シミュレーション動作情報格納部１１５に格納する。シミュレーション動作情報格納部１１５は、ノイズ解析部１１４によって解析された解析結果を格納する。
なお、トランジスタレベルのシミュレーションとスタンダードセルレベルのシミュレーションについては、共に技術が確立されており、既存技術を利用することができる。
なお、本実施の形態における外来ノイズとは、半導体集積回路に接続された電源、グランド、信号線などを伝導して、その半導体集積回路の内部に流入するノイズのことである。従って、このようなノイズが流入することにより、半導体集積回路に誤動作を引き起こす原因を解析することができる。
また、本実施の形態における半導体集積回路とは、デバイス、チップ、ＬＳＩ（Large Scale Integrated circuit）などの総称として使用し、一般的に半導体として含まれるものを包含しているものとする。
なお、本実施の形態の各種の構成要素は、その機能を実現するように形成されていればよく、例えば、所定の機能を発揮する専用のハードウェア、所定の機能がコンピュータプログラムにより付与された動作解析装置１００、コンピュータプログラムにより動作解析装置１００に実現された所定の機能、これらの任意の組み合わせ、等として実現することができる。
また、本実施の形態の各種の構成要素は、個々に独立した存在である必要はなく、複数の構成要素が１つのブロックとして形成されていること、１つの構成要素が複数のブロックで形成されていること、ある構成要素が他の構成要素の一部であること、ある構成要素の一部と他の構成要素の一部とが重複していること、等でもよい。
また、本実施の形態における動作解析装置１００は、コンピュータプログラムを読み取って対応する情報処理を実行できるように、図９に示すような、任意のコンピュータ９００のＣＰＵ（Central Processing Unit）９０２、メモリ９０４、メモリ９０４にロードされた本実施形態の動作解析装置１００の構成要素を実現するプログラム、そのプログラムを格納するハードディスクなどの記憶ユニット９０６、ネットワーク９２０接続用インタフェース（Ｉ／Ｆ： Interface）９０８を中心に、汎用デバイスで構築されたハードウェア、所定の情報処理を実行するように構築された専用の論理回路、およびソフトウェアの任意の組合せによって実現される。また、コンピュータ９００は、キーボードやマウス等の入力装置９１０やディスプレイやプリンタ等の出力装置９１２と、これらの入出力デバイスとのＩ／Ｏ（Input and Output）ユニット（不図示）を介して接続されてもよい。コンピュータ９００において、ＣＰＵ９０２は、コンピュータ９００の各要素とバス９０９を介して接続され、各要素とともにコンピュータ９００全体を制御する。そして、その実現方法、装置にはいろいろな変形例があることは、当業者には理解されるところである。本発明の実施の形態において、各図は、ハードウェア単位の構成ではなく、機能単位のブロックを示している。
なお、本実施の形態でコンピュータプログラムに対応した各種動作を、動作解析装置１００を実現するコンピュータ９００のＣＰＵ９０２に実行させることは、各種のブロックを、動作解析装置１００を実現するコンピュータ９００のＣＰＵ９０２に動作制御させることなども意味している。
本実施形態のコンピュータプログラムは、コンピュータ９００で読み取り可能な記録媒体に記録されてもよい。記録媒体は特に限定されず、様々な形態のものが考えられる。また、プログラムは、記録媒体からコンピュータ９００のメモリ９０４にロードされてもよいし、ネットワーク９２０を通じてコンピュータ９００にダウンロードされ、メモリ９０４にロードされてもよい。
例えば、動作解析装置１００を実現するコンピュータ９００に各種情報やデータを登録、格納、記憶、保持または保存させることは、動作解析装置１００を実現するコンピュータ９００に固定されている記憶ユニット９０６やメモリ９０４等の情報記憶装置にＣＰＵ９０２が各種情報やデータを格納すること、動作解析装置１００を実現するコンピュータ９００に交換自在に装填されているＣＤ－Ｒ（Compact Disk Recordable）やＤＶＤ（Digital Versatile Disk）等の情報記憶媒体にＣＰＵがディスクドライブで各種情報やデータを格納すること、あるいは、ネットワーク９２０上の他の装置（不図示）とインタフェース９０８を介して通信を行うことにより各種情報やデータをダウンロードし、上記情報記憶装置や上記情報記憶媒体に格納すること、等でよい。
次に、本実施の形態に係る半導体集積回路の動作解析装置１００の動作について、図面を用いて説明する。図７は、動作解析装置１００による処理を示したフローチャートである。以下、図１、図７、および図９を用いて説明する。
なお、本実施形態のコンピュータプログラムは、半導体集積回路の動作解析プログラムであって、半導体基板にパッケージを介して実装された半導体集積回路から、半導体基板とパッケージと半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手順と、抽出されたインダクタンスと抵抗と静電容量から、半導体基板とパッケージと半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手順と、生成されたそれぞれの個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手順（図７のステップＳ３）と、生成された統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し（図７のステップＳ５）、半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行手順（図７のステップＳ７）と、をコンピュータ９００（図９）に実行させるように記述されている。
まず、ユーザが、動作解析装置１００に対して、コンピュータ９００（図９）のキーボードやマウス等の入力装置９１０（図９）およびディスプレイ等の出力装置９１２（図９）から構成される図示されないユーザインタフェース部を用いて入力した外来ノイズパターン情報を受け付ける。外来ノイズパターン生成部１１６は、外来ノイズパターン情報を取得すると、動作解析を行うための印加ノイズパターンを、例えば、１つ生成する（図７のステップＳ１）。外来ノイズパターン生成部１１６は、印加ノイズパターンを生成すると、ノイズパターン管理部１１７に送信する。ノイズパターン管理部１１７は、印加ノイズパターンを受信すると、その印加ノイズパターンを管理する。
動作解析装置１００は、パッケージ情報、ボード情報及び半導体集積回路情報について、ユーザが図示されないユーザインタフェース部を用いて入力した情報を取得する。半導体特性抽出部１１０は、ボード２０１とパッケージ２０２と半導体集積回路２０３それぞれのインダクタンスＬ、抵抗Ｒ及び静電容量Ｃを抽出する。半導体特性抽出部１１０は、抽出したそれぞれのインダクタンスＬ、抵抗Ｒ及び静電容量Ｃを、個別ネットワーク生成部１１１へ送信する。
個別ネットワーク生成部１１１は、ボード２０１とパッケージ２０２と半導体集積回路２０３それぞれのインダクタンスＬ、抵抗Ｒ及び静電容量Ｃを受信すると、ボード２０１、パッケージ２０２及び半導体集積回路２０３のそれぞれについて、インダクタンスＬ、抵抗Ｒ及び静電容量Ｃの個別ネットワークを生成する。また、個別ネットワーク生成部１１１は、生成したボード２０１、パッケージ２０２及び半導体集積回路２０３の個別ネットワークを、統合ネットワーク生成部１１２に送信する。
統合ネットワーク生成部１１２は、ボード２０１、パッケージ２０２及び半導体集積回路２０３の個別ネットワークを受信すると、ボード２０１、パッケージ２０２及び半導体集積回路２０３の個別ネットワークを統合して、半導体統合ＬＲＣネットワークを生成する（図７のステップＳ３）。統合ネットワーク生成部１１２は、半導体統合ＬＲＣネットワークを生成すると、外来ノイズ印加部１２５へ送信する。
次に、ノイズパターン管理部１１７は、管理している印加ノイズパターンの中から、半導体ＬＲＣ統合ネットワークに印加する印加ノイズパターンが１つ選択されると、選択された印加ノイズパターンを、外来ノイズ印加部１２５に送信する。外来ノイズ印加部１２５は、印加ノイズパターンを受信すると、統合ネットワーク生成部１１２から受信した半導体統合ＬＲＣネットワークにノイズ源として挿入する（図７のステップＳ５）。外来ノイズ印加部１２５は、ノイズ源が挿入された半導体統合ＬＲＣネットワークを、動作シミュレーション実行部１１３に送信する。
動作シミュレーション実行部１１３は、ノイズ源が挿入された半導体統合ＬＲＣネットワークを受信すると、その半導体統合ＬＲＣネットワークを用いて、動作シミュレーションを実行する（図７のステップＳ７）。
ノイズ解析部１１４は、ノイズ源が挿入された半導体統合ＬＲＣネットワークの動作シミュレーションの実行結果を解析する。具体的には、図６で示したように、半導体集積回路２０３内に誤動作原因箇所６０４が検出されるか否かを解析する（図７のステップＳ９）。また、ノイズ解析部１１４は、解析結果をシミュレーション動作情報格納部１１５に格納する。
ノイズ解析部１１４は、誤動作原因箇所６０４が発見された場合には、誤動作が発生したと判定し（図７のステップＳ１１のＹＥＳ）、外来ノイズ印加部１１８に誤動作が発生した旨を通知する。外来ノイズ印加部１１８は、誤動作が発生した旨の通知を受信すると、誤動作が発生した印加ノイズパターンを、半導体集積回路２０３（実デバイス）に、外来ノイズ（第１の外来ノイズに相当する。）として印加する（図７のステップＳ１３）。
ここで、ノイズ解析部１１４から外来ノイズ印加部１１８に誤動作が発生した旨を通知して、半導体集積回路２０３に外来ノイズを印加するのは、シミュレーション結果と半導体集積回路２０３との整合性を確認するためである。
これにより、シミュレーションによる解析結果と、半導体集積回路２０３における実動作との整合性を確認することができる。
デバイス解析部１１９は、外来ノイズが印加された半導体集積回路２０３の動作を実測することにより、実機での評価を行う（図７のステップＳ１５）。そして、デバイス解析部１１９は、評価結果であるデバイス動作情報をデバイス動作情報格納部１２０に格納する。
一方、ステップＳ１１において誤動作原因箇所６０４が発見されなかった場合には、誤動作が発生していないと判定し（図７のステップＳ１１のＮＯ）、ステップＳ１に戻り、新たに外来ノイズパターンを生成し、ステップＳ１からＳ９までの処理を繰り返す。
なお、外来ノイズパターンは、毎回、必ず生成する必要はなく、ノイズパターン管理部１１７が予め複数の外来ノイズパターンを管理して、シミュレーションを実行する度に、順次入れ替えるようにしても良い。
以上説明したように本実施の形態によれば、半導体集積回路の動作解析装置１００は、入力されたボード情報、パッケージ情報及び半導体集積回路情報から、ボード２０１、パッケージ２０２及び半導体集積回路２０３それぞれの個別ネットワークを生成し、それぞれの個別ネットワークを統合して、半導体統合ＬＲＣネットワークを生成する。
動作解析装置１００は、生成された半導体統合ＬＲＣネットワークに、任意のノイズ源を挿入して、シミュレーションを実行することができるので、ボード２０１やパッケージ２０２の電源ライン２０６やグランドライン２０７を経由して、半導体集積回路２０３内に侵入するノイズの動作に対する影響を正確に解析することができる。
これにより、動作解析装置１００は、外来ノイズの影響を考慮した半導体集積回路の正確な動作解析を行うことができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
（第２の実施の形態）
第１の実施の形態において、半導体集積回路の動作解析装置１００は、図７のステップＳ３の処理において説明したように、パッケージ情報、ボード情報及び半導体集積回路情報から、半導体統合ＬＲＣネットワークを生成し、ステップＳ７の処理において、動作シミュレーションを実行していた。
第１の実施の形態において、半導体集積回路の動作解析装置１００は、図７のステップＳ３の処理において説明したように、パッケージ情報、ボード情報及び半導体集積回路情報から、半導体統合ＬＲＣネットワークを生成し、ステップＳ７の処理において、動作シミュレーションを実行していた。
第２の実施の形態では、例えば、図７で説明したステップＳ３～Ｓ９の処理を、ステップＳ１３及びＳ１５の処理と処理手順を入れ替えて実行する。この場合、まず、先に印加ノイズパターン（第２の外来ノイズに相当する。）を半導体集積回路２０３（実デバイス）に印加する（図８のステップＳ１３）。そして、この半導体集積回路２０３の動作を実測して実機での評価を行った後（図８のステップＳ１５）、印加された印加ノイズパターンによって誤動作が発生した場合に（図８のステップＳ２０のＹＥＳ）、半導体統合ＬＲＣネットワークを生成して、誤動作が発生したノイズ源（すなわち、第２の外来ノイズである。）を半導体統合ＬＲＣネットワークに挿入し、動作シミュレーションを実行する。
この第２の実施の形態に係る動作解析装置１００の動作について、図面で表すことにする。図８は、第２の実施の形態に係る動作解析装置１００の動作を示したフローチャートである。
図８に示したフローチャートは、図７に示したフローチャートと同一の処理内容には同一の処理ステップを付している。すなわち、この場合、処理手順が入れ替わるだけで、基本的な処理内容は変わらない。唯一、処理内容が変わるのは、ステップＳ２０において、誤動作が発生したか否かの判定を行うのがデバイス解析部１１９である、という点である。
このように、第２の実施の形態に係る半導体集積回路の動作解析装置１００は、第１の実施の形態の場合と同様に、外来ノイズの影響を考慮した半導体集積回路の正確な動作解析を行うことができる。
また、印加する印加ノイズパターンは、動作シミュレーションと実測によるデバイス解析において共有することができるので、動作シミュレーションで誤動作が発生した印加ノイズパターンを用いて実測でのデバイス解析によって解析することができるとともに、実測のデバイス解析で誤動作が発生した印加ノイズパターンを用いて動作シミュレーションを実行することができる。
この出願は、２００８年１０月２７日に出願された日本出願特願２００８－２７５８７８号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
以上、実施形態および実施例を参照して本願発明を説明したが、本願発明は上記実施形態および実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
また、本発明の実施の形態として、以下の態様も採用することができる。
（１） 半導体集積回路の動作を解析する誤動作解析方法であって、
半導体基板にパッケージを介して実装された前記半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出ステップと、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成ステップと、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成ステップと、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の誤動作シミュレーションを実行する誤動作シミュレーション実行ステップと、
を含むことを特徴とする誤動作解析方法。
（２） 前記検証用ノイズパターンは、
当該検証用ノイズパターンを挿入するタイミング、当該検証用ノイズパターンの形状及び当該検証用ノイズパターンの挿入位置をパラメータとして設定されることにより生成される
ことを特徴とする上記（１）に記載の誤動作解析方法。
（３） 実行された前記誤動作シミュレーションの実行結果から、挿入された前記検証用ノイズパターンにより誤動作を解析するノイズ解析ステップと、
解析された前記誤動作が前記検証用ノイズパターンに起因するときは、当該検証用ノイズパターンを前記半導体集積回路の外部から第１の外来ノイズとして印加する外来ノイズ印加ステップと、
印加された前記第１の外来ノイズによって実動作によるデバイス解析を行うデバイス解析ステップと、
を含むことを特徴とする上記（１）又は（２）に記載の誤動作解析方法。
（４） 前記半導体集積回路の外部から第２の外来ノイズを印加する第２の外来ノイズ印加ステップと、
印加された前記第２の外来ノイズによって実動作によるデバイス解析を行う第２のデバイス解析ステップと、を含み、
前記誤動作シミュレーション実行ステップは、
前記デバイス解析の結果によって誤動作が検出されたときは、前記第２の外来ノイズを前記検証用ノイズパターンとして前記統合ネットワークの任意の箇所に挿入し、前記半導体集積回路の誤動作シミュレーションを実行する
ことを特徴とする上記（１）乃至（３）の何れか１つに記載の誤動作解析方法。
（５） 半導体集積回路の動作を解析するシミュレーション解析部を有する誤動作解析装置であって、
前記シミュレーション解析部は、
半導体基板にパッケージを介して実装された前記半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手段と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手段と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手段と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の誤動作シミュレーションを実行する誤動作シミュレーション実行手段と、
を備えることを特徴とする誤動作解析装置。
（６） 前記検証用ノイズパターンは、
当該検証用ノイズパターンを挿入するタイミング、当該検証用ノイズパターンの形状及び当該検証用ノイズパターンの挿入位置をパラメータとして設定されることにより生成される
ことを特徴とする上記（５）に記載の誤動作解析装置。
（７） 前記半導体集積回路の動作を実動作によってデバイス解析を行う実動作デバイス解析部を有し、
前記シミュレーション解析部は、
実行された前記誤動作シミュレーションの実行結果から、挿入された前記検証用ノイズパターンにより誤動作を解析するノイズ解析手段を備え、
前記実動作デバイス解析部は、
解析された前記誤動作が前記検証用ノイズパターンに起因するときは、当該検証用ノイズパターンを前記半導体集積回路の外部から第１の外来ノイズとして印加する外来ノイズ印加手段と、
印加された前記第１の外来ノイズによって実動作によるデバイス解析を行うデバイス解析手段と、
を備えることを特徴とする上記（５）又は（６）に記載の誤動作解析装置。
（８） 前記半導体集積回路の動作を実動作によってデバイス解析を行う実動作デバイス解析部を有し、
前記実動作デバイス解析部は、
前記半導体集積回路の外部から第２の外来ノイズを印加する第２の外来ノイズ印加手段と、
印加された前記第２の外来ノイズによって実動作によるデバイス解析を行う第２のデバイス解析手段と、を備え、
前記誤動作シミュレーション実行手段は、
前記デバイス解析の結果によって誤動作が検出されたときは、前記第２の外来ノイズを前記検証用ノイズパターンとして前記統合ネットワークの任意の箇所に挿入し、前記半導体集積回路の誤動作シミュレーションを実行する
ことを特徴とする上記（５）５乃至（７）の何れか１つに記載の誤動作解析装置。
（９） 半導体集積回路の動作を解析するシミュレーション解析手順をコンピュータに実行させる誤動作解析プログラムであって、
前記シミュレーション解析手順は、
半導体基板にパッケージを介して実装された前記半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手順と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手順と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手順と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の誤動作シミュレーションを実行する誤動作シミュレーション実行手順と、
を有することを特徴とする誤動作解析プログラム。
（１０） 半導体集積回路の動作を解析するシミュレーション解析部と、前記半導体集積回路の動作を実動作によってデバイス解析を行う実動作デバイス解析部とを有する誤動作解析システムであって、
前記シミュレーション解析部は、
半導体基板にパッケージを介して実装された前記半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手段と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手段と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手段と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の誤動作シミュレーションを実行する誤動作シミュレーション実行手段と、
実行された前記誤動作シミュレーションの実行結果から、挿入された前記検証用ノイズパターンにより誤動作を解析するノイズ解析手段と、を備え、
前記実動作デバイス解析部は、
解析された前記誤動作が前記検証用ノイズパターンに起因するときは、当該検証用ノイズパターンを前記半導体集積回路の外部から第１の外来ノイズとして印加する外来ノイズ印加手段と、
印加された前記第１の外来ノイズによって実動作によるデバイス解析を行うデバイス解析手段と、
を備えることを特徴とする誤動作解析システム。
（１） 半導体集積回路の動作を解析する誤動作解析方法であって、
半導体基板にパッケージを介して実装された前記半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出ステップと、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成ステップと、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成ステップと、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の誤動作シミュレーションを実行する誤動作シミュレーション実行ステップと、
を含むことを特徴とする誤動作解析方法。
（２） 前記検証用ノイズパターンは、
当該検証用ノイズパターンを挿入するタイミング、当該検証用ノイズパターンの形状及び当該検証用ノイズパターンの挿入位置をパラメータとして設定されることにより生成される
ことを特徴とする上記（１）に記載の誤動作解析方法。
（３） 実行された前記誤動作シミュレーションの実行結果から、挿入された前記検証用ノイズパターンにより誤動作を解析するノイズ解析ステップと、
解析された前記誤動作が前記検証用ノイズパターンに起因するときは、当該検証用ノイズパターンを前記半導体集積回路の外部から第１の外来ノイズとして印加する外来ノイズ印加ステップと、
印加された前記第１の外来ノイズによって実動作によるデバイス解析を行うデバイス解析ステップと、
を含むことを特徴とする上記（１）又は（２）に記載の誤動作解析方法。
（４） 前記半導体集積回路の外部から第２の外来ノイズを印加する第２の外来ノイズ印加ステップと、
印加された前記第２の外来ノイズによって実動作によるデバイス解析を行う第２のデバイス解析ステップと、を含み、
前記誤動作シミュレーション実行ステップは、
前記デバイス解析の結果によって誤動作が検出されたときは、前記第２の外来ノイズを前記検証用ノイズパターンとして前記統合ネットワークの任意の箇所に挿入し、前記半導体集積回路の誤動作シミュレーションを実行する
ことを特徴とする上記（１）乃至（３）の何れか１つに記載の誤動作解析方法。
（５） 半導体集積回路の動作を解析するシミュレーション解析部を有する誤動作解析装置であって、
前記シミュレーション解析部は、
半導体基板にパッケージを介して実装された前記半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手段と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手段と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手段と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の誤動作シミュレーションを実行する誤動作シミュレーション実行手段と、
を備えることを特徴とする誤動作解析装置。
（６） 前記検証用ノイズパターンは、
当該検証用ノイズパターンを挿入するタイミング、当該検証用ノイズパターンの形状及び当該検証用ノイズパターンの挿入位置をパラメータとして設定されることにより生成される
ことを特徴とする上記（５）に記載の誤動作解析装置。
（７） 前記半導体集積回路の動作を実動作によってデバイス解析を行う実動作デバイス解析部を有し、
前記シミュレーション解析部は、
実行された前記誤動作シミュレーションの実行結果から、挿入された前記検証用ノイズパターンにより誤動作を解析するノイズ解析手段を備え、
前記実動作デバイス解析部は、
解析された前記誤動作が前記検証用ノイズパターンに起因するときは、当該検証用ノイズパターンを前記半導体集積回路の外部から第１の外来ノイズとして印加する外来ノイズ印加手段と、
印加された前記第１の外来ノイズによって実動作によるデバイス解析を行うデバイス解析手段と、
を備えることを特徴とする上記（５）又は（６）に記載の誤動作解析装置。
（８） 前記半導体集積回路の動作を実動作によってデバイス解析を行う実動作デバイス解析部を有し、
前記実動作デバイス解析部は、
前記半導体集積回路の外部から第２の外来ノイズを印加する第２の外来ノイズ印加手段と、
印加された前記第２の外来ノイズによって実動作によるデバイス解析を行う第２のデバイス解析手段と、を備え、
前記誤動作シミュレーション実行手段は、
前記デバイス解析の結果によって誤動作が検出されたときは、前記第２の外来ノイズを前記検証用ノイズパターンとして前記統合ネットワークの任意の箇所に挿入し、前記半導体集積回路の誤動作シミュレーションを実行する
ことを特徴とする上記（５）５乃至（７）の何れか１つに記載の誤動作解析装置。
（９） 半導体集積回路の動作を解析するシミュレーション解析手順をコンピュータに実行させる誤動作解析プログラムであって、
前記シミュレーション解析手順は、
半導体基板にパッケージを介して実装された前記半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手順と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手順と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手順と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の誤動作シミュレーションを実行する誤動作シミュレーション実行手順と、
を有することを特徴とする誤動作解析プログラム。
（１０） 半導体集積回路の動作を解析するシミュレーション解析部と、前記半導体集積回路の動作を実動作によってデバイス解析を行う実動作デバイス解析部とを有する誤動作解析システムであって、
前記シミュレーション解析部は、
半導体基板にパッケージを介して実装された前記半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手段と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手段と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手段と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の誤動作シミュレーションを実行する誤動作シミュレーション実行手段と、
実行された前記誤動作シミュレーションの実行結果から、挿入された前記検証用ノイズパターンにより誤動作を解析するノイズ解析手段と、を備え、
前記実動作デバイス解析部は、
解析された前記誤動作が前記検証用ノイズパターンに起因するときは、当該検証用ノイズパターンを前記半導体集積回路の外部から第１の外来ノイズとして印加する外来ノイズ印加手段と、
印加された前記第１の外来ノイズによって実動作によるデバイス解析を行うデバイス解析手段と、
を備えることを特徴とする誤動作解析システム。
Claims (10)
- 半導体集積回路の動作を解析する動作解析方法であって、
半導体基板にパッケージを介して実装された前記半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出し、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成し、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成し、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する半導体集積回路の動作解析方法。 - 請求項１に記載の半導体集積回路の動作解析方法において、
前記検証用ノイズパターンを挿入するタイミング、当該検証用ノイズパターンの形状及び当該検証用ノイズパターンの挿入位置をパラメータとして受け付け、
受け付けた前記パラメータにより、前記検証用ノイズパターンを生成して挿入する半導体集積回路の動作解析方法。 - 請求項1または２に記載の半導体集積回路の動作解析方法において、
実行された前記動作シミュレーションの実行結果から前記半導体集積回路の動作を解析し、挿入された前記検証用ノイズパターンにより発生する誤動作を検出し、
検出された前記誤動作が前記検証用ノイズパターンに起因するときは、当該検証用ノイズパターンを前記半導体集積回路の外部から第１の外来ノイズとして印加し、
前記第１の外来ノイズが印加された前記半導体集積回路の実動作によるデバイス解析を行う半導体集積回路の動作解析方法。 - 請求項１乃至３いずれかに記載の半導体集積回路の動作解析方法において、
前記半導体集積回路の外部から第２の外来ノイズを印加し、
前記第２の外来ノイズが印加された前記半導体集積回路の実動作によるデバイス解析を行い、
前記動作シミュレーションを実行する際に、
前記デバイス解析の解析結果に基づいて、前記半導体集積回路の誤動作が検出されたときは、前記第２の外来ノイズを前記検証用ノイズパターンとして前記統合ネットワークの任意の箇所に挿入し、前記半導体集積回路の動作シミュレーションを実行する半導体集積回路の動作解析方法。 - 半導体基板にパッケージを介して実装された半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手段と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手段と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手段と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行手段と、
を備える半導体集積回路の動作解析装置。 - 請求項５に記載の半導体集積回路の動作解析装置において、
前記動作シミュレーション実行手段は、
当該検証用ノイズパターンを挿入するタイミング、当該検証用ノイズパターンの形状及び当該検証用ノイズパターンの挿入位置をパラメータとして受け付け、
受け付けた前記パラメータにより前記検証用ノイズパターンを生成して挿入する半導体集積回路の動作解析装置。 - 請求項５または６に記載の半導体集積回路の動作解析装置において、
実行された前記動作シミュレーションの実行結果から前記半導体集積回路の動作を解析し、挿入された前記検証用ノイズパターンにより発生する誤動作を検出するノイズ解析手段と、
検出された前記誤動作が前記検証用ノイズパターンに起因するときは、当該検証用ノイズパターンを前記半導体集積回路の外部から第１の外来ノイズとして印加する外来ノイズ印加手段と、
前記第１の外来ノイズが印加された前記半導体集積回路の実動作によるデバイス解析を行うデバイス解析手段と、
を備える半導体集積回路の動作解析装置。 - 請求項５乃至７いずれかに記載の半導体集積回路の動作解析装置において、
前記半導体集積回路の外部から第２の外来ノイズを印加する第２の外来ノイズ印加手段と、
前記第２の外来ノイズが印加された前記半導体集積回路の実動作によるデバイス解析を行う第２のデバイス解析手段と、をさらに備え、
前記動作シミュレーション実行手段は、
前記デバイス解析の解析結果に基づいて、前記半導体集積回路の誤動作が検出されたときは、前記第２の外来ノイズを前記検証用ノイズパターンとして前記統合ネットワークの任意の箇所に挿入し、前記半導体集積回路の動作シミュレーションを実行する半導体集積回路の動作解析装置。 - 半導体基板にパッケージを介して実装された半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手順と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手順と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手順と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行手順と、
をコンピュータに実行させるための半導体集積回路の動作解析プログラム。 - 半導体基板にパッケージを介して実装された半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手段と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手段と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手段と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行手段と、
実行された前記動作シミュレーションの実行結果から前記半導体集積回路の動作を解析し、挿入された前記検証用ノイズパターンにより発生する誤動作を検出するノイズ解析手段と、
検出された前記誤動作が前記検証用ノイズパターンに起因するときは、当該検証用ノイズパターンを前記半導体集積回路の外部から第１の外来ノイズとして印加する外来ノイズ印加手段と、
前記第１の外来ノイズが印加された前記半導体集積回路の実動作によるデバイス解析を行うデバイス解析手段と、
を備える半導体集積回路の動作解析システム。
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