JP6649731B2 - Fpgaからリードバックするための信号の特定 - Google Patents
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Description
2 FPGAモデル
3 FPGAコード3
4 ビルド
5 CPUコード
6 計算ノード
7 CPU
8 FPGA
9 ホストシステム
10 トレースファイル
11 上位のサブシステム
12 下位のサブシステム
13 信号経路
14 リードマーキング
15 レジスタ
16 トレーサビリティ予測(TraceabilityForecast)モジュール
Claims (15)
- FPGAビルド(4)後にFPGA(8)からリードバックによって読み出し可能な、FPGAプログラムのモデル信号を、自動的に特定するための方法であって、前記方法は、
FPGAモデル(2)を作成するステップと、
データ処理装置が、前記FPGAモデル(2)からFPGAコード(3)を作成するステップと、
を含み、
前記方法は、前記FPGAモデル(2)から前記FPGAコード(3)を作成する前記ステップが終了する前に、前記データ処理装置が、前記FPGA(8)からリードバックによって読み出し可能な信号を識別するための自動的な分析を実施する追加的なステップを含み、
前記方法は、前記データ処理装置が、前記FPGA(8)からリードバックによって読み出し可能な信号を出力するステップを含み、
前記FPGA(8)からリードバックによって読み出し可能な信号を識別するための前記自動的な分析を実施する前記ステップは、前記データ処理装置が、前記FPGAモデル(2)から、前記信号を保存するためのレジスタ(15)が、前記FPGA(8)内にインプリメンテーションされていることを検出するステップを含むことを特徴とする、
方法。 - 前記FPGA(8)からリードバックによって読み出し可能な信号を識別するための前記自動的な分析を実施する前記ステップは、前記信号を保存するためのレジスタ(15)が、前記FPGA(8)内にインプリメンテーションされていることを検出するステップを含むことを特徴とする、
請求項1記載の方法。 - 前記信号を保存するためのレジスタ(15)が、前記FPGA(8)内にインプリメンテーションされていることを検出する前記ステップは、前記信号のための遅延素子がインプリメンテーションされていることを検出するステップを含むことを特徴とする、
請求項2記載の方法。 - 前記FPGA(8)からリードバックによって読み出し可能な信号を識別するための前記自動的な分析を実施する前記ステップは、前記FPGA(8)からリードバックによって読み出し可能な信号を識別するために前記FPGAモデル(2)を分析するステップを含むことを特徴とする、
請求項1から3のいずれか一項記載の方法。 - 前記FPGAモデル(2)を作成する前記ステップは、上位のサブシステム(11)と、少なくとも1つの下位のサブシステム(12)とを備える階層的なFPGAモデル(2)を作成するステップを含み、
前記FPGA(8)からリードバックによって読み出し可能な信号を識別するための前記自動的な分析を実施する前記ステップは、前記上位のサブシステム(11)において開始される前記FPGAモデル(2)の自動的かつ再帰的な分析を実施するステップを含むことを特徴とする、
請求項4記載の方法。 - 前記上位のサブシステム(11)において開始される前記FPGAモデル(2)の自動的かつ再帰的な分析を実施する前記ステップは、前記上位のサブシステム(11)と前記下位のサブシステム(12)とにおける同一の信号を特定するステップを含むことを特徴とする、
請求項5記載の方法。 - 前記FPGAモデル(2)から前記FPGAコード(3)を作成する前記ステップは、ネットワークリストを作成するための合成を実施するステップを含み、
前記FPGA(8)からリードバックによって読み出し可能な信号を識別するための前記自動的な分析を実施する前記ステップは、前記FPGA(8)からリードバックによって読み出し可能な信号を識別するために前記ネットワークリストを分析するステップを含むことを特徴とする、
請求項1から6のいずれか一項記載の方法。 - 前記FPGAモデル(2)から前記FPGAコード(3)を作成する前記ステップは、“マップ(Map)”ステップ及び“プレイス(Place)”ステップ及び“ルート(Route)”ステップのうちの少なくとも1つのステップを含み、
前記FPGA(8)からリードバックによって読み出し可能な信号を識別するための前記自動的な分析を実施する前記ステップは、前記“マップ(Map)”ステップ及び前記“プレイス(Place)”ステップ及び前記“ルート(Route)”ステップのうちの少なくとも1つのステップの結果を相応に分析するステップを含むことを特徴とする、
請求項1から7のいずれか一項記載の方法。 - 前記FPGAモデル(2)から前記FPGAコード(3)を作成する前記ステップは、ネットワークリストを作成するための合成を実施するステップを含み、
前記FPGAモデル(2)から前記FPGAコード(3)を作成する前記ステップは、“マップ(Map)”ステップ及び“プレイス(Place)”ステップ及び“ルート(Route)”ステップのうちの少なくとも1つのステップを含み、
前記FPGA(8)からリードバックによって読み出し可能な信号を識別するための前記自動的な分析を実施する前記ステップは、
前記FPGA(8)からリードバックによって読み出し可能な信号を識別するために前記FPGAモデル(2)を分析する前記ステップと、
前記FPGA(8)からリードバックによって読み出し可能な信号を識別するために前記ネットワークリストを分析する前記ステップと、
前記“マップ(Map)”ステップ及び/又は前記“プレイス(Place)”ステップ及び/又は前記“ルート(Route)”ステップのうちの少なくとも1つのステップの結果を分析する前記ステップと、
を含むグループから少なくとも2つのステップを含み、
前記FPGA(8)からリードバックによって読み出し可能な信号を識別するための前記自動的な分析を実施する前記ステップは、前記少なくとも2つのステップに基づいた、前記FPGA(8)からリードバックによって読み出し可能な信号の識別結果を比較するステップを含むことを特徴とする、
請求項1から8のいずれか一項記載の方法。 - 前記FPGAモデル(2)を生成する前記ステップは、前記FPGAモデル(2)内において読み出すためのモデル信号をマーキングするステップを含み、
前記FPGA(8)からリードバックによって読み出し可能な信号を出力する前記ステップは、前記FPGA(8)からリードバックによって読み出し可能な信号が、マーキングされた前記モデル信号を含んでいるかどうかをチェックするステップと、前記リードバックによって読み出し可能な信号が、マーキングされた前記モデル信号を含まない場合に、警告を出力するステップとを含むことを特徴とする、
請求項1から9のいずれか一項記載の方法。 - 前記FPGAモデル(2)を作成する前記ステップは、前記FPGAモデル(2)内において読み出すためのモデル信号をマーキングするステップを含み、
前記FPGAモデル(2)から前記FPGAコード(3)を作成する前記ステップは、リードバックによって読み出し可能な信号として読み出すための前記モデル信号を、自動的にインプリメンテーションするステップを含むことを特徴とする、
請求項1から10のいずれか一項記載の方法。 - 前記FPGA(8)からリードバックによって読み出し可能な信号を出力する前記ステップは、前記FPGAモデル(2)内において、前記FPGA(8)からリードバックによって読み出し可能な信号に該当するモデル信号を自動的にマーキングするステップを含むことを特徴とする、
請求項1から11のいずれか一項記載の方法。 - 請求項1から12のいずれか一項記載の方法を実施するように構成されている、データ処理装置(1)。
- コンピュータに、請求項1から12のいずれか一項記載の方法の各ステップを実行させるためのプログラム。
- コンピュータに、請求項1から12のいずれか一項記載の方法の各ステップを実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。
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