CN105138769A - 一种用于可编程电路的时序模型生成方法及装置 - Google Patents

Abstract

本发明提供了一种用于可编程电路的时序模型生成方法及装置，该方法包括：根据电路属性将可编程电路划分为电路模块，生成包括电路模块及各电路模块之间连接关系的网表文件；电路模块包括：组合电路模块和时序电路模块；对各电路模块的属性进行描述，生成各电路模块的电路描述文件；获取可编程电路的电路配置信息；根据电路配置信息、网表文件及各电路模块的电路描述文件，生成并输出可编程电路的时序模型。通过本发明的实施，能够对可编程电路进行时序建模，可以对电路的延时进行参数化的描述，同时能够提高时序分析延迟值的准确度，解决了现有编写时序库等建模方法在可编程电路领域所存在的不足。

Description

一种用于可编程电路的时序模型生成方法及装置

技术领域

本发明涉及可编程电路的静态时序分析领域，尤其涉及一种用于可编程电路的时序模型生成方法及装置。

背景技术

目前，现场可编程逻辑门阵列(FieldProgrammableGateArray,简称FPGA)已经得到了广泛的应用，随着深亚微米技术的发展，数字电路的规模已经发展到了千万门级，FPGA开发工具(EDA工具)通过将用户设计进行综合、映射、布局布线等过程，完成用户设计到电路实现的转换。在整个FPGA开发流程中，综合、映射、布局布线等过程均包含了时序驱动算法来提高用户设计电路的性能；在布局布线后的设计验证过程中，时序分析工具更是起着十分重要的作用。随着FPGA芯片发展，FPGA的电路规模越来越大、速度越来越快，尤其是各种可编程电路单元的加入，如DSP、BlockRAM等，使得FPGA的功能越来越丰富，电路越来越复杂。如何保证用户的设计能够经过FPGA开发工具布局布线后，满足用户的设计要求，使得FPGA开发对时序分析工具的要求也越来越高，而时序分析工具的分析精度完全取决于时序模型的建模准确度和精度。

目前业界通用的建模方法是编写时序库(liberty)来进行时序单元的描述，liberty适合描述门级以及简单的电路，比如与非门、触发器、查找表等单元。采用liberty描述FPGA单元的时序模型的过程中，主要有如下2方面的不足：一是不利于处理功能复杂的单元，比如某些可编程电路在不同的配置下，将具有不同的时序行为，电路的时序弧(timingarc)在不同的配置下是不同的，liberty很难描述这种可配置电路的时序模型；二是无法对电路的延迟进行参数化的描述，也就是根据电路的配置计算延迟值。

因此，如何提供一种可以用于可编程电路的时序模型生成方法，是本领域技术人员亟待解决的技术问题。

发明内容

本发明提供了一种用于可编程电路的时序模型生成方法及装置，以解决现有编写时序库等建模方法在可编程电路领域所存在的不足。

本发明提供了一种用于可编程电路的时序模型生成方法，其包括：根据电路属性将可编程电路划分为电路模块，生成包括电路模块及各电路模块之间连接关系的网表文件；电路模块包括：组合电路模块和时序电路模块；对各电路模块的属性进行描述，生成各电路模块的电路描述文件；获取可编程电路的电路配置信息；根据电路配置信息、网表文件及各电路模块的电路描述文件，生成并输出可编程电路的时序模型。

进一步的，电路描述文件包括：电路模块的数据流信息和时序信息；数据流信息用于描述在不同的参数配置下，电路模块内电路信号的传输传播信息；时序信息包括时序行为信息、时序延迟信息以及时序约束信息。

进一步的，获取可编程电路的电路配置信息包括：将与可编程电路对应的现场可编程门阵列FPGA开发工具的布局布线结果转换为电路配置信息。

进一步的，根据电路配置信息、网表文件及各电路模块的电路描述文件生成可编程电路的时序模型包括：读入网表文件，根据电路描述文件和电路配置建立可编程电路的各电路模块之间的关系；根据电路模块中时序电路模块建立可编程电路的时序模型；根据各电路模块的时序信息计算可编程电路的时序延迟值和时序约束。

进一步的，读入网表文件，根据电路描述文件和电路配置建立可编程电路的各电路模块之间的关系包括：读入网表文件，读入电路模块数据流信息，根据电路配置对各个电路模块进行处理，确定各个模块的数据流向，采用双向搜索算法对网表进行遍历，确定使用的时序单元模块，根据使用的电路模块以及连接关系，产生新电路网表。

进一步的，根据各电路模块的时序信息计算可编程电路的时序延迟值和时序约束包括：对新电路网表中的时序电路模块进行分析，找出对时序模型有影响的时序信息，向可编程电路的边界扩展，确定时序模型。

进一步的，根据各电路模块的时序信息计算可编程电路的时序延迟值和时序约束包括：根据电路配置信息，计算各个电路模块的电路延迟值，根据新电路网表，对各个电路模块的延迟值进行累加计算，计算出电路模型的时序延迟值，根据各电路模块的约束信息、各电路模块的时序信息和延迟信息，计算出电路模型的约束信息。

本发明提供了一种用于可编程电路的时序模型生成装置，其包括：划分模块，用于根据电路属性将可编程电路划分为电路模块，生成包括电路模块及各电路模块之间连接关系的网表文件；电路模块包括：组合电路模块和时序电路模块；描述模块，用于对各电路模块的属性进行描述，生成各电路模块的电路描述文件；配置模块，用于获取可编程电路的电路配置信息；输出模块，用于根据电路配置信息、网表文件及各电路模块的电路描述文件，生成并输出可编程电路的时序模型。

进一步的，电路描述文件包括：电路模块的数据流信息和时序信息；数据流信息用于描述在不同的参数配置下，电路模块内电路信号的传输传播信息；时序信息包括时序行为信息、时序延迟信息以及时序约束信息。

进一步的，配置模块用于将与可编程电路对应的现场可编程门阵列FPGA开发工具的布局布线结果转换为电路配置信息。

进一步的，输出模块用于读入网表文件，根据电路描述文件和电路配置建立可编程电路的各电路模块之间的关系；根据电路模块中时序电路模块建立可编程电路的时序模型；根据各电路模块的时序信息计算可编程电路的时序延迟值和时序约束。

进一步的，输出模块用于读入网表文件，读入电路模块数据流信息，根据电路配置对各个电路模块进行处理，确定各个模块的数据流向，采用双向搜索算法对网表进行遍历，确定使用的时序单元模块，根据使用的电路模块以及连接关系，产生新电路网表。

进一步的，输出模块用于对新电路网表中的时序电路模块进行分析，找出对时序模型有影响的时序信息，向可编程电路的边界扩展，确定时序模型。

进一步的，输出模块用于根据电路配置信息，计算各个电路模块的电路延迟值，根据新电路网表，对各个电路模块的延迟值进行累加计算，计算出电路模型的时序延迟值，根据各电路模块的约束信息、各电路模块的时序信息和延迟信息，计算出电路模型的约束信息。

本发明的有益效果：

本发明提供了一种用于可编程电路的时序模型产生方法及其装置，能够对可编程电路进行时序建模，可以对电路的延时进行参数化的描述，同时能够提高时序分析延迟值的准确度，解决了现有编写时序库等建模方法在可编程电路领域所存在的不足。

附图说明

图1为本发明第一实施例提供的时序模型产生装置的结构示意图；

图2为本发明第二实施例提供的时序模型产生方法的流程图；

图3为本发明第三实施例提供的时序模型产生方法的流程图；

图4为本发明第三实施例中可编程电路的示意图；

图5为本发明第三实施例中电路模块划分示意图；

图6为本发明第三实施例中二选一选择器示意图。

具体实施方式

现通过具体实施方式结合附图的方式对本发明做出进一步的诠释说明。

第一实施例：

图1为本发明第一实施例提供的时序模型产生装置的结构示意图，由图1可知，在本实施例中，本发明提供的时序模型产生装置1包括：

划分模块11，用于根据电路属性将可编程电路划分为电路模块，生成包括电路模块及各电路模块之间连接关系的网表文件；

描述模块12，用于对各电路模块的属性进行描述，生成各电路模块的电路描述文件；

配置模块13，用于获取可编程电路的电路配置信息；

输出模块14，用于根据电路配置信息、网表文件及各电路模块的电路描述文件，生成并输出可编程电路的时序模型。

在一些实施例中，上述实施例中的电路模块包括：组合电路模块和时序电路模块；组合电路模块包括加法器、乘法器、多路选择器的一种或多种；时序电路模块包括触发器。

在一些实施例中，上述实施例中的电路描述文件包括：电路模块的数据流信息和时序信息；数据流信息用于描述在不同的参数配置下，电路模块内电路信号的传输传播信息；时序信息包括时序行为信息、时序延迟信息以及时序约束信息。

在一些实施例中，上述实施例中的配置模块13用于将与可编程电路对应的现场可编程门阵列FPGA开发工具的布局布线结果转换为电路配置信息。

在一些实施例中，上述实施例中的输出模块14用于读入网表文件，根据电路描述文件和电路配置建立可编程电路的各电路模块之间的关系；根据电路模块中时序电路模块建立可编程电路的时序模型；根据各电路模块的时序信息计算可编程电路的时序延迟值和时序约束。

在一些实施例中，上述实施例中的输出模块14用于读入网表文件，读入电路模块数据流信息，根据电路配置对各个电路模块进行处理，确定各个模块的数据流向，采用双向搜索算法对网表进行遍历，确定使用的时序单元模块，根据使用的电路模块以及连接关系，产生新电路网表。

在一些实施例中，上述实施例中的输出模块14用于对新电路网表中的时序电路模块进行分析，找出对时序模型有影响的时序信息，向可编程电路的边界扩展，确定时序模型。

在一些实施例中，上述实施例中的输出模块14用于根据电路配置信息，计算各个电路模块的电路延迟值，根据新电路网表，对各个电路模块的延迟值进行累加计算，计算出电路模型的时序延迟值，根据各电路模块的约束信息、各电路模块的时序信息和延迟信息，计算出电路模型的约束信息。

在一些实施例中，上述实施例中的输出模块14还用于将时序模型以时序库liberty文件的格式输出。

第二实施例：

图2为本发明第二实施例提供的时序模型生成方法的流程图，由图2可知，在本实施例中，本发明提供的时序模型生成方法包括以下步骤：

S201：根据电路属性将可编程电路划分为电路模块，生成包括电路模块及各电路模块之间连接关系的网表文件；

S202：对各电路模块的属性进行描述，生成各电路模块的电路描述文件；

S203：获取可编程电路的电路配置信息；

S204：根据电路配置信息、网表文件及各电路模块的电路描述文件，生成并输出可编程电路的时序模型。

在一些实施例中，上述实施例中的电路模块包括：组合电路模块和时序电路模块；组合电路模块包括加法器、乘法器、多路选择器的一种或多种；时序电路模块包括触发器。

在一些实施例中，上述实施例中的电路描述文件包括：电路模块的数据流信息和时序信息；数据流信息用于描述在不同的参数配置下，电路模块内电路信号的传输传播信息；时序信息包括时序行为信息、时序延迟信息以及时序约束信息。

在一些实施例中，上述实施例中的获取可编程电路的电路配置信息包括：将与可编程电路对应的现场可编程门阵列FPGA开发工具的布局布线结果转换为电路配置信息。

在一些实施例中，上述实施例中的根据电路配置信息、网表文件及各电路模块的电路描述文件生成可编程电路的时序模型包括：读入网表文件，根据电路描述文件和电路配置建立可编程电路的各电路模块之间的关系；根据电路模块中时序电路模块建立可编程电路的时序模型；根据各电路模块的时序信息计算可编程电路的时序延迟值和时序约束。

在一些实施例中，上述实施例中的读入网表文件，根据电路描述文件和电路配置建立可编程电路的各电路模块之间的关系包括：读入网表文件，读入电路模块数据流信息，根据电路配置对各个电路模块进行处理，确定各个模块的数据流向，采用双向搜索算法对网表进行遍历，确定使用的时序单元模块，根据使用的电路模块以及连接关系，产生新电路网表。

在一些实施例中，上述实施例中的根据各电路模块的时序信息计算可编程电路的时序延迟值和时序约束包括：对新电路网表中的时序电路模块进行分析，找出对时序模型有影响的时序信息，向可编程电路的边界扩展，确定时序模型。

在一些实施例中，上述实施例中的根据各电路模块的时序信息计算可编程电路的时序延迟值和时序约束包括：根据电路配置信息，计算各个电路模块的电路延迟值，根据新电路网表，对各个电路模块的延迟值进行累加计算，计算出电路模型的时序延迟值，根据各电路模块的约束信息、各电路模块的时序信息和延迟信息，计算出电路模型的约束信息。

在一些实施例中，上述实施例中的方法还包括：将时序模型以时序库liberty文件的格式输出。

现结合具体应用场景、图3-图6对本发明做进一步的诠释说明。

第三实施例：

在本实施例内，以可编程数字信号处理器电路(一种常见的可编程电路)为例，来说明本发明的具体实施过程，数字信号处理器电路以下简称DSP电路，可编程数字信号处理器电路的时序模型简称为DSP时序模型。

如图4所示，该DSP电路包含二选一数据选择器、可配置乘法器、可配置加法器以及触发器.本例中电路可以进行如下配置：

加法器可以被配置为两种模式1.加法器/减法器、2.与逻辑计算；该电路模式1和模式2时序数据延迟不同。

乘法器可配置为不同的位宽，显然不同位宽的乘法器的延迟也是不一样的。

二选一数据选择器，用于选择数据的流向，用户通过设置，可以选择数据是否经过触发器。如果用户选择使用触发器，那么对于输入数据来说，需要时序分析工具检查输入信号的建立时间和保持时间。如果用户选择不使用触发器，那么该数字信号处理单元的时序行为为组合逻辑，时序分析工具只需要的处理输入和输出之间的延迟。

如图3所示，本实施例提供的时序模型产生方法包括以下步骤：

S301：对DSP电路进行电路模块划分。

首先，对DSP电路进行模块划分，按照电路性质分为2类：1.组合逻辑电路，包括加法器、乘法器、多路选择器等；2.时序逻辑电路，为触发器等时序电路。电路划分如图5所示。

S302：生成电路的网表文件。

可编程电路模块划分完成后，编写电路的网表文件，电路网表文件的作用是确定电路模块的连接关系。

S303：生成各电路模块的描述文件。

然后，对各个电路模块分别进行描述，编写电路模块的描述文件，需要描述的是电路模块的数据流信息和时序信息。

数据流信息用于描述在不同的参数配置下，电路信号的传输信息。举例说明：二选一数据选择器的电路含有一个控制数据选择的配置点，如图6所示，如果配置点C_SEL配置为0，那么数据从A流向C,如果配置点C_SEL配置为1，那么数据从B流向C。

时序信息包括时序行为信息、时序延迟信息以及时序约束信息。

时序行为信息描述即根据子电路模块的时序特性描述其时序行为。对于加法器、乘法器等组合逻辑，时序行为表现为端口到端口具有延迟，该时序行为将被描述为端口到端口的延迟值映射表；对于触发器单元等时序逻辑，时序行为描述包括建立时间和保持时间等时序检查项目以及相关的延迟属性，如时钟到触发器输出延迟等。

时序延迟信息，上述的延迟映射表即为时序延迟信息的记录载体，该表记录了电路模块在不同的配置下端口到端口所具有的延迟值。对于时序模块，除了端口到端口所具有的延迟值还包括建立时间和保持时间的约束值。延迟映射表使得软件能够根据电路的配置在映射表中找到正确的延迟值，延迟值一般通过电路的仿真获得，仿真是基于模块级别进行的，并且可以通过实际电路的测试结果进行修正，有很高的精度。

时序约束信息为电路模块电路的属性描述，如时钟最小时钟脉冲宽度等属性，用于整个模块的时序模型属性的计算。

S304：根据布局布线结果产生电路配置信息。

电路配置信息为一个输入，电路的配置决定了DSP电路的时序行为以及各个子电路模块的延迟值。电路配置信息是根据电路的属性抽象得来的，和FPGA开发工具产生的布局布线结果是有逻辑上的对应关系的。本步骤的作用是把FPGA开发工具产生的布局布线结果转换成为电路配置信息。

S305：产生DSP电路的时序模型。

本步骤输入上述产生的电路模块的描述文件，进行如下工作：根据各子电路的数据流信息，确定DSP电路所使用的子电路模块以及相互之间的关系，该过程的作用是找出使用到的子电路，为时序模型的计算做准备。

时序信息、约束信息是描述的是子电路模块的信息。通过各个电路模块的信息，经过处理计算，得到DSP时序模型。DSP时序模型以liberty库文件的格式输出。

具体过程如下：

确定DSP电路所使用的子电路模块以及相互之间的关系，产生新的电路网表。该过程分为如下3步：读入网表文件，读入电路模块数据流信息，根据电路配置对各个电路模块进行处理，确定各个模块的数据流向；采用双向搜索算法对网表进行遍历，确定使用的时序单元模块；根据使用的电路模块以及连接关系，产生新电路网表。

根据电路模块的时序信息确定DSP电路的时序模型。该过程分为如下2步：对新电路网表中的时序电路进行分析，找出对DSP时序模型有影响的时序信息；将找出的时序行为向DSP电路的边界扩展，确定DSP时序模型。

计算出DSP电路时序信息和约束信息，以liberty库文件的格式输出时序模型。该过程分为如下4步：根据电路的配置信息，计算各个电路模块的电路延迟值；根据新电路网表，对各个电路模块的延迟值进行累加等计算，计算出DSP电路模型的延迟值；根据各电路模块的约束信息，根据各模块的时序信息和延迟信息，计算出DSP电路模型约束信息；将DSP电路的时序模型以liberty库文件的格式输出。

综上可知，通过本发明的实施，至少存在以下有益效果：

本发明提供了一种用于可编程电路的时序模型产生方法及其装置，能够对可编程单元电路进行时序建模，可以对电路的延时进行参数化的描述，同时能够提高时序分析延迟值的准确度，解决了现有编写时序库等建模方法在可编程电路领域所存在的不足。

以上仅是本发明的具体实施方式而已，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施方式所做的任意简单修改、等同变化、结合或修饰，均仍属于本发明技术方案的保护范围。

Claims (14)

1.一种用于可编程电路的时序模型生成方法，其特征在于，包括：

根据电路属性将可编程电路划分为电路模块，生成包括所述电路模块及各电路模块之间连接关系的网表文件；所述电路模块包括：组合电路模块和时序电路模块；

对各电路模块的属性进行描述，生成各电路模块的电路描述文件；

获取所述可编程电路的电路配置信息；

根据所述电路配置信息、网表文件及各电路模块的电路描述文件，生成并输出所述可编程电路的时序模型。

2.如权利要求1所述的时序模型生成方法，其特征在于，所述电路描述文件包括：电路模块的数据流信息和时序信息；所述数据流信息用于描述在不同的参数配置下，电路模块内电路信号的传输传播信息；所述时序信息包括时序行为信息、时序延迟信息以及时序约束信息。

3.如权利要求1所述的时序模型生成方法，其特征在于，所述获取所述可编程电路的电路配置信息包括：将与所述可编程电路对应的现场可编程门阵列FPGA开发工具的布局结果转换为所述电路配置信息。

4.如权利要求1至3任一项所述的时序模型生成方法，其特征在于，所述根据所述电路配置信息、网表文件及各电路模块的电路描述文件，生成并输出所述可编程电路的时序模型包括：读入所述网表文件，根据所述电路描述文件和所述电路配置建立所述可编程电路的各电路模块之间的关系；根据电路模块中时序电路模块建立所述可编程电路的时序模型；根据各电路模块的时序信息计算所述可编程电路的时序延迟值和时序约束。

5.如权利要求4所述的时序模型生成方法，其特征在于，所述读入所述网表文件，根据所述电路描述文件和所述电路配置建立所述可编程电路的各电路模块之间的关系包括：读入网表文件，读入电路模块数据流信息，根据电路配置对各个电路模块进行处理，确定各个模块的数据流向，采用双向搜索算法对网表进行遍历，确定使用的时序单元模块，根据使用的电路模块以及连接关系，产生新电路网表。

6.如权利要求5所述的时序模型生成方法，其特征在于，所述根据各电路模块的时序信息计算所述可编程电路的时序延迟值和时序约束包括：对所述新电路网表中的时序电路模块进行分析，找出对所述时序模型有影响的时序信息，向所述可编程电路的边界扩展，确定所述时序模型。

7.如权利要求6所述的时序模型生成方法，其特征在于，所述根据各电路模块的时序信息计算所述可编程电路的时序延迟值和时序约束包括：根据所述电路配置信息，计算各个电路模块的电路延迟值，根据所述新电路网表，对各个电路模块的延迟值进行累加计算，计算出所述电路模型的时序延迟值，根据各电路模块的约束信息、各电路模块的时序信息和延迟信息，计算出所述电路模型的约束信息。

8.一种用于可编程电路的时序模型生成装置，其特征在于，包括：

划分模块，用于根据电路属性将可编程电路划分为电路模块，生成包括所述电路模块及各电路模块之间连接关系的网表文件；所述电路模块包括：组合电路模块和时序电路模块；

描述模块，用于对各电路模块的属性进行描述，生成各电路模块的电路描述文件；

配置模块，用于获取所述可编程电路的电路配置信息；

输出模块，用于根据所述电路配置信息、网表文件及各电路模块的电路描述文件，生成并输出所述可编程电路的时序模型。

9.如权利要求8所述的时序模型生成装置，其特征在于，所述电路描述文件包括：电路模块的数据流信息和时序信息；所述数据流信息用于描述在不同的参数配置下，电路模块内电路信号的传输传播信息；所述时序信息包括时序行为信息、时序延迟信息以及时序约束信息。

10.如权利要求8所述的时序模型生成装置，其特征在于，所述配置模块用于将与所述可编程电路对应的现场可编程门阵列FPGA开发工具的布局布线结果转换为所述电路配置信息。

11.如权利要求8至10任一项所述的时序模型生成装置，其特征在于，所述输出模块用于读入所述网表文件，根据所述电路描述文件和所述电路配置建立所述可编程电路的各电路模块之间的关系；根据电路模块中时序电路模块建立所述可编程电路的时序模型；根据各电路模块的时序信息计算所述可编程电路的时序延迟值和时序约束。

12.如权利要求11所述的时序模型生成装置，其特征在于，所述输出模块用于读入网表文件，读入电路模块数据流信息，根据电路配置对各个电路模块进行处理，确定各个模块的数据流向，采用双向搜索算法对网表进行遍历，确定使用的时序单元模块，根据使用的电路模块以及连接关系，产生新电路网表。

13.如权利要求12所述的时序模型生成装置，其特征在于，所述输出模块用于对所述新电路网表中的时序电路模块进行分析，找出对所述时序模型有影响的时序信息，向所述可编程电路的边界扩展，确定所述时序模型。

14.如权利要求13所述的时序模型生成装置，其特征在于，所述输出模块用于根据所述电路配置信息，计算各个电路模块的电路延迟值，根据所述新电路网表，对各个电路模块的延迟值进行累加计算，计算出所述电路模型的时序延迟值，根据各电路模块的约束信息、各电路模块的时序信息和延迟信息，计算出所述电路模型的约束信息。