TWI749497B - 時序模型的建立方法 - Google Patents

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Abstract

時序模型的建立方法包括：識別電路區塊中的為邊界路徑的至少一第一受害路徑；依據第一受害路徑上的傳輸延遲以決定是否移除第一受害路徑對應的第一侵略路徑；查找電路區塊中，扇出數大於一預設值的多個高扇出電路元件；依據各高扇出電路元件的連接位置來決定是否移除各高扇出電路元件；識別各高扇出電路元件對應的多條第二受害路徑，依據各第二受害路徑的傳輸延遲以決定保留或移除各第二受害路徑對應的第二侵略路徑。

Description

時序模型的建立方法
本發明是有關於一種時序模型的建立方法，且特別是有關於一種積體電路的時序模型的建立方法。
在現今的數位電路設計中，針對電路建立時序模型，並據以進行靜態時序分析，是一個很重要的動作。而在電路設置日趨複雜的今天，要針對電路建立時序模型並執行靜態時序分析，基於分析準確度的要求，不是需要耗費大量的分析時間，就是需要大量的硬體資源。因此，電路的時序模型建立動作，經常無法即時完成。
本發明提供多種時序模型的建立方法，有效減低電路分析所需的時間。
本發明的時序模型的建立方法由一控制器來執行。時序模型的建立方法包括：識別電路區塊中的為邊界路徑的至少一第 一受害路徑；依據第一受害路徑上的傳輸延遲以決定是否移除第一受害路徑對應的第一侵略路徑；查找電路區塊中，扇出數大於一預設值的多個高扇出電路元件；依據各高扇出電路元件的連接位置來決定是否移除各高扇出電路元件；識別各高扇出電路元件對應的多條第二受害路徑，依據各第二受害路徑的傳輸延遲以決定保留或移除各第二受害路徑對應的第二侵略路徑。
本發明的另一時序模型的建立方法包括：識別電路區塊中的任一輸入端與任一輸出端間，未連接任一暫存器的至少一傳輸路徑，並保留上述的傳輸路徑；識別被保留的傳輸路徑中的至少一多輸入電路元件，保留多輸入電路元件對應的驅動元件以及驅動元件對應的負載元件；以及，移除被保留的傳輸路徑、被保留的驅動元件以及負載元件以外的電路元件。
本發明的另一時序模型的建立方法包括：依據積體電路的佈局，識別出積體電路的多個周圍電路區塊以及多個內部電路區塊；以及，針對各周圍電路區塊執行第一時序分析機制，針對各周圍電路區塊執行第二時序分析機制。其中，第一時序分析機制以及第二時序分析機制分別為如上所述的時序模型的建立方法。
基於上述，本發明實施例中針對電路區塊中的受害路徑以及對應侵略路徑來進行分析，並依據受害路徑上的傳輸延遲來判斷是否移除侵略路徑及其對應的電路元件。在不影響時序分析 準確度的前提下，有效降低電路的時序模型的複雜度，提升靜態時序分析的效率。
310~360、510~540:電路區塊
700:積體電路
710、720:電路分區
800:電子裝置
810:控制器
820:記憶元件
A1~A3:侵略路徑
AN1:多輸入電路元件
BF1~BF13:緩衝器
CC1~CC3:耦合電容
CL1~CL7邏輯電路
CLK1、CLK2:時脈信號
d1:間距
DATA:資料信號
FF1~FF10:暫存器
IB1、IB2:內部電路區塊
IN1~IN4:輸入端
OU1~OU2:輸出端
PB1、PB2:周圍電路區塊
RST:重置信號
S210~S250、S410~S430、S610~S620:時序模型的建立步驟
V1~V3:受害路徑
W1~W4:傳輸導線
圖1繪示電路區塊中的侵略路徑以及受害路徑的關係示意圖。
圖2繪示本發明實施例的時序模型的建立方法的流程圖。
圖3A至圖3C繪示本發明實施例的時序模型的建立方法的多個不同動作的示意圖。
圖4繪示本發明另一實施例的時序模型的建立方法的流程圖。
圖5A至圖5B繪示本發明實施例的時序模型的建立方法的多個不同動作的示意圖。
圖6繪示本發明另一實施例的時序模型的建立方法的流程圖。
圖7繪示本發明實施例的積體電路的時序模型的建立方法的動作示意圖。
圖8繪示本發明實施例的建立時序模型的電子裝置的示意圖。
先請參照圖1，圖1繪示電路區塊中的侵略路徑以及受害路徑的關係示意圖。在電路區塊中，多個電路元件因為佈局位置的關係，彼此間產生或大或小的耦合電容。在圖1中，緩衝器BF1、BF2間的傳輸導線W1，可與緩衝器BF3、BF4間的傳輸導線W2產生耦合電容CC1；緩衝器BF5、BF6間的傳輸導線W3，可與緩衝器BF3、BF4間的傳輸導線W2產生耦合電容CC2；緩衝器BF7、BF8間的傳輸導線W4，則可與緩衝器BF3、BF4間的傳輸導線W2產生耦合電容CC3。
在這些耦合電容CC1~CC3的效應下，傳輸導線W2上傳輸的信號，可能因為傳輸導線W1、W3、W4上的傳輸信號發生轉態，而產生電壓抖動的現象。在這樣的條件下，傳輸導線W2所形成的路徑可以稱為受害路徑。傳輸導線W1、W3、W4所形成的路徑則可以稱為侵略路徑。
以下請參照圖2，圖2繪示本發明實施例的時序模型的建立方法的流程圖。本發明實施例的時序模型的建立方法可以透過一控制器來執行。其中控制器可接收電路的閘級網表(gate level netlist)，並依據閘級網表(gate level netlist)來執行時序模型的建立動作。
以下請同步參照圖2以及圖3A，其中圖3A繪示本發明實施例的時序模型的建立方法的動作示意圖。在步驟S210中，依據電路的閘級網表，識別電路區塊中的為邊界(boundary)路徑的 一個或多個第一受害路徑。其中，所謂的邊界路徑，可依據電路區塊的輸入端、輸出端以及內部的暫存器來決定。在電路區塊中，直接連接至電路區塊的輸入端、輸出端的暫存器，可以視為邊界暫存器。邊界暫存器與對應的輸入端、輸出端的連接路徑，則為邊界路徑。另外，電路區塊中，當輸入端與輸出端間沒有存在暫存器的情況下，輸入端與輸出端間形成的路徑，也可以為邊界路徑。
在圖3A中，電路區塊310為原始的電路區塊，電路區塊320則為簡化後的電路區塊。電路區塊310具有輸入端IN1~IN3以及輸出端OU1~OU2。其中輸入端IN3接收時脈信號CLK。電路區塊310另包括組合邏輯電路CL1~CL7、暫存器FF1~FF10以及緩衝器BF1~BF4。針對電路區塊310進行識別，透過步驟S210，可以判斷輸入端IN2以及暫存器FF9間，具有兩個為受害路徑V1、V2的邊界路徑。其中，受害路徑V1對應的侵略路徑A1形成在暫存器FF1、FF2間，受害路徑V2對應的侵略路徑A2形成在組合邏輯電路CL2以及暫存器FF4間。另外，透過步驟S210另判斷出輸出端OU2以及暫存器FF10間(通過組合邏輯電路CL7)，具有受害路徑V3。受害路徑V3則對應侵略路徑A3，其中侵略路徑A3形成在組合邏輯電路CL3以及緩衝器BF2間。
接著，在步驟S220中，依據受害路徑V1~V3上的傳輸延遲以決定是否移除受害路徑V1~V3對應的侵略路徑A1~A3。舉 例來說明，在電路區塊310中，假設受害路徑V1上的整合信號的傳輸延遲等於0，而受害路徑V2、V3上的整合信號的傳輸延遲大於0。在步驟S220中，當受害路徑(例如受害路徑V2)上的傳輸延遲大於0時，僅保留對應的侵略路徑(例如侵略路徑A2)中的扇入驅動元件以及一個負載元件。對應至圖3A，侵略路徑A2的扇入驅動元件(暫存器FF3以及組合邏輯電路CL2)以及一個負載元件(緩衝器BF1)被保留。
另外，當受害路徑(例如受害路徑V1)上的傳輸延遲等於0時，則移除對應的侵略路徑(例如侵略路徑A1)的負載元件、驅動元件以及侵略路徑與受害路徑間的耦合電容。對應至圖3A，需要被移除的構件為：侵略路徑A1；侵略路徑A1的負載元件(暫存器FF2)以及侵略路徑A1與受害路徑V1間的耦合電容。
值得一提的，在本實施例中，基於受害路徑V3並非邊界路徑，因此即便受害路徑V3上的傳輸延遲大於0，對應受害路徑V3的侵略路徑A3的驅動元件(暫存器FF5以及組合邏輯電路CL3)；侵略路徑A3的負載元件(暫存器FF6、FF7、緩衝器BF2以及組合邏輯電路CL4)；侵略路徑A3與受害路徑V3間的耦合電容皆不被保留而需要被移除。
在此請注意，在本實施例中，暫存器FF1、FF8為邊界暫存器，因此暫存器FF1、FF8與分別連接的組合邏輯電路CL1、CL5不會被移除。
經過上述步驟S210、S220的動作後，可獲得簡化後的電路區塊320。
以下請參照圖2以及圖3B，圖3B繪示繪示本發明實施例的時序模型的建立方法的另一動作示意圖。在圖3B中，電路區塊330為原始的電路區塊，電路區塊340則為簡化後的電路區塊。電路區塊330包括暫存器FF1~FF5、組合邏輯電路CL1~CL3以及緩衝器BF1~BF12，電路區塊330並具有輸入端IN1~IN3以及輸出端OU1。輸入端IN2、IN3分別接收時脈信號CLK1以及重置信號RST。
在圖2中，步驟S230中，針對電路區塊進行分析，並藉以找出扇出數大於一預設值的多個高扇出電路元件。對應電路區塊330，其中輸入端IN3對應連接的緩衝器BF3~BF12可被判斷為高扇出電路元件。
接著，在步驟S240中，則依據各高扇出電路元件的連接位置來決定是否移除各高扇出電路元件。在細節上，步驟S240中，可在當高扇出電路元件連接在電路區塊的輸入端以及邊界暫存器間時，決定保留此高扇出電路元件。相對的，若高扇出電路元件並非連接在電路區塊的輸入端以及邊界暫存器間，而是連接在區塊電路的輸入端與內部暫存器間時，則移除此高扇出電路元件。對應圖3B，在電路區塊330中，緩衝器BF8、BF3連接在輸入端IN3與邊界暫存器(暫存器FF1)間，緩衝器BF9、BF10、BF11、 BF12以及BF7連接在輸入端IN3與另一邊界暫存器(暫存器FF5)間。因此，緩衝器BF8、BF3、BF9、BF10、BF11、BF12以及BF7均被保留，緩衝器BF4~BF6則被移除。在本實施例中，暫存器FF2~FF4以及組合邏輯電路CL1、CL2可依據本發明實施例的前述步驟進行移除，並產生簡化後電路區塊340。
附帶一提的，本實施例中的高扇出元件可以為傳輸時脈信號CLK1的時脈樹中的電路元件，也可以為傳輸重置信號RST的傳輸樹中的電路元件，但也不限於此。
以下請參照圖2以及圖3C，圖3C繪示繪示本發明實施例的時序模型的建立方法的另一動作示意圖。在圖3C中，電路區塊350為原始電路區塊，電路區塊360則為簡化後電路區塊。電路區塊350包括緩衝器BF1~BF11、暫存器FF1~FF5以及組合邏輯電路CL1~CL4，並具有輸入端IN1~IN3以及輸出端OU1。電路區塊360的輸入端IN2、IN3分別接收時脈信號CLK1以及重置信號RST。
承續步驟S240，在步驟S250中，識別各高扇出電路元件對應的多條受害路徑，依據各受害路徑的傳輸延遲以決定保留或移除各受害路徑對應的侵略路徑。其中，步驟S250中的受害路徑，是針對電路區塊中的多個邊界路徑進行分析，並找出邊界路徑中可能受侵略路徑影響的信號傳輸路徑。對應電路區塊350，在電路區塊350的邊界路徑中，可識別出組合邏輯電路CL1以及暫存器 FF1間的受害路徑V1，以及組合邏輯電路CL4以及暫存器FF5間的受害路徑V2。受害路徑V1對應至緩衝器BF5的輸出端上的侵略路徑A1，受害路徑V2則對應至緩衝器BF8的輸出端上的侵略路徑A2。緩衝器BF5、BF8皆為高扇出電路元件。
接著，步驟S250並依據受害路徑的傳輸延遲以決定保留或移除受害路徑對應的侵略路徑，並在各受害路徑的傳輸延遲大於0時，僅保留連接至侵略路徑的扇入驅動元件以及一個負載元件；以及，在各受害路徑的傳輸延遲等於0時，移除侵略路徑以及侵略路徑的負載元件、驅動元件以及侵略路徑與各受害路徑間的耦合電容。
對應電路區塊350，假設受害路徑V1上的信號整合傳輸延遲大於0，則保留連接至侵略路徑A1的扇入驅動元件(緩衝器BF9、BF3、BF4、BF5)以及一個負載元件(暫存器FF2)。相對的，假設受害路徑V2上的信號整合傳輸延遲等於0，則移除侵略路徑A2以及侵略路徑A2的負載元件(暫存器FF4)、驅動元件(緩衝器BF6~BF8)以及侵略路徑A2與受害路徑V2間的耦合電容。
另外，在本實施例中，暫存器FF3、組合邏輯CL2、CL3可依據本發明實施例的前述多個步驟進行移除。
依據上述動作，簡化後的電路區塊360可以被產生。
請參照圖4，圖4繪示本發明另一實施例的時序模型的建立方法的流程圖。其中，時序模型的建立方法可透過一控制器， 依據電路的閘級網表來執行。在步驟S410中，識別電路區塊中的任一輸入端與任一輸出端間，未連接任一暫存器的一個或多個傳輸路徑，並保留識別出的傳輸路徑。在此請同步參照圖4以及圖5A，其中圖5A繪示本發明實施例的時序模型的建立方法的一動作示意圖。其中，電路區塊510為原始電路區塊，電路區塊520為簡化後電路區塊。電路區塊510包括暫存器FF1~FF5、緩衝器BF1~BF12、多輸入元件AN1以及組合邏輯電路CL1~CL3，並具有輸入端IN1~IN4以及輸出端OU1~OU3。其中，輸入端IN2~IN4分別接收時脈信號CLK1、資料信號DATA以及時脈信號CLK2。
依據步驟S410，輸入端IN3與輸出端OU2間，未連接任一暫存器，且輸入端IN4與輸出端OU3間，同樣未連接任一暫存器。因此輸入端IN3與輸出端OU2間的傳輸路徑，以及輸入端IN4與輸出端OU3間的傳輸路徑可以被保留。也就是說，輸入端IN3與輸出端OU2與其間的緩衝器BF2、BF7、BF9、BF11需被保留，輸入端IN4與輸出端OU3與其間的緩衝器BF3、BF8、BF10、BF12需被保留。接著，執行步驟S420。
在步驟S420中，識別被保留的傳輸路徑中的至少一多輸入電路元件，保留多輸入電路元件對應的至少一驅動元件以及一個負載元件。對應電路區塊520，其中輸入端IN3與輸出端OU2間的被保留傳輸路徑中所具有的多輸入電路元件AN1可被示別出。多輸入電路元件AN1對應的驅動元件(輸入端IN2、緩衝器 BF1、BF4以及暫存器FF2)則可以被保留，且上述驅動元件的負載元件(緩衝器BF5)需要被保留。
接著，在步驟S430中，使電路區塊中，除上述判斷為需要被保留的電路元件外，其餘的電路元件均需被移除。對應電路區塊510，除輸入端IN2~IN4、暫存器FF2、緩衝器BF1~BF5、BF7~BF12、多輸入電路元件AN1以及輸出端OU2、OU3需被保留外，其餘的電路元件均需被移除，並藉以產生簡化後電路區塊520。
以下並請參照圖5B，圖5B繪示本發明實施例的時序模型的建立方法的另一動作示意圖。其中，電路區塊530以及540分別為原始電路區塊以及簡化後電路區塊。電路區塊530包括暫存器FF1~FF5、緩衝器BF1~BF13以及組合邏輯電路CL1，並具有輸入端IN1~IN4以及輸出端OU1~OU3。
在本發明實施例中，延續圖4的動作流程，時序模型的建立方法更包括識別傳輸路徑中的一個或多個受害路徑以及對應的侵略路徑。並依據受害路徑的傳輸延遲以決定是否移除對應的侵略路徑。對應電路區塊530，輸入端IN3與輸出端OU2間的傳輸路徑中，具有受害路徑V1、V2。輸入端IN4與輸出端OU3間的傳輸路徑中，具有受害路徑V3。受害路徑V1、V2分別對應侵略路徑A1、A2，受害路徑V3對應侵略路徑A3。
在圖5B中，受害路徑V1的傳輸延遲大於0。因此，侵 略路徑A1的驅動元件(緩衝器BF1)、負載元件(暫存器FF1)以及受害路徑V1與侵略路徑A1間的耦合電容被保留。關於受害路徑V2、V3，受害路徑V2的傳輸延遲等於0，而受害路徑V3的傳輸延遲大於0。但由於受害路徑V3非為邊界路徑，因此，侵略路徑A2、A3對應的驅動元件以及負載元件(暫存器FF2~FF5、緩衝器BF5、BF7以及組合邏輯電路CL1)、侵略路徑A2與受害路徑V2間的耦合電容以及侵略路徑A3與受害路徑V3間的耦合電容均被移除。如此一來，簡化後的電路區塊540可以被產生。
以下請參照圖6，圖6繪示本發明另一實施例的時序模型的建立方法的流程圖。圖6的動作流程透過控制器來執行，並在步驟S610中，依據積體電路的佈局，識別出積體電路的多個周圍電路區塊以及多個內部電路區塊。且在步驟S620中，針對各周圍電路區塊執行第一時序分析機制，針對各周圍電路區塊執行第二時序分析機制。其中，第一時序分析機制可依據本發明圖2實施例的動作流程來執行，第二時序分析機制可依據本發明圖4實施例的動作流程來執行，並藉以建立積體電路的時序模型。
在此請同步參照圖6以及圖7，其中圖7繪示本發明實施例的積體電路的時序模型的建立方法的動作示意圖。其中，積體電路700依據佈局位置可具有兩個電路分區710、720。其中，電路分區710具有多個周圍電路區塊PB1以及多個內部電路區塊IB1，電路分區720則具有多個周圍電路區塊PB2以及多個內部電 路區塊IB2。在電路分區710中，周圍電路區塊PB1環繞在內部電路區塊IB1外部。在電路分區720中，周圍電路區塊PB2環繞在內部電路區塊IB2外部。此外，電路分區710以及720間，可具有一個間距d1，其中間距d1例如大於10微米(micro meter)。
在本實施例中，積體電路700中的電路分區也可以為一個，或為大於2個的多個，並沒有限制必要為兩個。圖7的繪示僅只是說明用的範例，不用以限縮本發明的實施範疇。
請參照圖8，圖8繪示本發明實施例的建立時序模型的電子裝置的示意圖。電子裝置800包括控制器810以及記憶元件820。控制器810可用以執行如圖2、4以及6的動作流程。記憶元件820耦接至控制器810，並可用以儲存電路的閘級網表，以及控制器810運作過程所需要的各類資訊。控制器810並可依據所建立的時序模型來對電路執行靜態時序分析動作(Static Timing Analysis,STA)，並提供電路設計者可針對所設計的電路進行較佳的時序安排。
在本實施例中，控制器810可以為任意形式具運算能力的處理器(processor)。記憶元件820則可以為任意型式的記憶體、硬式磁碟機或光碟等本領域具通常知識者熟知的資料儲存裝置，沒有一定的限制。
透過本發明實施例的動作流程所建立的時序模型，在不影響正確性的前提下，控制器810可快速完成對電路執行的靜態 時序分析動作，提升所設計的電路的正確度。
綜上所述，本發明針對電路區塊中的受害路徑以及對應侵略路徑來進行分析，並依據受害路徑上的傳輸延遲來判斷是否移除侵略路徑及其對應的電路元件。在不影響時序分析準確度的前提下，有效降低電路的時序模型的複雜度，提升靜態時序分析的效率。本發明並針對積體電路中，佈局在不同位置的電路區塊，依據本發明實施例的不同機制來進行電路區塊的分析及簡化動作，藉以產生時序模型。
S210~S250:時序模型的建立步驟

Claims (16)

  1. 一種時序模型的建立方法，包括：提供一控制器以執行：識別一電路區塊中為邊界路徑的至少一第一受害路徑；依據該至少一第一受害路徑上的傳輸延遲以決定是否移除該至少一第一受害路徑對應的至少一第一侵略路徑；查找電路區塊中，扇出數大於一預設值的多個高扇出電路元件；依據各該高扇出電路元件的連接位置來決定是否移除各該高扇出電路元件；以及識別各該高扇出電路元件對應的多條第二受害路徑，依據各該第二受害路徑的傳輸延遲以決定保留或移除各該第二受害路徑對應的至少一第二侵略路徑。
  2. 如請求項1所述的時序模型的建立方法，其中依據該至少一第一受害路徑上的傳輸延遲以決定是否移除該至少一第一受害路徑對應的該至少一第一侵略路徑的步驟包括：當該至少一第一受害路徑上的傳輸延遲大於0時，僅保留該至少一第一侵略路徑中的一扇入驅動元件以及一負載元件；以及當該至少一第一受害路徑上的傳輸延遲等於0時，移除該至少一第一侵略路徑。
  3. 如請求項1所述的時序模型的建立方法，其中當該至少一第一受害路徑上的傳輸延遲等於0時，移除該至少一第一侵略路徑的步驟更包括：移除該至少一第一侵略路徑的負載元件、驅動元件以及該至少一第一侵略路徑與該至少一第一受害路徑間的耦合電容。
  4. 如請求項1所述的時序模型的建立方法，其中依據各該高扇出電路元件的連接位置來決定是否移除各該高扇出電路元件的步驟包括：當各該高扇出電路元件連接在該電路區塊的輸入端以及一邊界暫存器間，保留各該高扇出電路元件；以及當各該高扇出電路元件連接在該電路區塊的輸入端以及非該邊界暫存器的一內部暫存器間，移除各該高扇出電路元件。
  5. 如請求項1所述的時序模型的建立方法，其中依據各該第二受害路徑的傳輸延遲以決定保留或移除各該第二受害路徑對應的該至少一第二侵略路徑的步驟包括：當各該第二受害路徑的傳輸延遲大於0時，僅保留連接該至少一第二侵略路徑的一扇入驅動元件以及一負載元件；以及當各該第二受害路徑的傳輸延遲等於0時，移除該至少一第二侵略路徑以及該至少一第二侵略路徑的負載元件、驅動元件以及該至少一第二侵略路徑與各該第二受害路徑間的耦合電容。
  6. 如請求項1所述的時序模型的建立方法，其中該邊界路徑直接連接至該電路區塊的輸入端或該電路區塊的輸出端。
  7. 一種時序模型的建立方法，包括：提供一控制器以執行：識別一電路區塊中的任一輸入端與任一輸出端間，未連接任一暫存器的至少一傳輸路徑，並保留該至少一傳輸路徑；識別被保留的該至少一傳輸路徑中的至少一多輸入電路元件，保留該至少一多輸入電路元件對應的至少一驅動元件以及該至少一驅動元件的一負載元件；以及移除被保留的該至少一傳輸路徑、被保留的該至少一驅動元件以及該負載元件以外的電路元件。
  8. 如請求項7所述的時序模型的建立方法，其中更包括：識別該至少一傳輸路徑中的至少一受害路徑以及對應的至少一侵略路徑；以及依據該至少一受害路徑的傳輸延遲以決定是否移除該至少一侵略路徑。
  9. 如請求項8所述的時序模型的建立方法，其中依據該至少一受害路徑的傳輸延遲以決定是否移除該至少一侵略路徑的步驟包括： 當該至少一受害路徑的傳輸延遲大於0時，僅保留該至少一侵略路徑上的一扇入驅動元件以及一負載元件；以及當該至少一受害路徑的傳輸延遲等於0時，移除該至少一侵略路徑以及該至少一侵略路徑對應連接的多個電路元件。
  10. 一種時序模型的建立方法，包括：提供一控制器以執行：依據一積體電路的佈局，識別出該積體電路的多個周圍電路區塊以及多個內部電路區塊；以及針對各該周圍電路區塊執行一第一時序分析機制，針對各該周圍電路區塊執行一第二時序分析機制，其中該第一時序分析機制包括：識別各該周圍電路區塊中的為邊界路徑的至少一第一受害路徑；依據該至少一第一受害路徑上的傳輸延遲以決定是否移除該至少一第一受害路徑對應的至少一第一侵略路徑；查找電路區塊中，扇出數大於一預設值的多個高扇出電路元件；依據各該高扇出電路元件的連接位置來決定是否移除各該高扇出電路元件；以及 識別各該高扇出電路元件對應的多條第二受害路徑，依據各該第二受害路徑的傳輸延遲以決定保留或移除各該第二受害路徑對應的至少一第二侵略路徑，其中該第二時序分析機制包括：識別各該內部電路區塊中的任一輸入端與任一輸出端間，未連接任一暫存器的至少一傳輸路徑，並保留該至少一傳輸路徑；識別被保留的該至少一傳輸路徑中的至少一多輸入電路元件，保留該至少一多輸入電路元件對應的至少一驅動元件以及該至少一驅動元件的一負載元件；以及移除被保留的該至少一傳輸路徑、被保留的該至少一驅動元件以及該負載元件以外的電路元件。
  11. 如請求項10所述的時序模型的建立方法，其中依據該至少一第一受害路徑上的傳輸延遲以決定是否移除該至少一第一受害路徑對應的該至少一第一侵略路徑的步驟包括：當該至少一第一受害路徑上的傳輸延遲大於0時，僅保留該至少一第一侵略路徑中的一扇入驅動元件以及一負載元件；以及當該至少一第一受害路徑上的傳輸延遲等於0時，移除該至少一第一侵略路徑。
  12. 如請求項11所述的時序模型的建立方法，其中當該至少一第一受害路徑上的傳輸延遲等於0時，移除該至少一第一侵略路徑的步驟更包括：移除該至少一第一侵略路徑的負載元件、驅動元件以及該至少一第一侵略路徑與該至少一第一受害路徑間的耦合電容。
  13. 如請求項11所述的時序模型的建立方法，其中依據各該高扇出電路元件的連接位置來決定是否移除各該高扇出電路元件的步驟包括：當各該高扇出電路元件連接在各該周圍電路區塊的輸入端以及一邊界暫存器間，保留各該高扇出電路元件；以及當各該高扇出電路元件連接在各該周圍電路區塊的輸入端以及非該邊界暫存器的一內部暫存器間，移除各該高扇出電路元件。
  14. 如請求項10所述的時序模型的建立方法，其中依據各該第二受害路徑的傳輸延遲以決定保留或移除各該第二受害路徑對應連接的該些路元件的步驟包括：當各該第二受害路徑的傳輸延遲大於0時，僅保留連接該第二侵略路徑的一扇入驅動元件以及一負載元件；以及當各該第二受害路徑的傳輸延遲等於0時，移除該第二侵略路徑以及該第二侵略路徑的負載元件、驅動元件以及該第二侵略路徑與各該第二受害路徑間的耦合電容。
  15. 如請求項10所述的時序模型的建立方法，其中該第二時序分析機制更包括：識別該至少一傳輸路徑中的至少一第三受害路徑以及對應的至少一第三侵略路徑；以及依據該至少一第三受害路徑的傳輸延遲以決定是否移除該至少一第三侵略路徑。
  16. 如請求項15所述的時序模型的建立方法，其中依據該至少一第三受害路徑的傳輸延遲以決定是否移除該至少一第三路徑的步驟包括：當該至少一第三受害路徑的傳輸延遲大於0時，僅保留該至少一第三侵略路徑上的一扇入驅動元件以及一負載元件；以及當該至少一第三受害路徑的傳輸延遲等於0時，移除該至少一第三侵略路徑以及該至少一第三侵略路徑對應連接的多個電路元件。
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