JP5429889B2 - 半導体集積回路の動作解析方法、動作解析装置、動作解析プログラム及び動作解析システム - Google Patents
半導体集積回路の動作解析方法、動作解析装置、動作解析プログラム及び動作解析システム Download PDFInfo
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Description
半導体基板にパッケージを介して実装された前記半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出ステップと、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成ステップと、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成ステップと、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行ステップと、を含む。
半導体基板にパッケージを介して実装された半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手段と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手段と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手段と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行手段と、を備える。
半導体基板にパッケージを介して実装された半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手順と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手順と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手順と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行手順と、
をコンピュータに実行させるためのプログラムである。
半導体基板にパッケージを介して実装された半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手段と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手段と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手段と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行手段と、
実行された前記動作シミュレーションの実行結果から、挿入された前記検証用ノイズパターンにより動作を解析するノイズ解析手段と、
解析された前記動作が前記検証用ノイズパターンに起因するときは、当該検証用ノイズパターンを前記半導体集積回路の外部から第1の外来ノイズとして印加する外来ノイズ印加手段と、
前記第1の外来ノイズが印加された前記半導体集積回路の実動作によるデバイス解析を行うデバイス解析手段と、を備える。
以下、本発明の実施形態について、図面に基づき説明する。図1は、本実施形態に係る半導体集積回路の動作解析装置100の構成を示すブロック図である。
第1の実施の形態において、半導体集積回路の動作解析装置100は、図7のステップS3の処理において説明したように、パッケージ情報、ボード情報及び半導体集積回路情報から、半導体統合LRCネットワークを生成し、ステップS7の処理において、動作シミュレーションを実行していた。
(1) 半導体集積回路の動作を解析する誤動作解析方法であって、
半導体基板にパッケージを介して実装された前記半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出ステップと、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成ステップと、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成ステップと、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の誤動作シミュレーションを実行する誤動作シミュレーション実行ステップと、
を含むことを特徴とする誤動作解析方法。
(2) 前記検証用ノイズパターンは、
当該検証用ノイズパターンを挿入するタイミング、当該検証用ノイズパターンの形状及び当該検証用ノイズパターンの挿入位置をパラメータとして設定されることにより生成される
ことを特徴とする上記(1)に記載の誤動作解析方法。
(3) 実行された前記誤動作シミュレーションの実行結果から、挿入された前記検証用ノイズパターンにより誤動作を解析するノイズ解析ステップと、
解析された前記誤動作が前記検証用ノイズパターンに起因するときは、当該検証用ノイズパターンを前記半導体集積回路の外部から第1の外来ノイズとして印加する外来ノイズ印加ステップと、
印加された前記第1の外来ノイズによって実動作によるデバイス解析を行うデバイス解析ステップと、
を含むことを特徴とする上記(1)又は(2)に記載の誤動作解析方法。
(4) 前記半導体集積回路の外部から第2の外来ノイズを印加する第2の外来ノイズ印加ステップと、
印加された前記第2の外来ノイズによって実動作によるデバイス解析を行う第2のデバイス解析ステップと、を含み、
前記誤動作シミュレーション実行ステップは、
前記デバイス解析の結果によって誤動作が検出されたときは、前記第2の外来ノイズを前記検証用ノイズパターンとして前記統合ネットワークの任意の箇所に挿入し、前記半導体集積回路の誤動作シミュレーションを実行する
ことを特徴とする上記(1)乃至(3)の何れか1つに記載の誤動作解析方法。
(5) 半導体集積回路の動作を解析するシミュレーション解析部を有する誤動作解析装置であって、
前記シミュレーション解析部は、
半導体基板にパッケージを介して実装された前記半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手段と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手段と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手段と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の誤動作シミュレーションを実行する誤動作シミュレーション実行手段と、
を備えることを特徴とする誤動作解析装置。
(6) 前記検証用ノイズパターンは、
当該検証用ノイズパターンを挿入するタイミング、当該検証用ノイズパターンの形状及び当該検証用ノイズパターンの挿入位置をパラメータとして設定されることにより生成される
ことを特徴とする上記(5)に記載の誤動作解析装置。
(7) 前記半導体集積回路の動作を実動作によってデバイス解析を行う実動作デバイス解析部を有し、
前記シミュレーション解析部は、
実行された前記誤動作シミュレーションの実行結果から、挿入された前記検証用ノイズパターンにより誤動作を解析するノイズ解析手段を備え、
前記実動作デバイス解析部は、
解析された前記誤動作が前記検証用ノイズパターンに起因するときは、当該検証用ノイズパターンを前記半導体集積回路の外部から第1の外来ノイズとして印加する外来ノイズ印加手段と、
印加された前記第1の外来ノイズによって実動作によるデバイス解析を行うデバイス解析手段と、
を備えることを特徴とする上記(5)又は(6)に記載の誤動作解析装置。
(8) 前記半導体集積回路の動作を実動作によってデバイス解析を行う実動作デバイス解析部を有し、
前記実動作デバイス解析部は、
前記半導体集積回路の外部から第2の外来ノイズを印加する第2の外来ノイズ印加手段と、
印加された前記第2の外来ノイズによって実動作によるデバイス解析を行う第2のデバイス解析手段と、を備え、
前記誤動作シミュレーション実行手段は、
前記デバイス解析の結果によって誤動作が検出されたときは、前記第2の外来ノイズを前記検証用ノイズパターンとして前記統合ネットワークの任意の箇所に挿入し、前記半導体集積回路の誤動作シミュレーションを実行する
ことを特徴とする上記(5)5乃至(7)の何れか1つに記載の誤動作解析装置。
(9) 半導体集積回路の動作を解析するシミュレーション解析手順をコンピュータに実行させる誤動作解析プログラムであって、
前記シミュレーション解析手順は、
半導体基板にパッケージを介して実装された前記半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手順と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手順と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手順と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の誤動作シミュレーションを実行する誤動作シミュレーション実行手順と、
を有することを特徴とする誤動作解析プログラム。
(10) 半導体集積回路の動作を解析するシミュレーション解析部と、前記半導体集積回路の動作を実動作によってデバイス解析を行う実動作デバイス解析部とを有する誤動作解析システムであって、
前記シミュレーション解析部は、
半導体基板にパッケージを介して実装された前記半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手段と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手段と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手段と、
生成された前記統合ネットワークの任意の箇所に検証用ノイズパターンを挿入し、前記半導体集積回路の誤動作シミュレーションを実行する誤動作シミュレーション実行手段と、
実行された前記誤動作シミュレーションの実行結果から、挿入された前記検証用ノイズパターンにより誤動作を解析するノイズ解析手段と、を備え、
前記実動作デバイス解析部は、
解析された前記誤動作が前記検証用ノイズパターンに起因するときは、当該検証用ノイズパターンを前記半導体集積回路の外部から第1の外来ノイズとして印加する外来ノイズ印加手段と、
印加された前記第1の外来ノイズによって実動作によるデバイス解析を行うデバイス解析手段と、
を備えることを特徴とする誤動作解析システム。
Claims (8)
- 半導体集積回路の動作を解析する動作解析方法であって、
半導体基板にパッケージを介して実装された前記半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出し、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成し、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成し、
前記半導体集積回路における外来ノイズの印加位置を示す第1の位置情報、前記外来ノイズの印加タイミング、及び前記外来ノイズの形状を含むパラメータを受け付け、前記パラメータに基づいて検証用ノイズパターンを生成し、
前記第1の位置情報を、前記統合ネットワーク上で対応する印加位置を示す第2の位置情報に変換し、
前記第2の位置情報によって示される前記統合ネットワーク上の位置に前記検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する半導体集積回路の動作解析方法。 - 請求項1に記載の半導体集積回路の動作解析方法において、
実行された前記動作シミュレーションの実行結果から前記半導体集積回路の動作を解析し、挿入された前記検証用ノイズパターンにより発生する誤動作を検出し、
検出された前記誤動作が前記検証用ノイズパターンに起因するときは、当該検証用ノイズパターンを前記半導体集積回路の外部から第1の外来ノイズとして印加し、
前記第1の外来ノイズが印加された前記半導体集積回路の実動作によるデバイス解析を行う半導体集積回路の動作解析方法。 - 請求項1または2に記載の半導体集積回路の動作解析方法において、
前記半導体集積回路の外部から第2の外来ノイズを印加し、
前記第2の外来ノイズが印加された前記半導体集積回路の実動作によるデバイス解析を行い、
前記動作シミュレーションを実行する際に、
前記デバイス解析の解析結果に基づいて、前記半導体集積回路の誤動作が検出されたときは、前記第2の外来ノイズに対応する前記第1の位置情報を前記第2の位置情報に変換し、前記第2の外来ノイズを前記検証用ノイズパターンとして、前記第2の位置情報によって示される前記統合ネットワークの上の位置に挿入し、前記半導体集積回路の動作シミュレーションを実行する半導体集積回路の動作解析方法。 - 半導体基板にパッケージを介して実装された半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手段と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手段と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手段と、
前記半導体集積回路における外来ノイズの印加位置を示す第1の位置情報、前記外来ノイズの印加タイミング、及び前記外来ノイズの形状を含むパラメータを受け付け、前記パラメータに基づいて検証用ノイズパターンを生成するノイズ生成手段と、
前記第1の位置情報を、前記統合ネットワーク上で対応する印加位置を示す第2の位置情報に変換する位置変換手段と、
前記第2の位置情報によって示される前記統合ネットワーク上の位置に前記検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行手段と、
を備える半導体集積回路の動作解析装置。 - 請求項4に記載の半導体集積回路の動作解析装置において、
実行された前記動作シミュレーションの実行結果から前記半導体集積回路の動作を解析し、挿入された前記検証用ノイズパターンにより発生する誤動作を検出するノイズ解析手段と、
検出された前記誤動作が前記検証用ノイズパターンに起因するときは、当該検証用ノイズパターンを前記半導体集積回路の外部から第1の外来ノイズとして印加する外来ノイズ印加手段と、
前記第1の外来ノイズが印加された前記半導体集積回路の実動作によるデバイス解析を行うデバイス解析手段と、
を備える半導体集積回路の動作解析装置。 - 請求項4または5に記載の半導体集積回路の動作解析装置において、
前記半導体集積回路の外部から第2の外来ノイズを印加する第2の外来ノイズ印加手段と、
前記第2の外来ノイズが印加された前記半導体集積回路の実動作によるデバイス解析を行う第2のデバイス解析手段と、をさらに備え、
前記デバイス解析の解析結果に基づいて、前記半導体集積回路の誤動作が検出されたときは、
前記位置変換手段は、前記第2の外来ノイズに対応する前記第1の位置情報を前記第2の位置情報に変換し、
前記動作シミュレーション実行手段は、前記第2の外来ノイズを前記検証用ノイズパターンとして、前記第2の位置情報によって示される前記統合ネットワーク上の位置に挿入し、前記半導体集積回路の動作シミュレーションを実行する半導体集積回路の動作解析装置。 - 半導体基板にパッケージを介して実装された半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手順と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手順と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手順と、
前記半導体集積回路における外来ノイズの印加位置を示す第1の位置情報、前記外来ノイズの印加タイミング、及び前記外来ノイズの形状を含むパラメータを受け付け、前記パラメータに基づいて検証用ノイズパターンを生成するノイズ生成手順と、
前記第1の位置情報を、前記統合ネットワーク上で対応する印加位置を示す第2の位置情報に変換する位置変換手順と、
前記第2の位置情報によって示される前記統合ネットワーク上の位置に前記検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行手順と、
をコンピュータに実行させるための半導体集積回路の動作解析プログラム。 - 半導体基板にパッケージを介して実装された半導体集積回路から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれのインダクタンス、抵抗及び静電容量を抽出する半導体特性抽出手段と、
抽出された前記インダクタンスと前記抵抗と前記静電容量から、前記半導体基板と前記パッケージと前記半導体集積回路それぞれの個別ネットワークを生成する個別ネットワーク生成手段と、
生成されたそれぞれの前記個別ネットワークを統合し、統合ネットワークを生成する統合ネットワーク生成手段と、
前記半導体集積回路における外来ノイズの印加位置を示す第1の位置情報、前記外来ノイズの印加タイミング、及び前記外来ノイズの形状を含むパラメータを受け付け、前記パラメータに基づいて検証用ノイズパターンを生成するノイズ生成手段と、
前記第1の位置情報を、前記統合ネットワーク上で対応する印加位置を示す第2の位置情報に変換する位置変換手段と、
前記第2の位置情報によって示される前記統合ネットワーク上の位置に前記検証用ノイズパターンを挿入し、前記半導体集積回路の動作シミュレーションを実行する動作シミュレーション実行手段と、
実行された前記動作シミュレーションの実行結果から前記半導体集積回路の動作を解析し、挿入された前記検証用ノイズパターンにより発生する誤動作を検出するノイズ解析手段と、
検出された前記誤動作が前記検証用ノイズパターンに起因するときは、当該検証用ノイズパターンを前記半導体集積回路の外部から第1の外来ノイズとして印加する外来ノイズ印加手段と、
前記第1の外来ノイズが印加された前記半導体集積回路の実動作によるデバイス解析を行うデバイス解析手段と、
を備える半導体集積回路の動作解析システム。
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