JP4124974B2 - 電磁波障害解析方法および電磁波障害解析装置およびこれを用いた半導体装置の製造方法 - Google Patents
電磁波障害解析方法および電磁波障害解析装置およびこれを用いた半導体装置の製造方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、電磁波障害（ＥＭＳ：Electromagnetic susceptibility）解析方法および電磁波障害解析装置およびこれを用いた半導体装置の製造方法に係り、特に、大規模でかつ高速駆動のＬＳＩ(大規模半導体集積回路)に対して高速かつ高精度のＥＭＳ解析を行い、電磁放射による直接ＥＭＳと電源からの間接ＥＭＳとを解析する方法に関する。
【０００２】
【従来の技術】
半導体集積回路の高速化、高集積化に伴い、半導体集積回路が外部からのノイズにより誤動作を起こす電磁波障害(ＥＭＳ)が問題となっている。
【０００３】
ＥＭＳが発生する原因の１つとして、半導体集積回路外部から電源線に入ったノイズが半導体集積回路内部へと伝播し、これが信号線や各機能素子に影響を与え、誤動作を引き起こすことが考えられる。従来、半導体集積回路が受けるノイズによる誤動作を解析するために設計段階において回路シミュレータやより高速な遅延シミュレータによって半導体集積回路の信号線にノイズが発生した場合のシミュレーションを行い、ノイズによって誤動作を引き起こすかどうかを調べるという取り組みはおこなっていた。
【０００４】
また、ＥＭＳノイズ以外のノイズの解析方法として、ＬＳＩの信号配線間のクロストークノイズを解析する方法がある。その一例として、図３２に示すように、信号配線間のノイズを解析すべく、加害者側の回路素子が出力した信号変化が並行した信号配線間のカップリング容量により被害者側の回路素子に伝播するノイズを解析する方法が提案されている（特許第２０７６８５８号）。この技術では信号線と電源線の間に発生する影響を考慮してはおらず、したがって、ＥＭＳノイズを解析することが出来ないという問題があった。
【０００５】
また、ＳＰＩＣＥなどのトランジスタレベルシミュレータにより、図３３に示すように電源にノイズを含む信号Ｓをいれて解析することはできるが、誤動作の解明には多数のテストパターンを流し、各回路素子（ゲート）の出力信号をチェックし、期待する出力と異なる値がでることを確認しなければ、問題発生個所をつかむことができない。
【０００６】
つまり、全てのセルにプローブを配することなしには完全に問題発生個所をつかむことはできず、大規模ＬＳＩの場合はこの作業が究めて困難である。
【０００７】
また、問題発生個所をつかむことはできても、どのゲートを修正すべきかわからないという問題があった。
【０００８】
また、多数のテストベクタを使用しても、ＬＳＩが動いている状態にしないことには１００％は問題発生個所をつかむことはできない。
【０００９】
【発明が解決しようとする課題】
このように、上述した従来技術は、大規模な集積回路に対しては膨大なシミュレーション時間が必要となる。また、回路内部の回路素子が引き起こす信号変化が原因で信号線にノイズが発生した場合すなわちクロストークノイズについては考慮しているが、電源線にノイズが発生した場合すなわち間接ＥＭＳの半導体集積回路内部への影響や、電磁放射により半導体集積回路内部にノイズが発生した場合すなわち直接ＥＭＳについては考慮されていない。また、ＥＭＳの影響の仕方の解析やＥＭＳ対策のための回路の修正が困難である。
【００１０】
このため、回路の大型化が進むにつれて、半導体集積回路では外部からの電源ノイズ（間接ＥＭＳ）や電磁波による輻射ノイズ（直接ＥＭＳ）による誤動作が深刻な問題となっている。従来、外部からのノイズに対する半導体集積回路の耐性を調べるため、半導体集積回路を製品化した後、実際に半導体集積回路に電源ノイズを与えたり外部より強い電磁波を与えて外部のノイズに対する半導体集積回路の耐性を評価するという方法がとられている。そして、当該半導体集積回路が、ノイズに対する耐性が低い場合は半導体集積回路内にデカップリングコンデンサを挿入したり、回路を修正することでノイズに対する耐性強化を行なっていた。
【００１１】
このように従来は、半導体集積回路を製品化した後に外部からのノイズに対する耐性について検査を行なっているため、検査時に外部からのノイズに対する問題があった場合は半導体集積回路の修正が必要となり設計期間が増大すると言う問題があった。
【００１２】
本発明は前記実情に鑑みてなされたもので、ＬＳＩの大規模化・高速化を維持しつつも電磁波障害を低減するための方法に関するものである。
【００１３】
すなわち、本発明は、外部から電源にノイズが入る間接ＥＭＳによる誤動作および、電磁波放射による直接ＥＭＳによる誤動作を防止し、容易に信頼性の高い半導体集積回路装置のレイアウトを提供することを目的とする。
【００１４】
また、本発明は、大規模な半導体集積回路において、電源配線のノイズ波形の伝播を求めることにより設計段階でノイズの影響で潜在的に回路の誤動作を引き起こしやすい箇所を容易に特定する方法を提供することを目的とする。
【００１５】
さらにまた、本発明は、電源ノイズに対する回路動作の検証をシミュレーションで行うことにより、製品化する前に半導体集積回路のノイズの耐性を強化することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体集積回路への外部からのノイズを解析する方法は、対象となる半導体集積回路内部の電源配線または半導体集積回路内部の電源配線および半導体集積回路の外部電源配線のインピーダンス情報を抽出するインピーダンス抽出工程と、前記インピーダンス情報から等価回路を作成する等価回路作成工程と、前記等価回路の入力情報として、外部からノイズ波形を供給し、前記半導体集積回路へのノイズの影響を解析する解析工程とを含む電波障害解析方法であって、前記等価回路作成工程は、前記インピーダンス情報から半導体集積回路内の各機能ブロックの縮退インピーダンス回路を作成する機能ブロック電源等価回路作成工程と、前記インピーダンス情報から、半導体集積回路内のブロック間電源配線解析用回路を作成するブロック間電源等価回路作成工程とを含み、前記解析工程は、前記等価回路として前記縮退インピーダンス回路、前記ブロック間電源配線解析用回路の少なくとも１つを用いる工程であることを特徴とする。
また、本発明の半導体集積回路への外部からのノイズを解析する方法は、対象となる半導体集積回路内部の電源配線または半導体集積回路内部の電源配線および半導体集積回路の外部電源配線のインピーダンス情報を抽出するインピーダンス抽出工程と、前記インピーダンス情報から等価回路を作成する等価回路作成工程と、前記等価回路の入力情報として、外部からノイズ波形を供給し、前記半導体集積回路へのノイズの影響を解析する解析工程とを含むことを特徴とする。
【００１７】
かかる工程によれば、インピーダンス情報から等価回路を作成し、この等価回路に、外部からノイズ波形を供給し、前記半導体集積回路へのノイズの影響を解析するようにしているため、容易に高精度のＥＭＳ対策を行うことが可能となる。
【００１８】
本発明の第２では、前記解析工程は、前記等価回路の入力情報として起点電源ノイズ波形を供給するノイズ波形供給工程と、前記半導体集積回路の内部節点および端子の電源ノイズ波形を求める電源ノイズ波形計算工程と、外部からのノイズの半導体集積回路への影響を求め、前記半導体集積回路に外部からノイズが入ったときの影響を受けやすい箇所を検出するエラー箇所検出工程を含むことを特徴とする。
【００１９】
かかる構成によれば、外部からノイズが入ったときの影響を受けやすい箇所を容易に検出することができ、容易に効率よく高精度のＥＭＳ対策を行うことが可能となる。
【００２０】
本発明の第３では、前記等価回路作成工程は、前記インピーダンス情報から半導体集積回路内の各機能ブロックの縮退インピーダンス回路を作成する機能ブロック電源等価回路作成工程と、前記インピーダンス情報から、半導体集積回路内のブロック間電源配線解析用回路を作成するブロック間電源等価回路作成工程と含み、前記解析工程は、前記等価回路として前記縮退インピーダンス回路、前記ブロック間電源配線解析用回路の少なくとも１つを用いる工程であることを特徴とする。
【００２１】
本発明の第４によれば、前記等価回路作成工程は、前記インピーダンス情報から半導体集積回路内の各機能ブロックの縮退インピーダンス回路を作成する機能ブロック電源等価回路作成工程と、前記インピーダンス情報から、半導体集積回路内のブロック間電源配線解析用回路を作成するブロック間電源等価回路作成工程と、前記インピーダンス情報から、半導体集積回路の外部電源配線解析用回路を作成する外部電源等価回路作成工程とを含み、前記解析工程は、前記等価回路として前記縮退インピーダンス回路、前記ブロック間電源配線解析用回路、前記外部電源配線解析用回路の少なくとも１つを用いる工程であることを特徴とする。
【００２２】
上記第3および第4によれば、電源ノイズ波形を半導体集積回路外部の電源線に入力し、その電源ノイズ波形の伝播の様子をシミュレーションにより解析し、半導体集積回路内の各地点での電源波形を求めることで、ＥＭＳの影響を受けやすい箇所の特定を行うことが容易に可能となる。
【００２３】
本発明の第5によれば、前記ブロック間電源等価回路作成工程は、前記機能ブロック電源等価回路作成工程により作成された前記縮退インピーダンス回路に、前記ブロック間電源配線のインピーダンス情報を付加することにより、前記ブロック間電源配線解析用回路を作成する工程であり、前記解析工程は、前記等価回路として前記縮退インピーダンス回路、前記ブロック間電源配線解析用回路の少なくとも１つを用いる工程であることを特徴とする。
【００２４】
本発明の第6によれば、前記ブロック間電源等価回路作成工程は、前記機能ブロック電源等価回路作成工程により作成された前記縮退インピーダンス回路に、前記ブロック間電源配線のインピーダンス情報を付加することにより、前記ブロック間電源配線解析用回路を作成する工程であり、前記外部電源等価回路作成工程は、前記ブロック間電源配線解析用回路の縮退インピーダンス回路を作成し、前記縮退インピーダンス回路に半導体集積回路外部のインピーダンス情報を付加することにより半導体集積回路外部電源配線解析用回路を構成する工程であり、前記解析工程は、前記等価回路として前記縮退インピーダンス回路、前記ブロック間電源配線解析用回路、前記半導体集積回路外部電源配線解析用回路の少なくとも１つを用いる工程であることを特徴とする。
【００２５】
上記第５乃至第６によれば、上記第３および４による効果に加え、縮退インピーダンス回路を用いているため、演算が簡略化され、容易に信頼性の高い解析を行なうことが可能となる。本発明の第７では、前記ノイズ波形供給工程は、前記インピーダンス情報より作成したブロック間電源配線解析用回路の電源端子に起点電源ノイズ波形を与える工程であり、前記電源ノイズ波形計算工程は、前記ブロック間電源配線解析用回路の各内部節点におけるブロック間電源ノイズ波形を求めると共に各機能ブロックの端子部でのブロック端子部電源ノイズ波形を求めるブロック間電源ノイズ波形計算工程と、前記インピーダンス情報より作成された機能ブロックのインピーダンス回路に入力として前記ブロック端子部電源ノイズ波形を与えることにより、前記機能ブロック内の各内部節点における機能ブロック電源ノイズ波形を求めると共に各素子の電源端子での素子端子部電源ノイズ波形を求める機能ブロック内電源ノイズ波形計算工程からなり、前記ブロック端子部電源ノイズ波形、前記ブロック間電源ノイズ波形、前記機能ブロック電源ノイズ波形および前記素子端子部電源ノイズ波形の少なくとも一つを用いて外部からのノイズの影響が大きくなると予想される回路部分の特定を行うことを特徴とする。
【００２６】
本発明の第８では、前記ノイズ波形供給工程は、前記インピーダンス情報より作成した半導体集積回路外部電源配線解析用回路の電源端子に起点電源ノイズ波形を与える工程であり、前記電源ノイズ波形計算工程は、前記半導体集積回路外部電源配線解析用回路により、前記インピーダンス情報より作成したブロック間電源配線解析用回路の電源端子の端子部電源ノイズ波形を求める外部電源ノイズ波形計算工程と、ブロック間電源配線の各内部節点におけるブロック間電源ノイズ波形を求めると共に各機能ブロックの端子部のブロック端子部電源ノイズ波形を求めるブロック間電源ノイズ波形計算工程と、機能ブロックのインピーダンス回路に入力として前記ブロック端子部電源ノイズ波形を与えることにより、ブロック内の各内部節点における機能ブロック電源ノイズ波形を求めると共に各素子の電源端子の素子端子部電源ノイズ波形を求める機能ブロック内電源ノイズ波形計算工程からなり、前記端子部電源ノイズ波形、前記ブロック端子部電源ノイズ波形、前記ブロック間電源ノイズ波形、前記機能ブロック電源ノイズ波形および前記素子端子部電源ノイズ波形の少なくとも一つを用いて外部からのノイズの影響が大きくなると予想される回路部分の特定を行うことを特徴とする。
【００２７】
かかる構成によれば、、電源配線のインピーダンスモデルを半導体集積回路外部と半導体集積回路内部のブロック間配線と半導体集積回路内部のブロック内部の配線に分け階層的に電源ノイズ波形を求めることで、大規模な半導体集積回路の解析も可能となる。
【００２８】
本発明の第9によれば、前記エラー箇所検出工程は、前記電源ノイズ波形に対して電源ノイズのピーク値の閾値を設け、前記閾値を超えたところをエラーとするエラーチェックを行うことで外部からのノイズによりエラーを起こすと予想される回路箇所の特定を行うエラーチェック工程を含むことを特徴とする。
【００２９】
かかる構成によれば、あらかじめ決定された閾値に従ってエラーチェックを行なうようにしているため、容易に、効率良くエラーを起こすと予想される回路箇所の特定を行なうことが可能となる。
【００３０】
本発明の第１０によれば、前記エラー箇所検出工程は、前記ブロック間電源配線解析用回路の電源端子における閾値を設け、前記閾値を超えたところをエラーとするノイズチェックを行うノイズチェック工程と、エラーと判定された場合のみ、前記ブロック間電源ノイズ波形計算工程を行うことを特徴とする。
【００３１】
かかる構成によれば、ブロック間電源配線解析用回路の電源端子における閾値を越えているとしてエラーと判定された場合のみ、ブロック間電源ノイズ波形計算工程を実行するようにしているため、無駄な工程がなく、効率良いチェックが可能となる。
【００３２】
本発明の第１１では、前記ブロック間電源配線解析用回路の電源端子における閾値は、前記半導体集積回路内の機能ブロックの端子、ブロック間電源配線の閾値の中で最大のものとすることを特徴とする。
【００３３】
かかる構成によれば、ブロック間電源配線解析用回路の電源端子における閾値を半導体集積回路内の機能ブロックの端子、ブロック間電源配線の閾値の中で最大のものに設定しているため、無駄な計算が実行されるのを防止し、効率良いチェックを行なうことが可能となる。
【００３４】
本発明の第１２では、前記エラー箇所検出工程は、半導体集積回路内の各機能ブロックについて電源ノイズのピークに閾値を設け、前記機能ブロックの電源端子において電源ノイズのピーク値が前記閾値を超えたところをエラーとするノイズチェックを行う、ノイズチェック工程と、エラーと判定された場合のみ、前記機能ブロック内電源ノイズ波形計算工程を行うことを含むことを特徴とする。
【００３５】
かかる構成によれば、各機能ブロックについての電源ノイズのピークに設けた閾値を越えているとしてエラーと判定された場合のみ、ブロック内電源ノイズ波形計算工程を実行するようにしているため、無駄な工程がなく、効率良いチェックが可能となる。
【００３６】
本発明の第１３では、前記半導体集積回路内の各機能ブロックの電源端子の電源ノイズの閾値は、各機能ブロック内部の機能素子、電源配線の閾値の中で最大のものとすることを特徴とする。
【００３７】
かかる構成によれば、ブロック内電源配線解析用回路の電源端子における閾値を半導体集積回路内の機能素子、機能ブロック内部の機能素子、電源配線の閾値の中で最大のものに設定しているため、無駄な計算が実行されるのを防止し、効率良いチェックを行なうことが可能となる。
【００３８】
本発明の第１４は、前記エラーチェック工程は、半導体集積回路内の各機能素子について電源ノイズのピークの閾値を設け、前記機能素子の電源端子において電源ノイズのピーク値が前記閾値を超えたところをエラーとするノイズチェックを行うノイズチェック工程を含むことを特徴とする。
【００３９】
かかる構成によれば、あらかじめ決定された閾値に従ってエラーチェックを行なうようにしているため、容易に、効率良くエラーを起こすと予想される回路箇所の特定を行なうことが可能となる。
【００４０】
本発明の第１５によれば、前記エラーチェック工程は、前記半導体集積回路内の各機能ブロック内の電源配線またはブロック間の電源配線について隣接する信号線との距離、並行配線長により決まる電源ノイズのピークの閾値を設け、前記電源配線の各内部節点において電源ノイズのピーク値が前記閾値を超えたところをエラーとするチェックを行うノイズチェック工程を含むことを特徴とする。
【００４１】
かかる構成によれば、各機能ブロック内の電源配線又はブロック間の電源配線についての電源ノイズのピークに設けた閾値を越えているとしてエラーと判定された場合のみ、ブロック内電源ノイズ波形計算工程を実行するようにしているため、無駄な工程がなく、効率良いチェックが可能となる。
【００４２】
本発明の第１6によれば、半導体集積回路への外部からのノイズを解析する解析装置であって、対象となる半導体集積回路内部の電源配線または半導体集積回路内部の電源配線および半導体集積回路の外部電源配線のインピーダンス情報を抽出する抽出手段と、前記インピーダンス情報から等価回路を作成する等価回路作成手段と、前記等価回路の入力情報として、外部からノイズ波形を供給し、前記半導体集積回路へのノイズの影響を解析する解析手段と含むことを特徴とする。
【００４３】
かかる構成によれば、インピーダンス情報から等価回路を作成し、この等価回路に、外部からノイズ波形を供給し、前記半導体集積回路へのノイズの影響を解析するようにしているため、容易に高精度のＥＭＳ対策を行うことが可能となる。
【００４４】
本発明の第１７によれば、前記解析工程は、前記半導体集積回路の各回路素子の電源端子での電源波形を求める工程と、前記各回路素子の電源端子での電源波形に基づいて、前記回路素子の遅延時間を計算する計算工程と、前記回路素子の遅延時間が、許容範囲内であるか否かを判定するタイミング検証工程とを含むことを特徴とする。
【００４５】
かかる構成によれば、各回路素子の電源端子での電源波形に基づいて、算出された遅延時間に基づいて、タイミング検証をしているため、容易に高精度の検証が可能となる。
【００４６】
本発明の第１８によれば、前記解析工程は、前記半導体集積回路の各回路素子の電源端子での電源波形を求める工程と、前記各回路素子の電源端子での電源波形に基づいて、前記回路素子の遅延時間を計算する計算工程と、連続する前記回路素子列の遅延時間の和が、許容範囲内であるか否かを判定するタイミング検証工程とを含むことを特徴とする。
【００４７】
かかる構成によれば、請求項１７の効果に加えて、さらに高精度の検証を行なうことが可能となる。
【００４８】
本発明の第１９によれば、前記解析工程は、前記電源端子のノイズ波形の入力タイミングとピーク値の少なくとも一方を変化させた時の回路素子の遅延時間の変化量を算出し、その算出結果に基づいて遅延変化量データベースを作成するデータベース作成工程を含み、前記計算工程は、前記遅延変化量データベースから、所望のノイズ波形に対する前記回路素子の遅延時間の変化量を求める工程を含むことを特徴とする。
【００４９】
本発明の第２０によれば、前記解析工程は、前記電源端子のノイズ波形の入力タイミングとピーク値の少なくとも一方を変化させた時の回路素子の遅延時間の変化量を算出し、この算出結果を、電源ノイズがない場合の回路素子の遅延時間に対する割合として求めて遅延変化割合データベースを作成するデータベース作成工程を含み、前記計算工程は、電源ノイズがない場合の回路素子の遅延時間に、前記遅延変化割合データベースから読み出された前記割合を掛け合わせることで所望のノイズに対する回路素子の遅延変化量を求める工程を含むことを特徴とする。
【００５０】
本発明の第２１によれば、前記解析工程は、連続した回路素子列に対し、各回路素子の遅延時間の変化量が最大となる電源ノイズの入力タイミングでの前記連続した回路素子列の遅延変化量を、前記連続した回路素子列の最大の遅延変化量として求める工程を含むことを特徴とする。
【００５１】
本発明の第２２によれば、前記解析工程は、電源ノイズにより回路素子の遅延時間が変化することにより、回路の動作に必要な時間内に信号が到達せず、回路動作が想定した動作とは異なる結果となってしまう回路部分を検出する工程を含むことを特徴とする。
【００５２】
本発明の第２３によれば、さらに、検出された前記回路部分から、電源ノイズによりもっとも遅延時間に影響する回路素子を探索し、エラー素子として検出するエラー素子検出工程を含むことを特徴とする。
【００５３】
本発明の第２４によれば、さらに前記エラー素子に対して電源ノイズ耐性強化対策を実行する強化工程を含むことを特徴とする。
【００５４】
本発明の第２５によれば、さらに、前記エラー素子検出工程でエラー素子とされた回路素子を、電源ノイズに対して遅延変化量が小さい回路素子に置換する置換工程を含むことを特徴とする。
【００５５】
本発明の第２６によれば、さらに、前記エラー素子検出工程でエラー素子とされた回路素子を、制約時間を満たす回路素子に置換する置換工程を含むことを特徴とする。
【００５６】
本発明の第２７によれば、前記請求項１乃至２６のいずれかに記載の電磁波障害解析方法を用いた解析結果にもとづき、エラーを回避したレイアウト設計を行い、半導体装置を製造する工程を含むことを特徴とする。
【００５７】
かかる構成によれば、半導体集積回路の各回路素子の電源端子の信号波形を求め、前記半導体集積回路の各回路素子の電源端子での電源ノイズの入力タイミング、ピーク値を求めている。また、電源ノイズの入力タイミングやピーク値を変化させた場合の回路素子の遅延時間の変化量をシミュレーションにより求めてデータベースを作成し、回路素子の電源端子でのノイズ波形と前記遅延時間変化量のデータベースから回路素子の遅延時間の変化量の計算を行うようにしてもよい。さらにまた任意の電源ノイズを与えた場合に回路素子の遅延時間が変化することにより、回路の動作に必要な時間内に信号が到達せず、回路動作が想定した動作とは異なる結果となってしまう回路部分を検出するようにしてもよい。また、任意の電源ノイズを与えた場合に回路動作が想定した動作とは異なる結果となってしまう回路部分に対し、制約時間を満たすように回路素子を変更することによりノイズの耐性を強化することも可能となる。
【００５８】
本発明の第２８によれば、ＬＳＩの電磁波障害を解析する方法であって、電源ノイズの伝播経路において、電源ノイズにより出力結果あるいは内部状態を変えるノイズの閾値を算出しこれをライブラリに格納するライブラリ化工程と、前記ライブラリを参照しつつ、前記ＬＳＩの全回路素子について、電源ノイズの影響を受けるか否かを解析する解析工程とを含むことを特徴とする。
【００５９】
かかる構成によれば、閾値をライブラリ化することにより、容易に効率良く解析を行なうことが可能となる。
【００６０】
本発明の第２９は、前記ライブラリ化工程が、回路素子の通過可能な最小の電源ノイズの電圧あるいは電流波形のピーク、幅、形状のいずれかの関数あるいは値をライブラリに格納する工程を含むことを特徴とする。
【００６１】
本発明の第３０は、前記ライブラリ化工程が、回路素子の端子に入力し、回路素子の端子を出力するあるいは内部状態を変更する経路のノイズの閾値を前記ライブラリに格納する工程を含むことを特徴とする。
【００６２】
上記第２９および３０の構成によれば、より高効率の解析を行なうことが可能となる。
【００６３】
本発明の第３１は、前記解析工程が、回路素子の端子に入力し、回路素子の端子を出力するあるいは内部状態を変更する経路を解析する工程を含むことを特徴とする。
【００６４】
本発明の第３２は、前記解析工程が、経路の情報を記録する記録工程を含むことを特徴とする。
【００６５】
本発明の第３３は、前記記録工程が、ノイズの伝播する回路素子を記録する工程を含むことを特徴とする。
【００６６】
本発明の第３４は、前記記録工程が、ノイズの伝播するレジスタ素子を記録する工程を含むことを特徴とする。
【００６７】
本発明の第３５は、前記記録工程が、ノイズの伝播する回路素子を仮想的に異なるドライブ能力の回路素子に変更した際のダメージを記録する工程を含むことを特徴とする。
【００６８】
本発明の第３６は、前記記録工程が、経路上のノイズに弱い回路素子を記録する工程を含むことを特徴とする。
【００６９】
本発明の第３７は、前記解析工程が、電磁波解析を行う電磁波解析工程により、前記電源ノイズを算出する工程を含むことを特徴とする。
【００７０】
本発明の第３８は、前記解析工程が、指定された回路素子への経路上のノイズに弱い回路素子を記録する工程を含むことを特徴とする。
【００７１】
本発明の第３９は、前記解析工程が、レジスタ素子への経路上のノイズに弱い回路素子を記録することを特徴とする。
【００７２】
上記第３１乃至３９の構成によれば、電磁波障害を生じやすい個所をより容易に検出し記録することにより、対策処理を行なう際の効率が大幅に向上する。
【００７３】
本発明の第４０によれば、ＬＳＩの電磁波障害を解析する解析装置であって、電源ノイズの伝播経路において、電源ノイズにより出力結果あるいは内部状態を変えるノイズの閾値を格納するライブラリと、前記ライブラリを参照しつつ、前記ＬＳＩの全回路素子について、電源ノイズの影響を受けるか否かを解析する解析手段とを含むことを特徴とする。
【００７４】
かかる構成によれば、閾値をライブラリ化することにより、容易に効率良く解析を行なうことが可能となる。
【００７５】
本発明の第４１によれば、ＬＳＩの電磁波障害を解析する工程と、前記解析結果に基づいて対策を必要とするブロック又はインスタンスをソートするソート工程と、前記ソート工程で配列された順序に従って、各ブロック又はインスタンスに電源ノイズを消去するための対策処理を施す処理工程とを含むことを特徴とする。
【００７６】
かかる構成によれば、対策を必要とするブロック又はインスタンスがソートされるため、この順序にしたがって効率良く対策処理を施すことが可能となる。
【００７７】
本発明の第４２によれば、さらに前記処理工程後の当該ブロック又はインスタンスのＥＭＳ解析を行う解析工程と、前記解析工程で電源ノイズの影響が所定の値以下で有ると判断されるまで、前記処理工程および解析工程を繰り返すようにしたことを特徴とする。
【００７８】
かかる構成によれば、解析工程で電源ノイズの影響が所定の値以下で有ると判断されるまで、処理工程および解析工程を繰り返すようにしているため、効率良く信頼性の高い処理を行なうことが可能となる。
【００７９】
本発明の第４３によれば、前記処理工程は、ノイズを含む電流がスイッチ素子に入るタイミングで前記スイッチ素子が高抵抗となるように遅延調整を行う遅延調整素子と、前記スイッチ素子と容量素子とで形成されるＲＣフィルタ回路を挿入する工程であることを特徴とする。
【００８０】
かかる構成によれば、挿入するスイッチ素子と容量素子の調整のみで効率よくノイズ除去を行なうことが可能となる。
【００８１】
本発明の第４４によれば、前記処理工程は、インダクタを挿入する工程であることを特徴とする。
【００８２】
本発明の第４５によれば、前記処理工程は、電源配線長距離を調整する工程であることを特徴とする。
【００８３】
本発明の第４６によれば、前記処理工程は、タイミングに余裕のあるセルの駆動能力を下げるようにセルランクを変更する工程であることを特徴とする。
【００８４】
上記構成によれば、効率よくノイズ除去を行なうことが可能となる。
【００８５】
本発明の第４７によれば、ＬＳＩの電磁波障害を解析する解析手段と、
前記解析手段の解析結果に基づいて対策を必要とするブロック又はインスタンスをソートするソーティング手段と、前記ソーティング手段で配列された順序に従って、各ブロック又はインスタンスに電源ノイズを消去するための対策処理を施す処理手段とを含むことを特徴とする。
【００８６】
かかる構成によれば、対策を必要とするブロック又はインスタンスがソートされるため、この順序にしたがって効率良く対策処理を施すことが可能となる。
【００８７】
本発明の第４８によれば、さらに前記処理装置で処理のなされた当該ブロック又はインスタンスのＥＭＳ解析を行う解析手段とを含み、前記解析手段で電源ノイズの影響が所定の値以下で有ると判断されるまで、前記処理および解析を繰り返すようにしたことを特徴とする。
【００８８】
かかる構成によれば、解析手段で電源ノイズの影響が所定の値以下で有ると判断されるまで、処理および解析を繰り返すように構成されているため、効率良く信頼性の高い処理を行なうことが可能となる。また、かかる構成によれば、ノイズが伝播しないように例えばバッファを駆動能力の大きいものに置き換えた際の消費電力などの増加を検出するようにすることも可能である。
【００８９】
本発明の第４９によれば、前記解析工程で解析されたノイズに対して弱いセルとそれらの間の経路をハイライト表示する表示工程を含むことを特徴とする。
【００９０】
本発明の第５０によれば、メモリセルなどのレジスタセルをハイライト表示する表示工程を含むことを特徴とする。
【００９１】
本発明の第５１によれば、前記解析工程でノイズに弱く交換すべきであると解析されたセル情報を表示する表示工程を含むことを特徴とする。
【００９２】
本発明の第５２によれば、前記解析工程で交換すべきであると解析されたセル情報に基づき、仮想的に変更して各セルに対してパラメータを書きなおして表示する仮想表示工程を含むことを特徴とする。
【００９３】
本発明の第５３によれば、前記解析工程で対策が必要であると判断されたブロックまたはインスタンスをソートするソーティング工程を含むことを特徴とする。
【００９４】
本発明の第５４によれば、前記解析工程で対策が必要であると判断されたブロックまたはインスタンスに対して行う対策をソートする対策ソート工程を含むことを特徴とする。
【００９５】
上記第４９乃至５４の構成によれば、ＥＭＳ解析およびその対策処理がなされるが、前述のプロセスを逐次表示し、どの対象に対してどの対策を行うか、またそれによりどのような変化が行われるかについて表示を行うようにすることが可能である。これにより、より効率よく対策を実行することが可能となる。
【００９６】
このようにして、良好なＥＭＳ対策がなされ信頼性の高い半導体集積回路のレイアウト構造を自動的に高速で提供することが可能となる。
なお、このようにして得られたレイアウトに従って半導体集積回路装置が製造され、ＥＭＳのない極めて信頼性の高いものを得ることが可能となる。
【００９７】
【発明の実施の形態】
以下、本発明に係る不要輻射解析方法の実施形態について説明する。
実施形態１
図1は、本実施形態におけるノイズシミュレーション方法の原理図を示したブロック図、図３７は図1の解析部の詳細を示すブロック図、図２は等価回路作成手順を説明するブロック図、図３は実施の形態の動作を示すフローチャートである。
【００９８】
図1に示すように、本発明の実施形態のノイズシミュレーションを用いた解析装置は、レイアウト情報１１と、インピーダンス情報抽出部１２と、等価回路作成部１３と、解析部１４と、電源ノイズ波形データベース１５により構成される。さらに、解析部１４は図３７に示すノイズ波形供給部３７１と、電源ノイズ波形計算部３７２と、電源ノイズ閾値ライブラリ３７３と、エラー箇所検出部３７４により構成される。
【００９９】
かかる解析装置では、レイアウト情報１１から、インピーダンス情報抽出部１２において、半導体集積回路の外部端子につながる電源配線と、半導体集積回路内部のブロック間電源配線と半導体集積回路内部の各機能ブロック内電源配線のインピーダンス情報をそれぞれ抽出する。そして半導体集積回路外部の電源配線については電源配線の抵抗成分、容量成分、インダクタンス成分を抽出し、半導体集積回路内部のブロック間電源配線と各機能ブロック内部の電源配線については、電源配線の抵抗成分、容量成分を抽出する。
【０１００】
等価回路作成部13は、インピーダンス情報抽出部12において抽出されたインピーダンス情報より、各機能ブロック内電源配線解析用回路、ブロック間電源配線解析用回路、半導体集積回路外部電源配線解析用回路を作成する。
【０１０１】
等価回路作成手順を図２に示す。図２（a）は、対象となる半導体集積回路のインピーダンス回路である。２１は半導体集積回路、２２は機能ブロックである。まず、各機能ブロックの抵抗成分、容量成分の接続情報を表したインピーダンス回路を機能ブロック内電源配線解析用回路とする（図２(b)）。
【０１０２】
次に、各機能ブロックのインピーダンス情報を圧縮した各機能ブロックの縮退インピーダンス回路を複数の機能ブロック全てについて作成する。これにブロック間電源配線のインピーダンス情報を付加したものをブロック間電源配線解析用回路とする（図２(c)）。
【０１０３】
さらに、ブロック間電源配線解析用回路を圧縮した縮退インピーダンス回路に半導体集積回路外部の電源配線のインピーダンス情報を付加したものを半導体集積回路外部電源配線解析用回路とする（図２(d)）。圧縮法としては例えばAWE(Asymptotic Waveform Evaluation)等の圧縮方法を用いる。なお、このようにRCを縮退させることで、それを用いた上位の階層の計算時間を短縮することが可能となる。
【０１０４】
解析部１４は、前記各等価回路を用いて、半導体集積回路へのノイズの影響を解析する。解析部の詳細を図３７を用いて説明する。ノイズ波形供給部３７１は、前記等価回路の電源線に入力情報として、起点ノイズ波形を供給する。次に、電源ノイズ波形計算部３７２で、半導体集積回路の各地点での電源波形を計算する。この計算は、半導体集積回路の外部電源配線、ブロック間電源配線、ブロック内電源配線の３段階に分けて行う。電源ノイズ閾値ライブラリ３７３は半導体集積回路の各地点における電源ノイズのピーク値を記憶しておく。閾値は、半導体集積回路、各機能ブロック、各機能素子、電源配線に対して定める。電源配線の閾値は隣接する信号線との距離と、並行配線長により決定する。各機能素子についてはシミュレーションによりエラー出力を引き起こす電源ノイズレベルの最小値を求め、これを閾値とする。
【０１０５】
また、各機能ブロックの閾値は、ブロック内の電源配線、各機能素子の閾値の中で最大のものとする。半導体集積回路の閾値は、半導体集積回路内の各機能ブロックの閾値、ブロック間電源配線の閾値の中で最大のものとする。エラー箇所検出部３７４は電源ノイズ閾値ライブラリ３７３の各地点における電源ノイズのピーク値の閾値と電源ノイズ波形を比較し、閾値を超えたところをエラーとするチェックを行う。
【０１０６】
電源配線の閾値と電源配線の各内部節点における波形の比較を行う際には、電源配線のモデルをT型モデルとし、その電源配線の中間の内部節点において比較を行う。
ここで、エラーと判定された箇所の電源波形は電源ノイズ波形データベース１５に記憶しておく。
【０１０７】
次に、図３を参照して、本発明の実施の形態の動作について説明する。
ここで、半導体集積回路外部電源配線に入力するノイズののった電源波形を起点電源ノイズ波形、半導体集積回路の電源端子でのノイズののった電源波形を半導体集積回路端子部電源ノイズ波形、各機能ブロックの電源端子での電源波形をブロック端子部電源ノイズ波形とする。
【０１０８】
まず、ステップ３１で半導体集積回路外部電源配線解析用回路の電源線に入力として起点電源ノイズ波形を与え、半導体集積回路外部電源配線の電源ノイズ解析を行い、半導体集積回路端子部電源ノイズ波形を求める。
【０１０９】
そして、ステップ３２で前記端子部電源ノイズ波形と半導体集積回路に対して設けた電源ノイズのピークの閾値との比較を行う。
前記判断ステップ３２で、端子部電源ノイズ波形が閾値を超えると判断された場合は、ステップ３３に進み半導体集積回路内ブロック間電源配線の解析を行う。
【０１１０】
前記解析ステップ３３では、ブロック間電源配線解析用回路に前記端子部電源ノイズ波形を入力し、ブロック間電源配線の各内部節点での電源ノイズ波形および各機能ブロック端子部電源ノイズ波形を求める。
【０１１１】
そしてステップ３４で求められた電源ノイズ波形をブロック間電源配線の各ノードに対して設けた電源ノイズのピークの閾値と比較する。
【０１１２】
前記ステップ３４で閾値を超えると判断された場合はエラーとする。そして必要に応じて、当該個所はノイズ伝播個所であるとして表示を行う。また、ステップ３５で各機能ブロックに対して設けた電源ノイズのピークの閾値と各機能ブロックの端子部電源ノイズ波形との比較を行う。
【０１１３】
この判断ステップ３５で、ブロック端子部電源ノイズ波形が閾値を超える場合は、ステップ３６に進み、機能ブロック内電源配線解析用回路にブロック端子部電源ノイズ波形を入力し、ブロック内電源配線の各接点での電源ノイズ波形および各機能素子の電源供給口の電源ノイズ波形を求める。
【０１１４】
ステップ３７でブロック内電源配線に対して設けた電源ノイズのピークの閾値と電源ノイズ波形を比較し、閾値を超える場合はエラーとする。そして必要に応じて当該個所はノイズ伝播個所であるとして表示を行う。
【０１１５】
また、ステップ３８で各機能素子に対して設けた電源ノイズのピークの閾値と各機能素子の電源供給口の電源ノイズ波形を比較し、閾値を超える場合はエラーとする。そして必要に応じて当該個所はノイズ伝播個所であるとして表示を行う。
【０１１６】
以上の解析によりエラーと判定された地点が、外部から電源線に入ったノイズが減衰せずに伝播するところであり、ＥＭＳに対して弱い箇所である。
【０１１７】
なお、半導体集積回路への電源端子が複数ある場合はワーストケースとして、各電源供給口から入った電源ノイズが同じタイミングで半導体集積回路の各地点に伝播した場合を考える。つまり、電源毎に前記手法で半導体集積回路の各地点でのノイズ波形を求め、それを合計する。
【０１１８】
また、半導体集積回路内が階層化されておらず、フラットな設計の場合は、半導体集積回路内部の電源配線シミュレーションモデルと半導体集積回路外部の電源配線シミュレーションモデルの2つのモデルを構成し、半導体集積回路外部と内部にわけて階層的にシミュレーションを行い、同様にエラー箇所の特定を行う。
【０１１９】
本実施形態によれば、半導体集積回路の電源配線に外部からノイズが入ったときに影響を受けやすい箇所を設計段階で特定することができるため、半導体集積回路製造前に対策を行い、ノイズ耐性を上げることができる。対策についてはスイッチ回路の挿入、インダクタの挿入、電源配線長の短縮、セルランクの変更など種々の対策があるがこれらについては後述する。
【０１２０】
また、エラー表示についても適宜選択可能であるが、詳細は後述する。
【０１２１】
実施形態２
以下、本発明の第２の実施の形態について、図を参照しつつ説明する。
本発明の第２の実施形態の回路動作検証方法は、図４に原理図を示すように、レイアウト情報から抽出されたインピーダンス情報４１と、前記インピーダンス情報に入力される電源ノイズ波形から半導体集積回路の各地点での電源ノイズ波形を計算する電源波形計算部４２と、電源ノイズの入力タイミングやピーク値を変化させた場合の回路素子の遅延時間の変化量をシミュレーションにより求めてデータベースを作成する遅延変化量データベース作成部４６と、前記電源波形計算部で作成された回路素子の電源端子でのノイズ波形と前記遅延時間変化量のデータベース４７から回路動作を検証する回路動作検証部４８とから構成されている。この回路動作検証部４８は回路素子の電源端子でのノイズ波形から遅延時間を計算する遅延計算部４３と、この計算された遅延時間と、前記遅延時間変化量のデータベース４７とから、任意の電源ノイズを与えた場合に回路素子の遅延時間が変化することにより、回路の動作に必要な時間内に信号が到達せず、回路動作が想定した動作とは異なる結果となってしまう回路部分を検出するエラー検出部４４と、任意の電源ノイズを与えた場合に回路動作が想定した動作とは異なる結果となってしまう回路部分に対し、制約時間を満たすように回路素子を変更する回路修正部４５とから構成されており、この修正によりノイズ耐性を強化された半導体集積回路を提供するものである。
【０１２２】
すなわち、電源配線のインピーダンス情報４１と電源端子に入力された電源ノイズ波形から各回路素子での電源波形を求める電源波形計算部４２と各回路素子の遅延時間が変化することにより、回路の動作に必要な時間内に信号が到達せず、回路動作が想定した動作とは異なる結果となってしまう回路部分を検出する回路動作検証部４８と電源ノイズによる回路素子の遅延の変化量を記述した遅延変化量データベース４７を作成する遅延変化量データベース作成部４６とを備えた構造をとることを特徴とする。
【０１２３】
そして、前記回路動作検証部４８は回路素子の電源端子でのノイズ波形と遅延時間変化量のデータベース４７から回路素子の遅延の変化量の計算を行ないノイズを考慮した遅延値を計算する遅延計算部４３と回路素子の遅延時間が変化することにより、回路の動作に必要な時間内に信号が到達せず、回路動作が想定した動作とは異なる結果となってしまう回路部分を検出するエラー箇所検出部４４とエラー箇所に対し電源ノイズ強化を行う回路修正部４５から構成される。
【０１２４】
図５は本発明の実施の形態における回路動作検証方法のフロー図である。今後、ある特定の機能を持った回路素子をセル、連続した回路素子列をパスとして説明する。図５においてまず、半導体集積回路の電源配線に入力する電源ノイズ波形を設定し(ｓｔｅｐ１：ステップ１)、次に電源波形計算部４２にてインピーダンス情報４１および入力された電源ノイズ波形から各回路素子での電源波形を求める(ｓｔｅｐ２：ステップ２)。また遅延変化量データベース作成部４６にてセル毎にピーク値および入力信号の変化時間に対する電源ノイズの入力タイミングを変えた場合の遅延値を計算して遅延変化量データベース４７を作成しておく(ｓｔｅｐ６：ステップ６)。
【０１２５】
次に電源ノイズによる遅延変化量を求めるパスを選択する(ｓｔｅｐ３：ステップ３)。パスの選択は電源ノイズがない場合のパスの遅延値に電源ノイズによる各セルでの最大の遅延変化量を合計した遅延値が制約時間を越えるパスに対して遅延変化量を計算することでパスを絞り込むことができる。
【０１２６】
そして選択したパスに対し電源ノイズの入力タイミングを変化させた場合のパスの遅延時間を遅延計算部４３にて計算を行う。遅延計算部４３ではまず電源ノイズがない場合のパスの遅延値T1を計算し(ｓｔｅｐ４：ステップ４)、電源ノイズの初期の入力タイミングTnを設定し(ｓｔｅｐ５：ステップ５)、そのパスの電源ノイズによる遅延変化量T2を計算し(ｓｔｅｐ７：ステップ７)、T1とT2を合計することで電源ノイズを考慮したパスの遅延値T3を求める(ｓｔｅｐ8：ステップ８)。
【０１２７】
次にそのパス遅延が制約時間を満たしているか否かの判定を行ない(ｓｔｅｐ９：ステップ９)、そのパス遅延が制約時間を越えていた場合は、エラー箇所検出部４４にてそのパスで電源ノイズによる遅延の変化量がもっとも大きいセルを検出する(ｓｔｅｐ１０：ステップ１０)。パス遅延が制約時間内であった場合は電源ノイズの入力タイミングをあるステップ幅で変化させて、ステップ５からステップ１１を繰り返し、与えた電源ノイズの入力タイミングにおいてパスの遅延値が制約時間を満たす場合はそのパスは電源ノイズに対して問題なしとする。
【０１２８】
そしてすべてのパスに対し：ステップ３から：ステップ１２を繰り返す。
【０１２９】
電源ノイズによるパスの最大変化量を求める方法として、遅延変化量のデータベースから各セルの最大変化量を求め、その中でもっとも変化量が大きい電源ノイズの入力タイミングを求め、その入力タイミングでのパスの遅延変化量を最大の遅延変化量とすることでパスの遅延変化量の計算を一回で行うことができる。
【０１３０】
図６は遅延変化量計算部４３のフロー図であり、図６においてまず選択されたパスからセルを選択し(ｓｔｅｐ１３：ステップ１３)、そのセルの入力信号変化に対する電源ノイズの入力タイミングを計算し(ｓｔｅｐ１４：ステップ１４)、そのセルでの電源ノイズのピーク値および電源ノイズの入力タイミングより遅延変化量データベース４７を用いて遅延の変化量を計算する(ｓｔｅｐ１５：ステップ１５)。
【０１３１】
そしてそのパスでのすべてのセルの遅延変化量が計算されるまでステップ１３からステップ１６を繰り返す。
【０１３２】
次に電源ノイズによる遅延変化量の計算方法について説明する。まず遅延変化量データベース作成部４６にてセル毎にピーク値および入力信号の変化時間に対する電源ノイズの入力タイミングを変えた場合の遅延時間を求め、遅延変化量データベースを作成する。図８は遅延変化量データベースの内容について示したものであり、セル名、ピーク値、電源ノイズの入力タイミング毎の遅延変化量の３つの要素からなっている。セル遅延の変化量を計算する際にはセル名、ピーク値、電源ノイズの入力タイミングから遅延変化量データベースを参照して遅延時間の変化量を求める。また遅延変化量を、電源ノイズを入力しない場合の遅延時間に対する変化の割合として遅延時間の変化量を１００分率で求めて遅延変化割合データベースを作成し、電源ノイズを考慮しない場合の遅延値にその割合を掛け合わせた値を遅延変化量として求めてもよい。またデータベースではピーク値および電源ノイズの入力タイミングはあるｓｔｅｐ幅でデータとして持つが、遅延変化量を計算する際にピーク値、入力タイミングがデータにない場合はデータを近似して遅延変化量の計算を行う。
【０１３３】
図７はエラー箇所検出部４４のフロー図であり、図７においてまずパスから電源ノイズによるセル遅延値の変化量がもっとも大きいセルを選択し(ｓｔｅｐ１７：ステップ１７)、そのセルが同じ種類のセルでノイズによる遅延変化量の小さいセルに置き換えが可能か否かの判定を行う(ｓｔｅｐ１８：ステップ１８)。
【０１３４】
そして、置き換えが可能ならば遅延変化量の小さいセルに置き換えを行う(ｓｔｅｐ２０：ステップ２０)。一方、置き換えができない場合は、セルタイプの変更により制約時間を満たすことができるかどうか判定を行ない(ｓｔｅｐ１９：ステップ１９)、変更により制約時間を満たせるならばセルタイプを変更する(ｓｔｅｐ２１：ステップ２１)。
【０１３５】
このように本実施形態によれば、電源ノイズが半導体集積装置に入力された場合の各回路素子での遅延時間の変化を求めることができ、それにより遅延時間が変化したことにより回路動作が想定した動作とは異なる結果となる回路素子を検出することができる。そしてさらに、その回路素子にノイズに対する耐性強化を行うことで、電源ノイズに対する耐性を強化することができる。
【０１３６】
このようにして半導体集積回路を製品化する前に電源ノイズに対する耐性をシミュレーションで評価し、対策を行うことができるため、設計期間の短縮や開発費の削減、設計完成度の向上を行うことが出来る。
【０１３７】
実施形態３
本発明の第３の実施形態として、ＬＳＩ９０１の電磁波障害を解析するに際し、図９（ａ）に示すような電磁放射(radiation)９０２による直接ＥＭＳと電源９０３からの間接ＥＭＳとを考慮し、ノイズの侵入に対してＬＳＩ９０１のどの部分が弱く修正すべき点がどこにあるかを解析し、ＬＳＩの耐ノイズ性を向上する方法について説明する。
【０１３８】
この方法では図１０に示すように、電源ノイズの伝播経路において、電源ノイズによりＬＳＩの出力結果あるいは内部状態を変えるノイズの閾値を算出しこれをライブラリ化することにより電源ノイズ閾値ライブラリ１００１を形成しておき、この電源ノイズ閾値ライブラリ１００１を参照しつつ静的電源ノイズ解析手段１００２で、前記ＬＳＩの全回路素子について、電源ノイズの影響を受けるか否かを解析し、電源ノイズ解析結果１００３として出力するものである。かかる構成によれば静的かつ網羅的にＬＳＩ中の全回路素子について回路を解析することができ、テストベクタを不要とし、全ての回路チェックが可能となる。そしてさらに、解析時間の短縮も可能となる。
【０１３９】
次に、電源ノイズ閾値ライブラリについて説明する。電源ノイズ閾値ライブラリとしては、通過するか否かの閾値を関数としてあるいは値そのものとしてもつようにする。そして更に、望ましくは通過するか否か以外に静電破壊されるかどうかという情報を持たせるようにする。
【０１４０】
この電源ノイズ閾値ライブラリの詳細を図１１（ａ）乃至（ｃ）に示す。図１１（ａ）又は（ｂ）に示すように、この通過するか否かの閾値は、各回路素子（容量素子や論理ゲートおよびレジスタ素子を含む）に入り込むノイズの電流あるいは電圧のピーク値、ノイズの幅、ノイズの形状のいずれかもしくは２つ以上の組み合わせとする。
【０１４１】
そして種々のデータに対するライブラリを作成する。このライブラリはまた、各回路素子における入力側の電源の抵抗、入力側の抵抗容量、出力側の抵抗、出力側の容量、および入力側に回路素子がある場合は入力側の駆動能力のうち、１つ以上のパラメータの関数であってもよい。
【０１４２】
また、通過する経路は図１１（ｃ）に示すように、電源線（ＶＤＤ，ＶＳＳ）から回路素子の電源端子を経由して回路素子の出力端子への経路（Ｒ１、Ｒ６）、電源（ＶＤＤ，ＶＳＳ）からレジスタ素子（ＦＦ，メモリなど）の電源端子を経由してレジスタ素子の内部状態への経路（Ｒ２）、回路素子の入力端子から出力端子への経路（Ｒ３）、レジスタ素子の入力端子からレジスタ素子の内部状態への経路（Ｒ４）、電源線から容量素子などを経由して信号線への経路（Ｒ５，Ｒ７）、以上５つの経路の少なくとも一つ以上の情報として持たせるようにする。
【０１４３】
次に実際の解析処理について説明する。図１２は解析処理の基本のフローチャートである。
まず図１２に示すように、使用者指定の電源ネット上のノイズ波形の読み込みを行う（ステップ１２０１）。
【０１４４】
次に電源ネットを起点とし（ステップ１２０２）、各経路について処理が終わったか否かを判断し、全ての経路について処理が終わるまで繰り返し実行する（ステップ１２０３）。
【０１４５】
また、前記経路上の全ての回路素子について処理するまで繰り返し（ステップ１２０４）、次の伝播先側の回路素子でのノイズ通過可能性をライブラリに基づき計算する（ステップ１２０５）。
【０１４６】
そして、伝播先側の回路素子でのノイズ通過可能性を判断し（ステップ１２０６）、ノイズが通過して伝播すると判断された場合は前記伝播先側の回路素子の出力でのノイズ波形をライブラリの通過波形に基づき計算する（ステップ１２０７）。
【０１４７】
前記判断ステップ１２０４で前記経路上の全ての回路素子について処理が終了していないと判断された場合は、再度ステップ１２０５に戻り、前記経路上の全ての回路素子について処理を行うまで繰り返す。
【０１４８】
判断ステップ１２０６で伝播しないと判断された場合、もしくは判断ステップ１２０４で前記経路上の全ての回路素子について処理が終了したと判断された場合には、ステップ１２０３に戻り全ての経路について処理するまで繰り返す。
【０１４９】
このようにして、電源ノイズの全ての伝播経路において、電源ノイズにより出力結果あるいは内部状態を変えるノイズの閾値を格納するライブラリを参照しつつ、ＬＳＩの全回路素子について、電源ノイズの影響を受けるか否かを解析するようにしているため、確実で信頼性の高いＥＭＳ解析を行うことが可能となる。
【０１５０】
なお、この図１２に示したフローチャートを基本フローチャートとして、種々の変形が可能である。
【０１５１】
変形例１
図１３は、この図１２の基本フローチャートの変形例である。図１２に示した基本フローチャートの判断ステップ１２０６と、伝播先でのノイズ波形を計算する計算ステップ１２０７との間に、記録ステップ１３０１を挿入することで、判断ステップ１２０６に基づき、伝播すると判断されたときには、伝播経路の情報を記録するようにしている。
【０１５２】
図１４は、記録ステップ１３０１の第１の例である。ステップ１３０１１において、伝播経路の情報として伝播先側の回路素子の情報を記録する（あるいはフラグを立てる）ようにしている。
図１５は、記録ステップ１３０１の第２の例である。ステップ１３０１２において、伝播先側の回路素子がレジスタ素子や非同期回路であれば、伝播経路の情報として伝播先側の回路素子の情報を記録する（あるいはフラグを立てる）ようにしている。すなわち、ＬＳＩの出力結果が期待値と異なるようになる致命的な部分であるか否かを判断し、そのような回路素子のみを記録する（あるいはフラグを立てる）ようにしている。
【０１５３】
図１６は、記録ステップ１３０１の第３の例である。まず、伝播先側の回路素子を、置換前よりもドライブ能力の高い回路素子のうち、仮想置換処理を行っていない最小のドライブ能力の回路素子と仮想的に置き換える（ステップ１３０１３１）。次に仮想的に置き換えた回路素子でのノイズ通過可能性をライブラリに基づき計算する（ステップ１３０１３２）。仮想的に置き換えたセルでノイズが伝播するかどうかを判断し（ステップ１３０１３３）、ノイズが伝播しないようであれば、当初の回路素子に対する仮想的に置き換えた回路素子によるダメージ（消費電力もしくはタイミングの差分）を記録する（ステップ１３０１３４）。判断ステップ１３０１３３でノイズが伝播すると判断された場合には、ステップ１３０１３１に戻り、置換する回路素子が無くなるまで繰り返す。
【０１５４】
かかる構成によれば、ノイズが伝播しないように例えばバッファを駆動能力の大きいものに置き換えた際の消費電力などの増加を検出することも可能である。
【０１５５】
変形例２
図１７は、この図１２の基本フローチャートの第２の変形例である。図１２に示した基本フローチャートの判断ステップ１２０６と、伝播先でのノイズ波形を計算する計算ステップ１２０７との間に、条件付き記録ステップ１７０１を挿入し、判断ステップ１２０６でノイズが伝播されると判断された場合には、ライブラリに基づき通過可能な最小のノイズ波形を計算し、前記回路素子の入力でのノイズ波形との差分を記録する。
【０１５６】
また、図１２に示した基本フローチャートの判断ステップ１２０４および１２０６と、判断ステップ１２０３との間に、記録ステップ１７０２を挿入し、記録ステップ１７０１で記録された差分情報に基づき、経路上の最小の差分を持つ回路素子を記録することで、伝播したノイズ波形と通過可否の閾値のノイズ波形の差分を記録し、交換セルを特定するようにしている。
【０１５７】
かかる構成によれば、ノイズの大きなセルをノイズの小さなセルに置き換えるようにしているため、確実で信頼性の高い製品を得ることが可能となる。
【０１５８】
変形例３
図１８は、この図１２の基本フローチャートの第３の変形例である。図１２に示した基本フローチャートの使用者指定の電源ネット上のノイズ波形読みこみを行うステップ１２０１の直前に、電磁波の強度と電源のインピーダンス（抵抗・容量・インダクタンス）から電磁界解析を行い電源ネットに発生するノイズ波形を計算する計算ステップ１８０１を加えたことを特徴とする。
【０１５９】
実施形態４
本発明の第４の実施形態として、第３の実施形態とは逆に、伝播先の回路素子から逆にたどり、伝播先に到達する最小のノイズ量とその伝播を押さえるのに最も有効な回路素子を検出する方法について説明する。
【０１６０】
図１９は解析処理のフローチャートである。
まず図１９に示すように、使用者指定の部分を起点とする（ステップ１９０１）。
【０１６１】
次に、電源までの全ての逆方向の各経路について処理が終わったか否かを判断し、全ての経路について処理が終わるまで繰り返し実行する（ステップ１９０２）。
【０１６２】
次に、経路上の一番伝播先側の回路素子のライブラリの情報から起点に伝播しうる前記回路素子の入力における最小のノイズ波形を計算する（ステップ１９０３）。
【０１６３】
さらに、前記起点の回路素子を除く経路上の全ての各回路素子について処理が終わったか否かを判断し、全ての経路について処理が終わるまで繰り返し実行する（ステップ１９０４）。
【０１６４】
次に、伝播先から計算されたノイズ波形の前記伝播先側の回路素子でのノイズ通過可能性をライブラリに基づき計算する（ステップ１９０５）。
【０１６５】
伝播先での通過可能性を判断し（ステップ１９０６）、通過して伝播すると判断された場合は、伝播先から計算されたノイズ波形が前記伝播元側の回路素子を経て伝播される際の入力がわのノイズ波形をライブラリから逆算し（ステップ１９０７）、ステップ１９０４に戻り全ての伝播元について処理するまで繰り返す。
【０１６６】
一方ステップ１９０４で全ての経路について処理がされた場合あるいはステップ１９０６で伝播しないと判断された場合は再度ステップ１９０２に戻り、電源までの全ての経路について処理するまで繰り返し処理を行う。
【０１６７】
このようにして、最大通過ノイズを計算することができる。
【０１６８】
実施形態５
図２０は、この図１９のフローチャートの変形例である。図１９に示したフローチャートの起点指定ステップ１９０１の代わりに、繰り返しステップ２００１を用いることで、全てのレジスタ素子を起点として図１９のフローチャートを繰り返し処理するようにしている。
【０１６９】
実施形態６
次に、上記解析方法を用いて解析を行なった後の処理について説明する。
図２１は処理フローを示す図である。この処理では、ＬＳＩの電磁波障害を解析するステップ２１０１と、この解析結果２１０２に基づいて対策を必要とするブロック又はインスタンスをソートするソートステップ２１０３と、順次伝搬経路を検出し対策対象ブロックを取り出す（ステップ２１０４）、前記ソート工程で配列された順序に従って、各ブロック又はインスタンスに電源ノイズを消去するための対策処理を施す第１乃至第４の対策ステップ２１０５から２１０８と、この対策処理のなされたブロック又はインダクタンスに対してＥＭＳ解析を行ない、ノイズ対策が実行されたかどうかを解析する解析ステップ２１０９と、前記解析ステップで電源ノイズの影響が所定の値以下で有ると判断されるまで、処理ステップおよび解析ステップを繰り返すようにしたことを特徴とする。
【０１７０】
ここで問題とするノイズは図２２にその伝搬経路の説明図を示すように、電源パッドＰを介してさらに外部電源から内部電源に入り込むノイズＡおよびＢと、電源と信号線によるクロストークによるノイズＣと、電源変動がセルを通して信号線に乗るノイズＤとである。
【０１７１】
このような各伝搬経路をとるノイズそれぞれに対して順次第１乃至第４の対策ステップ２１０５〜２１０９を実行する。
【０１７２】
まず、図２１に示した、解析結果２１０２に基いて、ステップ２１０３において、対策が必要なブロックをソートし、順次伝搬経路が前述の内のいずれであるか否かを判断し、外部電源から内部電源に入り込むノイズＡおよびＢ（図２２参照）である場合は夫々第1の対策としてスイッチング素子を挿入する第1の対策ステップ（２１０５）およびインダクタを挿入する第２の対策ステップ（２１０６）が実行される。
【０１７３】
まず、第1の対策ステップでは図２３にフローチャート、図２４にスイッチ回路を示すようにノイズ電流がスイッチ素子に入るタイミングでスイッチがＯＦＦ（高抵抗）になるように、遅延調整素子で制御するものである。ここではスイッチ素子と容量素子でＲＣフィルタが形成されノイズ成分をフィルタリングすることができるようになっている。
【０１７４】
このスイッチ回路は図２４に等価回路を示すように外部電源２４１から、ノイズ電流２４２が内部電源２４７に入力されるに際し、この間にカット信号生成素子２４４と入力信号の遅延時間を調整する遅延調整素子２４３とこの遅延信号調整素子で遅延されたノイズ電流をカット信号生成素子２４４で生成されたカット信号でスイッチ素子２４５が高抵抗となるようにし、この高抵抗と容量２４６とでＲＣフィルタを形成し、所定の周波数のノイズをカットするようにしたものである。
【０１７５】
なお、このスイッチ回路の変形例として図２５に等価回路を示すように、カット信号生成素子２４４と入力信号の遅延時間を調整する遅延調整素子２４３とについては、省略してもよく、この場合もタイミングは少しずれるが基本的にはノイズ信号をカットすることが可能となる。
【０１７６】
第1の対策ステップは図２３に示すようにステップ２１０４で対象ブロックを抽出し、得られた対象ブロックの解析結果２３０１からスイッチを挿入する個所を決定する（ステップ２３０２）。
【０１７７】
この後前記ステップ２３０２の決定に従い電源ラインにスイッチを挿入し（ステップ２３０３）、再度ＥＭＳ解析処理２３０４を行う。
そしてこのＥＭＳ解析処理ステップ２３０４で、ノイズ対策が達成されたか否かを解析する（ステップ２３０５）。
【０１７８】
このようにして第1の対策が施されてもノイズ除去がなされていない場合、再度ステップ２３０２に戻り第1の対策を繰り返すようにしてもよいが、第２の対策処理に移行してもよい。
【０１７９】
次に第２の対策としてＬＣフィルタの挿入について説明する。
まず、前記第1の対策処理におけるＥＭＳ解析ステップでノイズがまだ存在すると判断され、かつ第２の対策処理に移行すると判断されたとき、図２６に示すようにＬＣフィルタ挿入処理に入る。
【０１８０】
まず、ＥＭＳ解析ステップ２３０５で得られた解析結果２６０１に基いて、図２７に示すような、電源パッド２７１と内部電源との間で、電源配線を変更し、電源分離を行う工程および、図２８に示すように電源パッド２７１と内部電源との間にＬＣフィルタを挿入する工程とを順次実行する。どのように電源分離するかは、ＥＭＳ解析結果から判断し、外部ノイズに弱い箇所、すなわちＥＭＳ対策が必要な箇所と、外部ノイズに強い箇所、すなわちＥＭＳ対策の必要がない箇所に分ける。本実施例では、図２７に示すようにクロック系あるいはデータパス系の電源ラインを切り分けることで大きな面積を必要とするＬＣフィルタを必要個所に限定配置するもので、かかる構成によればＥＭＳ対策による面積の過剰な増大を抑制しつつ、ＬＣフィルタを必要個所に限定配置することが可能となる。
【０１８１】
また図２８に示すようにこのようにして切り分けられた電源ラインにインダクタ２７２と容量２７３とからなるＬＣフィルタを挿入するものである。
【０１８２】
次にこの第２の対策を行う場合の実際の処理工程について説明する。
第２の対策ステップは図２６に示すように第1の対策ステップのＥＭＳ解析ステップ２３０４の解析結果から対象ブロックを抽出し、得られた対象ブロックの解析結果２６０１から電源配線を変更する個所を決定する（ステップ２６０２）。
【０１８３】
この後前記ステップ２６０２の決定に従い当該個所の電源配線を変更し、電源分離をする（２６０３）。
そして電源分離した個所にインダクタおよび容量を挿入しＬＣフィルタを構成する（ステップ２６０４）。
【０１８４】
そして、再度ＥＭＳ解析処理ステップ２６０５を行う。
そしてこのＥＭＳ解析処理ステップ２６０５で、ノイズ対策が達成されたか否かを解析する（ステップ２６０６）。
ノイズ対策が達成されていると判断された場合は終了である。
【０１８５】
一方達成されていない場合はステップ２６０２に戻り再度電源配線を変更する個所を決定する工程から、一連の処理工程を繰り返し続行する。
【０１８６】
あるいはまた、第３の対策として電源配線長を短縮する工程を実行する。
【０１８７】
この工程は図２９にフローチャートを示すように、第２の対策ステップのＥＭＳ解析ステップ２６０５の解析結果から対象セルおよび対象ブロックを抽出し、得られた対象ブロックの解析結果２９０１および２９０２として対象セルの解析結果としての瞬時電流量情報および対象ブロックの解析結果としての瞬時電流量情報を得、この結果に基づいて、電源配線長を変更する個所を決定する（ステップ２９０３）。
【０１８８】
この後前記ステップ２９０３の決定に従い当該個所の電源配線長を短く変更する（２９０４）。
そして、再度ＥＭＳ解析処理２９０５を行う。
【０１８９】
そしてこのＥＭＳ解析処理ステップ２９０５で、ノイズ対策が達成されたか否かを解析する。
【０１９０】
この解析処理ステップでノイズ対策が達成されていると判断された場合は終了である。
【０１９１】
一方達成されていない場合はステップ２９０３に戻り再度電源配線長を変更する個所を決定する工程から、一連の処理工程を繰り返し続行する。
【０１９２】
あるいはまた、第４の対策として図３０に示すようにセルランクの変更処理を行う工程を実行する。
【０１９３】
この工程は図３０にフローチャートを示すように、第３の対策ステップのＥＭＳ解析ステップ２９０５の解析結果から対象インスタンスを抽出し、得られた対象インスタンスの解析結果３００１に基いて、タイミングに余裕があるセルの駆動能力を下げるべくセルランクの変更を行う（ステップ３００２）。そしてこの変更後の対象インスタンスについて、再度ＥＭＳ解析処理３００３を行う。
【０１９４】
そしてこのＥＭＳ解析処理ステップ３００３で、ノイズ対策が達成されたか否かを解析する。
【０１９５】
このＥＭＳ解析処理ステップでノイズ対策が達成されていると判断された場合は終了である。
【０１９６】
一方達成されていない場合はステップ３００２に戻り再度セルランクの変更処理から、一連の処理工程を繰り返し続行する。
【０１９７】
このようにして、良好なＥＭＳ対策がなされ信頼性の高い半導体集積回路のレイアウト構造が自動的に高速で提供される。
【０１９８】
なお、このようにして得られたレイアウトに従って半導体集積回路装置が製造され、ＥＭＳのない極めて信頼性の高いものを得ることが可能となる。
【０１９９】
このようにして、ＥＭＳ解析およびその対策処理がなされるが、前述のプロセスを逐次表示し、どの対象に対してどの対策を行うか、またそれによりどのような変化が行われるかについて表示を行うようにすることも可能である。これにより、より効率よく対策を実行することが可能となる。
【０２００】
表示方法としては図３１にハッチングで示すように、ノイズの問題が発生する部分をハイライト表示するとともに、その伝搬経路を太線で表示するようにすれば、表示も対策も良好に行うことが可能である。
【０２０１】
また、図３２に示すように、セルＣをクリックするとそのセルに伝搬する経路上のノイズに対して最も弱いセルのセル名を表示するとともに、セルをハイライト表示するようにしてもよい。
【０２０２】
さらにまた、図３３に示すように経路をクリックするとその経路上のノイズに対して最も弱いセルのセルのセル名を表示するとともに、セルをハイライト表示するようにすることも可能である。
【０２０３】
また、図３４に示すように、ノイズに弱いセルに対してバッファの交換などを仮想的に行う場合、単に強い大きなバッファに交換すると消費電力があがってしまうという問題がある。そこで最小限の変更で論理上矛盾の生じない変更を図３１にパラメータ表示およびセル名表示として提案するようにすることも可能である。
【０２０４】
そしてこのようにして仮想的に変更した後、再度各トランジスタ、またはセルに対してノイズ推定を行う。その結果の消費電力情報などをレポートする。これにより、何度かのプロセスを経て容易に最良のレイアウトを得ることが可能となる。この方法はクロックツリーやレジスタセルが多く存在する回路に対して特に効果が大きい。
【０２０５】
【発明の効果】
以上説明したように、第１に、本発明によれば、半導体集積回路の電源配線に外部からノイズが入ったときに影響を受けやすい箇所を設計段階で特定することができるため、半導体集積回路製造前に対策を行い、ノイズ耐性を向上することができる。
【０２０６】
また、第２に、本発明によれば、電源ノイズが半導体集積装置に入力された場合の各回路素子での遅延時間の変化を求めることができ、それにより遅延時間が変化したことにより回路動作が想定した動作とは異なる結果となる回路素子を検出することができ、その回路素子にノイズに対する耐性強化を行うことで、電源ノイズに対する耐性を強化することができる。このため半導体集積回路を製品化する前に電源ノイズに対する耐性をシミュレーションで評価し、対策を行うことができるため、設計期間の短縮や開発費の削減、設計完成度の向上を行うことが出来る。
【０２０７】
また第３に、本発明によれば、対策の必要なブロック又はインスタンスをソートし、対策の対象を選定した上で、順次種々の対策を実行し、解析を行うようにしているため、短時間に的確で信頼性の高いノイズ対策処理を行うことが可能となる。
【０２０８】
また第４に、本発明によれば、電源にかかわるノイズ伝搬の閾値ライブラリを持たせることにより、高速にノイズの影響個所を判断することが可能となる。またレジスタ素子のようなEMSノイズによる回路誤動作に通じる部品に着目し、解析を行うことにより、対策すべき部品を限定することができる。
さらにまた伝搬するノイズ量と閾値の差を分析したり、仮想的な部品交換による影響を判断することで、EMSノイズ対策を行った際の消費電力やタイミングに与えるダメージを抑えることができる。
【０２０９】
またノイズに対して弱いセルとそれらの間の経路をハイライト表示するなど、適宜表示しつつ処理を続行するようにしているため、容易に効率よくノイズ対策を実行することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態の構成を示すブロック図である。
【図２】シミュレーションモデル作成手順を示す図である。
【図３】本発明の実施の形態の動作を示すフローチャートである。
【図４】原理図
【図５】本発明の実施の形態における回路動作検証方法のフロー図
【図６】遅延変化量計算部４３のフロー図
【図７】エラー箇所検出部４４のフロー図
【図８】遅延データベースの内容を示す図
【図９】本発明の実施形態を示す図
【図１０】本発明の実施形態を示す図
【図１１】本発明の実施形態を示す図
【図１２】本発明の実施形態を示す図
【図１３】本発明の実施形態を示す図
【図１４】本発明の実施形態を示す図
【図１５】本発明の実施形態を示す図
【図１６】本発明の実施形態を示す図
【図１７】本発明の実施形態を示す図
【図１８】本発明の実施形態を示す図
【図１９】本発明の実施形態を示す図
【図２０】本発明の実施形態を示す図
【図２１】本発明の実施形態を示す図
【図２２】本発明の実施形態を示す図
【図２３】本発明の実施形態を示す図
【図２４】本発明の実施形態を示す図
【図２５】本発明の実施形態を示す図
【図２６】本発明の実施形態を示す図
【図２７】本発明の実施形態を示す図
【図２８】本発明の実施形態を示す図
【図２９】本発明の実施形態を示す図
【図３０】本発明の実施形態を示す図
【図３１】本発明の実施形態を示す図
【図３２】本発明の実施形態を示す図
【図３３】本発明の実施形態を示す図
【図３４】本発明の実施形態を示す図
【図３５】従来例のＥＭＳ解析方法を示す図
【図３６】従来例のＥＭＳ解析方法を示す図
【図３７】本発明の実施形態を示す図
【符号の簡単な説明】
１１ レイアウト情報
１２ インピーダンス情報抽出部
１３ 等価回路作成部
１４ 解析部
１５ 電源ノイズ波形データベース
２１ 半導体集積回路
２２ 機能ブロック
【発明の属する技術分野】
本発明は、電磁波障害（ＥＭＳ：Electromagnetic susceptibility）解析方法および電磁波障害解析装置およびこれを用いた半導体装置の製造方法に係り、特に、大規模でかつ高速駆動のＬＳＩ(大規模半導体集積回路)に対して高速かつ高精度のＥＭＳ解析を行い、電磁放射による直接ＥＭＳと電源からの間接ＥＭＳとを解析する方法に関する。
【０００２】
【従来の技術】
半導体集積回路の高速化、高集積化に伴い、半導体集積回路が外部からのノイズにより誤動作を起こす電磁波障害(ＥＭＳ)が問題となっている。
【０００３】
ＥＭＳが発生する原因の１つとして、半導体集積回路外部から電源線に入ったノイズが半導体集積回路内部へと伝播し、これが信号線や各機能素子に影響を与え、誤動作を引き起こすことが考えられる。従来、半導体集積回路が受けるノイズによる誤動作を解析するために設計段階において回路シミュレータやより高速な遅延シミュレータによって半導体集積回路の信号線にノイズが発生した場合のシミュレーションを行い、ノイズによって誤動作を引き起こすかどうかを調べるという取り組みはおこなっていた。
【０００４】
また、ＥＭＳノイズ以外のノイズの解析方法として、ＬＳＩの信号配線間のクロストークノイズを解析する方法がある。その一例として、図３２に示すように、信号配線間のノイズを解析すべく、加害者側の回路素子が出力した信号変化が並行した信号配線間のカップリング容量により被害者側の回路素子に伝播するノイズを解析する方法が提案されている（特許第２０７６８５８号）。この技術では信号線と電源線の間に発生する影響を考慮してはおらず、したがって、ＥＭＳノイズを解析することが出来ないという問題があった。
【０００５】
また、ＳＰＩＣＥなどのトランジスタレベルシミュレータにより、図３３に示すように電源にノイズを含む信号Ｓをいれて解析することはできるが、誤動作の解明には多数のテストパターンを流し、各回路素子（ゲート）の出力信号をチェックし、期待する出力と異なる値がでることを確認しなければ、問題発生個所をつかむことができない。
【０００６】
つまり、全てのセルにプローブを配することなしには完全に問題発生個所をつかむことはできず、大規模ＬＳＩの場合はこの作業が究めて困難である。
【０００７】
また、問題発生個所をつかむことはできても、どのゲートを修正すべきかわからないという問題があった。
【０００８】
また、多数のテストベクタを使用しても、ＬＳＩが動いている状態にしないことには１００％は問題発生個所をつかむことはできない。
【０００９】
【発明が解決しようとする課題】
このように、上述した従来技術は、大規模な集積回路に対しては膨大なシミュレーション時間が必要となる。また、回路内部の回路素子が引き起こす信号変化が原因で信号線にノイズが発生した場合すなわちクロストークノイズについては考慮しているが、電源線にノイズが発生した場合すなわち間接ＥＭＳの半導体集積回路内部への影響や、電磁放射により半導体集積回路内部にノイズが発生した場合すなわち直接ＥＭＳについては考慮されていない。また、ＥＭＳの影響の仕方の解析やＥＭＳ対策のための回路の修正が困難である。
【００１０】
このため、回路の大型化が進むにつれて、半導体集積回路では外部からの電源ノイズ（間接ＥＭＳ）や電磁波による輻射ノイズ（直接ＥＭＳ）による誤動作が深刻な問題となっている。従来、外部からのノイズに対する半導体集積回路の耐性を調べるため、半導体集積回路を製品化した後、実際に半導体集積回路に電源ノイズを与えたり外部より強い電磁波を与えて外部のノイズに対する半導体集積回路の耐性を評価するという方法がとられている。そして、当該半導体集積回路が、ノイズに対する耐性が低い場合は半導体集積回路内にデカップリングコンデンサを挿入したり、回路を修正することでノイズに対する耐性強化を行なっていた。
【００１１】
このように従来は、半導体集積回路を製品化した後に外部からのノイズに対する耐性について検査を行なっているため、検査時に外部からのノイズに対する問題があった場合は半導体集積回路の修正が必要となり設計期間が増大すると言う問題があった。
【００１２】
本発明は前記実情に鑑みてなされたもので、ＬＳＩの大規模化・高速化を維持しつつも電磁波障害を低減するための方法に関するものである。
【００１３】
すなわち、本発明は、外部から電源にノイズが入る間接ＥＭＳによる誤動作および、電磁波放射による直接ＥＭＳによる誤動作を防止し、容易に信頼性の高い半導体集積回路装置のレイアウトを提供することを目的とする。
【００１４】
また、本発明は、大規模な半導体集積回路において、電源配線のノイズ波形の伝播を求めることにより設計段階でノイズの影響で潜在的に回路の誤動作を引き起こしやすい箇所を容易に特定する方法を提供することを目的とする。
【００１５】
さらにまた、本発明は、電源ノイズに対する回路動作の検証をシミュレーションで行うことにより、製品化する前に半導体集積回路のノイズの耐性を強化することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体集積回路への外部からのノイズを解析する方法は、対象となる半導体集積回路内部の電源配線または半導体集積回路内部の電源配線および半導体集積回路の外部電源配線のインピーダンス情報を抽出するインピーダンス抽出工程と、前記インピーダンス情報から等価回路を作成する等価回路作成工程と、前記等価回路の入力情報として、外部からノイズ波形を供給し、前記半導体集積回路へのノイズの影響を解析する解析工程とを含む電波障害解析方法であって、前記等価回路作成工程は、前記インピーダンス情報から半導体集積回路内の各機能ブロックの縮退インピーダンス回路を作成する機能ブロック電源等価回路作成工程と、前記インピーダンス情報から、半導体集積回路内のブロック間電源配線解析用回路を作成するブロック間電源等価回路作成工程とを含み、前記解析工程は、前記等価回路として前記縮退インピーダンス回路、前記ブロック間電源配線解析用回路の少なくとも１つを用いる工程であることを特徴とする。
また、本発明の半導体集積回路への外部からのノイズを解析する方法は、対象となる半導体集積回路内部の電源配線または半導体集積回路内部の電源配線および半導体集積回路の外部電源配線のインピーダンス情報を抽出するインピーダンス抽出工程と、前記インピーダンス情報から等価回路を作成する等価回路作成工程と、前記等価回路の入力情報として、外部からノイズ波形を供給し、前記半導体集積回路へのノイズの影響を解析する解析工程とを含むことを特徴とする。
【００１７】
かかる工程によれば、インピーダンス情報から等価回路を作成し、この等価回路に、外部からノイズ波形を供給し、前記半導体集積回路へのノイズの影響を解析するようにしているため、容易に高精度のＥＭＳ対策を行うことが可能となる。
【００１８】
本発明の第２では、前記解析工程は、前記等価回路の入力情報として起点電源ノイズ波形を供給するノイズ波形供給工程と、前記半導体集積回路の内部節点および端子の電源ノイズ波形を求める電源ノイズ波形計算工程と、外部からのノイズの半導体集積回路への影響を求め、前記半導体集積回路に外部からノイズが入ったときの影響を受けやすい箇所を検出するエラー箇所検出工程を含むことを特徴とする。
【００１９】
かかる構成によれば、外部からノイズが入ったときの影響を受けやすい箇所を容易に検出することができ、容易に効率よく高精度のＥＭＳ対策を行うことが可能となる。
【００２０】
本発明の第３では、前記等価回路作成工程は、前記インピーダンス情報から半導体集積回路内の各機能ブロックの縮退インピーダンス回路を作成する機能ブロック電源等価回路作成工程と、前記インピーダンス情報から、半導体集積回路内のブロック間電源配線解析用回路を作成するブロック間電源等価回路作成工程と含み、前記解析工程は、前記等価回路として前記縮退インピーダンス回路、前記ブロック間電源配線解析用回路の少なくとも１つを用いる工程であることを特徴とする。
【００２１】
本発明の第４によれば、前記等価回路作成工程は、前記インピーダンス情報から半導体集積回路内の各機能ブロックの縮退インピーダンス回路を作成する機能ブロック電源等価回路作成工程と、前記インピーダンス情報から、半導体集積回路内のブロック間電源配線解析用回路を作成するブロック間電源等価回路作成工程と、前記インピーダンス情報から、半導体集積回路の外部電源配線解析用回路を作成する外部電源等価回路作成工程とを含み、前記解析工程は、前記等価回路として前記縮退インピーダンス回路、前記ブロック間電源配線解析用回路、前記外部電源配線解析用回路の少なくとも１つを用いる工程であることを特徴とする。
【００２２】
上記第3および第4によれば、電源ノイズ波形を半導体集積回路外部の電源線に入力し、その電源ノイズ波形の伝播の様子をシミュレーションにより解析し、半導体集積回路内の各地点での電源波形を求めることで、ＥＭＳの影響を受けやすい箇所の特定を行うことが容易に可能となる。
【００２３】
本発明の第5によれば、前記ブロック間電源等価回路作成工程は、前記機能ブロック電源等価回路作成工程により作成された前記縮退インピーダンス回路に、前記ブロック間電源配線のインピーダンス情報を付加することにより、前記ブロック間電源配線解析用回路を作成する工程であり、前記解析工程は、前記等価回路として前記縮退インピーダンス回路、前記ブロック間電源配線解析用回路の少なくとも１つを用いる工程であることを特徴とする。
【００２４】
本発明の第6によれば、前記ブロック間電源等価回路作成工程は、前記機能ブロック電源等価回路作成工程により作成された前記縮退インピーダンス回路に、前記ブロック間電源配線のインピーダンス情報を付加することにより、前記ブロック間電源配線解析用回路を作成する工程であり、前記外部電源等価回路作成工程は、前記ブロック間電源配線解析用回路の縮退インピーダンス回路を作成し、前記縮退インピーダンス回路に半導体集積回路外部のインピーダンス情報を付加することにより半導体集積回路外部電源配線解析用回路を構成する工程であり、前記解析工程は、前記等価回路として前記縮退インピーダンス回路、前記ブロック間電源配線解析用回路、前記半導体集積回路外部電源配線解析用回路の少なくとも１つを用いる工程であることを特徴とする。
【００２５】
上記第５乃至第６によれば、上記第３および４による効果に加え、縮退インピーダンス回路を用いているため、演算が簡略化され、容易に信頼性の高い解析を行なうことが可能となる。本発明の第７では、前記ノイズ波形供給工程は、前記インピーダンス情報より作成したブロック間電源配線解析用回路の電源端子に起点電源ノイズ波形を与える工程であり、前記電源ノイズ波形計算工程は、前記ブロック間電源配線解析用回路の各内部節点におけるブロック間電源ノイズ波形を求めると共に各機能ブロックの端子部でのブロック端子部電源ノイズ波形を求めるブロック間電源ノイズ波形計算工程と、前記インピーダンス情報より作成された機能ブロックのインピーダンス回路に入力として前記ブロック端子部電源ノイズ波形を与えることにより、前記機能ブロック内の各内部節点における機能ブロック電源ノイズ波形を求めると共に各素子の電源端子での素子端子部電源ノイズ波形を求める機能ブロック内電源ノイズ波形計算工程からなり、前記ブロック端子部電源ノイズ波形、前記ブロック間電源ノイズ波形、前記機能ブロック電源ノイズ波形および前記素子端子部電源ノイズ波形の少なくとも一つを用いて外部からのノイズの影響が大きくなると予想される回路部分の特定を行うことを特徴とする。
【００２６】
本発明の第８では、前記ノイズ波形供給工程は、前記インピーダンス情報より作成した半導体集積回路外部電源配線解析用回路の電源端子に起点電源ノイズ波形を与える工程であり、前記電源ノイズ波形計算工程は、前記半導体集積回路外部電源配線解析用回路により、前記インピーダンス情報より作成したブロック間電源配線解析用回路の電源端子の端子部電源ノイズ波形を求める外部電源ノイズ波形計算工程と、ブロック間電源配線の各内部節点におけるブロック間電源ノイズ波形を求めると共に各機能ブロックの端子部のブロック端子部電源ノイズ波形を求めるブロック間電源ノイズ波形計算工程と、機能ブロックのインピーダンス回路に入力として前記ブロック端子部電源ノイズ波形を与えることにより、ブロック内の各内部節点における機能ブロック電源ノイズ波形を求めると共に各素子の電源端子の素子端子部電源ノイズ波形を求める機能ブロック内電源ノイズ波形計算工程からなり、前記端子部電源ノイズ波形、前記ブロック端子部電源ノイズ波形、前記ブロック間電源ノイズ波形、前記機能ブロック電源ノイズ波形および前記素子端子部電源ノイズ波形の少なくとも一つを用いて外部からのノイズの影響が大きくなると予想される回路部分の特定を行うことを特徴とする。
【００２７】
かかる構成によれば、、電源配線のインピーダンスモデルを半導体集積回路外部と半導体集積回路内部のブロック間配線と半導体集積回路内部のブロック内部の配線に分け階層的に電源ノイズ波形を求めることで、大規模な半導体集積回路の解析も可能となる。
【００２８】
本発明の第9によれば、前記エラー箇所検出工程は、前記電源ノイズ波形に対して電源ノイズのピーク値の閾値を設け、前記閾値を超えたところをエラーとするエラーチェックを行うことで外部からのノイズによりエラーを起こすと予想される回路箇所の特定を行うエラーチェック工程を含むことを特徴とする。
【００２９】
かかる構成によれば、あらかじめ決定された閾値に従ってエラーチェックを行なうようにしているため、容易に、効率良くエラーを起こすと予想される回路箇所の特定を行なうことが可能となる。
【００３０】
本発明の第１０によれば、前記エラー箇所検出工程は、前記ブロック間電源配線解析用回路の電源端子における閾値を設け、前記閾値を超えたところをエラーとするノイズチェックを行うノイズチェック工程と、エラーと判定された場合のみ、前記ブロック間電源ノイズ波形計算工程を行うことを特徴とする。
【００３１】
かかる構成によれば、ブロック間電源配線解析用回路の電源端子における閾値を越えているとしてエラーと判定された場合のみ、ブロック間電源ノイズ波形計算工程を実行するようにしているため、無駄な工程がなく、効率良いチェックが可能となる。
【００３２】
本発明の第１１では、前記ブロック間電源配線解析用回路の電源端子における閾値は、前記半導体集積回路内の機能ブロックの端子、ブロック間電源配線の閾値の中で最大のものとすることを特徴とする。
【００３３】
かかる構成によれば、ブロック間電源配線解析用回路の電源端子における閾値を半導体集積回路内の機能ブロックの端子、ブロック間電源配線の閾値の中で最大のものに設定しているため、無駄な計算が実行されるのを防止し、効率良いチェックを行なうことが可能となる。
【００３４】
本発明の第１２では、前記エラー箇所検出工程は、半導体集積回路内の各機能ブロックについて電源ノイズのピークに閾値を設け、前記機能ブロックの電源端子において電源ノイズのピーク値が前記閾値を超えたところをエラーとするノイズチェックを行う、ノイズチェック工程と、エラーと判定された場合のみ、前記機能ブロック内電源ノイズ波形計算工程を行うことを含むことを特徴とする。
【００３５】
かかる構成によれば、各機能ブロックについての電源ノイズのピークに設けた閾値を越えているとしてエラーと判定された場合のみ、ブロック内電源ノイズ波形計算工程を実行するようにしているため、無駄な工程がなく、効率良いチェックが可能となる。
【００３６】
本発明の第１３では、前記半導体集積回路内の各機能ブロックの電源端子の電源ノイズの閾値は、各機能ブロック内部の機能素子、電源配線の閾値の中で最大のものとすることを特徴とする。
【００３７】
かかる構成によれば、ブロック内電源配線解析用回路の電源端子における閾値を半導体集積回路内の機能素子、機能ブロック内部の機能素子、電源配線の閾値の中で最大のものに設定しているため、無駄な計算が実行されるのを防止し、効率良いチェックを行なうことが可能となる。
【００３８】
本発明の第１４は、前記エラーチェック工程は、半導体集積回路内の各機能素子について電源ノイズのピークの閾値を設け、前記機能素子の電源端子において電源ノイズのピーク値が前記閾値を超えたところをエラーとするノイズチェックを行うノイズチェック工程を含むことを特徴とする。
【００３９】
かかる構成によれば、あらかじめ決定された閾値に従ってエラーチェックを行なうようにしているため、容易に、効率良くエラーを起こすと予想される回路箇所の特定を行なうことが可能となる。
【００４０】
本発明の第１５によれば、前記エラーチェック工程は、前記半導体集積回路内の各機能ブロック内の電源配線またはブロック間の電源配線について隣接する信号線との距離、並行配線長により決まる電源ノイズのピークの閾値を設け、前記電源配線の各内部節点において電源ノイズのピーク値が前記閾値を超えたところをエラーとするチェックを行うノイズチェック工程を含むことを特徴とする。
【００４１】
かかる構成によれば、各機能ブロック内の電源配線又はブロック間の電源配線についての電源ノイズのピークに設けた閾値を越えているとしてエラーと判定された場合のみ、ブロック内電源ノイズ波形計算工程を実行するようにしているため、無駄な工程がなく、効率良いチェックが可能となる。
【００４２】
本発明の第１6によれば、半導体集積回路への外部からのノイズを解析する解析装置であって、対象となる半導体集積回路内部の電源配線または半導体集積回路内部の電源配線および半導体集積回路の外部電源配線のインピーダンス情報を抽出する抽出手段と、前記インピーダンス情報から等価回路を作成する等価回路作成手段と、前記等価回路の入力情報として、外部からノイズ波形を供給し、前記半導体集積回路へのノイズの影響を解析する解析手段と含むことを特徴とする。
【００４３】
かかる構成によれば、インピーダンス情報から等価回路を作成し、この等価回路に、外部からノイズ波形を供給し、前記半導体集積回路へのノイズの影響を解析するようにしているため、容易に高精度のＥＭＳ対策を行うことが可能となる。
【００４４】
本発明の第１７によれば、前記解析工程は、前記半導体集積回路の各回路素子の電源端子での電源波形を求める工程と、前記各回路素子の電源端子での電源波形に基づいて、前記回路素子の遅延時間を計算する計算工程と、前記回路素子の遅延時間が、許容範囲内であるか否かを判定するタイミング検証工程とを含むことを特徴とする。
【００４５】
かかる構成によれば、各回路素子の電源端子での電源波形に基づいて、算出された遅延時間に基づいて、タイミング検証をしているため、容易に高精度の検証が可能となる。
【００４６】
本発明の第１８によれば、前記解析工程は、前記半導体集積回路の各回路素子の電源端子での電源波形を求める工程と、前記各回路素子の電源端子での電源波形に基づいて、前記回路素子の遅延時間を計算する計算工程と、連続する前記回路素子列の遅延時間の和が、許容範囲内であるか否かを判定するタイミング検証工程とを含むことを特徴とする。
【００４７】
かかる構成によれば、請求項１７の効果に加えて、さらに高精度の検証を行なうことが可能となる。
【００４８】
本発明の第１９によれば、前記解析工程は、前記電源端子のノイズ波形の入力タイミングとピーク値の少なくとも一方を変化させた時の回路素子の遅延時間の変化量を算出し、その算出結果に基づいて遅延変化量データベースを作成するデータベース作成工程を含み、前記計算工程は、前記遅延変化量データベースから、所望のノイズ波形に対する前記回路素子の遅延時間の変化量を求める工程を含むことを特徴とする。
【００４９】
本発明の第２０によれば、前記解析工程は、前記電源端子のノイズ波形の入力タイミングとピーク値の少なくとも一方を変化させた時の回路素子の遅延時間の変化量を算出し、この算出結果を、電源ノイズがない場合の回路素子の遅延時間に対する割合として求めて遅延変化割合データベースを作成するデータベース作成工程を含み、前記計算工程は、電源ノイズがない場合の回路素子の遅延時間に、前記遅延変化割合データベースから読み出された前記割合を掛け合わせることで所望のノイズに対する回路素子の遅延変化量を求める工程を含むことを特徴とする。
【００５０】
本発明の第２１によれば、前記解析工程は、連続した回路素子列に対し、各回路素子の遅延時間の変化量が最大となる電源ノイズの入力タイミングでの前記連続した回路素子列の遅延変化量を、前記連続した回路素子列の最大の遅延変化量として求める工程を含むことを特徴とする。
【００５１】
本発明の第２２によれば、前記解析工程は、電源ノイズにより回路素子の遅延時間が変化することにより、回路の動作に必要な時間内に信号が到達せず、回路動作が想定した動作とは異なる結果となってしまう回路部分を検出する工程を含むことを特徴とする。
【００５２】
本発明の第２３によれば、さらに、検出された前記回路部分から、電源ノイズによりもっとも遅延時間に影響する回路素子を探索し、エラー素子として検出するエラー素子検出工程を含むことを特徴とする。
【００５３】
本発明の第２４によれば、さらに前記エラー素子に対して電源ノイズ耐性強化対策を実行する強化工程を含むことを特徴とする。
【００５４】
本発明の第２５によれば、さらに、前記エラー素子検出工程でエラー素子とされた回路素子を、電源ノイズに対して遅延変化量が小さい回路素子に置換する置換工程を含むことを特徴とする。
【００５５】
本発明の第２６によれば、さらに、前記エラー素子検出工程でエラー素子とされた回路素子を、制約時間を満たす回路素子に置換する置換工程を含むことを特徴とする。
【００５６】
本発明の第２７によれば、前記請求項１乃至２６のいずれかに記載の電磁波障害解析方法を用いた解析結果にもとづき、エラーを回避したレイアウト設計を行い、半導体装置を製造する工程を含むことを特徴とする。
【００５７】
かかる構成によれば、半導体集積回路の各回路素子の電源端子の信号波形を求め、前記半導体集積回路の各回路素子の電源端子での電源ノイズの入力タイミング、ピーク値を求めている。また、電源ノイズの入力タイミングやピーク値を変化させた場合の回路素子の遅延時間の変化量をシミュレーションにより求めてデータベースを作成し、回路素子の電源端子でのノイズ波形と前記遅延時間変化量のデータベースから回路素子の遅延時間の変化量の計算を行うようにしてもよい。さらにまた任意の電源ノイズを与えた場合に回路素子の遅延時間が変化することにより、回路の動作に必要な時間内に信号が到達せず、回路動作が想定した動作とは異なる結果となってしまう回路部分を検出するようにしてもよい。また、任意の電源ノイズを与えた場合に回路動作が想定した動作とは異なる結果となってしまう回路部分に対し、制約時間を満たすように回路素子を変更することによりノイズの耐性を強化することも可能となる。
【００５８】
本発明の第２８によれば、ＬＳＩの電磁波障害を解析する方法であって、電源ノイズの伝播経路において、電源ノイズにより出力結果あるいは内部状態を変えるノイズの閾値を算出しこれをライブラリに格納するライブラリ化工程と、前記ライブラリを参照しつつ、前記ＬＳＩの全回路素子について、電源ノイズの影響を受けるか否かを解析する解析工程とを含むことを特徴とする。
【００５９】
かかる構成によれば、閾値をライブラリ化することにより、容易に効率良く解析を行なうことが可能となる。
【００６０】
本発明の第２９は、前記ライブラリ化工程が、回路素子の通過可能な最小の電源ノイズの電圧あるいは電流波形のピーク、幅、形状のいずれかの関数あるいは値をライブラリに格納する工程を含むことを特徴とする。
【００６１】
本発明の第３０は、前記ライブラリ化工程が、回路素子の端子に入力し、回路素子の端子を出力するあるいは内部状態を変更する経路のノイズの閾値を前記ライブラリに格納する工程を含むことを特徴とする。
【００６２】
上記第２９および３０の構成によれば、より高効率の解析を行なうことが可能となる。
【００６３】
本発明の第３１は、前記解析工程が、回路素子の端子に入力し、回路素子の端子を出力するあるいは内部状態を変更する経路を解析する工程を含むことを特徴とする。
【００６４】
本発明の第３２は、前記解析工程が、経路の情報を記録する記録工程を含むことを特徴とする。
【００６５】
本発明の第３３は、前記記録工程が、ノイズの伝播する回路素子を記録する工程を含むことを特徴とする。
【００６６】
本発明の第３４は、前記記録工程が、ノイズの伝播するレジスタ素子を記録する工程を含むことを特徴とする。
【００６７】
本発明の第３５は、前記記録工程が、ノイズの伝播する回路素子を仮想的に異なるドライブ能力の回路素子に変更した際のダメージを記録する工程を含むことを特徴とする。
【００６８】
本発明の第３６は、前記記録工程が、経路上のノイズに弱い回路素子を記録する工程を含むことを特徴とする。
【００６９】
本発明の第３７は、前記解析工程が、電磁波解析を行う電磁波解析工程により、前記電源ノイズを算出する工程を含むことを特徴とする。
【００７０】
本発明の第３８は、前記解析工程が、指定された回路素子への経路上のノイズに弱い回路素子を記録する工程を含むことを特徴とする。
【００７１】
本発明の第３９は、前記解析工程が、レジスタ素子への経路上のノイズに弱い回路素子を記録することを特徴とする。
【００７２】
上記第３１乃至３９の構成によれば、電磁波障害を生じやすい個所をより容易に検出し記録することにより、対策処理を行なう際の効率が大幅に向上する。
【００７３】
本発明の第４０によれば、ＬＳＩの電磁波障害を解析する解析装置であって、電源ノイズの伝播経路において、電源ノイズにより出力結果あるいは内部状態を変えるノイズの閾値を格納するライブラリと、前記ライブラリを参照しつつ、前記ＬＳＩの全回路素子について、電源ノイズの影響を受けるか否かを解析する解析手段とを含むことを特徴とする。
【００７４】
かかる構成によれば、閾値をライブラリ化することにより、容易に効率良く解析を行なうことが可能となる。
【００７５】
本発明の第４１によれば、ＬＳＩの電磁波障害を解析する工程と、前記解析結果に基づいて対策を必要とするブロック又はインスタンスをソートするソート工程と、前記ソート工程で配列された順序に従って、各ブロック又はインスタンスに電源ノイズを消去するための対策処理を施す処理工程とを含むことを特徴とする。
【００７６】
かかる構成によれば、対策を必要とするブロック又はインスタンスがソートされるため、この順序にしたがって効率良く対策処理を施すことが可能となる。
【００７７】
本発明の第４２によれば、さらに前記処理工程後の当該ブロック又はインスタンスのＥＭＳ解析を行う解析工程と、前記解析工程で電源ノイズの影響が所定の値以下で有ると判断されるまで、前記処理工程および解析工程を繰り返すようにしたことを特徴とする。
【００７８】
かかる構成によれば、解析工程で電源ノイズの影響が所定の値以下で有ると判断されるまで、処理工程および解析工程を繰り返すようにしているため、効率良く信頼性の高い処理を行なうことが可能となる。
【００７９】
本発明の第４３によれば、前記処理工程は、ノイズを含む電流がスイッチ素子に入るタイミングで前記スイッチ素子が高抵抗となるように遅延調整を行う遅延調整素子と、前記スイッチ素子と容量素子とで形成されるＲＣフィルタ回路を挿入する工程であることを特徴とする。
【００８０】
かかる構成によれば、挿入するスイッチ素子と容量素子の調整のみで効率よくノイズ除去を行なうことが可能となる。
【００８１】
本発明の第４４によれば、前記処理工程は、インダクタを挿入する工程であることを特徴とする。
【００８２】
本発明の第４５によれば、前記処理工程は、電源配線長距離を調整する工程であることを特徴とする。
【００８３】
本発明の第４６によれば、前記処理工程は、タイミングに余裕のあるセルの駆動能力を下げるようにセルランクを変更する工程であることを特徴とする。
【００８４】
上記構成によれば、効率よくノイズ除去を行なうことが可能となる。
【００８５】
本発明の第４７によれば、ＬＳＩの電磁波障害を解析する解析手段と、
前記解析手段の解析結果に基づいて対策を必要とするブロック又はインスタンスをソートするソーティング手段と、前記ソーティング手段で配列された順序に従って、各ブロック又はインスタンスに電源ノイズを消去するための対策処理を施す処理手段とを含むことを特徴とする。
【００８６】
かかる構成によれば、対策を必要とするブロック又はインスタンスがソートされるため、この順序にしたがって効率良く対策処理を施すことが可能となる。
【００８７】
本発明の第４８によれば、さらに前記処理装置で処理のなされた当該ブロック又はインスタンスのＥＭＳ解析を行う解析手段とを含み、前記解析手段で電源ノイズの影響が所定の値以下で有ると判断されるまで、前記処理および解析を繰り返すようにしたことを特徴とする。
【００８８】
かかる構成によれば、解析手段で電源ノイズの影響が所定の値以下で有ると判断されるまで、処理および解析を繰り返すように構成されているため、効率良く信頼性の高い処理を行なうことが可能となる。また、かかる構成によれば、ノイズが伝播しないように例えばバッファを駆動能力の大きいものに置き換えた際の消費電力などの増加を検出するようにすることも可能である。
【００８９】
本発明の第４９によれば、前記解析工程で解析されたノイズに対して弱いセルとそれらの間の経路をハイライト表示する表示工程を含むことを特徴とする。
【００９０】
本発明の第５０によれば、メモリセルなどのレジスタセルをハイライト表示する表示工程を含むことを特徴とする。
【００９１】
本発明の第５１によれば、前記解析工程でノイズに弱く交換すべきであると解析されたセル情報を表示する表示工程を含むことを特徴とする。
【００９２】
本発明の第５２によれば、前記解析工程で交換すべきであると解析されたセル情報に基づき、仮想的に変更して各セルに対してパラメータを書きなおして表示する仮想表示工程を含むことを特徴とする。
【００９３】
本発明の第５３によれば、前記解析工程で対策が必要であると判断されたブロックまたはインスタンスをソートするソーティング工程を含むことを特徴とする。
【００９４】
本発明の第５４によれば、前記解析工程で対策が必要であると判断されたブロックまたはインスタンスに対して行う対策をソートする対策ソート工程を含むことを特徴とする。
【００９５】
上記第４９乃至５４の構成によれば、ＥＭＳ解析およびその対策処理がなされるが、前述のプロセスを逐次表示し、どの対象に対してどの対策を行うか、またそれによりどのような変化が行われるかについて表示を行うようにすることが可能である。これにより、より効率よく対策を実行することが可能となる。
【００９６】
このようにして、良好なＥＭＳ対策がなされ信頼性の高い半導体集積回路のレイアウト構造を自動的に高速で提供することが可能となる。
なお、このようにして得られたレイアウトに従って半導体集積回路装置が製造され、ＥＭＳのない極めて信頼性の高いものを得ることが可能となる。
【００９７】
【発明の実施の形態】
以下、本発明に係る不要輻射解析方法の実施形態について説明する。
実施形態１
図1は、本実施形態におけるノイズシミュレーション方法の原理図を示したブロック図、図３７は図1の解析部の詳細を示すブロック図、図２は等価回路作成手順を説明するブロック図、図３は実施の形態の動作を示すフローチャートである。
【００９８】
図1に示すように、本発明の実施形態のノイズシミュレーションを用いた解析装置は、レイアウト情報１１と、インピーダンス情報抽出部１２と、等価回路作成部１３と、解析部１４と、電源ノイズ波形データベース１５により構成される。さらに、解析部１４は図３７に示すノイズ波形供給部３７１と、電源ノイズ波形計算部３７２と、電源ノイズ閾値ライブラリ３７３と、エラー箇所検出部３７４により構成される。
【００９９】
かかる解析装置では、レイアウト情報１１から、インピーダンス情報抽出部１２において、半導体集積回路の外部端子につながる電源配線と、半導体集積回路内部のブロック間電源配線と半導体集積回路内部の各機能ブロック内電源配線のインピーダンス情報をそれぞれ抽出する。そして半導体集積回路外部の電源配線については電源配線の抵抗成分、容量成分、インダクタンス成分を抽出し、半導体集積回路内部のブロック間電源配線と各機能ブロック内部の電源配線については、電源配線の抵抗成分、容量成分を抽出する。
【０１００】
等価回路作成部13は、インピーダンス情報抽出部12において抽出されたインピーダンス情報より、各機能ブロック内電源配線解析用回路、ブロック間電源配線解析用回路、半導体集積回路外部電源配線解析用回路を作成する。
【０１０１】
等価回路作成手順を図２に示す。図２（a）は、対象となる半導体集積回路のインピーダンス回路である。２１は半導体集積回路、２２は機能ブロックである。まず、各機能ブロックの抵抗成分、容量成分の接続情報を表したインピーダンス回路を機能ブロック内電源配線解析用回路とする（図２(b)）。
【０１０２】
次に、各機能ブロックのインピーダンス情報を圧縮した各機能ブロックの縮退インピーダンス回路を複数の機能ブロック全てについて作成する。これにブロック間電源配線のインピーダンス情報を付加したものをブロック間電源配線解析用回路とする（図２(c)）。
【０１０３】
さらに、ブロック間電源配線解析用回路を圧縮した縮退インピーダンス回路に半導体集積回路外部の電源配線のインピーダンス情報を付加したものを半導体集積回路外部電源配線解析用回路とする（図２(d)）。圧縮法としては例えばAWE(Asymptotic Waveform Evaluation)等の圧縮方法を用いる。なお、このようにRCを縮退させることで、それを用いた上位の階層の計算時間を短縮することが可能となる。
【０１０４】
解析部１４は、前記各等価回路を用いて、半導体集積回路へのノイズの影響を解析する。解析部の詳細を図３７を用いて説明する。ノイズ波形供給部３７１は、前記等価回路の電源線に入力情報として、起点ノイズ波形を供給する。次に、電源ノイズ波形計算部３７２で、半導体集積回路の各地点での電源波形を計算する。この計算は、半導体集積回路の外部電源配線、ブロック間電源配線、ブロック内電源配線の３段階に分けて行う。電源ノイズ閾値ライブラリ３７３は半導体集積回路の各地点における電源ノイズのピーク値を記憶しておく。閾値は、半導体集積回路、各機能ブロック、各機能素子、電源配線に対して定める。電源配線の閾値は隣接する信号線との距離と、並行配線長により決定する。各機能素子についてはシミュレーションによりエラー出力を引き起こす電源ノイズレベルの最小値を求め、これを閾値とする。
【０１０５】
また、各機能ブロックの閾値は、ブロック内の電源配線、各機能素子の閾値の中で最大のものとする。半導体集積回路の閾値は、半導体集積回路内の各機能ブロックの閾値、ブロック間電源配線の閾値の中で最大のものとする。エラー箇所検出部３７４は電源ノイズ閾値ライブラリ３７３の各地点における電源ノイズのピーク値の閾値と電源ノイズ波形を比較し、閾値を超えたところをエラーとするチェックを行う。
【０１０６】
電源配線の閾値と電源配線の各内部節点における波形の比較を行う際には、電源配線のモデルをT型モデルとし、その電源配線の中間の内部節点において比較を行う。
ここで、エラーと判定された箇所の電源波形は電源ノイズ波形データベース１５に記憶しておく。
【０１０７】
次に、図３を参照して、本発明の実施の形態の動作について説明する。
ここで、半導体集積回路外部電源配線に入力するノイズののった電源波形を起点電源ノイズ波形、半導体集積回路の電源端子でのノイズののった電源波形を半導体集積回路端子部電源ノイズ波形、各機能ブロックの電源端子での電源波形をブロック端子部電源ノイズ波形とする。
【０１０８】
まず、ステップ３１で半導体集積回路外部電源配線解析用回路の電源線に入力として起点電源ノイズ波形を与え、半導体集積回路外部電源配線の電源ノイズ解析を行い、半導体集積回路端子部電源ノイズ波形を求める。
【０１０９】
そして、ステップ３２で前記端子部電源ノイズ波形と半導体集積回路に対して設けた電源ノイズのピークの閾値との比較を行う。
前記判断ステップ３２で、端子部電源ノイズ波形が閾値を超えると判断された場合は、ステップ３３に進み半導体集積回路内ブロック間電源配線の解析を行う。
【０１１０】
前記解析ステップ３３では、ブロック間電源配線解析用回路に前記端子部電源ノイズ波形を入力し、ブロック間電源配線の各内部節点での電源ノイズ波形および各機能ブロック端子部電源ノイズ波形を求める。
【０１１１】
そしてステップ３４で求められた電源ノイズ波形をブロック間電源配線の各ノードに対して設けた電源ノイズのピークの閾値と比較する。
【０１１２】
前記ステップ３４で閾値を超えると判断された場合はエラーとする。そして必要に応じて、当該個所はノイズ伝播個所であるとして表示を行う。また、ステップ３５で各機能ブロックに対して設けた電源ノイズのピークの閾値と各機能ブロックの端子部電源ノイズ波形との比較を行う。
【０１１３】
この判断ステップ３５で、ブロック端子部電源ノイズ波形が閾値を超える場合は、ステップ３６に進み、機能ブロック内電源配線解析用回路にブロック端子部電源ノイズ波形を入力し、ブロック内電源配線の各接点での電源ノイズ波形および各機能素子の電源供給口の電源ノイズ波形を求める。
【０１１４】
ステップ３７でブロック内電源配線に対して設けた電源ノイズのピークの閾値と電源ノイズ波形を比較し、閾値を超える場合はエラーとする。そして必要に応じて当該個所はノイズ伝播個所であるとして表示を行う。
【０１１５】
また、ステップ３８で各機能素子に対して設けた電源ノイズのピークの閾値と各機能素子の電源供給口の電源ノイズ波形を比較し、閾値を超える場合はエラーとする。そして必要に応じて当該個所はノイズ伝播個所であるとして表示を行う。
【０１１６】
以上の解析によりエラーと判定された地点が、外部から電源線に入ったノイズが減衰せずに伝播するところであり、ＥＭＳに対して弱い箇所である。
【０１１７】
なお、半導体集積回路への電源端子が複数ある場合はワーストケースとして、各電源供給口から入った電源ノイズが同じタイミングで半導体集積回路の各地点に伝播した場合を考える。つまり、電源毎に前記手法で半導体集積回路の各地点でのノイズ波形を求め、それを合計する。
【０１１８】
また、半導体集積回路内が階層化されておらず、フラットな設計の場合は、半導体集積回路内部の電源配線シミュレーションモデルと半導体集積回路外部の電源配線シミュレーションモデルの2つのモデルを構成し、半導体集積回路外部と内部にわけて階層的にシミュレーションを行い、同様にエラー箇所の特定を行う。
【０１１９】
本実施形態によれば、半導体集積回路の電源配線に外部からノイズが入ったときに影響を受けやすい箇所を設計段階で特定することができるため、半導体集積回路製造前に対策を行い、ノイズ耐性を上げることができる。対策についてはスイッチ回路の挿入、インダクタの挿入、電源配線長の短縮、セルランクの変更など種々の対策があるがこれらについては後述する。
【０１２０】
また、エラー表示についても適宜選択可能であるが、詳細は後述する。
【０１２１】
実施形態２
以下、本発明の第２の実施の形態について、図を参照しつつ説明する。
本発明の第２の実施形態の回路動作検証方法は、図４に原理図を示すように、レイアウト情報から抽出されたインピーダンス情報４１と、前記インピーダンス情報に入力される電源ノイズ波形から半導体集積回路の各地点での電源ノイズ波形を計算する電源波形計算部４２と、電源ノイズの入力タイミングやピーク値を変化させた場合の回路素子の遅延時間の変化量をシミュレーションにより求めてデータベースを作成する遅延変化量データベース作成部４６と、前記電源波形計算部で作成された回路素子の電源端子でのノイズ波形と前記遅延時間変化量のデータベース４７から回路動作を検証する回路動作検証部４８とから構成されている。この回路動作検証部４８は回路素子の電源端子でのノイズ波形から遅延時間を計算する遅延計算部４３と、この計算された遅延時間と、前記遅延時間変化量のデータベース４７とから、任意の電源ノイズを与えた場合に回路素子の遅延時間が変化することにより、回路の動作に必要な時間内に信号が到達せず、回路動作が想定した動作とは異なる結果となってしまう回路部分を検出するエラー検出部４４と、任意の電源ノイズを与えた場合に回路動作が想定した動作とは異なる結果となってしまう回路部分に対し、制約時間を満たすように回路素子を変更する回路修正部４５とから構成されており、この修正によりノイズ耐性を強化された半導体集積回路を提供するものである。
【０１２２】
すなわち、電源配線のインピーダンス情報４１と電源端子に入力された電源ノイズ波形から各回路素子での電源波形を求める電源波形計算部４２と各回路素子の遅延時間が変化することにより、回路の動作に必要な時間内に信号が到達せず、回路動作が想定した動作とは異なる結果となってしまう回路部分を検出する回路動作検証部４８と電源ノイズによる回路素子の遅延の変化量を記述した遅延変化量データベース４７を作成する遅延変化量データベース作成部４６とを備えた構造をとることを特徴とする。
【０１２３】
そして、前記回路動作検証部４８は回路素子の電源端子でのノイズ波形と遅延時間変化量のデータベース４７から回路素子の遅延の変化量の計算を行ないノイズを考慮した遅延値を計算する遅延計算部４３と回路素子の遅延時間が変化することにより、回路の動作に必要な時間内に信号が到達せず、回路動作が想定した動作とは異なる結果となってしまう回路部分を検出するエラー箇所検出部４４とエラー箇所に対し電源ノイズ強化を行う回路修正部４５から構成される。
【０１２４】
図５は本発明の実施の形態における回路動作検証方法のフロー図である。今後、ある特定の機能を持った回路素子をセル、連続した回路素子列をパスとして説明する。図５においてまず、半導体集積回路の電源配線に入力する電源ノイズ波形を設定し(ｓｔｅｐ１：ステップ１)、次に電源波形計算部４２にてインピーダンス情報４１および入力された電源ノイズ波形から各回路素子での電源波形を求める(ｓｔｅｐ２：ステップ２)。また遅延変化量データベース作成部４６にてセル毎にピーク値および入力信号の変化時間に対する電源ノイズの入力タイミングを変えた場合の遅延値を計算して遅延変化量データベース４７を作成しておく(ｓｔｅｐ６：ステップ６)。
【０１２５】
次に電源ノイズによる遅延変化量を求めるパスを選択する(ｓｔｅｐ３：ステップ３)。パスの選択は電源ノイズがない場合のパスの遅延値に電源ノイズによる各セルでの最大の遅延変化量を合計した遅延値が制約時間を越えるパスに対して遅延変化量を計算することでパスを絞り込むことができる。
【０１２６】
そして選択したパスに対し電源ノイズの入力タイミングを変化させた場合のパスの遅延時間を遅延計算部４３にて計算を行う。遅延計算部４３ではまず電源ノイズがない場合のパスの遅延値T1を計算し(ｓｔｅｐ４：ステップ４)、電源ノイズの初期の入力タイミングTnを設定し(ｓｔｅｐ５：ステップ５)、そのパスの電源ノイズによる遅延変化量T2を計算し(ｓｔｅｐ７：ステップ７)、T1とT2を合計することで電源ノイズを考慮したパスの遅延値T3を求める(ｓｔｅｐ8：ステップ８)。
【０１２７】
次にそのパス遅延が制約時間を満たしているか否かの判定を行ない(ｓｔｅｐ９：ステップ９)、そのパス遅延が制約時間を越えていた場合は、エラー箇所検出部４４にてそのパスで電源ノイズによる遅延の変化量がもっとも大きいセルを検出する(ｓｔｅｐ１０：ステップ１０)。パス遅延が制約時間内であった場合は電源ノイズの入力タイミングをあるステップ幅で変化させて、ステップ５からステップ１１を繰り返し、与えた電源ノイズの入力タイミングにおいてパスの遅延値が制約時間を満たす場合はそのパスは電源ノイズに対して問題なしとする。
【０１２８】
そしてすべてのパスに対し：ステップ３から：ステップ１２を繰り返す。
【０１２９】
電源ノイズによるパスの最大変化量を求める方法として、遅延変化量のデータベースから各セルの最大変化量を求め、その中でもっとも変化量が大きい電源ノイズの入力タイミングを求め、その入力タイミングでのパスの遅延変化量を最大の遅延変化量とすることでパスの遅延変化量の計算を一回で行うことができる。
【０１３０】
図６は遅延変化量計算部４３のフロー図であり、図６においてまず選択されたパスからセルを選択し(ｓｔｅｐ１３：ステップ１３)、そのセルの入力信号変化に対する電源ノイズの入力タイミングを計算し(ｓｔｅｐ１４：ステップ１４)、そのセルでの電源ノイズのピーク値および電源ノイズの入力タイミングより遅延変化量データベース４７を用いて遅延の変化量を計算する(ｓｔｅｐ１５：ステップ１５)。
【０１３１】
そしてそのパスでのすべてのセルの遅延変化量が計算されるまでステップ１３からステップ１６を繰り返す。
【０１３２】
次に電源ノイズによる遅延変化量の計算方法について説明する。まず遅延変化量データベース作成部４６にてセル毎にピーク値および入力信号の変化時間に対する電源ノイズの入力タイミングを変えた場合の遅延時間を求め、遅延変化量データベースを作成する。図８は遅延変化量データベースの内容について示したものであり、セル名、ピーク値、電源ノイズの入力タイミング毎の遅延変化量の３つの要素からなっている。セル遅延の変化量を計算する際にはセル名、ピーク値、電源ノイズの入力タイミングから遅延変化量データベースを参照して遅延時間の変化量を求める。また遅延変化量を、電源ノイズを入力しない場合の遅延時間に対する変化の割合として遅延時間の変化量を１００分率で求めて遅延変化割合データベースを作成し、電源ノイズを考慮しない場合の遅延値にその割合を掛け合わせた値を遅延変化量として求めてもよい。またデータベースではピーク値および電源ノイズの入力タイミングはあるｓｔｅｐ幅でデータとして持つが、遅延変化量を計算する際にピーク値、入力タイミングがデータにない場合はデータを近似して遅延変化量の計算を行う。
【０１３３】
図７はエラー箇所検出部４４のフロー図であり、図７においてまずパスから電源ノイズによるセル遅延値の変化量がもっとも大きいセルを選択し(ｓｔｅｐ１７：ステップ１７)、そのセルが同じ種類のセルでノイズによる遅延変化量の小さいセルに置き換えが可能か否かの判定を行う(ｓｔｅｐ１８：ステップ１８)。
【０１３４】
そして、置き換えが可能ならば遅延変化量の小さいセルに置き換えを行う(ｓｔｅｐ２０：ステップ２０)。一方、置き換えができない場合は、セルタイプの変更により制約時間を満たすことができるかどうか判定を行ない(ｓｔｅｐ１９：ステップ１９)、変更により制約時間を満たせるならばセルタイプを変更する(ｓｔｅｐ２１：ステップ２１)。
【０１３５】
このように本実施形態によれば、電源ノイズが半導体集積装置に入力された場合の各回路素子での遅延時間の変化を求めることができ、それにより遅延時間が変化したことにより回路動作が想定した動作とは異なる結果となる回路素子を検出することができる。そしてさらに、その回路素子にノイズに対する耐性強化を行うことで、電源ノイズに対する耐性を強化することができる。
【０１３６】
このようにして半導体集積回路を製品化する前に電源ノイズに対する耐性をシミュレーションで評価し、対策を行うことができるため、設計期間の短縮や開発費の削減、設計完成度の向上を行うことが出来る。
【０１３７】
実施形態３
本発明の第３の実施形態として、ＬＳＩ９０１の電磁波障害を解析するに際し、図９（ａ）に示すような電磁放射(radiation)９０２による直接ＥＭＳと電源９０３からの間接ＥＭＳとを考慮し、ノイズの侵入に対してＬＳＩ９０１のどの部分が弱く修正すべき点がどこにあるかを解析し、ＬＳＩの耐ノイズ性を向上する方法について説明する。
【０１３８】
この方法では図１０に示すように、電源ノイズの伝播経路において、電源ノイズによりＬＳＩの出力結果あるいは内部状態を変えるノイズの閾値を算出しこれをライブラリ化することにより電源ノイズ閾値ライブラリ１００１を形成しておき、この電源ノイズ閾値ライブラリ１００１を参照しつつ静的電源ノイズ解析手段１００２で、前記ＬＳＩの全回路素子について、電源ノイズの影響を受けるか否かを解析し、電源ノイズ解析結果１００３として出力するものである。かかる構成によれば静的かつ網羅的にＬＳＩ中の全回路素子について回路を解析することができ、テストベクタを不要とし、全ての回路チェックが可能となる。そしてさらに、解析時間の短縮も可能となる。
【０１３９】
次に、電源ノイズ閾値ライブラリについて説明する。電源ノイズ閾値ライブラリとしては、通過するか否かの閾値を関数としてあるいは値そのものとしてもつようにする。そして更に、望ましくは通過するか否か以外に静電破壊されるかどうかという情報を持たせるようにする。
【０１４０】
この電源ノイズ閾値ライブラリの詳細を図１１（ａ）乃至（ｃ）に示す。図１１（ａ）又は（ｂ）に示すように、この通過するか否かの閾値は、各回路素子（容量素子や論理ゲートおよびレジスタ素子を含む）に入り込むノイズの電流あるいは電圧のピーク値、ノイズの幅、ノイズの形状のいずれかもしくは２つ以上の組み合わせとする。
【０１４１】
そして種々のデータに対するライブラリを作成する。このライブラリはまた、各回路素子における入力側の電源の抵抗、入力側の抵抗容量、出力側の抵抗、出力側の容量、および入力側に回路素子がある場合は入力側の駆動能力のうち、１つ以上のパラメータの関数であってもよい。
【０１４２】
また、通過する経路は図１１（ｃ）に示すように、電源線（ＶＤＤ，ＶＳＳ）から回路素子の電源端子を経由して回路素子の出力端子への経路（Ｒ１、Ｒ６）、電源（ＶＤＤ，ＶＳＳ）からレジスタ素子（ＦＦ，メモリなど）の電源端子を経由してレジスタ素子の内部状態への経路（Ｒ２）、回路素子の入力端子から出力端子への経路（Ｒ３）、レジスタ素子の入力端子からレジスタ素子の内部状態への経路（Ｒ４）、電源線から容量素子などを経由して信号線への経路（Ｒ５，Ｒ７）、以上５つの経路の少なくとも一つ以上の情報として持たせるようにする。
【０１４３】
次に実際の解析処理について説明する。図１２は解析処理の基本のフローチャートである。
まず図１２に示すように、使用者指定の電源ネット上のノイズ波形の読み込みを行う（ステップ１２０１）。
【０１４４】
次に電源ネットを起点とし（ステップ１２０２）、各経路について処理が終わったか否かを判断し、全ての経路について処理が終わるまで繰り返し実行する（ステップ１２０３）。
【０１４５】
また、前記経路上の全ての回路素子について処理するまで繰り返し（ステップ１２０４）、次の伝播先側の回路素子でのノイズ通過可能性をライブラリに基づき計算する（ステップ１２０５）。
【０１４６】
そして、伝播先側の回路素子でのノイズ通過可能性を判断し（ステップ１２０６）、ノイズが通過して伝播すると判断された場合は前記伝播先側の回路素子の出力でのノイズ波形をライブラリの通過波形に基づき計算する（ステップ１２０７）。
【０１４７】
前記判断ステップ１２０４で前記経路上の全ての回路素子について処理が終了していないと判断された場合は、再度ステップ１２０５に戻り、前記経路上の全ての回路素子について処理を行うまで繰り返す。
【０１４８】
判断ステップ１２０６で伝播しないと判断された場合、もしくは判断ステップ１２０４で前記経路上の全ての回路素子について処理が終了したと判断された場合には、ステップ１２０３に戻り全ての経路について処理するまで繰り返す。
【０１４９】
このようにして、電源ノイズの全ての伝播経路において、電源ノイズにより出力結果あるいは内部状態を変えるノイズの閾値を格納するライブラリを参照しつつ、ＬＳＩの全回路素子について、電源ノイズの影響を受けるか否かを解析するようにしているため、確実で信頼性の高いＥＭＳ解析を行うことが可能となる。
【０１５０】
なお、この図１２に示したフローチャートを基本フローチャートとして、種々の変形が可能である。
【０１５１】
変形例１
図１３は、この図１２の基本フローチャートの変形例である。図１２に示した基本フローチャートの判断ステップ１２０６と、伝播先でのノイズ波形を計算する計算ステップ１２０７との間に、記録ステップ１３０１を挿入することで、判断ステップ１２０６に基づき、伝播すると判断されたときには、伝播経路の情報を記録するようにしている。
【０１５２】
図１４は、記録ステップ１３０１の第１の例である。ステップ１３０１１において、伝播経路の情報として伝播先側の回路素子の情報を記録する（あるいはフラグを立てる）ようにしている。
図１５は、記録ステップ１３０１の第２の例である。ステップ１３０１２において、伝播先側の回路素子がレジスタ素子や非同期回路であれば、伝播経路の情報として伝播先側の回路素子の情報を記録する（あるいはフラグを立てる）ようにしている。すなわち、ＬＳＩの出力結果が期待値と異なるようになる致命的な部分であるか否かを判断し、そのような回路素子のみを記録する（あるいはフラグを立てる）ようにしている。
【０１５３】
図１６は、記録ステップ１３０１の第３の例である。まず、伝播先側の回路素子を、置換前よりもドライブ能力の高い回路素子のうち、仮想置換処理を行っていない最小のドライブ能力の回路素子と仮想的に置き換える（ステップ１３０１３１）。次に仮想的に置き換えた回路素子でのノイズ通過可能性をライブラリに基づき計算する（ステップ１３０１３２）。仮想的に置き換えたセルでノイズが伝播するかどうかを判断し（ステップ１３０１３３）、ノイズが伝播しないようであれば、当初の回路素子に対する仮想的に置き換えた回路素子によるダメージ（消費電力もしくはタイミングの差分）を記録する（ステップ１３０１３４）。判断ステップ１３０１３３でノイズが伝播すると判断された場合には、ステップ１３０１３１に戻り、置換する回路素子が無くなるまで繰り返す。
【０１５４】
かかる構成によれば、ノイズが伝播しないように例えばバッファを駆動能力の大きいものに置き換えた際の消費電力などの増加を検出することも可能である。
【０１５５】
変形例２
図１７は、この図１２の基本フローチャートの第２の変形例である。図１２に示した基本フローチャートの判断ステップ１２０６と、伝播先でのノイズ波形を計算する計算ステップ１２０７との間に、条件付き記録ステップ１７０１を挿入し、判断ステップ１２０６でノイズが伝播されると判断された場合には、ライブラリに基づき通過可能な最小のノイズ波形を計算し、前記回路素子の入力でのノイズ波形との差分を記録する。
【０１５６】
また、図１２に示した基本フローチャートの判断ステップ１２０４および１２０６と、判断ステップ１２０３との間に、記録ステップ１７０２を挿入し、記録ステップ１７０１で記録された差分情報に基づき、経路上の最小の差分を持つ回路素子を記録することで、伝播したノイズ波形と通過可否の閾値のノイズ波形の差分を記録し、交換セルを特定するようにしている。
【０１５７】
かかる構成によれば、ノイズの大きなセルをノイズの小さなセルに置き換えるようにしているため、確実で信頼性の高い製品を得ることが可能となる。
【０１５８】
変形例３
図１８は、この図１２の基本フローチャートの第３の変形例である。図１２に示した基本フローチャートの使用者指定の電源ネット上のノイズ波形読みこみを行うステップ１２０１の直前に、電磁波の強度と電源のインピーダンス（抵抗・容量・インダクタンス）から電磁界解析を行い電源ネットに発生するノイズ波形を計算する計算ステップ１８０１を加えたことを特徴とする。
【０１５９】
実施形態４
本発明の第４の実施形態として、第３の実施形態とは逆に、伝播先の回路素子から逆にたどり、伝播先に到達する最小のノイズ量とその伝播を押さえるのに最も有効な回路素子を検出する方法について説明する。
【０１６０】
図１９は解析処理のフローチャートである。
まず図１９に示すように、使用者指定の部分を起点とする（ステップ１９０１）。
【０１６１】
次に、電源までの全ての逆方向の各経路について処理が終わったか否かを判断し、全ての経路について処理が終わるまで繰り返し実行する（ステップ１９０２）。
【０１６２】
次に、経路上の一番伝播先側の回路素子のライブラリの情報から起点に伝播しうる前記回路素子の入力における最小のノイズ波形を計算する（ステップ１９０３）。
【０１６３】
さらに、前記起点の回路素子を除く経路上の全ての各回路素子について処理が終わったか否かを判断し、全ての経路について処理が終わるまで繰り返し実行する（ステップ１９０４）。
【０１６４】
次に、伝播先から計算されたノイズ波形の前記伝播先側の回路素子でのノイズ通過可能性をライブラリに基づき計算する（ステップ１９０５）。
【０１６５】
伝播先での通過可能性を判断し（ステップ１９０６）、通過して伝播すると判断された場合は、伝播先から計算されたノイズ波形が前記伝播元側の回路素子を経て伝播される際の入力がわのノイズ波形をライブラリから逆算し（ステップ１９０７）、ステップ１９０４に戻り全ての伝播元について処理するまで繰り返す。
【０１６６】
一方ステップ１９０４で全ての経路について処理がされた場合あるいはステップ１９０６で伝播しないと判断された場合は再度ステップ１９０２に戻り、電源までの全ての経路について処理するまで繰り返し処理を行う。
【０１６７】
このようにして、最大通過ノイズを計算することができる。
【０１６８】
実施形態５
図２０は、この図１９のフローチャートの変形例である。図１９に示したフローチャートの起点指定ステップ１９０１の代わりに、繰り返しステップ２００１を用いることで、全てのレジスタ素子を起点として図１９のフローチャートを繰り返し処理するようにしている。
【０１６９】
実施形態６
次に、上記解析方法を用いて解析を行なった後の処理について説明する。
図２１は処理フローを示す図である。この処理では、ＬＳＩの電磁波障害を解析するステップ２１０１と、この解析結果２１０２に基づいて対策を必要とするブロック又はインスタンスをソートするソートステップ２１０３と、順次伝搬経路を検出し対策対象ブロックを取り出す（ステップ２１０４）、前記ソート工程で配列された順序に従って、各ブロック又はインスタンスに電源ノイズを消去するための対策処理を施す第１乃至第４の対策ステップ２１０５から２１０８と、この対策処理のなされたブロック又はインダクタンスに対してＥＭＳ解析を行ない、ノイズ対策が実行されたかどうかを解析する解析ステップ２１０９と、前記解析ステップで電源ノイズの影響が所定の値以下で有ると判断されるまで、処理ステップおよび解析ステップを繰り返すようにしたことを特徴とする。
【０１７０】
ここで問題とするノイズは図２２にその伝搬経路の説明図を示すように、電源パッドＰを介してさらに外部電源から内部電源に入り込むノイズＡおよびＢと、電源と信号線によるクロストークによるノイズＣと、電源変動がセルを通して信号線に乗るノイズＤとである。
【０１７１】
このような各伝搬経路をとるノイズそれぞれに対して順次第１乃至第４の対策ステップ２１０５〜２１０９を実行する。
【０１７２】
まず、図２１に示した、解析結果２１０２に基いて、ステップ２１０３において、対策が必要なブロックをソートし、順次伝搬経路が前述の内のいずれであるか否かを判断し、外部電源から内部電源に入り込むノイズＡおよびＢ（図２２参照）である場合は夫々第1の対策としてスイッチング素子を挿入する第1の対策ステップ（２１０５）およびインダクタを挿入する第２の対策ステップ（２１０６）が実行される。
【０１７３】
まず、第1の対策ステップでは図２３にフローチャート、図２４にスイッチ回路を示すようにノイズ電流がスイッチ素子に入るタイミングでスイッチがＯＦＦ（高抵抗）になるように、遅延調整素子で制御するものである。ここではスイッチ素子と容量素子でＲＣフィルタが形成されノイズ成分をフィルタリングすることができるようになっている。
【０１７４】
このスイッチ回路は図２４に等価回路を示すように外部電源２４１から、ノイズ電流２４２が内部電源２４７に入力されるに際し、この間にカット信号生成素子２４４と入力信号の遅延時間を調整する遅延調整素子２４３とこの遅延信号調整素子で遅延されたノイズ電流をカット信号生成素子２４４で生成されたカット信号でスイッチ素子２４５が高抵抗となるようにし、この高抵抗と容量２４６とでＲＣフィルタを形成し、所定の周波数のノイズをカットするようにしたものである。
【０１７５】
なお、このスイッチ回路の変形例として図２５に等価回路を示すように、カット信号生成素子２４４と入力信号の遅延時間を調整する遅延調整素子２４３とについては、省略してもよく、この場合もタイミングは少しずれるが基本的にはノイズ信号をカットすることが可能となる。
【０１７６】
第1の対策ステップは図２３に示すようにステップ２１０４で対象ブロックを抽出し、得られた対象ブロックの解析結果２３０１からスイッチを挿入する個所を決定する（ステップ２３０２）。
【０１７７】
この後前記ステップ２３０２の決定に従い電源ラインにスイッチを挿入し（ステップ２３０３）、再度ＥＭＳ解析処理２３０４を行う。
そしてこのＥＭＳ解析処理ステップ２３０４で、ノイズ対策が達成されたか否かを解析する（ステップ２３０５）。
【０１７８】
このようにして第1の対策が施されてもノイズ除去がなされていない場合、再度ステップ２３０２に戻り第1の対策を繰り返すようにしてもよいが、第２の対策処理に移行してもよい。
【０１７９】
次に第２の対策としてＬＣフィルタの挿入について説明する。
まず、前記第1の対策処理におけるＥＭＳ解析ステップでノイズがまだ存在すると判断され、かつ第２の対策処理に移行すると判断されたとき、図２６に示すようにＬＣフィルタ挿入処理に入る。
【０１８０】
まず、ＥＭＳ解析ステップ２３０５で得られた解析結果２６０１に基いて、図２７に示すような、電源パッド２７１と内部電源との間で、電源配線を変更し、電源分離を行う工程および、図２８に示すように電源パッド２７１と内部電源との間にＬＣフィルタを挿入する工程とを順次実行する。どのように電源分離するかは、ＥＭＳ解析結果から判断し、外部ノイズに弱い箇所、すなわちＥＭＳ対策が必要な箇所と、外部ノイズに強い箇所、すなわちＥＭＳ対策の必要がない箇所に分ける。本実施例では、図２７に示すようにクロック系あるいはデータパス系の電源ラインを切り分けることで大きな面積を必要とするＬＣフィルタを必要個所に限定配置するもので、かかる構成によればＥＭＳ対策による面積の過剰な増大を抑制しつつ、ＬＣフィルタを必要個所に限定配置することが可能となる。
【０１８１】
また図２８に示すようにこのようにして切り分けられた電源ラインにインダクタ２７２と容量２７３とからなるＬＣフィルタを挿入するものである。
【０１８２】
次にこの第２の対策を行う場合の実際の処理工程について説明する。
第２の対策ステップは図２６に示すように第1の対策ステップのＥＭＳ解析ステップ２３０４の解析結果から対象ブロックを抽出し、得られた対象ブロックの解析結果２６０１から電源配線を変更する個所を決定する（ステップ２６０２）。
【０１８３】
この後前記ステップ２６０２の決定に従い当該個所の電源配線を変更し、電源分離をする（２６０３）。
そして電源分離した個所にインダクタおよび容量を挿入しＬＣフィルタを構成する（ステップ２６０４）。
【０１８４】
そして、再度ＥＭＳ解析処理ステップ２６０５を行う。
そしてこのＥＭＳ解析処理ステップ２６０５で、ノイズ対策が達成されたか否かを解析する（ステップ２６０６）。
ノイズ対策が達成されていると判断された場合は終了である。
【０１８５】
一方達成されていない場合はステップ２６０２に戻り再度電源配線を変更する個所を決定する工程から、一連の処理工程を繰り返し続行する。
【０１８６】
あるいはまた、第３の対策として電源配線長を短縮する工程を実行する。
【０１８７】
この工程は図２９にフローチャートを示すように、第２の対策ステップのＥＭＳ解析ステップ２６０５の解析結果から対象セルおよび対象ブロックを抽出し、得られた対象ブロックの解析結果２９０１および２９０２として対象セルの解析結果としての瞬時電流量情報および対象ブロックの解析結果としての瞬時電流量情報を得、この結果に基づいて、電源配線長を変更する個所を決定する（ステップ２９０３）。
【０１８８】
この後前記ステップ２９０３の決定に従い当該個所の電源配線長を短く変更する（２９０４）。
そして、再度ＥＭＳ解析処理２９０５を行う。
【０１８９】
そしてこのＥＭＳ解析処理ステップ２９０５で、ノイズ対策が達成されたか否かを解析する。
【０１９０】
この解析処理ステップでノイズ対策が達成されていると判断された場合は終了である。
【０１９１】
一方達成されていない場合はステップ２９０３に戻り再度電源配線長を変更する個所を決定する工程から、一連の処理工程を繰り返し続行する。
【０１９２】
あるいはまた、第４の対策として図３０に示すようにセルランクの変更処理を行う工程を実行する。
【０１９３】
この工程は図３０にフローチャートを示すように、第３の対策ステップのＥＭＳ解析ステップ２９０５の解析結果から対象インスタンスを抽出し、得られた対象インスタンスの解析結果３００１に基いて、タイミングに余裕があるセルの駆動能力を下げるべくセルランクの変更を行う（ステップ３００２）。そしてこの変更後の対象インスタンスについて、再度ＥＭＳ解析処理３００３を行う。
【０１９４】
そしてこのＥＭＳ解析処理ステップ３００３で、ノイズ対策が達成されたか否かを解析する。
【０１９５】
このＥＭＳ解析処理ステップでノイズ対策が達成されていると判断された場合は終了である。
【０１９６】
一方達成されていない場合はステップ３００２に戻り再度セルランクの変更処理から、一連の処理工程を繰り返し続行する。
【０１９７】
このようにして、良好なＥＭＳ対策がなされ信頼性の高い半導体集積回路のレイアウト構造が自動的に高速で提供される。
【０１９８】
なお、このようにして得られたレイアウトに従って半導体集積回路装置が製造され、ＥＭＳのない極めて信頼性の高いものを得ることが可能となる。
【０１９９】
このようにして、ＥＭＳ解析およびその対策処理がなされるが、前述のプロセスを逐次表示し、どの対象に対してどの対策を行うか、またそれによりどのような変化が行われるかについて表示を行うようにすることも可能である。これにより、より効率よく対策を実行することが可能となる。
【０２００】
表示方法としては図３１にハッチングで示すように、ノイズの問題が発生する部分をハイライト表示するとともに、その伝搬経路を太線で表示するようにすれば、表示も対策も良好に行うことが可能である。
【０２０１】
また、図３２に示すように、セルＣをクリックするとそのセルに伝搬する経路上のノイズに対して最も弱いセルのセル名を表示するとともに、セルをハイライト表示するようにしてもよい。
【０２０２】
さらにまた、図３３に示すように経路をクリックするとその経路上のノイズに対して最も弱いセルのセルのセル名を表示するとともに、セルをハイライト表示するようにすることも可能である。
【０２０３】
また、図３４に示すように、ノイズに弱いセルに対してバッファの交換などを仮想的に行う場合、単に強い大きなバッファに交換すると消費電力があがってしまうという問題がある。そこで最小限の変更で論理上矛盾の生じない変更を図３１にパラメータ表示およびセル名表示として提案するようにすることも可能である。
【０２０４】
そしてこのようにして仮想的に変更した後、再度各トランジスタ、またはセルに対してノイズ推定を行う。その結果の消費電力情報などをレポートする。これにより、何度かのプロセスを経て容易に最良のレイアウトを得ることが可能となる。この方法はクロックツリーやレジスタセルが多く存在する回路に対して特に効果が大きい。
【０２０５】
【発明の効果】
以上説明したように、第１に、本発明によれば、半導体集積回路の電源配線に外部からノイズが入ったときに影響を受けやすい箇所を設計段階で特定することができるため、半導体集積回路製造前に対策を行い、ノイズ耐性を向上することができる。
【０２０６】
また、第２に、本発明によれば、電源ノイズが半導体集積装置に入力された場合の各回路素子での遅延時間の変化を求めることができ、それにより遅延時間が変化したことにより回路動作が想定した動作とは異なる結果となる回路素子を検出することができ、その回路素子にノイズに対する耐性強化を行うことで、電源ノイズに対する耐性を強化することができる。このため半導体集積回路を製品化する前に電源ノイズに対する耐性をシミュレーションで評価し、対策を行うことができるため、設計期間の短縮や開発費の削減、設計完成度の向上を行うことが出来る。
【０２０７】
また第３に、本発明によれば、対策の必要なブロック又はインスタンスをソートし、対策の対象を選定した上で、順次種々の対策を実行し、解析を行うようにしているため、短時間に的確で信頼性の高いノイズ対策処理を行うことが可能となる。
【０２０８】
また第４に、本発明によれば、電源にかかわるノイズ伝搬の閾値ライブラリを持たせることにより、高速にノイズの影響個所を判断することが可能となる。またレジスタ素子のようなEMSノイズによる回路誤動作に通じる部品に着目し、解析を行うことにより、対策すべき部品を限定することができる。
さらにまた伝搬するノイズ量と閾値の差を分析したり、仮想的な部品交換による影響を判断することで、EMSノイズ対策を行った際の消費電力やタイミングに与えるダメージを抑えることができる。
【０２０９】
またノイズに対して弱いセルとそれらの間の経路をハイライト表示するなど、適宜表示しつつ処理を続行するようにしているため、容易に効率よくノイズ対策を実行することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態の構成を示すブロック図である。
【図２】シミュレーションモデル作成手順を示す図である。
【図３】本発明の実施の形態の動作を示すフローチャートである。
【図４】原理図
【図５】本発明の実施の形態における回路動作検証方法のフロー図
【図６】遅延変化量計算部４３のフロー図
【図７】エラー箇所検出部４４のフロー図
【図８】遅延データベースの内容を示す図
【図９】本発明の実施形態を示す図
【図１０】本発明の実施形態を示す図
【図１１】本発明の実施形態を示す図
【図１２】本発明の実施形態を示す図
【図１３】本発明の実施形態を示す図
【図１４】本発明の実施形態を示す図
【図１５】本発明の実施形態を示す図
【図１６】本発明の実施形態を示す図
【図１７】本発明の実施形態を示す図
【図１８】本発明の実施形態を示す図
【図１９】本発明の実施形態を示す図
【図２０】本発明の実施形態を示す図
【図２１】本発明の実施形態を示す図
【図２２】本発明の実施形態を示す図
【図２３】本発明の実施形態を示す図
【図２４】本発明の実施形態を示す図
【図２５】本発明の実施形態を示す図
【図２６】本発明の実施形態を示す図
【図２７】本発明の実施形態を示す図
【図２８】本発明の実施形態を示す図
【図２９】本発明の実施形態を示す図
【図３０】本発明の実施形態を示す図
【図３１】本発明の実施形態を示す図
【図３２】本発明の実施形態を示す図
【図３３】本発明の実施形態を示す図
【図３４】本発明の実施形態を示す図
【図３５】従来例のＥＭＳ解析方法を示す図
【図３６】従来例のＥＭＳ解析方法を示す図
【図３７】本発明の実施形態を示す図
【符号の簡単な説明】
１１ レイアウト情報
１２ インピーダンス情報抽出部
１３ 等価回路作成部
１４ 解析部
１５ 電源ノイズ波形データベース
２１ 半導体集積回路
２２ 機能ブロック
Claims (26)
- 半導体集積回路への外部からのノイズを解析する方法であって、
対象となる半導体集積回路内部の電源配線または半導体集積回路内部の電源配線および半導体集積回路の外部電源配線のインピーダンス情報を抽出するインピーダンス抽出工程と、
前記インピーダンス情報から等価回路を作成する等価回路作成工程と、
前記等価回路の入力情報として、外部からノイズ波形を供給し、前記半導体集積回路へのノイズの影響を解析する解析工程とを含む電波障害解析方法であって、
前記等価回路作成工程は、
前記インピーダンス情報から半導体集積回路内の各機能ブロックの縮退インピーダンス回路を作成する機能ブロック電源等価回路作成工程と、
前記インピーダンス情報から、半導体集積回路内のブロック間電源配線解析用回路を作成するブロック間電源等価回路作成工程と
を含み、
前記解析工程は、前記等価回路として前記縮退インピーダンス回路、前記ブロック間電源配線解析用回路の少なくとも１つを用いる工程である電磁波障害解析方法。 - 前記等価回路作成工程は、
さらに前記インピーダンス情報から、半導体集積回路の外部電源配線解析用回路を作成する外部電源等価回路作成工程とを含み、
前記解析工程は、前記等価回路として前記縮退インピーダンス回路、前記ブロック間電源配線解析用回路、前記外部電源配線解析用回路の少なくとも１つを用いる工程である請求項１記載の電磁波障害解析方法。 - 前記ブロック間電源等価回路作成工程は、
前記機能ブロック電源等価回路作成工程により作成された前記縮退インピーダンス回路に、前記ブロック間電源配線のインピーダンス情報を付加することにより、前記ブロック間電源配線解析用回路を作成する工程である請求項１記載の電磁波障害解析方法。 - 前記ブロック間電源等価回路作成工程は、
前記機能ブロック電源等価回路作成工程により作成された前記縮退インピーダンス回路に、前記ブロック間電源配線のインピーダンス情報を付加することにより、前記ブロック間電源配線解析用回路を作成する工程であり、
前記外部電源等価回路作成工程は、
前記ブロック間電源配線解析用回路の縮退インピーダンス回路を作成し、前記縮退インピーダンス回路に半導体集積回路外部のインピーダンス情報を付加することにより半導体集積回路外部電源配線解析用回路を構成する工程であり、
前記解析工程は、前記等価回路として前記縮退インピーダンス回路、前記ブロック間電源配線解析用回路、前記半導体集積回路外部電源配線解析用回路の少なくとも１つを用いる工程である請求項２記載の電磁波障害解析方法。 - 前記解析工程は、前記等価回路の入力情報として起点電源ノイズ波形を供給するノイズ波形供給工程と、
前記半導体集積回路の内部節点および端子の電源ノイズ波形を求める電源ノイズ波形計算工程と、外部からのノイズの半導体集積回路への影響を求め、前記半導体集積回路に外部からノイズが入ったときの影響を受けやすい箇所を検出するエラー箇所検出工程を含むことを特徴とする請求項１に記載の電磁波障害解析方法。 - 前記ノイズ波形供給工程は、前記インピーダンス情報より作成したブロック間電源配線解析用回路の電源端子に起点電源ノイズ波形を与える工程であり、
前記電源ノイズ波形計算工程は、前記ブロック間電源配線解析用回路の各内部節点におけるブロック間電源ノイズ波形を求めると共に各機能ブロックの端子部でのブロック端子部電源ノイズ波形を求めるブロック間電源ノイズ波形計算工程と、
前記インピーダンス情報より作成された機能ブロックのインピーダンス回路に入力として前記ブロック端子部電源ノイズ波形を与えることにより、
前記機能ブロック内の各内部節点における機能ブロック電源ノイズ波形を求めると共に各素子の電源端子での素子端子部電源ノイズ波形を求める機能ブロック内電源ノイズ波形計算工程とからなり、
前記ブロック端子部電源ノイズ波形、前記ブロック間電源ノイズ波形、前記機能ブロック電源ノイズ波形および前記素子端子部電源ノイズ波形の少なくとも一つを用いて外部からのノイズの影響が大きくなると予想される回路部分の特定を行うことを特徴とする請求項５記載の電磁波障害解析方法。 - 前記ノイズ波形供給工程は、前記インピーダンス情報より作成した半導体集積回路外部電源配線解析用回路の電源端子に起点電源ノイズ波形を与える工程であり、
前記電源ノイズ波形計算工程は、前記半導体集積回路外部電源配線解析用回路により、前記インピーダンス情報より作成したブロック間電源配線解析用回路の電源端子の端子部電源ノイズ波形を求める外部電源ノイズ波形計算工程と、
ブロック間電源配線の各内部節点におけるブロック間電源ノイズ波形を求めると共に各機能ブロックの端子部のブロック端子部電源ノイズ波形を求めるブロック間電源ノイズ波形計算工程と、
機能ブロックのインピーダンス回路に入力として前記ブロック端子部電源ノイズ波形を与えることにより、ブロック内の各内部節点における機能ブロック電源ノイズ波形を求めると共に各素子の電源端子の素子端子部電源ノイズ波形を求める機能ブロック内電源ノイズ波形計算工程とからなり、
前記端子部電源ノイズ波形、前記ブロック端子部電源ノイズ波形、前記ブロック間電源ノイズ波形、前記機能ブロック電源ノイズ波形および前記素子端子部電源ノイズ波形の少なくとも一つを用いて外部からのノイズの影響が大きくなると予想される回路部分の特定を行うことを特徴とする請求項５記載の電磁波障害解析方法。 - 前記エラー箇所検出工程は、前記電源ノイズ波形に対して電源ノイズのピーク値の閾値を設け、前記閾値を超えたところをエラーとするエラーチェックを行うことで外部からのノイズによりエラーを起こすと予想される回路箇所の特定を行うエラーチェック工程を含むことを特徴とする請求項５記載の電磁波障害解析方法。
- 前記エラー箇所検出工程は、前記ブロック間電源配線解析用回路の電源端子における閾値を設け、前記閾値を超えたところをエラーとするノイズチェックを行うノイズチェック工程と、エラーと判定された場合のみ、前記ブロック間電源ノイズ波形計算工程を行うことを特徴とする請求項７記載の電磁波障害解析方法。
- 前記ブロック間電源配線解析用回路の電源端子における閾値は、前記半導体集積回路内の機能ブロックの端子、ブロック間電源配線の閾値の中で最大のものとすることを特徴とする請求項９記載の電磁波障害解析方法。
- 前記エラー箇所検出工程は、半導体集積回路内の各機能ブロックについて電源ノイズのピークに閾値を設け、前記機能ブロックの電源端子において電源ノイズのピーク値が前記閾値を超えたところをエラーとするノイズチェックを行う、ノイズチェック工程と、エラーと判定された場合のみ、前記機能ブロック内電源ノイズ波形計算工程を行うことを含むことを特徴とする請求項６または７記載の電磁波障害解析方法。
- 前記半導体集積回路内の各機能ブロックの電源端子の電源ノイズの閾値は、各機能ブロック内部の機能素子、電源配線の閾値の中で最大のものとすることを特徴とする請求項１１記載の電磁波障害解析方法。
- 前記エラーチェック工程は、半導体集積回路内の各機能素子について電源ノイズのピークの閾値を設け、前記機能素子の電源端子において電源ノイズのピーク値が前記閾値を超えたところをエラーとするノイズチェックを行うノイズチェック工程を含むことを特徴とする請求項８記載の電磁波障害解析方法。
- 前記エラーチェック工程は、前記半導体集積回路内の各機能ブロック内の電源配線またはブロック間の電源配線について隣接する信号線との距離、並行配線長により決まる電源ノイズのピークの閾値を設け、前記電源配線の各内部節点において電源ノイズのピーク値が前記閾値を超えたところをエラーとするチェックを行うノイズチェック工程を含むことを特徴とする請求項８記載の電磁波障害解析方法。
- 前記解析工程は、前記半導体集積回路の各回路素子の電源端子での電源波形を求める工程と、
前記各回路素子の電源端子での電源波形に基づいて、前記回路素子の遅延時間を計算する計算工程と、
前記回路素子の遅延時間が、許容範囲内であるか否かを判定するタイミング検証工程とを含むことを特徴とする請求項１に記載の電磁波障害解析方法。 - 前記解析工程は、前記半導体集積回路の各回路素子の電源端子での電源波形を求める工程と、
前記各回路素子の電源端子での電源波形に基づいて、前記回路素子の遅延時間を計算する計算工程と、
連続する前記回路素子列の遅延時間の和が、許容範囲内であるか否かを判定するタイミング検証工程とを含むことを特徴とする請求項１に記載の電磁波障害解析方法。 - 前記解析工程は、前記電源端子のノイズ波形の入力タイミング
とピーク値の少なくとも一方を変化させた時の回路素子の遅延時間の変化量を算出し、その算出結果に基づいて遅延変化量データベースを作成するデータベース作成工程を含み、
前記計算工程は、前記遅延変化量データベースから、所望のノイズ波形に対する前記回路素子の遅延時間の変化量を求める工程を含むことを特徴とする請求項１５または１６に記載の電磁波障害解析方法。 - 前記解析工程は、前記電源端子のノイズ波形の入力タイミングとピーク値の少なくとも一方を変化させた時の回路素子の遅延時間の変化量を算出し、この算出結果を、電源ノイズがない場合の回路素子の遅延時間に対する割合として求めて遅延変化割合データベースを作成するデータベース作成工程を含み、
前記計算工程は、電源ノイズがない場合の回路素子の遅延時間に、前記遅延変化割合データベースから読み出された前記割合を掛け合わせることで所望のノイズに対する回路素子の遅延変化量を求める工程を含むことを特徴とする請求項１５または１６に記載の電磁波障害解析方法。 - 前記解析工程は、連続した回路素子列に対し、各回路素子の遅延時間の変化量が最大となる電源ノイズの入力タイミングでの前記連続した回路素子列の遅延変化量を、前記連続した回路素子列の最大の遅延変化量として求める工程を含むことを特徴とする請求項１６に記載の電磁波障害解析方法。
- 前記解析工程は、電源ノイズにより回路素子の遅延時間が変化することにより、回路の動作に必要な時間内に信号が到達せず、回路動作が想定した動作とは異なる結果となってしまう回路部分を検出する工程を含むことを特徴とする請求項１記載の電磁波障害解析方法。
- さらに、検出された前記回路部分から、電源ノイズによりもっとも遅延時間に影響する回路素子を探索し、エラー素子として検出するエラー素子検出工程を含むことを特徴とする請求項２０に記載の電磁波障害解析方法。
- さらに前記エラー素子に対して電源ノイズ耐性強化対策を実行する強化工程を含むことを特徴とする請求項２１に記載の電磁波障害解析方法。
- さらに、前記エラー素子検出工程でエラー素子とされた回路素子を、電源ノイズに対して遅延変化量が小さい回路素子に置換する置換工程を含むことを特徴とする請求項２１に記載の電磁波障害解析方法。
- さらに、前記エラー素子検出工程でエラー素子とされた回路素子を、制約時間を満たす回路素子に置換する置換工程を含むことを特徴とする請求項２１に記載の電磁波障害解析方法。
- 前記請求項１乃至２４のいずれかに記載の電磁波障害解析方法を用いた解析結果にもとづき、エラーを回避したレイアウト設計を行い、半導体装置を製造する工程を含むことを特徴とする半導体装置の製造方法。
- 半導体集積回路への外部からのノイズを解析する解析装置であって、
対象となる半導体集積回路内部の電源配線または半導体集積回路内部の電源配線および半導体集積回路の外部電源配線のインピーダンス情報を抽出する抽出手段と、
前記インピーダンス情報から等価回路を作成する等価回路作成手段と、
前記等価回路の入力情報として、外部からノイズ波形を供給し、前記半導体集積回路へのノイズの影響を解析する解析手段と含み、
前記等価回路作成手段は、
前記インピーダンス情報から半導体集積回路内の各機能ブロックの縮退インピーダンス回路を作成する機能ブロック電源等価回路作成手段と、
前記インピーダンス情報から、半導体集積回路内のブロック間電源配線解析用回路を作成するブロック間電源等価回路作成手段とを含むとともに、
前記解析手段は、前記等価回路として前記縮退インピーダンス回路、前記ブロック間電源配線解析用回路の少なくとも１つを用いる電磁波障害解析装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001065105A JP4124974B2 (ja) | 2001-03-08 | 2001-03-08 | 電磁波障害解析方法および電磁波障害解析装置およびこれを用いた半導体装置の製造方法 |
| US10/092,737 US6810340B2 (en) | 2001-03-08 | 2002-03-08 | Electromagnetic disturbance analysis method and apparatus and semiconductor device manufacturing method using the method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001065105A JP4124974B2 (ja) | 2001-03-08 | 2001-03-08 | 電磁波障害解析方法および電磁波障害解析装置およびこれを用いた半導体装置の製造方法 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005130012A Division JP4514646B2 (ja) | 2005-04-27 | 2005-04-27 | 電磁波障害解析方法および電磁波障害解析装置およびこれを用いた半導体装置の製造方法 |
| JP2005130009A Division JP2005311383A (ja) | 2005-04-27 | 2005-04-27 | 電磁波障害解析方法および電磁波障害解析装置およびこれを用いた半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002270695A JP2002270695A (ja) | 2002-09-20 |
| JP2002270695A5 JP2002270695A5 (ja) | 2005-10-06 |
| JP4124974B2 true JP4124974B2 (ja) | 2008-07-23 |
Family
ID=18923815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001065105A Expired - Fee Related JP4124974B2 (ja) | 2001-03-08 | 2001-03-08 | 電磁波障害解析方法および電磁波障害解析装置およびこれを用いた半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6810340B2 (ja) |
| JP (1) | JP4124974B2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3821612B2 (ja) * | 1999-07-09 | 2006-09-13 | 松下電器産業株式会社 | 不要輻射解析方法 |
| US7177783B2 (en) * | 2002-06-07 | 2007-02-13 | Cadence Design Systems, Inc. | Shape based noise characterization and analysis of LSI |
| US6950997B2 (en) * | 2003-04-28 | 2005-09-27 | International Business Machines Corporation | Method and system for low noise integrated circuit design |
| JP4065229B2 (ja) * | 2003-11-26 | 2008-03-19 | 松下電器産業株式会社 | 半導体集積回路の電源ノイズ解析方法 |
| US7131084B2 (en) * | 2003-12-09 | 2006-10-31 | International Business Machines Corporation | Method, apparatus and computer program product for implementing automated detection excess aggressor shape capacitance coupling in printed circuit board layouts |
| JP4065242B2 (ja) * | 2004-01-06 | 2008-03-19 | 松下電器産業株式会社 | 電源ノイズを抑えた半導体集積回路の設計方法 |
| US7788076B2 (en) | 2004-03-08 | 2010-08-31 | Panasonic Corporation | Interference analysis method, interference analysis device, interference analysis program and recording medium with interference analysis program recorded thereon |
| JP4314162B2 (ja) * | 2004-06-17 | 2009-08-12 | 富士通株式会社 | ノイズチェック方法および装置並びにノイズチェックプログラムおよび同プログラムを記録したコンピュータ読取可能な記録媒体 |
| FR2872766B1 (fr) * | 2004-07-07 | 2007-10-05 | Bosch Gmbh Robert | Dispositif de freinage pour vehicule automobile |
| US7574312B2 (en) | 2004-11-08 | 2009-08-11 | Panasonic Corporation | Semiconductor device and communications terminal and automobile having the same |
| JP4539376B2 (ja) * | 2005-03-07 | 2010-09-08 | 富士通株式会社 | 伝送信号波形解析方法及びプログラム |
| US7506276B2 (en) * | 2005-05-26 | 2009-03-17 | International Business Machines Corporation | Method for isolating problem networks within an integrated circuit design |
| JP4389224B2 (ja) * | 2005-08-29 | 2009-12-24 | エルピーダメモリ株式会社 | 半導体装置の設計方法、設計支援システム及びプログラム、並びに、半導体パッケージ |
| JP4558613B2 (ja) * | 2005-09-02 | 2010-10-06 | パナソニック株式会社 | 回路基板の設計支援装置、回路基板の設計方法、及びノイズ解析プログラム |
| WO2009084092A1 (ja) | 2007-12-27 | 2009-07-09 | Fujitsu Limited | マクロ用レイアウト検証装置及び検証方法 |
| WO2010050188A1 (ja) | 2008-10-27 | 2010-05-06 | 日本電気株式会社 | 半導体集積回路の動作解析方法、動作解析装置、動作解析プログラム及び動作解析システム |
| JP5143052B2 (ja) * | 2009-02-24 | 2013-02-13 | 株式会社日立製作所 | ノイズ解析設計方法およびノイズ解析設計装置 |
| US8458633B2 (en) | 2009-05-20 | 2013-06-04 | Nec Corporation | Semiconductor integrated circuit design apparatus and method for analyzing a delay in a semiconductor integrated circuit |
| KR101023030B1 (ko) * | 2009-05-25 | 2011-03-24 | 포항공과대학교 산학협력단 | 캐패시티브 커플링에 의한 크로스톡 효과를 고려한 게이트 지연 시간 계산 방법 |
| JP5123255B2 (ja) * | 2009-06-09 | 2013-01-23 | 株式会社東芝 | アーキテクチャ検証装置 |
| JP5573786B2 (ja) * | 2010-09-22 | 2014-08-20 | 株式会社デンソー | 半導体集積回路のノイズ耐性評価方法およびノイズ耐性評価装置 |
| JP5552027B2 (ja) * | 2010-11-01 | 2014-07-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8589846B2 (en) * | 2011-12-02 | 2013-11-19 | Synopsys, Inc. | Modeling transition effects for circuit optimization |
| CN103324767A (zh) * | 2012-03-20 | 2013-09-25 | 鸿富锦精密工业（深圳）有限公司 | 电路布线检查系统及方法 |
| JP2015230543A (ja) * | 2014-06-04 | 2015-12-21 | 株式会社ソシオネクスト | 設計装置、設計方法及び設計プログラム |
| JP6580011B2 (ja) * | 2016-09-12 | 2019-09-25 | 株式会社日立製作所 | 信号線ノイズ耐性評価方法及びその装置 |
| CN109697148B (zh) * | 2018-12-28 | 2021-01-15 | 苏州浪潮智能科技有限公司 | 一种测试方法和装置 |
| CN110516335B (zh) * | 2019-08-16 | 2023-04-07 | 广东浪潮大数据研究有限公司 | 一种辐射风险评估方法、装置及电子设备和存储介质 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2866750B2 (ja) * | 1991-01-28 | 1999-03-08 | 三菱電機株式会社 | 半導体試験装置および半導体装置の試験方法 |
| JPH07120368B2 (ja) | 1993-02-15 | 1995-12-20 | 日本電気株式会社 | クロストークノイズ解析方式 |
| US5970429A (en) * | 1997-08-08 | 1999-10-19 | Lucent Technologies, Inc. | Method and apparatus for measuring electrical noise in devices |
-
2001
- 2001-03-08 JP JP2001065105A patent/JP4124974B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-08 US US10/092,737 patent/US6810340B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020147553A1 (en) | 2002-10-10 |
| JP2002270695A (ja) | 2002-09-20 |
| US6810340B2 (en) | 2004-10-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040405 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050427 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050427 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051122 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060324 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071114 |
|
| RD04 | Notification of resignation of power of attorney |
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|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071128 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071205 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071212 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080314 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080507 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130516 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |