JP2015230543A - 設計装置、設計方法及び設計プログラム - Google Patents

Abstract

【課題】クロックジッタの過大な見積もりを抑える。
【解決手段】クロックパスについて、電源ノイズ信号が印加されるノイズ印加タイミングと、電源ノイズ信号が印加された時のそのクロックパスのパス遅延との相関関係Ｒを取得する。更に、そのクロックパスに前段の回路から入力されるクロック信号に基づいたノイズ印加タイミング幅Ｗを設定する。取得した相関関係Ｒを用い、設定したノイズ印加タイミング幅Ｗでのパス遅延の差Ｄを算出し、その差Ｄの最大値を、クロックパスのクロックジッタとして見積もる。見積もられるクロックジッタが最悪値よりも低減され、過大な見積もりが抑えられる。
【選択図】図４

Description

本発明は、設計装置、設計方法及び設計プログラムに関する。

半導体集積回路では、クロックパス周辺の回路部の動作により発生する電源ノイズがそのクロックパスに影響し、伝送されるクロック信号にクロックジッタが発生することがある。このように電源ノイズに起因して発生するクロックジッタを算出する技術、算出したクロックジッタを考慮して半導体集積回路の設計を行う技術が知られている。

特開２００９−２８２９１６号公報

或るクロックパスのクロックジッタを算出する際には、例えば、そのクロックパスの最大のパス遅延と最小のパス遅延との差、即ちそのクロックパスにおけるパス遅延変動の最大値を、クロックジッタとする手法が用いられる。設計時には、算出されたクロックジッタが考慮されるが、クロックジッタが大きく見積もられていると、要求される仕様を満足する半導体集積回路の設計の難易度が増すことがある。また、それにより、設計のＴＡＴ（Turn Around Time）増を招いてしまうことがある。

本発明の一観点によれば、クロックパスにノイズ信号が印加されるタイミングと、前記クロックパスのパス遅延との相関関係を取得する取得部と、前記クロックパスに入力される第１クロック信号に基づいた、前記タイミングの幅を設定する設定部と、前記相関関係を用い、前記幅での前記パス遅延の差を算出し、前記差の最大値を前記クロックパスのクロックジッタとする算出部とを含む設計装置が提供される。

また、本発明の一観点によれば、コンピュータを用いた設計方法、コンピュータに実行させる設計プログラムが提供される。

開示の技術によれば、クロックジッタの過大な見積もりを抑え、クロックパスのクロックジッタを適正に見積もることが可能になる。

クロックパス及びクロックジッタの説明図である。 設計装置の一例を示す図である。 設計方法の一例を示す図である。 ノイズ印加タイミングとパス遅延の相関関係の一例を示す図である。 クロックパスのパス遅延とクロック信号サイクルとの関係の説明図である。 半導体集積回路の設計手順例を示す図である。 クロックジッタ見積もりフローの一例を示す図である。 クロックジッタ見積もり対象のクロックパスの一例を示す図である。 電源ノイズ信号の生成方法の説明図である。 相関関係の生成方法の説明図である。 生成される相関関係の一例を示す図である。 クロックジッタの算出方法の説明図（その１）である。 クロックジッタの算出方法の説明図（その２）である。 クロックジッタ検証フローの一例を示す図である。 コンピュータのハードウェア構成例を示す図である。

まず、クロックパス及びクロックジッタについて説明する。
図１はクロックパス及びクロックジッタの説明図である。図１（Ａ）は半導体集積回路の構成例を模式的に示す図、図１（Ｂ）はクロックパスを伝送されるクロック信号の一例を示す図である。

図１（Ａ）に示す半導体集積回路１は、例えば、ＬＳＩ（Large Scale Integration）等の半導体チップ（ダイ）である。半導体集積回路１は、所定のクロック信号ＣＬＫを出力するＰＬＬ（Phase Locked Loop）等の回路２と、メモリ等の各種ＩＰ（Intellectual Property）の回路３とを含む。

回路２と回路３とは、回路２から出力されたクロック信号ＣＬＫを回路３へと伝送するクロックパス５で接続される。クロックパス５は、複数段接続されたバッファ４＿ｘ（ｘは１〜ｎの自然数）を含み、各バッファ４＿ｘは、電源電圧Ｖｄｄの電源線６に接続されると共に、ＧＮＤに接続されている。

回路２から出力されたクロック信号ＣＬＫ（図１（Ｂ））は、クロックパス５に入力されてクロックパス５を伝送され、回路３に出力される。クロック信号ＣＬＫが入力されて出力されるまでの伝送時間（伝送で生じる遅延）が、このクロックパス５のパス遅延となる。クロックパス５のパス遅延には、各バッファ４＿ｘで生じる遅延、及び各バッファ４＿ｘ間を接続する配線で生じる遅延が含まれ得る。

図１（Ａ）に示す半導体集積回路１は更に、クロックパス５の外部に配置された、各種論理処理機能を有するロジック回路７を含む。尚、ロジック回路７には、同じ或いは異なる周波数で動作する複数のロジック回路部が含まれ得る。

半導体集積回路１では、ロジック回路７が動作することによりノイズが発生し、電源線６に電源ノイズ（電源ノイズ信号、電源ノイズ波形）６ａが発生する場合がある（図１（Ａ））。このような電源ノイズ信号６ａが、クロックパス５のバッファ４＿ｘに伝播する（印加される）ことで、パス遅延が変動し、クロックパス５から出力されるクロック信号ＣＬＫに揺らぎ（ジッタ）が発生することがある。このジッタが、クロックパス５のクロックジッタＪ（図１（Ｂ））となる。

クロックジッタＪは、半導体集積回路１を設計するうえで重要な因子となり得る。クロックジッタＪを見積もる一手法として、対象のクロックパス５の最大のパス遅延と最小のパス遅延との差（パス遅延変動の最大値）をクロックジッタＪとするものがある。そして、そのクロックジッタＪを考慮して、そのクロックジッタＪが許容されるように、タイミング設計等が行われる。

しかし、このようにクロックパス５の最大のパス遅延と最小のパス遅延との差をクロックジッタＪとする手法の場合、クロックジッタＪが過大に見積もられる場合がある。見積もられるクロックジッタＪが大きいと、その分、要求される仕様を満足する半導体集積回路１の設計（タイミング設計を含むレイアウト設計）の難易度が増すことがある。また、設計の難易度が増すことで、設計のＴＡＴ増を招いてしまう場合がある。

半導体集積回路１を設計するうえでは、対象のクロックパス５について、クロックジッタＪの過大な見積もりを抑え、適正なクロックジッタＪを見積もることが有効となる。
そこで、上記のようなクロックパス５について適正なクロックジッタＪを見積もるための設計手法について、以下に説明する。

まず、第１の実施の形態について説明する。
図２は設計装置の一例を示す図である。図３は設計方法の一例を示す図である。
図２に示す設計装置１０は、取得部１１、設定部１２及び算出部１３を備える。設計装置１０は更に、回路情報２１、ノイズ信号設定情報２２、相関関係２３、入力クロック情報２４、ノイズ印加タイミング幅２５及びクロックジッタ２６の各情報を含む。各情報は、例えば、設計装置１０が備えるメモリ等の記憶部に記憶される。

設計装置１０の取得部１１は、クロックジッタＪを見積もるクロックパス５について、電源ノイズ信号６ａが印加されるタイミング（ノイズ印加タイミング）と、電源ノイズ信号６ａが印加された時のパス遅延との相関関係を示す情報を取得する（図３；ステップＳ１）。ノイズ印加タイミングとパス遅延の相関関係の一例を図４に示す。取得部１１は、クロックジッタＪを見積もるクロックパス５について、この図４に示すような相関関係Ｒを取得する。

取得部１１は、例えば、次のような処理を行い、相関関係Ｒを取得する。
取得部１１は、まず、クロックジッタＪを見積もるクロックパス５を設定する。取得部１１は、設計対象の半導体集積回路１に関する回路情報２１を用いて、その半導体集積回路１に含まれる、クロックジッタＪを見積もるクロックパス５を選択、抽出する。或いは、取得部１１は、回路情報２１を用いて、クロックジッタＪを見積もるクロックパス５として想定されるクロックパスを生成する。ここで、回路情報２１には、論理設計において取得される、ネット接続に関する情報（ネット接続情報（ネットリスト））、又は、物理設計（レイアウト設計）において取得される、配置配線に関する情報（レイアウト情報（配置配線情報））が含まれる。

次いで、取得部１１は、ノイズ信号設定情報２２を用いて電源ノイズ信号（波形）６ａを設定する。ノイズ信号設定情報２２は、設計対象の半導体集積回路１に関する設計制約又は電源ノイズ解析結果、或いは設計制約と電源ノイズ解析結果の双方を含む。設計制約には、設計対象の半導体集積回路１の仕様で規定される静的電圧降下（Static IR-drop）及びクロックレイテンシの情報が含まれる。電源ノイズ解析結果には、設計対象の半導体集積回路１について行われた電源ノイズ解析の結果を示す情報が含まれる。取得部１１は、例えば、ノイズ信号設定情報２２の設計制約に含まれる静的電圧降下及びクロックレイテンシの情報を用いて、対象のクロックパス５に伝播し得る電源ノイズ信号６ａの波形を設定する。或いは、取得部１１は、ノイズ信号設定情報２２の電源ノイズ解析結果から、対象のクロックパス５に伝播する電源ノイズ信号６ａの波形が判明していれば、その波形を電源ノイズ信号６ａに設定する。

尚、ロジック回路７に異なる周波数で動作する複数のロジック回路部が含まれる場合等、電源線６に複数又は複数種の電源ノイズ信号が発生するような場合には、それらの電源ノイズ信号を重ね合わせたものを、電源ノイズ信号６ａとして設定する。

半導体集積回路１内で発生する電源ノイズ信号６ａは、一定の周期性を持つことが多く、その場合、電源ノイズ信号６ａの周期とパス遅延或いはクロックジッタとの間には、一定の相関関係が見られる。

取得部１１は、上記のようにして設定されたクロックパス５と電源ノイズ信号６ａを用い、回路シミュレーションにより、クロックパス５上の入力クロック信号を固定し、その入力クロック信号の１周期内で電源ノイズ信号６ａを走査し、パス遅延を測定する。或いは、クロックパス５上の電源ノイズ信号６ａを固定し、その電源ノイズ信号６ａに対して１周期分の入力クロック信号を走査することで、パス遅延を測定する。即ち、入力クロック信号と電源ノイズ信号６ａの、一方に対する他方の導入タイミングを変化させ、クロックパス５のパス遅延を測定する。ここで、入力クロック信号には、クロックパス５の前段の回路２から出力されるクロック信号ＣＬＫとは異なる波形のクロック信号を用いることができる。また、回路シミュレーションには、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）を用いることができる。

取得部１１は、このような処理を行うことで、回路シミュレーションでクロックパス５のノイズ印加タイミングに対するパス遅延の依存性、即ち、図４に示すようなノイズ印加タイミングとパス遅延との相関関係Ｒ（図２；相関関係２３）を取得する。尚、相関関係Ｒは、図４に示すようにグラフ化して、設計装置１０が備えるモニタ等の表示部に表示させることができる。

設計装置１０の設定部１２は、クロックジッタＪを見積もるクロックパス５に入力されるクロック信号（クロックパス５の前段の回路２から出力されるクロック信号）ＣＬＫに関する情報に基づいたノイズ印加タイミング幅Ｗ（図４）を設定する（図３；ステップＳ２）。

その際、設定部１２は、例えば、入力クロック情報２４に含まれる、回路２から出力されるクロック信号ＣＬＫの周波数（周期）及びジッタの情報を用い、クロック信号ＣＬＫの１サイクル長の最大値（周期±ジッタ）を算出する。設定部１２は、算出したクロック信号ＣＬＫの１サイクル長の最大値（最大１サイクル長）を、ノイズ印加タイミング幅Ｗ（図２；ノイズ印加タイミング幅２５）に設定する。

尚、この設定部１２によるノイズ印加タイミング幅Ｗの設定は、上記取得部１１による相関関係Ｒの取得後に限らず、対象のクロックパス５が設定された時点で、そのクロックパス５に入力されるクロック信号ＣＬＫの周期及びジッタを用いて設定することもできる。

設計装置１０の算出部１３は、取得部１１で取得された相関関係２３（Ｒ）と、設定部１２で設定されたノイズ印加タイミング幅２５（Ｗ）を用いて、クロック信号ＣＬＫが伝送されるクロックパス５のクロックジッタＪを算出する（図３；ステップＳ３）。

その際、算出部１３は、図４に示すように、相関関係Ｒをノイズ印加タイミング幅Ｗで走査（太矢印で図示）し、そのノイズ印加タイミング幅Ｗでのパス遅延の差Ｄをそれぞれ算出する。算出部１３は、算出したその差Ｄの最大値を、クロックパス５のクロックジッタＪ（図２；クロックジッタ２６）として見積もる。

ここで、このようなクロックジッタＪの見積もり、及び、クロックパス５のパス遅延とクロック信号ＣＬＫのサイクルとの関係について、図１〜図４及び次の図５を参照して説明する。図５はクロックパスのパス遅延とクロック信号サイクルとの関係の説明図である。

上記のようにして取得される相関関係Ｒ（２３）からは、一定のノイズ印加タイミング幅Ｗでのクロックパス５の最小と最大のパス遅延及びそれらの差を求めることができる。また、入力クロック情報２４から、クロックパス５に入力されるクロック信号ＣＬＫの最大１サイクル長を求めることができる。

ところで、半導体集積回路１の高性能化、高機能化等に伴い、クロックパス５を伝送されるクロック信号ＣＬＫの周波数は小さくなる一方、半導体集積回路１の回路構成によっては、クロックパス５とそのパス遅延が長くなることがある。

パス遅延に対してクロック信号ＣＬＫの１サイクル長が短い場合は、図５に示すように、或るクロックＣＬＫａが回路２から回路３に到達する前に、その次のクロックＣＬＫｂがクロックパス５に入力されることになる。つまり、クロックパス５上を複数のクロックが順に伝送されていく。

電源ノイズ信号によるクロックジッタ変動は、クロックがクロックパスを伝送されている時に或るタイミングで電源ノイズ信号が印加されることにより引き起こされる。パス遅延に対してクロック信号ＣＬＫの１サイクル長が短い場合は、クロックパス５上を伝送されるクロック信号ＣＬＫの、複数のクロック（ＣＬＫａ，ＣＬＫｂ等）が同時に、電源ノイズ信号６ａの影響を受けることになる。この時、或るクロックＣＬＫａと次のクロックＣＬＫｂに対してのノイズ印加タイミングの差は、クロック信号ＣＬＫの最大１サイクル長Ｃを超えることはない。つまり、ノイズ印加タイミングの差（幅）は、クロック信号ＣＬＫの１サイクルの最大幅で考えればよく、その場合のパス遅延変動差がクロックジッタになるということができる。

このような点に鑑み、設計装置１０では、クロック信号ＣＬＫの最大１サイクル長Ｃを算出してこれをノイズ印加タイミング幅Ｗに設定する。そして、設計装置１０では、図４に示すように、相関関係Ｒを用い、これを、設定したノイズ印加タイミング幅Ｗで走査し、このノイズ印加タイミング幅Ｗでのパス遅延の差Ｄを算出し、その最大値をクロックジッタＪとして見積もる。

クロックパス５の最大のパス遅延と最小のパス遅延との差をクロックジッタＪとする手法では、図４に示すパス遅延の最大値と最小値の差Ｄ０、即ち最悪値をクロックジッタＪとして見積もる。しかし、クロック信号ＣＬＫが伝送されるクロックパス５のクロックジッタＪは、上記のような差Ｄの最大値で見積もればよく、最悪値の差Ｄ０をクロックジッタＪとして見積もる手法では、クロックジッタＪを過大に見積もってしまう。

設計装置１０では、クロックパス５のノイズ印加タイミングとパス遅延の相関関係Ｒを取得し、パス遅延の範囲を限定する、即ち入力するクロック信号ＣＬＫの条件（周期及びジッタ）に基づいたノイズ印加タイミング幅Ｗでパス遅延の範囲を限定する。これにより、クロックジッタＪを最悪値の差Ｄ０よりも小さい差Ｄで取得することが可能になり、クロックパス５について見積もるクロックジッタＪを低減することが可能になる。

上記設計装置１０を用いた設計手法を、半導体集積回路１の設計における、クロックジッタＪの見積もり工程及びクロックジッタＪの検証工程にそれぞれ適用した例を、以下、第２の実施の形態及び第３の実施の形態として説明する。

そこでまず、半導体集積回路１の設計手順例について、図６を参照して説明する。
半導体集積回路１の設計は、論理設計（ステップＳ１０）、レイアウト設計（ステップＳ１１）、タイミング検証（ステップＳ１２）、物理検証（ステップＳ１３）、及びテープアウト（ステップＳ１４）の各工程を含む。

論理設計工程（ステップＳ１０）では、ＲＴＬ（Resister Transfer Level）の設計データを用いて論理合成が行われ、ゲートレベルで記述されたネット接続情報（ネットリスト）が生成される。

レイアウト設計工程（ステップＳ１１）では、論理設計工程で生成されたネット接続情報やタイミング制約が用いられて、論理機能（セル、ブロック）の配置及び配線が行われ、レイアウト情報（配置配線情報）が生成される。

タイミング検証工程（ステップＳ１２）では、レイアウト設計工程後のレイアウト情報に含まれる回路の動作が検証される。
物理検証工程（ステップＳ１３）では、レイアウト設計工程後のレイアウト情報に含まれる回路がデザインルールを満たし、正しく接続されているかが検証される。

上記のような工程を経て、半導体集積回路１の最終的な回路情報が準備（テープアウト）される（ステップＳ１４）。
上記工程のうち、ステップＳ１１のレイアウト設計工程は、更に次のような工程を含む。即ち、フロアプラン（ステップＳ１１ａ）、電源配線（ステップＳ１１ｂ）、クロックツリー生成（ステップＳ１１ｃ）、クロックジッタ見積もり（ステップＳ１１ｄ）、配置配線（ステップＳ１１ｅ）、電源検証（ステップＳ１１ｆ）、及びクロックジッタ検証（ステップＳ１１ｇ）の各工程を含む。

フロアプラン工程（ステップＳ１１ａ）では、論理設計工程後のネット接続情報等が用いられ、論理機能（セル、ブロック）の配置が行われる。
電源配線工程（ステップＳ１１ｂ）では、ネット接続情報等が用いられて配置された論理機能に対して、電源を分配する回路（電源分配回路）の設計が行われる。

クロックツリー生成工程（ステップＳ１１ｃ）では、ネット接続情報等が用いられて配置された論理機能に対して、論理機能間の距離やクロックスキュー等が考慮され、クロック信号を分配する回路（クロック分配回路）の設計が行われる。

クロックジッタ見積もり工程（ステップＳ１１ｄ）では、設計されたクロック分配回路に含まれるクロックパス、或いはクロック分配回路に含まれるべきクロックパスとして想定されるクロックパスについて、クロックジッタの見積もりが行われる。

配置配線工程（ステップＳ１１ｅ）では、見積もられたクロックジッタが考慮され、それが許容されるように、論理機能（セル、ブロック）、電源分配回路、クロック分配回路の配置及び配線並びにタイミング設計が行われ、レイアウト情報が生成される。

電源検証工程（ステップＳ１１ｆ）では、配置配線工程後のレイアウト情報が用いられ、設計された回路について、配線抵抗や容量等が考慮され、配線クロストーク、電源電圧降下、電源ノイズ等の検証、解析が行われる。検証結果、解析結果が半導体集積回路１の仕様を満たさない等、検証結果、解析結果の内容によっては、論理設計工程、或いはレイアウト設計工程のフロアプラン工程等に戻り、得られた検証結果、解析結果が考慮されて、改めて処理が実行される。

クロックジッタ検証工程（ステップＳ１１ｇ）では、電源検証工程後のレイアウト情報及び電源ノイズの解析結果が用いられ、設計された回路について、それに含まれるクロックパスのクロックジッタの検証が行われる。検証結果が半導体集積回路１の仕様を満たさない等、検証結果の内容によっては、論理設計工程、或いはレイアウト設計工程のフロアプラン工程等に戻り、得られた検証結果が考慮されて、改めて処理が実行される。

これらの工程を含むレイアウト設計工程（ステップＳ１１）により、タイミング検証工程（ステップＳ１２）又は物理検証工程（ステップＳ１３）で用いられるレイアウト情報が生成される。

上記設計装置１０を用いた設計手法は、このような工程を含む半導体集積回路１の設計における、クロックジッタ見積もり工程（ステップＳ１１ｄ）及び検証工程（ステップＳ１１ｇ）にそれぞれ適用することができる。

まず、上記設計装置１０を用いた設計手法を、クロックジッタ見積もり工程（図６；ステップＳ１１ｄ）に適用した例を、第２の実施の形態として説明する。
図７はクロックジッタ見積もりフローの一例を示す図である。

設計装置１０（図２）を用いたクロックジッタ見積もり工程では、まず、取得部１１が、クロックジッタ見積もり対象のクロックパスを設定する（図７；ステップＳ２０）。例えば、取得部１１は、論理設計工程（図６；ステップ１０）後のネット接続情報２１ａ（図２；回路情報２１）に基づいて設計されるクロック分配回路から、クロックジッタを見積もるクロックパスを選択し、抽出する。或いは、取得部１１は、ネット接続情報２１ａから、或いはそれに基づいて設計されるクロック分配回路から、クロックジッタを見積もるべきクロックパスとして想定される構成のクロックパスを生成する。

図８はクロックジッタ見積もり対象のクロックパスの一例を示す図である。
図８に示すクロックパス７０は、ＰＬＬ４０とＩＰ５０の間を接続する。クロックパス７０は、複数段接続されたバッファ６０＿ｘ（ｘは１〜ｎの自然数）を含み、各バッファ６０＿ｘは、電源電圧Ｖｄｄの電源線８０に接続されると共に、ＧＮＤに接続されている。クロックパス７０は、例えば、ＰＬＬ４０からＩＰ５０までのパス長が１０ｍｍ、低閾値電圧（ＬＶｔ）のトランジスタを含むバッファ６０＿ｘが２０段（ｎ＝２０）接続されたクロックパスである。

ステップＳ２０では、取得部１１により、例えばまずこのようなクロックパス７０が、クロックジッタの見積もり対象として設定される。クロックパス７０を示す情報（図７；クロックパス２７）は、設計装置１０が備えるメモリ等の記憶部に記憶される。

次いで、取得部１１は、電源ノイズ信号（波形）を設定する（図７；ステップＳ２１）。取得部１１は、例えば、設計制約２２ａ（図２；ノイズ信号設定情報２２）を用いて、クロックパス７０に印加される電源ノイズ信号の波形を生成する。

図９は電源ノイズ信号の生成方法の説明図である。
取得部１１は、例えば、設計制約２２ａに含まれる静的電圧降下及びクロックレイテンシの情報を用いて、図９に示すような、電源電圧Ｖｄｄからの頂点の高さ（ノイズピーク）Ｓ、頂点までの幅Ｔ、全体のノイズ幅Ｕの電源ノイズ信号８１を生成する。一例として、静的電圧降下の制約が４０ｍＶ、クロックレイテンシの制約が２ｎｓである場合、ノイズピークＳが１２０ｍＶ（４０ｍＶ×３倍）、幅Ｔが２ｎｓの三角形の電源ノイズ信号８１を生成する。ノイズ幅Ｕは、電源ノイズ信号８１全体の三角形の面積が平均消費電流量と一致するように、設定する。

尚、電源線８０に複数又は複数種の電源ノイズ信号が発生する、或いは発生すると想定される場合には、各電源ノイズ信号をこの図９の例のように生成し、それらの各電源ノイズ信号を重ね合わせ、クロックパス７０に印加される電源ノイズ信号として生成する。

ここでは、設計制約２２ａを用いて電源ノイズ信号８１を設定する場合を例示した。このほか、電源ノイズ解析結果（図２；ノイズ信号設定情報２２）等から電源ノイズ信号の波形が判明している場合には、取得部１１によってそれを取得し、クロックパス７０に印加される電源ノイズ信号として設定することもできる。

ここでは、図９に示すような電源ノイズ信号８１を例にして説明する。
ステップ２１では、取得部１１により、例えば上記のようにしてクロックパス７０に印加される電源ノイズ信号８１が設定される。電源ノイズ信号８１を示す情報（図７；電源ノイズ信号２８）は、設計装置１０が備えるメモリ等の記憶部に記憶される。

次いで、取得部１１は、クロックパス７０について、電源ノイズ信号８１が印加されるノイズ印加タイミングと、電源ノイズ信号８１が印加された時のパス遅延との相関関係を生成する（図７；ステップＳ２２）。

図１０は相関関係の生成方法の説明図、図１１は生成される相関関係の一例を示す図である。
取得部１１は、上記のようにして設定されたクロックパス７０（２７）及び電源ノイズ信号８１（２８）、並びに適当なクロック信号ＣＬＫ２を用いて、回路シミュレーション（ＳＰＩＣＥ）を実行する。ここで、クロック信号ＣＬＫ２には、例えば、クロックパス７０の前段のＰＬＬ４０から出力されるクロック信号ＣＬＫとは異なる波形のクロック信号を用いる。例えば、クロックパス７０の前段のＰＬＬ４０から出力されるクロック信号ＣＬＫが数ＧＨｚの周波数である場合、ノイズ印加タイミングとパス遅延の相関関係の生成には、数ＭＨｚのクロック信号ＣＬＫ２を用いる。

半導体集積回路１内の電源ノイズ信号８１は、多くの場合、一定の周期で発生する。取得部１１は、クロックパス７０上のクロック信号ＣＬＫ２を固定し、クロック信号ＣＬＫ２の１周期内で電源ノイズ信号８１を走査し（波形を点線で、走査を太矢印で図示）、クロック信号ＣＬＫ２に対する電源ノイズ信号８１の印加タイミングを変化させる（図１０（Ａ））。そして、その時のクロックパス７０から出力されるクロック信号ＣＬＫ２を測定することで、クロックパス７０のパス遅延、電源ノイズ信号８１の印加によって生じるパス遅延変動（点線で図示）を測定する（図１０（Ｂ））。

取得部１１は、このような処理により、図１１に示すような、クロックパス７０についてのノイズ印加タイミング［ｎｓ］とパス遅延［ｎｓ］との相関関係Ｒを生成する。
尚、ここではクロック信号ＣＬＫ２を固定して電源ノイズ信号８１の導入タイミングを変化させるようにしたが、電源ノイズ信号８１を固定してクロック信号ＣＬＫ２の導入タイミングを変化させても、図１１に示すような相関関係Ｒを得ることが可能である。

ステップＳ２２では、取得部１１により、例えば上記のようにして相関関係Ｒが生成される。相関関係Ｒを示す情報（図７；相関関係２３）は、設計装置１０が備えるメモリ等の記憶部に記憶される。

相関関係２３（Ｒ）の取得後、設計装置１０では、設定部１２が、ＰＬＬ４０から出力されるクロック信号ＣＬＫの周波数（周期）及びジッタの情報を、入力クロック情報２４から取得する（図７；ステップＳ２３）。そして、設定部１２は、取得したクロック信号ＣＬＫに関する情報を用いて、クロック信号ＣＬＫの最大１サイクル長（周期±ジッタ）を算出し、これをノイズ印加タイミング幅Ｗとして設定する（図７；ステップＳ２４）。

例えば、仕様上、ＰＬＬ４０から出力されるクロック信号ＣＬＫの周波数が２ＧＨｚ（周期０．５ｎｓ）、ジッタが±１０ｐｓであるとする。入力クロック情報２４には、このようなクロック信号ＣＬＫの周波数（周期）及びジッタの情報が含まれる。設定部１２は、入力クロック情報２４から、クロックジッタ見積もり対象のクロックパス７０に入力されるクロック信号ＣＬＫについて、その周波数とジッタの情報を取得する。この例では、２ＧＨｚ（周期０．５ｎｓ）と±１０ｐｓの情報を取得する。

設定部１２は、取得された周期０．５ｎｓ及びジッタ±１０ｐｓの情報を用い、クロック信号ＣＬＫの最大１サイクル長（周期±ジッタ）を算出する。この例では、クロック信号ＣＬＫの最大１サイクル長は０．５２ｎｓとなる。設定部１２は、このクロック信号ＣＬＫの最大１サイクル長０．５２ｎｓを、ノイズ印加タイミング幅Ｗとして設定する。

ステップＳ２３及びＳ２４では、設定部１２により、例えば上記のようにしてノイズ印加タイミング幅Ｗが設定される。ノイズ印加タイミング幅Ｗを示す情報（図７；ノイズ印加タイミング幅２５）は、設計装置１０が備えるメモリ等の記憶部に記憶される。

ノイズ印加タイミング幅Ｗの設定後、設計装置１０では、算出部１３が、相関関係２３（Ｒ）とノイズ印加タイミング幅２５（Ｗ）を用いて、クロックパス７０のクロックジッタを算出する（図７；ステップＳ２５）。

図１２及び図１３はクロックジッタの算出方法の説明図である。
算出部１３は、図１２に示すように、クロックパス７０について取得された相関関係Ｒを、設定されたノイズ印加タイミング幅Ｗ（０．５２ｎｓ）で走査し、そのノイズ印加タイミング幅Ｗでのパス遅延の差Ｄ（最大と最小の差Ｄ）をそれぞれ算出する。算出部１３は、算出したその差Ｄのうちの最大値を、クロックパス７０のクロックジッタＪとして見積もる。クロックジッタＪを示す情報（図７；クロックジッタ２６）は、設計装置１０が備えるメモリ等の記憶部に記憶される。

ノイズ印加タイミング幅Ｗとして設定される、クロック信号ＣＬＫの最大１サイクル長０．５２ｎｓは、クロックパス７０のパス遅延（最小値約１．１３ｎｓ〜最大値約１．４５ｎｓ）よりも短い。この場合、クロックパス７０上を、クロック信号ＣＬＫの複数のクロックが順に伝送され、伝送される複数のクロックが同時に、或るタイミングで印加される電源ノイズ信号８１の影響を受ける。この時、或るクロックと次のクロックに対してのノイズ印加タイミングの差は、クロック信号ＣＬＫの最大１サイクル長０．５２ｎｓを超えない。従って、クロック信号ＣＬＫの最大１サイクル長０．５２ｎｓでのパス遅延変動（差Ｄ）の最大値をクロックジッタＪとして見積もることができる。

算出部１３は、図１２に示すように、設定したノイズ印加タイミング幅Ｗで相関関係Ｒを走査し、ノイズ印加タイミング幅Ｗでのパス遅延の差Ｄを算出し、その最大値をクロックジッタＪとする。一方、クロックパス７０の最大のパス遅延と最小のパス遅延との差をクロックジッタＪとする手法を用いると、図１３に示すパス遅延の最大値と最小値の差Ｄ０、即ち最悪値がクロックジッタＪとして見積もられる。上記の点に鑑み、クロックパス７０に入力されるクロック信号ＣＬＫの最大１サイクル長０．５２ｎｓ（ノイズ印加タイミング幅Ｗ）でパス遅延の範囲を限定することで、クロックジッタＪを、最悪値の差Ｄ０よりも小さい差Ｄで見積もることができる。

設計装置１０では、回路シミュレーションによってクロックパス７０のノイズ印加タイミングとパス遅延との相関関係Ｒを取得し、クロックパス７０に入力されるクロック信号ＣＬＫの条件（周期及びジッタ）に基づいたノイズ印加タイミング幅Ｗを設定する。そして、そのノイズ印加タイミング幅Ｗでパス遅延の範囲を限定し、その範囲でクロックパス７０のクロックジッタＪを見積もる。これにより、過大な見積もりを抑制し、簡便且つ適正にクロックジッタＪを見積もることができる。

次に、上記設計装置１０を用いた設計手法を、クロックジッタ検証工程（図６；ステップＳ１１ｇ）に適用した例を、第３の実施の形態として説明する。
図１４はクロックジッタ検証フローの一例を示す図である。

設計装置１０（図２）を用いたクロックジッタ検証工程では、まず、取得部１１が、検証対象のクロックパスを設定する（図１４；ステップＳ３０）。例えば、取得部１１は、配置配線工程（図６；ステップＳ１１ｅ）後又は電源検証工程（図６；ステップＳ１１ｆ）後のレイアウト情報２１ｂ（図２；回路情報２１）から、クロックジッタを検証するクロックパスを選択し、抽出する。或いは、取得部１１は、検証すべきクロックパスとして想定される構成のクロックパスを生成する。検証対象のクロックパスを示す情報（図１４；クロックパス２７）は、設計装置１０が備えるメモリ等の記憶部に記憶される。

次いで、取得部１１は、電源ノイズ信号（波形）を設定する（図１４；ステップＳ３１）。
その際、取得部１１は、電源検証工程（図６；ステップＳ１１ｆ）で得られる電源ノイズ解析結果２２ｂ（図２；ノイズ信号設定情報２２）から、検証対象のクロックパスに印加される電源ノイズ信号を選択し、抽出する。電源ノイズ信号を示す情報（図１４；電源ノイズ信号２８）は、設計装置１０が備えるメモリ等の記憶部に記憶される。

尚、このクロックジッタ検証工程において、上記クロックジッタ見積もり工程（第２の実施の形態）と同様に、設計制約（図２；ノイズ信号設定情報２２）に含まれる静的電圧降下及びクロックレイテンシの情報を用いて電源ノイズ信号を設定することもできる。

検証対象のクロックパス及び電源ノイズ信号の設定後、取得部１１は、そのクロックパスについて、電源ノイズ信号が印加されるノイズ印加タイミングと、電源ノイズ信号が印加された時のパス遅延との相関関係を生成する（図１４；ステップＳ３２）。

その際、取得部１１は、上記のようにして設定された検証対象のクロックパス及び電源ノイズ信号並びに適当なクロック信号（検証対象のクロックパスの前段からのクロック信号とは異なる波形のクロック信号）を用いて、回路シミュレーション（ＳＰＩＣＥ）を実行する。その際、取得部１１は、クロックパス上のクロック信号を固定し、そのクロック信号の１周期内で電源ノイズ信号を走査し、クロックパスのパス遅延を測定することで、検証対象のクロックパスのノイズ印加タイミングとパス遅延の相関関係を生成する。或いは、電源ノイズ信号を固定してクロック信号の入力タイミングを変化させ、検証対象のクロックパスのノイズ印加タイミングとパス遅延の相関関係を生成する。相関関係を示す情報（図１４；相関関係２３）は、設計装置１０が備えるメモリ等の記憶部に記憶される。

相関関係の取得後、設計装置１０では、設定部１２が、検証対象のクロックパスに入力される（前段から出力される）クロック信号の周波数（周期）及びジッタの情報を、入力クロック情報２４から取得する（図１４；ステップＳ３３）。

そして、設定部１２は、取得したクロック信号に関する情報を用いて、クロック信号の最大１サイクル長（周期±ジッタ）を算出し、これをノイズ印加タイミング幅として設定する（図１４；ステップＳ３４）。ノイズ印加タイミング幅を示す情報（図１４；ノイズ印加タイミング幅２５）は、設計装置１０が備えるメモリ等の記憶部に記憶される。

ノイズ印加タイミング幅の設定後、設計装置１０では、算出部１３が、相関関係とノイズ印加タイミング幅を用いて、検証対象のクロックパスのクロックジッタを算出する（図１４；ステップＳ３５）。算出部１３は、上記図１２の例に従い、検証対象のクロックパスについて取得された相関関係を、設定されたノイズ印加タイミング幅で走査し、そのノイズ印加タイミング幅でのパス遅延の差をそれぞれ算出する。算出部１３は、算出したその差の最大値を、検証対象のクロックパスのクロックジッタ（図１４；クロックジッタ２６）として見積もる。

設計装置１０は、このようにして電源検証（図６；ステップＳ１１ｆ）まで行った回路についてのクロックパスのクロックジッタを見積もる。例えば、設計装置１０は、このようにして見積もったクロックジッタが、仕様から設定される所定値又は所定範囲か否かを判定し、仕様を満足するものであるか否かを検証する。

設計装置１０では、検証対象のクロックパスについても、回路シミュレーションによってノイズ印加タイミングとパス遅延との相関関係を取得し、クロックパスに入力されるクロック信号の条件（周期及びジッタ）に基づいたノイズ印加タイミング幅を設定する。そして、そのノイズ印加タイミング幅でパス遅延の範囲を限定し、その範囲でクロックパスのクロックジッタを見積もる。これにより、簡便且つ適正にクロックジッタを見積もることができる。

以上説明した設計装置１０の処理機能は、コンピュータを用いて実現することができる。
図１５はコンピュータのハードウェア構成例を示す図である。

コンピュータ１００は、プロセッサ１０１によって装置全体が制御される。プロセッサ１０１には、バス１０９を介してＲＡＭ（Random Access Memory）１０２と複数の周辺機器が接続される。プロセッサ１０１は、マルチプロセッサであってもよい。プロセッサ１０１は、例えばＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）又はＰＬＤ（Programmable Logic Device）である。プロセッサ１０１は、ＣＰＵ、ＭＰＵ、ＤＳＰ、ＡＳＩＣ、ＰＬＤのうち２以上の要素の組み合わせであってもよい。

ＲＡＭ１０２は、コンピュータ１００の主記憶装置として使用される。ＲＡＭ１０２には、プロセッサ１０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ１０２には、プロセッサ１０１による処理に必要な各種データが格納される。

バス１０９に接続されている周辺機器としては、ＨＤＤ（Hard Disk Drive）１０３、グラフィック処理装置１０４、入力インタフェース１０５、光学ドライブ装置１０６、機器接続インタフェース１０７及びネットワークインタフェース１０８がある。

ＨＤＤ１０３は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。ＨＤＤ１０３は、コンピュータ１００の補助記憶装置として使用される。ＨＤＤ１０３には、ＯＳのプログラム、アプリケーションプログラム、及び各種データが格納される。尚、補助記憶装置としては、フラッシュメモリ等の半導体記憶装置を使用することもできる。

グラフィック処理装置１０４には、モニタ１１１が接続される。グラフィック処理装置１０４は、プロセッサ１０１からの命令に従って、画像をモニタ１１１の画面に表示させる。モニタ１１１としては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や液晶表示装置等がある。

入力インタフェース１０５には、キーボード１１２とマウス１１３とが接続されている。入力インタフェース１０５は、キーボード１１２やマウス１１３から送られてくる信号をプロセッサ１０１に送信する。尚、マウス１１３は、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボール等がある。

光学ドライブ装置１０６は、レーザ光等を利用して、光ディスク１１４に記録されたデータの読み取りを行う。光ディスク１１４は、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク１１４には、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）等がある。

機器接続インタフェース１０７は、コンピュータ１００に周辺機器を接続するための通信インタフェースである。例えば機器接続インタフェース１０７には、メモリ装置１１５やメモリリーダライタ１１６を接続することができる。メモリ装置１１５は、機器接続インタフェース１０７との通信機能を搭載した記録媒体である。メモリリーダライタ１１６は、メモリカード１１７へのデータの書き込み、又はメモリカード１１７からのデータの読み出しを行う装置である。メモリカード１１７は、カード型の記録媒体である。

ネットワークインタフェース１０８は、ネットワーク１１０に接続される。ネットワークインタフェース１０８は、ネットワーク１１０を介して、他のコンピュータ又は通信機器との間でデータの送受信を行う。

以上のようなハードウェア構成によって、設計装置１０の処理機能、例えば上記の取得部１１、設定部１２及び算出部１３の各処理機能（処理条件の入力、処理結果の表示や記憶等を含む）を実現することができる。

コンピュータ１００は、例えばコンピュータ読み取り可能な記録媒体に記録されたプログラムを実行することにより、設計装置１０の処理機能を実現する。コンピュータ１００に実行させる処理内容を記述したプログラムは、様々な記録媒体に記録しておくことができる。例えば、コンピュータ１００に実行させるプログラムをＨＤＤ１０３に格納しておくことができる。プロセッサ１０１は、ＨＤＤ１０３内のプログラムの少なくとも一部をＲＡＭ１０２にロードし、プログラムを実行する。またコンピュータ１００に実行させるプログラムを、光ディスク１１４、メモリ装置１１５、メモリカード１１７等の可搬型記録媒体に記録しておくこともできる。可搬型記録媒体に格納されたプログラムは、例えばプロセッサ１０１からの制御により、ＨＤＤ１０３にインストールされた後、実行可能となる。またプロセッサ１０１が、可搬型記録媒体から直接プログラムを読み出して実行することもできる。

以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） クロックパスにノイズ信号が印加されるタイミングと、前記クロックパスのパス遅延との相関関係を取得する取得部と、
前記クロックパスに入力される第１クロック信号に基づいた、前記タイミングの幅を設定する設定部と、
前記相関関係を用い、前記幅での前記パス遅延の差を算出し、前記差の最大値を前記クロックパスのクロックジッタとする算出部と
を含むことを特徴とする設計装置。

（付記２） 前記取得部は、１周期が前記第１クロック信号の１サイクル長よりも大きい第２クロック信号の１周期と、前記ノイズ信号の、一方に対する他方の導入タイミングを変化させて前記パス遅延を測定し、前記相関関係を取得することを特徴とする付記１に記載の設計装置。

（付記３） 前記ノイズ信号は、設計対象回路の設計制約に含まれる静的電圧降下及びクロックレイテンシの情報に基づいて設定されることを特徴とする付記１又は２に記載の設計装置。

（付記４） 前記ノイズ信号は、設計対象回路の電源ノイズ解析結果に基づいて設定されることを特徴とする付記１又は２に記載の設計装置。
（付記５） 前記クロックパスは、設計対象回路の論理設計において取得される回路情報に基づいて設定されることを特徴とする付記１乃至４のいずれかに記載の設計装置。

（付記６） 前記クロックパスは、設計対象回路のレイアウト設計において取得される回路情報に基づいて設定されることを特徴とする付記１乃至４のいずれかに記載の設計装置。

（付記７） 前記第１クロック信号は、前記クロックパスの前段に接続される回路部から出力されるクロック信号であることを特徴とする付記１乃至６のいずれかに記載の設計装置。

（付記８） 前記設定部は、前記第１クロック信号の周期とジッタによって決定される１サイクル長を、前記幅に設定することを特徴とする付記１乃至７のいずれかに記載の設計装置。

（付記９） 前記第１クロック信号の１サイクル長が、前記パス遅延の最小値よりも小さいことを特徴とする付記１乃至８のいずれかに記載の設計装置。
（付記１０） 前記算出部は、前記タイミングに対する前記パス遅延の変化を、前記幅で走査し、前記差を算出することを特徴とする付記１乃至９のいずれかに記載の設計装置。

（付記１１） コンピュータが、
クロックパスにノイズ信号が印加されるタイミングと、前記クロックパスのパス遅延との相関関係を取得し、
前記クロックパスに入力される第１クロック信号に基づいた、前記タイミングの幅を設定し、
前記相関関係を用い、前記幅での前記パス遅延の差を算出し、前記差の最大値を前記クロックパスのクロックジッタとする
ことを特徴とする設計方法。

（付記１２） コンピュータに、
クロックパスにノイズ信号が印加されるタイミングと、前記クロックパスのパス遅延との相関関係を取得し、
前記クロックパスに入力される第１クロック信号に基づいた、前記タイミングの幅を設定し、
前記相関関係を用い、前記幅での前記パス遅延の差を算出し、前記差の最大値を前記クロックパスのクロックジッタとする
処理を実行させることを特徴とする設計プログラム。

１ 半導体集積回路
２，３ 回路
４＿ｘ，６０＿ｘ（ｘ＝１〜ｎ） バッファ
５，７０ クロックパス
６，８０ 電源線
６ａ，８１ 電源ノイズ信号
７ ロジック回路
１０ 設計装置
１１ 取得部
１２ 設定部
１３ 算出部
２１ 回路情報
２１ａ ネット接続情報
２１ｂ レイアウト情報
２２ ノイズ信号設定情報
２２ａ 設計制約
２２ｂ 電源ノイズ解析結果
２３，Ｒ 相関関係
２４ 入力クロック情報
２５，Ｗ ノイズ印加タイミング幅
２６ クロックジッタ
２７ クロックパス
２８ 電源ノイズ信号
４０ ＰＬＬ
５０ ＩＰ
１００ コンピュータ
１０１ プロセッサ
１０２ ＲＡＭ
１０３ ＨＤＤ
１０４ グラフィック処理装置
１０５ 入力インタフェース
１０６ 光学ドライブ装置
１０７ 機器接続インタフェース
１０８ ネットワークインタフェース
１０９ バス
１１０ ネットワーク
１１１ モニタ
１１２ キーボード
１１３ マウス
１１４ 光ディスク
１１５ メモリ装置
１１６ メモリリーダライタ
１１７ メモリカード
ＣＬＫ，ＣＬＫ２ クロック信号
ＣＬＫａ，ＣＬＫｂ クロック
Ｃ １サイクル長
Ｄ，Ｄ０ 差
Ｓ ノイズピーク
Ｔ クロックレイテンシ
Ｕ ノイズ幅

Claims (7)

1. クロックパスにノイズ信号が印加されるタイミングと、前記クロックパスのパス遅延との相関関係を取得する取得部と、
   前記クロックパスに入力される第１クロック信号に基づいた、前記タイミングの幅を設定する設定部と、
   前記相関関係を用い、前記幅での前記パス遅延の差を算出し、前記差の最大値を前記クロックパスのクロックジッタとする算出部と
   を含むことを特徴とする設計装置。
2. 前記取得部は、１周期が前記第１クロック信号の１サイクル長よりも大きい第２クロック信号の１周期と、前記ノイズ信号の、一方に対する他方の導入タイミングを変化させて前記パス遅延を測定し、前記相関関係を取得することを特徴とする請求項１に記載の設計装置。
3. 前記第１クロック信号は、前記クロックパスの前段に接続される回路部から出力されるクロック信号であることを特徴とする請求項１又は２に記載の設計装置。
4. 前記設定部は、前記第１クロック信号の周期とジッタによって決定される１サイクル長を、前記幅に設定することを特徴とする請求項１乃至３のいずれかに記載の設計装置。
5. 前記第１クロック信号の１サイクル長が、前記パス遅延の最小値よりも小さいことを特徴とする請求項１乃至４のいずれかに記載の設計装置。
6. コンピュータが、
   クロックパスにノイズ信号が印加されるタイミングと、前記クロックパスのパス遅延との相関関係を取得し、
   前記クロックパスに入力される第１クロック信号に基づいた、前記タイミングの幅を設定し、
   前記相関関係を用い、前記幅での前記パス遅延の差を算出し、前記差の最大値を前記クロックパスのクロックジッタとする
   ことを特徴とする設計方法。
7. コンピュータに、
   クロックパスにノイズ信号が印加されるタイミングと、前記クロックパスのパス遅延との相関関係を取得し、
   前記クロックパスに入力される第１クロック信号に基づいた、前記タイミングの幅を設定し、
   前記相関関係を用い、前記幅での前記パス遅延の差を算出し、前記差の最大値を前記クロックパスのクロックジッタとする
   処理を実行させることを特徴とする設計プログラム。

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